JP2002109891A - 不揮発性メモリと不揮発性メモリの書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 安定的な書き込み動作と、実質的な書き込み
時間の短縮化を図りつつ、不良発生率の改善と使い勝手
を良くした不揮発性メモリと不揮発性メモリの書き込み
方法を提供する。 【解決手段】 複数のワード線及び複数のビット線と、
上記複数のワード線と複数のビット線との交点に浮遊ゲ
ートに蓄積された電荷量に対応した記憶情報を持つ複数
の記憶素子を有し、電気的に上記記憶情報の書き込み動
作及び消去動作を行う不揮発性メモリにおいて、上記記
憶素子に対して所定の書き込み量での書き込み動作を実
施した後にベリファイ動作を行って上記浮遊ゲートに蓄
積された電荷量を制御する書き込み制御回路に対して、
書き込み開始時に上記所定の書き込み量に対して少ない
書き込み量に設定されたサーチ書き込み動作及びそれに
対応したベリファイ動作を１ないし複数回行うようにさ
せる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性メモリ
とその書き込み方法に関し、主に電気的に書き込み消去
が可能にされたフラッシュメモリ等における書き込み判
定動作（書き込みベリファイ動作）に利用して有効な技
術に関するものである。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭ（以下、単にフ
ラッシュメモリという）のような不揮発性メモリセル
は、図２４に示すようにソース、ドレインからなる拡散
層と、かかるソース，ドレインの間の半導体基板上にゲ
ート絶縁膜を介してフローティングゲートとコントロー
ルゲートとがスタックド構造に構成され、上記コントロ
ールゲートはワード線に接続され、ドレインはビット線
（又はデータ線）に接続され、ソースはソース線に共通
に接続される。そして、書き込み動作では、コントロー
ルゲートに１８．１Ｖのような高電圧を印加し、チャネ
ルから上記ゲート絶縁膜を介して電子のＦＮトンネル電
流をフローティングゲートに流して電荷を蓄積させるＦ
Ｎトンネル書き込み型と、ソース−ドレイン間を流れる
電流により発生するホットエレクトロンをフローティン
グゲートに蓄積させるチャネルホットエレクトロン型に
大別される。

【０００３】

【発明が解決しようとする課題】本願発明者等において
は、先に多値方式のフラッシュメモリを開発した。この
多値メモリでは、１つのメモリセルに対し２ビット（４
値）に対応する４つのメモリのしきい値（以下、Ｖthと
いう）分布を作る必要がある。この際、データ保持に関
する信頼性を確保するために、各分布を一定範囲内に書
き分ける為の狭帯化処理が必要となる。このような狭帯
化に向けた書き込み動作を行うために、図２５に示した
ように１回の書き込み動作でのしきい値電圧の変化分Δ
Ｖthが、上記各しきい値電圧間の差分よりも小さくなる
ようにした書き込みパルス（ＰＵＬＳＥ０〜５…）によ
り書き込み動作とベリファイ動作を行い、複数回での書
き込み動作とベリファイ動作によってメモリセルのＶth
が所望のしきい値電圧範囲に到達させるようにする。

【０００４】なお、書き込みパルスの電圧を段々に高く
したり、あるいはパルス幅を増加させるようにした不揮
発性メモリの例として、特開平９−５５０９２号公報、
特開平７−７３６８５号公報、特開平３−１３０９９５
号公報等のあることが、本願発明をなした後の調査によ
って判明した。しかしながら、上記いずれの先行技術に
おいても、次に説明するように本来のメモリの特性から
外れ、突然過剰に書込まれてしまうメモリセルが存在す
ることに関する記載は無い。

【０００５】上記Ｖth分布設計の際は、各種依存係数
（Ｖｃｃ、温度、書込み特性、消去特性、書換えによる
劣化）を考慮したマージンをもって設計される。しかし
ながら、メモリセルの書換えを繰り返している間に、本
来のメモリの特性から外れ、突然過剰に書込まれるメモ
リセルが存在する。本願ではこのように突発的に発生し
て、一旦消去をすると基のメモリ特性に戻る場合もあ
り、しかも再現性が低い等から、かかるメモリセルのこ
とをエラティック（erratic)書込みのメモリセル、つま
りはエラティックセルと呼ぶこととする。このようなエ
ラティックセルについては、過剰に書き込まれた状態を
一旦消去し、再度書込みを行うことによって、もしも正
常に書込まれれば良品セクタとし、再度不良化した際
は、そのセクタは以降不良セクタとする等の処理が必要
になる。

【０００６】上記エラティックセルは再現性が低いから
１回の消去でも正常に戻る場合もあり、何回かの書き込
みと消去を繰り返しても基の特性に戻らない場合もある
ので、書き込み時間や不良発生率を考慮し、１回の消去
後に正常に書き込まれれば良品とし、それでも不良なら
以降不良セクタとして別のセクタに同じデータを書き込
みようにすることが最も合理的と考えられる。しかしな
がら、１回の消去後に正常に書き込まれれば良品とする
場合でも、やはり書き込み時間の増大は免れないし、２
回以上の消去後に正常に書き込まれるセルを不良セクタ
とするのは不良発生率を高めてしまう。そして、不良セ
クタと判定した場合に、別セクタへ再書き込みにより救
済するのは、ユーザー側の負担大となって使い勝手が悪
くなるという問題も生じる。

【０００７】この発明の目的は、安定的な書き込み動作
を実現した不揮発性メモリと不揮発性メモリの書き込み
方法を提供することにある。この発明の他の目的は、実
質的な書き込み時間の短縮化を図りつつ、不良発生率の
改善と使い勝手を良くした不揮発性メモリと不揮発性メ
モリの書き込み方法を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。複数のワード線及び複数のビット線
と、上記複数のワード線と複数のビット線との交点に浮
遊ゲートに蓄積された電荷量に対応した記憶情報を持つ
複数の記憶素子を有し、電気的に上記記憶情報の書き込
み動作及び消去動作を行う不揮発性メモリにおいて、上
記記憶素子に対して所定の書き込み量での書き込み動作
を実施した後にベリファイ動作を行って上記浮遊ゲート
に蓄積された電荷量を制御する書き込み制御回路に対し
て、書き込み開始時に上記所定の書き込み量に対して少
ない書き込み量に設定されたサーチ書き込み動作及びそ
れに対応したベリファイ動作を１ないし複数回行うよう
にさせる。

【０００９】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。複数のワード線及び複数のビット線と、上記複数の
ワード線と複数のビット線との交点に浮遊ゲートに蓄積
された電荷量に対応した記憶情報を持つ複数の記憶素子
を有し、電気的に上記記憶情報の書き込み動作及び消去
動作を行う不揮発性メモリの書き込み方法として、書き
込み開始時に所定の書き込み量に対して少ない書き込み
量に設定されたサーチ書き込み動作及びそれに対応した
ベリファイ動作を１ないし複数回行い、かかる複数回の
サーチ書き込み動作及びベリファイ動作の後に上記所定
の書き込み量に設定された書き込み動作及びそれに対応
したベリファイ動作を行なうようような書き込み動作制
御の設定が行われ、上記ベリファイ動作により上記記憶
素子の浮遊ゲートの電荷量に対応したしきい値電圧が所
望のしきい値電圧に到達したと判定したなら書き込み動
作を終了させる。

【００１０】

【発明の実施の形態】図１には、この発明に係る不揮発
性メモリの書き込み方法の一実施例の説明図が示されて
いる。同図には、書き込み電圧印加時間の累積（対数ス
ケール）とメモリセルＶthの関係を示すメモリセルの特
性と、それに対応した書き込み動作のパルス波形が示さ
れている。

【００１１】この実施例の不揮発性メモリでは、書込み
動作がセクタ単位（同一ワード線につながるメモリセル
を一単位とする）でＦＮトンネル現象を用いて行うよう
にされる。この実施例では、メモリセルの代表的な書込
み特性を用い、書き込み電圧は一定のまま、電圧の印加
時間を調整して１回の書き込み動作でのメモリセルのΔ
Ｖthがほぼ一定値となるような書き込み方式（印加パル
ス時間べき乗比方式）が採用される。つまり、白丸で示
した電圧印加毎のＶthの変化分ΔＶthがほぼ同様に変化
するように書き込みパルスＰＵＬＳＥ１〜５…が印加さ
れる。

【００１２】上記ΔＶthは、各種依存係数を考慮して、
複数回での書き込み動作によってＶthが目標値内に収ま
る様に印加時間の設計は行われる。しかしながら、書換
えを繰り返している間に、このような代表的なメモリ
（正常なメモリセル）の書き込み特性から外れ、突然過
剰に書込まれるメモリセル（エラティックセル）が存在
し、一旦エラティック書込みが発生したメモリセルは、
Ｖthが目標値内を超えてしまうことからそのままでは不
良化する。

【００１３】上記の印加パルス時間べき乗比方式は、代
表的なメモリセルの書き込み特性のみを考慮して、ΔＶ
thの制御を行うものであり、過剰な書き込み特性を持つ
エラティックセルを想定していない。そこで、メモリセ
ルの書込み時の到達電圧はパルス幅と電圧とに依存し、
パルス幅が小さいほど、あるいは電圧が小さいほど１回
の書き込み動作によるしきい値電圧の変化ΔＶthは小さ
くなる。つまり、過剰な書き込み特性を持つものでも、
パルス幅又は電圧を小さくすると代表的なメモリセルの
書き込み特性のもとでのΔＶthに近いしきい値電圧変化
を生じさせることができる。ただし、１回でのΔＶthの
変化分を上記過剰な書き込み特性を持つエラティックセ
ルに適合させるように設定すると、代表的なメモリセル
に対する書き込み回数が膨大となって実際的ではない。

【００１４】そこで、上記エラティックセルの過剰な書
き込み特性を利用し、書き込み開始時にのみ、過剰な書
き込み特性を持つものか否かを探るための書き込み動
作、つまりはサーチ書き込み動作を実施することを考え
た。この実施例では、消去状態から書き込み動作を行う
際に、書き込み電圧はそのままでパルス幅を１／Ｎにし
たＮ個からなる書き込みパルスＰＵＬＳＥ０を印加する
というサーチ書き込み動作が実施される。かかるサーチ
書き込み動作では、Ｎ回の書き込み動作によって、代表
的なメモリセルの書き込み特性のもとで上記ΔＶthのよ
うなしきい値電圧の変化を生じさせるようにするもので
ある。

【００１５】したがって、代表的な書き込み特性を持つ
メモリセルでは、消去状態から書き込み開始時には、ま
ずＮ回のサーチ書き込み動作が実施され、それに対応し
てハッチングを付した〇のようにＶthが微小電圧ずつ、
おおよそΔＶth／Ｎずつ変化して白丸で示したＶthに到
達する。以降は、前記のような印加パルス時間べき乗比
方式によって、ΔＶthずつの制御を行うようにする。こ
の書き込み方法では、消去状態から書き込み開始時のみ
複数回のサーチ書き込みが挿入されるだけであるので、
代表的な書き込み特性を持つメモリセルに対する書き込
み時間が実質的な増大を避けることができる。

【００１６】上記エラティックセルについては、１ない
し複数回のサーチ書き込み動作によってＶthが目標値内
に収まる様になりエラーの発生を未然に防止することが
できる。なお、過剰な書き込み特性は、一定の特性を持
つものではないので、１回のサーチ書き込みによっても
Ｖthが目標値を超えたり、あるいは上記Ｎ回のサーチ書
き込みによってＶthが目標値に到達せず、次の印加パル
ス時間べき乗比方式での書き込みによって目標値を超え
てエラーになるものも生じることも考えられる。このよ
うにエラーが発生した場合には、特に制限されないが、
前記同様に１回消去して再び前記同様な書き込み動作を
行って、もしも再度不良なら不良セクタとし、別のセク
タに書き込むようにすればよい。

【００１７】この実施例での書き込み方法を採用するこ
とにより、エラティックセルに対しても１ないし複数回
のサーチ書き込み動作を行うようにすることによってＶ
thを目標値内に収まる様にすることができるものも生じ
るので、全体でみたときに安定的な書き込み動作を実現
でき、実質的な書き込み時間の短縮化を図りつつ、不良
発生率の改善と使い勝手を良くすることができる。

【００１８】図２には、この発明に係る不揮発性メモリ
の書き込み方法の他の一実施例の説明図が示されてい
る。同図には、書き込み電圧印加時間の累積（対数スケ
ール）とメモリセルＶthの関係を示すメモリセルの特性
と、それに対応した書き込み動作のパルス波形が示され
ている。

【００１９】この実施例では、前記同様に消去状態から
書き込み動作を行う際に行われるサーチ書き込み動作に
おいて、書き込み電圧を印加パルス時間べき乗比方式で
の書き込み電圧よりも低くし、かつパルス幅も１／Ｎに
したＮ個からなる書き込みパルスＰＵＬＳＥ０を印加す
る。かかるサーチ書き込み動作では、Ｎ回の書き込み動
作によって、代表的なメモリセルの書き込み特性のもと
で上記ΔＶthのようなしきい値電圧の変化を生じさせる
ようにするものである。

【００２０】図３には、この発明に係る不揮発性メモリ
の書き込み方法の更に他の一実施例の説明図が示されて
いる。同図には、書き込み電圧印加時間の累積（対数ス
ケール）とメモリセルＶthの関係を示すメモリセルの特
性と、それに対応した書き込み動作のパルス波形が示さ
れている。

【００２１】この実施例では、前記同様に消去状態から
書き込み動作を行う際に行われるサーチ書き込み動作に
おいて、後の書き込み電圧よりも低くし、かつパルス幅
も１／ＮにしたＮ個からなる書き込みパルスＰＵＬＳＥ
０を印加する。かかるサーチ書き込み動作では、Ｎ回の
書き込み動作によって、代表的なメモリセルの書き込み
特性のもとで上記ΔＶthのようなしきい値電圧の変化を
生じさせるようにするものである。そして、それ以降に
行われる書き込み動作では、印加パルス時間べき乗比方
式ではなく、書き込み電圧と印加パルス時間の両方、つ
まりは電圧と時間の積で決まる書き込み量をべき乗方式
で漸次増加させるようにするものである。

【００２２】図４には、この発明に係る不揮発性メモリ
の書き込み方法を説明するための特性図が示されてい
る。同図には、代表的なメモリセルの書き込み特性とエ
ラティカルなメモリセルの書き込み特性が例示的に示さ
れている。前記図１ないし３の書き込み方法では、メモ
リセルの消去状態（ "１１”）から書き込み状態（ "１
０”）にする際、サーチ書き込み動作が４回実施され
る。このサーチ書き込み動作では、前記のようにパルス
幅やパルス電圧値が小さくされているので、代表的なメ
モリセルに対しては１回当たりのＶthの変化は、極く小
さなものである。

【００２３】しかしながら、過剰な書き込み特性を持つ
エラティックセルに対しては、上記のようなサーチ書き
込み動作によりＶthの変化が通常書き込み動作でのΔＶ
thに匹敵するほど大きくなるので、例えば３回のサーチ
書き込みによって目標の書き込み状態（ "１０”）にす
ることができる。一方、正常セルに対しては、例えば上
記４回のサーチ書き込みの後に５回の通常書き込み動作
が行われることによって、上記同様に書き込み状態
（ "１０”）にすることができる。なお、上記エラティ
ックセルは、書き込み動作のみが過剰に行われるもので
あり、データの保持特性は正常セルと何等変わることは
ない。

【００２４】図５には、この発明に係る不揮発性メモリ
の書き込み特性を説明するための特性図が示されてい
る。同図には、初期分布（消去状態）に対して、５μｓ
の書き込み電圧印加後、１０μｓの書き込み電圧印加
後、２０μｓの書き込み電圧印加後のそれぞれのしきい
値分布が示されている。エラティック書き込みの分布
は、上記書き込み時間５μｓ、１０μｓ、２０μｓに対
応して平行移動するように変化する。このことは、エラ
ティックセルの過剰な書き込まれる特性は、書き込み時
間により制御できることが判る。このような過剰書き込
み特性を利用し、この実施例でのサーチ書き込みでは、
書き込み時間であるパルス幅を、通常の書き込み動作の
パルス幅に対して小さなパルス幅とすることにより、エ
ラティック書き込み特性においても、代表的なメモリセ
ルの書き込み特性と同様に制御された書き込み動作を実
施することができる。

【００２５】図６には、この発明に係る不揮発性メモリ
の書き込み特性を説明するための特性図が示されてい
る。同図（Ａ）には、初期分布（消去状態）でのしきい
電圧の分布を低くして５μｓの書き込み電圧印加後、同
図（Ｂ）には、初期分布でのしきい値電圧を高くして同
じく５μｓの書き込み電圧印加後のしきい値分布がそれ
ぞれ示されている。エラティック書き込みの分布は、初
期分布を高くした方がエラティカル書き込み頻度が減少
する。

【００２６】このことから、前記サーチ書き込み動作で
は、例えば図１の実施例よりも図２や図３の実施例のよ
うに書き込み電圧も小さくすることにより、１回当たり
のしきい値電圧の変化の分布幅が小さくなって、サーチ
書き込みによるＶth目標値とする確率を高くすることが
できる。つまり、エラテック不良の発生率をいっそう低
くすることができる。

【００２７】このようにエラティックセルは、書込みを
行う前の電圧レベルに依存し、エラティック書込みの頻
度は減少する。別の言い方をすれば、エラティックセル
の過剰書き込み特性は、メモリセルにかかる電圧に依存
し、電圧が強い時はエラティック書込みが起きる頻度が
高くなるものであり、前記図２や図３の実施例のように
電圧を低くなることにより、エラテックセルに対する所
望のＶth目標値にする確率を高くすることができる。

【００２８】以上のような不揮発性メモリの書き込み方
法では、消去状態から最初の書き込み動作では、代表的
なメモリセルの書き込み特性に乗らない短いパルス幅の
書き込みパルスを印加する。つまり、エラティック書込
み頻度を軽減する為にべき乗比の曲線に乗らない短い等
幅パルスをＮ回印加するというサーチ書き込み動作を実
施することでエラティック書込みの到達電圧を押さえる
ようにするものである。そして、メモリセルにかかる電
圧を緩和した後、通常のべき乗比印加方式に移行して、
正常セルに対する書き込み時間の短縮化と狭帯化に向け
た書き込み動作を行うことができる。

【００２９】図７には、この発明に係る不揮発性メモリ
の一実施例のブロック図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板上において形
成される。

【００３０】この実施例では外部端子数を削減するため
にデータ端子Ｉ／Ｏ（０−７）を介して動作モードを指
定するコマンド及びＸ（行）アドレス信号も取り込まれ
るようにされる。つまり、入出力バッファ３９を介して
入力された入力信号は、内部信号線を通してコマンドデ
コーダ３１、データ変換回路２０、救済回路４０のアド
レスカウンタＡＣＮＴに伝えられる。上記データ変換回
路２０は、マルチプレクサ機能を持っており、本来のデ
ータ変換動作の他に上記Ｘアドレス信号を図示しない信
号線を通してモリアレイのＸデコーダ（Ｘ−ＤＥＣ）１
３ａと１３ｂに供給する。

【００３１】上記アドレスカウンタＡＣＮＴは、主とし
てビット線救済のために用いられるものであり、冗長ヒ
ューズ回路に記憶された不良アドレスとアドレスカウン
タＡＣＮＴで形成されたＹアドレスとを比較し、一致し
たなら救済回路により予備のビット線に切り換える。ア
ドレスカウンタＡＣＮＴは、そのためのアドレス生成回
路である。上記アドレスカウンタＡＣＮＴに、外部端子
から先頭アドレスを入力するようにしてもよい。ただ
し、前記のようにハードディスクメモリのようにワード
線単位（セクタ）でのリード／ライトのときには上記Ｙ
アドレスの先頭値を入力することは意味がない。

【００３２】同図では、Ｙアドレス信号が伝えられる信
号経路も上記Ｘアドレス信号と同様に省略され、Ｙデコ
ーダ（Ｙ−ＤＥＣ）１１に伝えられてＹ選択信号が形成
される。上記のような入力信号の振り分けを含む制御動
作は、制御信号入力バッファ＆入出力制御回路３８に供
給される制御信号（例えばチップイネーブル信号ＣＥ、
ライトイネーブル信号ＷＥ、出力イネーブル信号ＯＥ及
びコマンドイネーブル信号ＣＣＤＷ）と、クロック信号
ＳＣにより行われる。リセット信号ＲＥＳを有し、これ
がロウレベルのときには何も動作しない低消費電力モー
ドとされる。レディー／ビジー回路Ｒ／Ｂは、多値フラ
ッシュメモリの使用状況を外部のアクセス装置に知らせ
る。

【００３３】上記Ｘアドレス（セクタアドレス）信号
は、Ｘデコーダ（Ｘ−ＤＥＣ）１３ａと１３ｂにより解
読されて、メモリマットＭＡＴ−Ｕ（アッパー側）又は
ＭＡＴ−Ｄ（ダウン側）の１つのワード線ＷＬを選択す
る。特に制限されないが、この実施例では、上記２つの
メモリマットＭＡＴ−ＵとＭＡＴ−Ｄを挟むように上記
Ｙゲートを含むセンスラッチ回路ＳＬが中央部に共通に
設けられる。メモリマットは、上記センスラッチ回路Ｓ
Ｌを中心にして上側メモリマットＭＡＴ−Ｕと下側メモ
リマットＭＡＴ−Ｄの２つに分けられる。

【００３４】Ｘデコーダ（Ｘ−ＤＥＣ）で形成されたメ
インワード線選択信号、ゲート選択信号を受けてメモリ
セルが接続されるワード線を選択するワード線ドライバ
（Ｗ−ＤＲＩＶＥＲ）１４ａ，１４ｂは、書込み動作、
消去動作及び読み出し動作のそれぞれにおいて、後述す
るような選択ＭＯＳＦＥＴのゲートに接続されるメイン
ワード線と、記憶トランジスタのコントロールゲートに
接続されるワード線の電位がそれぞれのモードに応じて
区々であることから、それぞれの動作モードに対応した
電圧の選択／非選択レベルを出力する出力回路を持つも
のである。これらの動作モードに必要な電圧は、基準電
源、チャージポンプ昇圧回路、降圧回路等からなる内部
電源、電圧切り換え回路及びそれらを制御する電圧制御
回路３７１からなる内部電圧発生回路３７により形成さ
れる。

【００３５】メモリアレイマットＭＡＴ−Ｕ及びＭＡＴ
−Ｄは、図９に示すようにワード線とビット線の交点に
記憶トランジスタが設けられる。特に制限されないが、
上記ビット線は、グローバルビット線ＧＢＬと、かかる
グローバルビット線ＧＢＬに対して図１０に示したよう
にドレイン選択ＭＯＳＦＥＴを介して複数の記憶トラン
ジスタのドレインが共通に接続されるローカルビット線
ＬＢＬからなる階層構造とされる。これら１つのサブブ
ロックを構成する記憶トランジスタのソースはソース選
択ＭＯＳＦＥＴを介して共通ソース線に接続される。

【００３６】１つのサブブロックは、特に制限されない
が、セクタ１ないしセクタ１２７のような１２８個（１
２８本のワード線）のセクタを持ち、上記メモリマット
ＭＡＴ−ＵとＭＡＴ−Ｄの全体では、特に制限されない
が、通常メモリ領域として１６３８４本のセクタ（ワー
ド線）が設けられる。そして、特に制限されないが、上
記メモリマットＭＡＴ−ＵとＭＡＴ−Ｄのそれぞれに２
４５本の管理領域として用いられるワード線（セクタ）
が設けられる。

【００３７】ワード線の欠陥救済を行うようにするため
には、冗長ワード線（セクタ）が更に加えられる。した
がって、ワード線の選択を行うＸアドレス信号は、Ｘ０
〜Ｘ８の９ビットから構成される。前記のようにデータ
端子ＤＱ０〜ＤＱ７からＸアドレス信号を入力する方式
では、かかるアドレス信号Ｘ０〜Ｘ８を取り込むために
２サイクルが費やされる。

【００３８】Ｙ方向には、特に制限されないが、正規ア
レイとして５１２×８＝４０９６のビット線が設けら
れ、前記のように冗長アレイに複数本が別に設けられ
る。メモリマットＭＡＴ−ＵとＭＡＴ−Ｄは、それぞれ
が約４Ｍ個の記憶トランジスタがが設けられ、全体とし
て約８Ｍ個の記憶トランジスタのそれぞれに４値（２ビ
ット）の記憶情報が記憶されるから、全体で約１６Ｍバ
イト（１２８Ｍビット）の情報を記憶することができ
る。

【００３９】上記ビット線は、センスラッチＳＬに接続
される。このセンスラッチＳＬは、先にも述べたように
ビット線のハイレベルとロウレベルを読み出してセンス
するとともに、それをラッチする機能を合わせ持つよう
にされる。このセンスラッチ回路ＳＬは、レジスタとし
ての機能を持つようにされる。特に制限されないが、セ
ンスラッチＳＬは、後述するように公知のダイナミック
型ＲＡＭに用いられるようなＣＭＯＳセンスアンプと類
似の回路が利用される。すなわち、センスラッチＳＬ
は、入力と出力とが交差接続された一対のＣＭＯＳイン
バータ回路と、複数からなるＣＭＯＳインバータ回路に
動作電圧と回路の接地電圧を与えるパワースイッチから
構成される。４値での読み出しや書き込みのためにビッ
ト線の他端に設けられたデータラッチＤＬが用いられ
る。

【００４０】カラムデコーダ（Ｙ−ＤＥＣ）１１でのカ
ラム選択動作は、アドレスカウンタＡＣＮＴにより形成
されたアドレス信号をデコードして形成された選択信号
によりセンスラッチ回路ＳＬの入出力ノードを入出力線
に接続させる。冗長回路４１及び救済回路４１は、メモ
リマットの正規アレイの不良ビット線を冗長アレイに設
けられた予備ビット線に切り換えるようにする。上記ア
ドレスカウンタＡＣＮＴは、外部端子から供給されたシ
リアルクロック信号ＳＣを計数して、上記Ｙアドレス信
号を発生させる。上記シリアルに入力される書込みデー
タは、上記シリアルクロックＳＣに同期して入力され、
シリアルに出力される読み出しデータは、上記シリアル
クロックＳＣに同期して出力される。クロック発生回路
３４は、上記シリアルクロックＳＣを含む内部の各種ク
ロック信号を形成する。

【００４１】この実施例では、ワード線を１セクタとし
た単位での消去、書込み及び読み出しを行うようにした
場合、ＨＤＣ（ハードディスクコントローラ）のような
通常のマスストレージコントローラでの制御が容易にな
り、メモリシステムの構築が簡単となる。そして、ハー
ドディスクメモリ等のようなファイルメモリとの互換性
が採れ、それとの置き換えも容易になるものである。

【００４２】メモリセルへの後述するような書き込みベ
リファイを含む書き込み動作、読み出し動作及び消去動
作は、コマンドデコーダ３１、制御回路（シーケンサ）
３２及びステイタス＆テスト系回路３５と、書き込みベ
リファイ、消去ベリファイの書き込み，消去判定回路３
３により行われる。

【００４３】この実施例では、センスラッチＳＬと同数
の書き込みデータ及び読み出しデータを格納するデータ
ラッチＤＬを上下メモリマットＭＡＴ−Ｕ及びＭＡＴ−
Ｄの両側に配置し、データラッチＤＬとセンスラッチＳ
Ｌをビット線を介して接続する。そして、読み出し動作
時にバッファメモリや多値判定に使用する。センスラッ
チＳＬからデータラッチＤＬに転送されたデータがメイ
ンアンプ（ＭＡ）３６に供給するような信号経路が設け
られる。この信号経路には、上記センスラッチＳＬに設
けられるようなカラムスイッチが含まれて、メインアン
プＭＡに対してシリアルなデータ転送を行うようにされ
る。

【００４４】図８には、この発明に係る不揮発性メモリ
の一実施例のブロック図が示されている。この実施例で
は、不揮発性メモリを各回路ブロックを大まかな機能ブ
ロックとして表現したものであり、センスラッチ（Sens
e Latch)を挟んで両側にメモリアレイ(MEMORY)が設けら
れる。センスラッチを中心としたメモリアレイの他端側
にはデータラッチ(Data Latch)が設けられる。そして、
かかるデータラッチの保持データは、メインアンプ(Mai
n Amp)を介して４ビットずつのデータが読みだされ、両
側のメインアンプから合計８ビットのデータとしてデー
タ出力バッファ（Dout Buff)を通して外部端子Ｉ／Ｏ
（０−７）から出力される。

【００４５】内部電圧発生回路(INTERNAL POWER)で形成
された内部電圧を用い、ＣＰＵ（プロセッサ）とマイク
ロプログラムＲＯＭ（μＲＯＭ）によりシーケンサを構
成して、消去と消去ベリファイ及び書き込みと書き込み
ベリファイやこの発明に係るサーチ書き込みとベリファ
イのような一連の動作が実施される。このようなシーケ
ンサの制御のために、制御信号ＣＥ，ＷＥ，ＣＤＥ，Ｏ
Ｅ，ＲＥＳ及びＳＣと外部端子Ｉ／Ｏ（０−７）から入
力されたコマンドが用いられる。同図では、メモリアレ
イのワード線を選択するＸデコーダ（Ｘ−ＤＥＣ）に供
給されるＸアドレス（セクタアドレス）や、センスラッ
チに含まれるＹデコーダに供給されるＹアドレスを生成
するアドレスカンウタ及びアドレス信号供給経路は省略
されている。

【００４６】図１１には、この発明に係る不揮発性メモ
リに用いられる記憶トランジスタの一実施例の概略素子
構造断面図が示されている。同図（Ａ）は、非対称ＳＤ
（ソース，ドレイン）拡散層を持つものであり、ＬＯＣ
ＯＳによって素子分離領域が形成される。同図（Ａ）
は、素子分離にＳＧｉが用いられ、ソース，ドレインが
対称加田ＬＤＤ拡散層によって構成される。

【００４７】図１２には、この発明に係る不揮発性メモ
リのセンスラッチＳＬを中心にしたメモリアレイ部の一
実施例の回路図が示されている。同図には、センスラッ
チを挟んで左右にミラー反転した形態で対称的に同様な
回路が構成されるので、そのいちの左側（Ｌeft)回路
（例えば、前記下側メモリアレイＭＡＴ−Ｄに対応す
る）が例示的に示されている。

【００４８】センス＆ラッチ回路は、Ｐチャンネル型Ｍ
ＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭ
ＯＳラッチ回路により構成され、Ｐチャンネル型ＭＯＳ
ＦＥＴの共通ソースＳＬＰと、Ｎチャンネル型ＭＯＳＦ
ＥＴの共通ソースＳＬＮには、図示しないセンスラッチ
活性化信号によりオン状態にされるパワースイッチＭＯ
ＳＦＥＴにより電源電圧と回路の接地電位のような動作
電圧が与えられる。

【００４９】上記センスラッチＳＬは、その一対の入出
力ノードが選択信号ＴＲＬとＴＲＲでそれぞれスイッチ
制御される選択ＭＯＳＦＥＴを介してそれを挟む２つの
メモリアレイのグローバルビット線に接続される。同図
では、そのうちの一方のグローバルビット線Ｇ−ＢＬＬ
が例示的に示されている。センスラッチＳＬの左側の入
出力ノードは、内部信号ＴＲＬが所定のハイレベルとさ
れ、選択ＭＯＳＦＥＴがオン状態とされることで左側の
メモリアレイの対応するグローバルデータ線Ｇ−ＢＬＬ
に接続される。

【００５０】各ラッチ回路は、動作電圧ＳＬＰのハイレ
ベルとＳＬＮのロウレベルにより動作状態となり、図示
のワード線が選択されたときには、メモリマットの選択
されたメモリセルから対応するグローバルデータ線Ｇ−
ＢＬＬを介して出力される読み出し信号をそれぞれ増幅
して、その論理値を判定し、保持するとともに、書き込
み動作時には、データラッチＤＬＬ及びＤＬＲ（図示せ
ず）の対応する単位データラッチに取り込まれた書き込
みデータやベリファイ結果をもとに生成され、対応する
メモリセルが書き込み対象セルであるか否かを示す書き
込みフラグ又は書き込み禁止フラグを保持する。

【００５１】センスラッチＳＬは、さらに、内部電圧供
給点ＦＰＣとメモリアレイの対応するグローバルデータ
線Ｇ−ＢＬＬとの間に直列形態に設けられる２個のＮチ
ャンネルＭＯＳＦＥＴと、上記内部電圧供給点ＦＰＣと
上記グローバルデータ線Ｇ−ＢＬＬとの間に設けられる
もう１個のＮチャンネルＭＯＳＦＥＴとを含む。このう
ち、上記一方の直列形態のＭＯＳＦＥＴのゲートには、
内部信号ＰＣＬが供給され、他方の直列形態のＭＯＳＦ
ＥＴのゲートには、対応するラッチ回路の左側の入出力
ノードに結合される。また、上記もう１つのＭＯＳＦＥ
Ｔのゲートには、内部信号ＰＲＣＬが供給される。

【００５２】上記内部電圧供給点ＦＰＣには、多値フラ
ッシュメモリの動作モードに応じて所定の電位とされる
内部電圧が選択的に供給され、内部信号ＰＣＬ（ＰＣ
Ｒ）はビット線（グローバルビット線、以下同じ）の選
択プリチャージ、センスラッチの保持データのビット線
データの演算動作を制御し、内部信号ＲＰＣＬ（ＲＲＣ
Ｒ）は、ビット線の一括プリチャージを制御する。ここ
で、（ＰＣＲ）や（ＲＰＣＲ）は、図示しない右側のビ
ット線に対応した制御信号である。

【００５３】データラッチＤＬＬは、メモリアレイのグ
ローバルデータ線Ｇ−ＢＬＬに対応して設けられ、セン
スラッチＳＬと同様にＣＭＯＳラッチ回路と、かかるラ
ッチ回路を構成するＰチャンネルＭＯＳＦＥＴのソース
には、それが動作状態にされるとき動作電圧が供給さ
れ、ＮチャンネルＭＯＳＦＥＴＮのソースには、それが
動作状態にされるとき接地電位ＶＳＳが供給される。ま
た、データラッチ回路の右側の入出力ノードは、Ｎチャ
ンネル型の選択ＭＯＳＦＥＴを介して対応するグローバ
ルデータ線Ｇ−ＢＬＬに結合される。各データラッチＤ
ＬＬの選択ＭＯＳＦＥＴのゲートには、内部信号ＤＴＬ
が供給される。

【００５４】これにより、データラッチＤＬＬの右側の
入出力ノードは、内部信号ＤＴＬが所定のハイレベルと
されて選択ＭＯＳＦＥＴがオン状態とされることで選択
的に対応するグローバルデータ線Ｇ−ＢＬＬに接続され
る。また、各ラッチ回路は、上記ＤＬＰＬに動作電圧と
ＤＬＮＬに接地電位ＶＳＳが供給されることにより動作
状態となり、例えばマルチプレクサＭＸから図示されな
いＹゲート回路を介して供給される書き込みデータを取
り込み、保持する。

【００５５】データラッチＤＬＬは、さらに、内部電圧
供給点ＦＰＣと対応するグローバルデータ線Ｇ−ＢＬＬ
との間に直列形態に設けられるＮチャンネルＭＯＳＦＥ
Ｔと、内部電圧供給点ＦＰＣと上記ラッチ回路の右側の
入出力ノードとの間に設けられたもう１個のＮチャンネ
ル型ＭＯＳＦＥＴとを含む。このうち、上記一方の直列
形成のＭＯＳＦＥＴのゲートには、内部信号ＰＣＤＬが
供給され、他方の直列形態のＭＯＳＦＥＴのゲートには
対応する上記ラッチ回路の右側の入出力ノードに結合さ
れる。そして、上記もう１個のＭＯＳＦＥＴのゲートに
は、内部信号ＲＰＤＬが供給される。上記信号ＰＣＤＬ
は、データラッチＤＬＬのデータとビット線のデータと
の演算を制御し、上記信号ＲＰＤＬとＲＤＬＬは、デー
タラッチＤＬＬの入出力ノードのディスチャージ、プリ
チャージを行う。

【００５６】ワードドライバは、記憶トランジスタのコ
ントロールゲートが接続されたワード線に供給される選
択電圧を形成する。この選択電圧は、読み出し、書き込
み及び消去おそれぞれのベリファイ動作に対応して複数
通りの電圧に設定される。例えば、ＶＲＷ１〜３は読み
出し電圧であり、記憶トランジスタの４通りのしきい値
電圧を識別するために用いられる。ＶＷＷは書き込み電
圧であり、必要に応じて複数段階に変化させられる。Ｖ
ＷＶ０〜３は書き込みベリファイ電圧であり、ＶＷＥ１
〜２は書き込みエラティック検出電圧であり、ＶＷＤＳ
は書き込みディスターブ検出電圧であり、ＶＷＥは消去
電圧であり、ＶＥＶは消去ベリファイ電圧である。

【００５７】以下、この発明に係る不揮発性メモリの動
作を説明する。図１３には、消去動作を説明するための
フローチャート図が示され、図１４には消去動作のとき
のしきい値電圧の分布図が示されている。消去動作で
は、ワード線に負の高電圧が印加されて、フローティン
グゲートに蓄積された上記ゲート絶縁膜を介して電子の
ＦＮトンネル電流をフローティングゲートから基板側に
流してフローティングゲートの電子を放出させる。

【００５８】この消去動作は、まず消去ベリファイ１が
実施される。つまり、ワード線の電圧をＶＥＶ＝１．６
Ｖに設定して読み出し動作を行ない、記憶トランジスタ
のきい値電圧が上記１．６Ｖ以下なら消去状態であるの
で何もしないで消去動作を終了させる。上記ワード線に
対応された記憶トランジスタのうち１個でもオン状態の
ものがあれば、消去動作を実施する。つまり、ワード線
に−１６Ｖのような負の高電圧が印加されて、フローテ
ィングゲートに蓄積された上記ゲート絶縁膜を介して電
子のＦＮトンネル電流をフローティングゲートから基板
側に流してフローティングゲートの電子を放出させる。

【００５９】この後に消去ベリファイ２が実施される。
この消去ベリファイ２は、前記消去ベリファイ１と同じ
であり、ワード線の電圧をＶＥＶ＝１．６Ｖに設定して
読み出し動作を行ない、記憶トランジスタのきい値電圧
が上記１．６Ｖ以下になるまで繰り返し消去動作と消去
ベリファイとを繰り返す。このような消去動作では、消
去状態あるは既に消去状態にされた記憶トランジスタも
含めて、ワード線単位での一括して消去動作が繰り返さ
れるので、図１４（Ａ）に示したように消去状態（ "１
１”）のしきい値電圧の分布は比較的広くなってしま
う。そこで、図１４（Ｂ）のように消去状態（ "１
１”）にしきい値電圧を狭くするようなデプリート防止
処理が実施される。

【００６０】前記のように一括消去動作が終了すると、
デプリート検出が行われる。このデプリート検出では、
ワード線の電圧ＶＷＶ０＝１．２Ｖとして、それ以下の
しきい値電圧を持つ記憶トランジスタがなければそこで
消去動作が終了する。１個でも上記１．２Ｖ以下のしき
い値電圧を持つ記憶トランジスタが存在すると、それに
対応して書き込みビットセットが行われ、指定ワード線
つまり書き込み対象となる記憶トランジスタのコントロ
ールゲートに例えば前記のように１８．１Ｖ（ボルト）
のような書き込みワード線電圧を印加し、そのドレイン
つまりチャネルに例えば０Ｖの書き込み電圧を印加する
ことによって行われる。この書き込みは、微小な書き戻
しを目的とするから、上記書き込み電圧は低くしてもよ
い。

【００６１】これにより、書き込み対象となる記憶トラ
ンジスタでは、そのコントロールゲート及びチャネル間
でＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル現
象が発生し、チャネルからフローティングゲートに電子
が注入されて、そのしきい値電圧が上昇する。また、指
定ワード線に結合され書き込み対象とされないメモリセ
ルのドレインつまりチャネルには、例えば５Ｖの書き込
み禁止電圧が印加され、そのコントロールゲート及びチ
ャネル間の電圧が圧縮されてＦＮトンネル現象は発生せ
ずメモリセルのしきい値電圧も変化しない。

【００６２】このような書き込み（書き戻し）の書き込
みベリファイＶＷＶ０を繰り返して実施することによ
り、上記デプリート検出された記憶トランジスタのしき
い値電圧は、上記ＶＷＶ０＝１．２Ｖ以上にされる。そ
して、消去状態（ "１１”）ワードディスターブ検出が
行われ、ワード線の電圧ＶＷＤＳ＝２．０Ｖに設定し、
記憶トランジスタのしきい値電圧がかかるディスターブ
電圧ＶＷＤＳ＝２．０Ｖ以下であることを確認して消去
動作を終了させる。もしも、１個の記憶トランジスタで
も上記しきい値電圧ＶＷＤＳ＝２．０Ｖを超えるものが
あれば、消去不良として処理（異常終了）とされ、必要
に応じて別セクタに切り換えられる。

【００６３】図１５と図１６には、書き込み動作を説明
するためのフローチャート図が示され、図１７と図１８
には書き込み動作のときのしきい値電圧の分布図が示さ
れている。図１６（Ａ）には、図１５での "０１”書き
込みの詳細が、図１６（Ｂ）には、図１５での "００”
書き込みの詳細がそれぞれ示されている。

【００６４】この実施例の多値フラッシュメモリの書き
込み動作は、まず最も高い第４のしきい値電圧を書き込
み後の目標値とする記憶トランジスタつまり“０１”セ
ルに対する書き込みバイアス動作から開始される。この
“０１”セルに対する書き込みバイアス動作は、前記の
ようなサーチ書き込み動作と通常書き込み動作及びそれ
ぞれのベリファイ動作（ＶＷＶ３＝４．８Ｖ）により実
施される。つまり、図１６（Ａ）のように、“０１”セ
ルに対応したデータラッチに書き込みの有無に対応した
データラッチ処理が行われ、同図では省略されていが、
前記のような複数回のサーチ書き込みとベリファイの後
にパルス幅が１００μｓのように比較的長くされた書き
込み動作が実施される。

【００６５】この“０１”セルに対する書き込みは、し
きい値電圧がＶＷＶ３＝４．８Ｖ以上になればよいか
ら、上記のようにパルス幅を１００μｓの比較的大きく
して１回でのしきい値電圧の変化分ΔＶthを大きくして
書き込み時間の短縮化を図るようにするものである。例
えば、通常の書き込み特性を持つものでは、２回程度の
書き込み動作によって終了される。このように前記サー
チ書き込みを除いて当初から書き込みワード線電圧の印
加時間を長くして比較的粗っぽく行われ、ベリファイ動
作の所要回数も例えば２回で済むようにして、書き込み
所要時間も相応して短くてすむように設定される。

【００６６】図１５に示すように、“００”セル及び
“１０”セルに対する書き込動作が上記同様にして行わ
れる。つまり、図示しないが書き込み開始時には前記の
ようなサーチ書き込みとベリファイが複数回挿入され
る。“００”セル及び“１０”セルに対する書き込動作
によるしきい値電圧の分布は、図１７及び図１８に示す
ようにが比較的狭い範囲に納まるように高精度に制御さ
れる必要があるため、例えば“００”セルに対しては、
前記サーチ書き込み後の通常書き込み動作において書き
込みパルスの印加時間ＴＮ（Ｎ回目の書き込みパルスの
パルス幅）が、ＴＮ＝１．２×（ＴＮ−１累積時間）−
（ＴＮ−１累積時間）のように設定される。このこと
は、特に制限されないが、“１０”セルに対しても同様
に行うようにされる。この結果、しきい値電圧の変化分
ΔＶthが小さくなり、ベリファイ動作の所要回数も例え
ば８回と多くなって、書き込み所要時間も、“０１”セ
ルの数倍程度に長くされる。

【００６７】書き込み動作時、メモリアレイの指定ワー
ド線、つまりこの選択ワード線に結合される記憶トラン
ジスタのコントロールゲートには、１８．１Ｖのような
高電圧にされたワード線電圧が共通に印加される。この
とき、メモリアレイの選択ワード線に結合される記憶ト
ランジスタのうち、書き込み対象とされる記憶トランジ
スタ（以下、書き込み対象セルと称する）のドレインが
結合されるビット線つまりグローバルビット線及びロー
カルビット線（以下、書き込み対象ビット線と称する）
には、書き込みデータの論理値に応じて選択的に０Ｖ、
２Ｖ、３Ｖが印加され、書き込み対象とされないメモリ
セル（以下、書き込み非対象セルと称する）のドレイン
が結合されるビット線（以下、書き込み非対象ビット線
と称する）には、すべて５Ｖの書き込み禁止電圧とされ
る。

【００６８】これにより、“０１”セル，“００”セル
ならびに“１０”セルのコントロールゲート及びチャネ
ル間には、それぞれ１８Ｖ，１６Ｖあるいは１５Ｖの電
圧が印加される形となり、各メモリセルのフローティン
グゲートには、ＦＮトンネル現象によって、そのコント
ロールゲート及びチャネル間電圧に応じた量の電子が注
入され、相応してそのしきい値電圧が上昇する。つま
り、“００”セルは、“０１”セルに比べてしきい値電
圧の変化幅は小さく、さらに“１０”セルは“０１”セ
ルに比べてしきい値電圧の変化幅は小さくてよいから、
印加電圧を小さくしてしきい値制御性を高め、かつ素子
の特性劣化を防止する。

【００６９】上記のような“０１”セル，“００”セル
ならびに“１０”セルに対して書き込み動作が終了する
と、図１５に示すように“１１”セル，“１０”セルな
らびに“００”セルの順でエラティック／ディスターブ
検出が実施される。つまり、図１８において、まず“１
１”セルについてワード線の選択レベルをＶＷＤＳ＝
２．０Ｖにし、そのしきい値電圧が消去状態の上限値を
超えないこと（ディスターブ）を検出し、以下、“１
０”セル及び“００”セルに対してＶＷＥ１＝３．２
Ｖ、ＶＷＥ２＝４．５Ｖにしてそれぞれのしきい値電圧
の上限値を超えないこと、つまりはエラティック書き込
みが行われていないことを検出する。

【００７０】前記のサーチ書き込みの後のベリファイ動
作では、設定された電圧以上に書き込まれたことは検出
できるが、決められてしきい値電圧の分布を超えて書き
込まれてしまうことが検出できないので、この実施例の
ようなエラティック検出動作が必要になるものである。
上記のようなエラティック／ディスターブ検出によりエ
ラーが発生すると、消去動作が実施されて再び“０１”
セルからの一連の書き込み動作が実施される。そして、
かかるエラティック／ディスターブ検出で不良が２回目
であると判定されたなら、以上終了となり、例えばかか
るワード線（セクタ）は不良として予備のセクタに切り
換えられる。（図示せず）。

【００７１】図１９には、読み出し動作を説明するため
のフローチャート図が示され、図２０には読み出し動作
のときのしきい値電圧の分布図が示され、同図には読み
出し電圧も合わせて示されている。

【００７２】この実施例の多値フラッシュメモリの読み
出し動作は、ワード線の選択レベルをＶＲＷ１＝２．２
Ｖにして読み出し動作が実施される。つまり、消去状態
“１１”のセルは、ビット線にロウレベルを出力し、そ
れ以外はビット線にハイレベルを出力させる。センスラ
ッチＳＬは、このビット線のハイレベル／ロウレベルを
判定して、下位データ用のデータラッチにデータ転送を
行う。

【００７３】次に、ワード線の選択レベルをＶＲＷ２＝
３．４Ｖにして読み出し動作が実施される。つまり、消
去状態“１１”のセルと、“１０”セルは、ビット線に
ロウレベルを出力し、それ以外“００”のセルと“０
１”のセルはビット線にハイレベルを出力させる。セン
スラッチＳＬによりこれを判定し、上位データ用のデー
タラッチにデータ転送を行う。

【００７４】次に、ワード線の選択レベルをＶＲＷ３＝
４．７Ｖにして読み出し動作が実施される。つまり、消
去状態“１１”のセルと、“１０”セル及び“００”セ
ルは、ビット線にロウレベル（Ｌ）を出力し、“０１”
のセルのみがビット線にハイレベル（Ｈ）を出力させ
る。センスラッチＳＬによりこれを判定し、下位のデー
タラッチに取り込まれたデータと排他的論理和演算を行
う。つまり、下位のデータラッチのデータが“１”又は
“０”で上記センスラッチＳＬのデータが“１”又は
“０”のように一致したなら“０”を下位データラッチ
に転送する。不一致のときには、“１”を下位データラ
ッチに転送する。上記下位データラッチ及び上位データ
ラッチの出力信号は、反転されてメインアンプＭＡを通
して出力される。これにより、次の表１のような論理状
態での読み出しが行われる。

【００７５】 ここで、Ｒ１〜Ｒ３は、ＶＲＷ１〜ＶＲＷ３読み出しで
Ｈはハイレベル／Ｌはロウレベルを示している。Ｒ１＊
Ｒ３の＊は排他的論理和演算を表している。れによりセ
ルに記憶された４通りの記憶情報“１１”、“１０”、
“００”及び“１０”が、それに対応した上位ビットと
下位ビットの２ビットのデータとして読み出される。

【００７６】図２１には、この発明に係るフチッシュメ
モリの記憶状態を説明するためのしきい値電圧の分布図
が示されている。図２１（Ａ）は、前記のような１つの
記憶トランジスタに４値を記憶させる例が示されてお
り、記憶情報“００”、“１０”に対応したしきい値電
圧の分布は、隣接するしきい値電圧との間でのマージン
を確保するよう狭帯化、つまりは高精度のしきい値電圧
の制御を必要とするものである。それ故、前記のような
エラティックセルが発生するとそれが直ちに不良セクタ
に結びつく確率が高くなる。

【００７７】これに対して、本願発明の書き込み方法で
は、記憶トランジスタの過剰書き込み特性を想定し、か
かる過剰書き込み特性を探り出すためのサーチ書き込み
動作を実施するものであるので、記憶情報の多値化を図
りつつ、安定した書き込み動作を実現することができ
る。

【００７８】このようなエラティックな過剰書き込みに
よるエラーは、４値のような多値記憶には限定されな
い。図２１（Ｂ）のように２値の記憶動作を行うもので
も、記憶情報“０”と“１”との間のマージンは、電源
電圧の低電圧化に対応して小さくなる。それ故、半導体
記憶装置の低電圧化に対応して上記マージンが小さくな
るので、かかる２値記憶の不揮発性メモリでも安定的な
書き込み動作を図る上でこの発明に係るサーチ書き込み
動作の実施は有益なものとなる。

【００７９】図２２には、この発明に係るフラッシュメ
モリを用いたメモリ装置の一実施例のブロック図が示さ
れている。この実施例のメモリ装置は、そのデータ記憶
部に前記実施例のようなフラッシュメモリが用いられ
る。このフラッシュメモリのデータ書込みと読み出し
は、専用ＬＳＩによって構成されたＥＣＣ回路によりデ
ータの誤り・検出が行われる。

【００８０】ＥＥＰＲＯＭ等によりセクタ管理テーブル
が構成される。このセクタ管理テーブルは、特に制限さ
れないが、１つのワード線単位での書込み、読み出し及
び消去を行うようにし、それを１つのセクタとして扱う
ようにするものである。このセクタ単位のでのデータの
書き換えにより、書き換え回数（書込み回数又は消去回
数）を計数しておき、それが許容値を越えるとそのセク
タへのアクセスを禁止して信頼性を高くするものであ
る。

【００８１】フラッシュメモリに対する書込み動作は、
読み出し時間に比べて長い時間を必要とする。それ故、
ホストシステム等からの書込み動作は、上記フラッシュ
メモリに対して直接行うのではなく、ライトバッファに
対して書込みデータの入力が行われる。特に制限されな
いが、ライトバッファは、上記１セクタ分の記憶容量を
持つ、１セクタ分の記憶データを取り込む。ライトバッ
ファに取り込まれた書込みデータは、フラッシュメモリ
のセンスラッチに対してバイト単位で順次に書き込まれ
る。上記１セクタ分のデータをセンスラッチに書込む
と、前記のような書込み動作が開始される。

【００８２】読み出し動作は、前記のようにフラッシメ
モリに対して先頭アドレスを供給すると、１セクタ分の
データが内部のアドレス発生回路（アドレスカウンタ）
により形成されたアドレスの順序により１バイト単位で
シリアルに出力される。

【００８３】上記のような書込み動作や、読み出し動作
及びセクタ管理テーブルの制御は、ワンチップマイコン
（１チップのマイクロコンピュータ）により行われる。
この実施例のメモリ装置は、従来のハードメモリ装置や
フロッピー（登録商標）ディスクメモリ装置と互換性を
持つようにされ、標準バスインターフェイス部を介して
標準バスに接続される。この標準バスには、図示しない
が、ホストシステムを構成する中央処理装置ＣＰＵ、メ
インメモリ、キャッシュメモリ（第１キャッシュメモ
リ、第２キャッシュメモリ）等が接続される。

【００８４】図２３には、本発明に係る半導体集積回路
装置の他の一実施例の全体の回路ブロック図が示されて
いる。この実施例の半導体集積回路装置ＣＨＩＰは、図
示のような複数の回路ブロック、すなわち入出力回路Ｉ
／Ｏ、内部電圧発生回路ＶＧ、制御回路ＵＬＣ、フラッ
シュメモリＦＥＰＲＯＭ、Ｄ／Ａ変換器ＤＡＣ、Ａ／Ｄ
変換器ＡＤＣ、割り込み制御回路ＩＶＣ、クロック発生
回路ＣＧＣを有するシステムパワーマネジメント回路Ｓ
ＰＭＣ、中央処理部ＣＰＵ、スタティックメモリＳＲＡ
Ｍ、ＤＭＡコントローラＤＭＡＣ、ダイナミック型メモ
リＤＲＡＭ、を含む。

【００８５】それらの回路ブロックは、内部バスＢＵ
Ｓ、制御バスＣＢＵＳに結合されている。それらは半導
体集積回路装置を構成すべき図示しない半導体基板に搭
載される。上記システムパワーマネジメント回路ＳＰＭ
Ｃは、システムＬＳＩに搭載される各モジュールにおい
て、消費される電力を制御する機能を有する。

【００８６】半導体集積回路装置は、入出力回路Ｉ／Ｏ
につながる入出力外部端子Ｔｉｏ１ないしＴｉｏｎと、
負論理レベルのようなリセット信号ｒｅｓｂが供給され
る外部端子Ｔ１と、制御用外部端子Ｔ２と、第１動作制
御信号ｃｍｑが供給される第１動作制御用外部端子Ｔ３
と、第２動作制御信号ｃｐｍｑが供給される第２動作制
御用外部端子Ｔ４と、外部クロック信号ｃｌｋが供給さ
れるクロック用外部端子Ｔ５と、複数の電源電圧（ｖｄ
ｄ、ｖｃｃｄｒ、ｖｓｓ）が供給される複数の電源用外
部端子Ｔ６、Ｔ７、Ｔ８とを持つ。

【００８７】図示の半導体集積回路装置は、いわゆるＡ
ＳＩＣ（アプリケーション・スペシファイド・インテグ
レーテッド・サーキッツ）すなわち特定用途ＩＣを構成
するようにされる。すなわち、図示のほとんどの回路ブ
ロックは、ＡＳＩＣ構成を容易ならしめるように、それ
ぞれ独立的な回路機能単位としてのいわゆるモジュール
ないしはマクロセルをなすようにされる。各機能単位
は、それぞれその規模、構成が変更可能にされる。ＡＳ
ＩＣとしては、図示の回路ブロックの内、実現すべき電
子システムが必要としない回路ブロックは、半導体基板
上に搭載しないようにすることができる。逆に、図示さ
れていない機能単位の回路ブロックを追加することもで
きる。

【００８８】中央処理部ＣＰＵは、特に制限されない
が、いわゆるマイクロプロセッサと同様な構成にされ
る。すなわち中央処理部ＣＰＵは、その詳細を図示しな
いけれども、その内部に命令レジスタ、命令レジスタに
書込まれた命令をデコードし、各種のマイクロ命令ない
しは制御信号を形成するマイクロ命令ＲＯＭ、演算回
路、汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結合
するバスドライバ、バスレシーバなどの入出力回路を持
つ。

【００８９】中央処理部ＣＰＵは、フラッシュメモリＦ
ＥＰＲＯＭなどに格納されている命令を読み出し、その
命令に対応する動作を行う。中央処理装置ＣＰＵは、入
出力回路Ｉ／Ｏを介して入力される外部データの取り込
み、制御回路ＵＬＣに対するデータの入出力、フラッシ
ュメモリＦＥＰＲＯＭからの命令や命令実行のために必
要となる固定データのようなデータの読み出し、Ｄ／Ａ
変換器ＤＡＣへのＤ／Ａ変換すべきデータの供給、Ａ／
Ｄ変換器によってＡ／Ｄ変換されたデータの読み出し、
スタティック型メモリＳＲＡＭ、ダイナミック型メモリ
ＤＲＡＭへのデータの読み出し、書込み、ＤＭＡコント
ローラＤＭＡＣの動作制御等を行う。制御バスＣＢＵＳ
は、中央処理部ＣＰＵによる図示の回路ブロックの動作
制御のために利用され、またＤＭＡコントローラＤＭＡ
Ｃなどの回路ブロックからの状態指示信号を中央処理部
ＣＰＵに伝えるために使用される。中央処理部ＣＰＵ
は、また割り込み制御回路ＩＶＣにおける指示レジスタ
ＲＧ５などにセットされた動作制御信号を内部バスＢＵ
Ｓを介して参照して必要な処理を行う。

【００９０】中央処理部ＣＰＵは、クロック発生回路Ｃ
ＧＣから発生されるシステムクロック信号Ｃ２を受けそ
のシステムクロック信号Ｃ２によって決められる動作タ
イミング、周期をもって動作される。中央処理部ＣＰＵ
は、その内部の主要部が、ＣＭＯＳ回路、すなわちｐＭ
ＯＳとｎＭＯＳとからなる回路から構成される。特に制
限されないが、中央処理部ＣＰＵを構成するＣＭＯＳ回
路は、図示しないＣＭＯＳスタテック論理回路、ＣＭＯ
Ｓスタテックフリップフロップのようなスタティック動
作可能なＣＭＯＳスタテック回路と、信号出力ノードへ
の電荷のプリチャージと信号出力ノードへの信号出力と
をシステムクロック信号Ｃ２に同期して行うようなＣＭ
ＯＳダイナミック回路とを含む。

【００９１】中央処理部ＣＰＵは、クロック発生回路Ｃ
ＧＣからのシステムクロック信号Ｃ２の供給が停止され
たなら、それに応じて動作停止状態にされる。停止状態
において、ダイナミック回路の出力信号は、回路に生じ
る不所望なリーク電流によって不所望に変化されてしま
う。スタテックフリップフロップ回路構成のレジスタ回
路のような回路は、システムクロック信号の非供給期間
であっても、以前のデータを保持する。

【００９２】システムクロック信号Ｃ２の非供給期間に
おいては、中央処理部ＣＰＵの内部のスタテック回路に
おける各種ノードでの信号レベル遷移が停止され、また
ダイナミック回路での出力ノードでのデスチャージない
しプリチャージが停止される。この状態では、動作状態
のＣＭＯＳ回路が消費する動作電流のような比較的大き
い消費電流、すなわち各種ノード及びそれぞれにつなが
る配線が持つ浮遊容量、寄生容量へ信号変位を与えるよ
うに電源線から与えられるチャージ、デイスチャージ電
流は、実質的にゼロとなる。このことから中央処理部Ｃ
ＰＵは、ＣＭＯＳ回路のリーク電流に等しいような小さ
い電流しか流れず、低消費電力状態となる。

【００９３】割り込み制御回路ＩＶＣは、外部端子Ｔ１
に負論理レベルのようなリセット信号を受け、外部端子
Ｔ３を介して第１動作信号ｃｍｑを受け、外部端子Ｔ４
を介して第２動作制御信号ｃｐｍｑを受け、また、外部
端子Ｔ２に、半導体集積回路装置の動作状態を指示する
状態指示信号を出力する。割り込み制御回路ＩＶＣは、
かかるリセット信号ｒｅｓｂ、動作制御信号ｃｍｑ、ｃ
ｐｍｑ及び状態指示信号に対応してそれぞれの位置のビ
ットが設定されるようなレジスタＲＧ５を持つ。レジス
タＲＧ５における状態指示信号は、内部バスＢＵＳを介
して中央処理部ＣＰＵによって更新される。外部端子Ｔ
３、Ｔ４を介してレジスタＲＧ５にセットされた動作制
御信号ｃｍｑ、ｃｐｍｑは、前述のように、内部バスＢ
ＵＳを介し中央処理部ＣＰＵによって参照される。

【００９４】特に制限されないが、割り込み制御回路Ｉ
ＶＣは、その内部にダイナミック型メモリのリフレッシ
ュ動作のための図示しないリフレッシュアドレスカウン
タを持つ。割り込み制御回路ＩＶＣにおけるかかるリフ
レッシュアドレスカウンタは、第１、第２動作制御信号
ｃｍｑ、ｃｐｍｑによって第１及び第３モードが指示さ
れているなら、すなわち半導体集積回路装置に対して動
作モードか、動作スタンバイモードが指示されているな
ら、クロック発生回路ＣＧＣからのシステムクロック信
号に基づいて歩進され、周期的に更新されるリフレッシ
ュアドレス情報を形成する。

【００９５】クロック発生回路ＣＧＣは、外部端子Ｔ５
を介して外部クロック信号ｃｌｋを受け、その外部クロ
ック信号ｃｌｋに対応した周期のシステムクロック信号
Ｃ２を形成する。なお、クロック発生回路ＣＧＣと中央
制御部ＣＰＵとの間の信号線が単純化されて表現されて
いるけれども、システムクロック信号Ｃ２は、中央制御
部ＣＰＵ内の図示しない回路の順序立った動作のため
に、一般的なプロセッサに対するクロック信号と同様
に、多相信号からなると理解されたい。

【００９６】入出力回路Ｉ／Ｏは、外部端子Ｔｉｏ１な
いしＴｉｏｎの内の所望の外部端子を介して外部から供
給される信号を受け、また外部端子Ｔｉｏ１ないしＴｉ
ｏｎの内の所望の端子に出力すべき信号を内部バスＢＵ
Ｓを介して受ける。入出力回路Ｉ／Ｏは、その内部にそ
れぞれＣＭＯＳスタテック回路からなるような制御レジ
スタＲＧ４と図示しないデータレジスタとを持つ。

【００９７】制御レジスタＲＧ４は、中央処理部ＣＰＵ
によって選択され、かつ中央処理部ＣＰＵによって、当
該入出力回路Ｉ／Ｏのための制御データ、例えば、デー
タ入力／出力指示や高出力インピーダンス状態指示など
の制御データが与えられる。データレジスタは、外部端
子Ｔｉｏ１ないしＴｉｏｎと、内部バスＢＵＳとの間の
データの転送のために利用される。外部端子Ｔｉｏ１な
いしＴｉｏｎのビット幅すなわち端子数と、内部バスＢ
ＵＳのビット幅が異なるような場合、データレジスタ
は、大きいビット幅に対応されるようなビット数を持つ
ようにされ、中央処理部ＣＰＵによる動作制御に従って
ビット数変換を行う。

【００９８】例えば外部端子Ｔｉｏ１ないしＴｉｏｎの
個数が６４のような数であるのに対し、内部バスＢＵＳ
のビット幅が２５６ビットのような比較的大きい数であ
るような場合、６４ビット単位をもって外部端子Ｔｉｏ
１ないしＴｉｏｎに次々に供給される直列データは、中
央処理部ＣＰＵによる直列ー並列データ変換制御によっ
てデータレジスタに順次に供給され、２５６ビットのデ
ータに変換される。逆に、内部バスＢＵＳからデータレ
ジスタにセットされた２５６ビットのデータは、中央処
理部ＣＰＵによる並列ー直列データ変換制御によって、
６４ビット毎に分けられて外部端子Ｔｉｏ１ないしＴｉ
ｏｎに順次に供給される。

【００９９】入出力回路Ｉ／Ｏの信号入力のための回路
及び信号出力のための回路は、その入力及び出力動作が
システムクロック信号によって制御されるようにされ
る。それ故に、入出力回路Ｉ／Ｏは、システムクロック
信号が供給されなくなった時には、上記中央処理部ＣＰ
Ｕと同様に低消費電力状態にされることになる。

【０１００】制御回路ＵＬＣは、電子システムの必要に
応じて適宜に設けられる制御回路である。この制御回路
ＵＬＣとしては、例えば、ハードデイスク装置における
モータサーボコントロール、ヘッドのトラッキング制
御、誤り訂正処理や、画像、音声処理における画像や音
声データの圧縮伸長処理のようなのような実現すべき電
子システムに応じて適宜に設けられる。制御回路のＵＬ
Ｃは、中央処理部ＣＰＵと同様にその動作がシステムク
ロック信号によって制御される。フラッシュメモリＦＥ
ＰＲＯＭは、前述のように、中央処理装置ＣＰＵによっ
て読み出され実効されるべき命令、固定データを記憶す
る。

【０１０１】Ｄ／Ａ変換器ＤＡＣは、内部バスＢＵＳを
介して供給されるところのアナログ信号に変換すべきデ
ジタルデータを受けるレジスタＲＧ２を持ち、かかるデ
ジタルデータに基づいてアナログ信号を形成する。レジ
スタＲＧ２は、制御回路ＵＬＣもしくは中央処理部ＣＰ
Ｕによってデジタルデータがセットされる。Ｄ／Ａ変換
器ＤＡＣのＤ／Ａ変換開始タイミング、Ｄ／Ａ変換結果
の出力タイミングのようなＤ／Ａ変換動作は、システム
クロック信号によって制御される。Ｄ／Ａ変換器ＤＡＣ
によって形成されたアナログ信号は、特に制限されない
が、内部バスＢＵＳ及び入出力回路Ｉ／Ｏを介して外部
端子Ｔ１ないしＴｎの所望の端子に供給される。尚、こ
こでは上記外部端子Ｔ１ないしＴｎを入出力兼用端子
（ピン）としているが、入力用端子と出力用端子に分離
して設けてもよい。

【０１０２】Ｄ／Ａ変換器ＤＡＣは、その詳細を図示し
ないけれども、高精度ＤＡ変換が必要とされる場合は、
得るべきアナログ量の基準とするような基準電圧源もし
くは基準電流源を持つようにされる。かかる基準電圧源
もしくは基準電流源は、一種のアナログ回路を構成する
とみなされ、第２モード及び第３モード、すなわち完全
スタンバイモード、及び動作スタンバイにおいて無視し
得ない電流を消費してしまう危険性を持つ。それ故にそ
のような場合の消費電流の低減を可能にするよう、かか
る基準電圧源もしくは基準電流源に対しては、上記第２
モード、第３モードにおいて、スイッチオフするような
ＭＯＳＦＥＴスイッチを設定される。

【０１０３】Ａ／Ｄ変換器ＡＤＣは、外部端子Ｔ１ない
しＴｎのうちの所望の端子と入出力回路Ｉ／Ｏと内部バ
スＢＵＳを介して供給されるようなアナログ信号を受
け、制御回路ＵＬＣもしくは中央処理部ＣＰＵによって
そのＡ／Ｄ変換の開始が制御され、システムクロック信
号Ｃ２に従うようなクロック制御のもとで上記アナログ
信号をデイジタル信号に変換し、得られたデジタル信号
をレジスタＲＧ１にセットする。

【０１０４】Ａ／Ｄ変換器ＡＤＣもまた、上記Ｄ／Ａ変
換器ＤＡＣと同様に、高精度ＡＤ変換が必要とされる場
合は、デジタル変換すべき量子化レベルの基準とされる
ような基準電圧源もしくは基準電流源を持つようにされ
る。Ａ／Ｄ変換器ＡＤＣにおけるかかる基準電圧源もし
くは基準電流源もまた完全スタンバイモード、及び動作
スタンバイモードにおいて無視し得ない電流を消費する
危険性を持つ。それ故にその場合には、上記同様なＭＯ
ＳＦＥＴスイッチが、かかる基準電圧源もしくは基準電
流源に適用される。

【０１０５】スタテイック型メモリＳＲＡＭは、そのメ
モリセルとして、その詳細は図示しないが、ＣＭＯＳス
タテック型メモリセル、すなわちＣＭＯＳラッチ回路と
それに対するデータ入出力のための一対の伝送デートＭ
ＯＳＦＥＴとからなるような構成のメモリセルを持つ。
ＣＭＯＳスタテック型メモリセルは、スタテックに情報
を保持し、かつ情報保持のために、著しく小さい動作電
流しか必要しないという特徴を持つ。

【０１０６】かかるスタテイック型メモリＳＲＡＭは、
実質上は、ＣＭＯＳスタテイック型ランダム・アクセス
・メモリを構成するようにされる。すなわち、スタテイ
ック型メモリＳＲＡＭは、マトリクス配置の複数のＣＭ
ＯＳスタテック型メモリセルからなるメモリアレイと、
内部バスＢＵＳを介して供給されるようなロウアドレス
信号をデコードしそれによってメモリアレイにおけるワ
ード線を選択するロウ系アドレス・デコード・ドライブ
回路と、カラムアドレス信号をデコードしそれによって
カラム・デコード信号を形成するカラム系アドレスデコ
ード回路と、かかるカラム・デコード信号によって動作
されメモリアレイにおけるデータ線を選択しそれを共通
データ線に結合させるカラムスイッチ回路と、共通デー
タ線に結合された入出力回路と、読み出し書込み制御回
路とを含む構成とされる。

【０１０７】メモリアレイに関連するかかるアドレス・
デコード・ドライブ回路のような回路すなわちメモリア
レイ周辺回路は、ＣＭＯＳスタテック回路から構成され
る。それ故に、スタテック型メモリセルＳＲＡＭは、読
み出し、書込み動作が行われない情報保持動作のみだけ
なら、比較的低消費電力状態に置かれるととなる。な
お、ＣＭＯＳスタティック型メモリは、メモリセルサイ
ズが比較的大きくなり、その記憶容量に対する全体のサ
イズが比較的大きくなってしまうという考慮すべき特徴
を持ち、大きな記憶容量にすることが比較的困難であ
る。

【０１０８】ＤＭＡコントローラ、すなわちダイレクト
・メモリ・アクセス・コントローラＤＭＡＣは、中央処
理部ＣＰＵによってその動作が制御され、中央処理部Ｃ
ＰＵによって指示された回路ブロック間の内部バスＢＵ
Ｓを介するデータ転送を、中央処理部ＣＰＵになり代わ
って制御する。ＤＭＡコントローラＤＭＡＣの詳細は、
独立の半導体集積回路装置として構成されるＤＭＡコン
トローラと実質的に同じ構成にし得るので更にの詳細な
説明は行わないが、その内部のレジスタＲＧ７等に、中
央処理部ＣＰＵによってセットされる転送元情報、転送
先情報、データ転送量情報等の設定情報に基づいて、デ
ータ転送制御を行う。

【０１０９】ダイナミック型メモリＤＲＡＭは、そのメ
モリセルすなわちダイナミック型メモリセルが、典型的
には、電荷の形態をもって情報を蓄積する情報蓄積用キ
ャパシタと、選択用ＭＯＳＦＥＴとからなるような少な
い数の素子からなり、比較的小さいメモリセルサイズに
され得る。それ故に、ダイナミック型メモリは、大記憶
容量であってもその全体のサイズを比較的小さくするこ
とができる。

【０１１０】ダイナミック型メモリＤＲＡＭは、それが
その記憶容量にかかわらずに比較的小さいサイズをもっ
て構成され得るから、他の回路ブロックとを搭載する半
導体基板は、比較的小さいサイズにされ得る。これに応
じた利点も期待できる。すなわち、半導体基板のサイズ
は、得るべき半導体集積回路装置の電気的性能、熱的、
機械的ストレスに関係するような信頼性、製造歩留ま
り、価格等々にも影響を及ぼすものであり、小さい方が
有利で有る。比較的小さいサイズの半導体基板に大容量
のメモリとともに複数の回路ブロックを搭載可能となる
ことによって、更に優れた性能の電子システムを実現を
可能とする半導体集積回路装置を提供することができる
ようになる。

【０１１１】半導体チップにフラシュメモリＦＥＰＲＯ
Ｍを搭載した場合、前記エラテックセルの発生により直
ちに不良セクタとして処理しようとすると、不良セクタ
が増加してメモリ容量不足となってしまい、他の回路が
正常でもフラシュメモリＦＥＰＲＯＭの係るセクタ不良
の増加によってシステム全体が不良化してしまう。これ
に対して、この発明に係るフラッシュメモリでは、前記
のようなエラテックセルを考慮したサーチ書き込みを実
施しているので、突発的に過剰書き込み特性を持つセル
が発生しても、正常セルと同様に書き込むことが可能と
なり、不良セクタの発生率を大幅に低下させることがで
きる。これにより、この発明に係るフラッシュメモリ
は、不良セクタの実質的な発生率が大幅に低下し、しか
も安定的に高速に書き込み動作を実施することができる
から、複数の回路機能を持つシステムＬＳＩに搭載され
るフラッシュメモリとして極めて有益なものとなる。

【０１１２】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 複数のワード線及び複数のビット線と、上記複
数のワード線と複数のビット線との交点に浮遊ゲートに
蓄積された電荷量に対応した記憶情報を持つ複数の記憶
素子を有し、電気的に上記記憶情報の書き込み動作及び
消去動作を行う不揮発性メモリにおいて、上記記憶素子
に対して所定の書き込み量での書き込み動作を実施した
後にベリファイ動作を行って上記浮遊ゲートに蓄積され
た電荷量を制御する書き込み制御回路に対して、書き込
み開始時に上記所定の書き込み量に対して少ない書き込
み量に設定されたサーチ書き込み動作及びそれに対応し
たベリファイ動作を１ないし複数回行うようにさせるこ
とにより、安定的な書き込み動作と、実質的な書き込み
時間の短縮化及び不良発生率の改善を図ることができる
という効果が得られる。

【０１１３】（２） 上記に加えて、上記書き込み量
を、電圧レベルと書き込み時間の積により設定し、上記
所定の書き込み量を、上記記憶素子のしきい値電圧の変
化分がほぼ一定になるような電圧と時間により設定し、
上記サーチ書き込み動作での書き込み量の複数回分を上
記所定の書き込み量に対応するよう設定することによ
り、過剰書き込み特性及び正常な書き込み特性を持つセ
ルに対する確実で安定的な書き込み動作を実現できると
いう効果が得られる。

【０１１４】（３） 上記に加えて、上記記憶素子に浮
遊ゲートに蓄積された電荷量に対応した４値からなる記
憶情報を持つようにすることにより、大記憶容量化と安
定的な書き込み動作を実現できるという効果が得られ
る。

【０１１５】（４） 上記に加えて、上記所定の書き込
み量を、書き込み回数に対応して書き込み量を増加させ
て、各書き込み動作に対応した上記しきい値電圧の変化
分をほぼ一定になるように制御することにより、正常な
書き込み特性を持つセルに対する確実で安定的な書き込
み動作を実現できるという効果が得られる。

【０１１６】（５） 上記に加えて、上記サーチ書き込
み動作として、上記所定の書き込み量に対応した書き込
み動作に比べて書き込み電圧及び書き込み時間を共に小
さくすることにより、過剰な書き込み特性を軽減させる
ことができるからより安定的な書き込み動作と、実質的
な書き込み時間の短縮化及び不良発生率の改善を図るこ
とができるという効果が得られる。

【０１１７】（６） 上記に加えて、上記書き込み回数
に対応した書き込み量の増加を、直前の書き込み動作に
比べて書き込み電圧が一定が書き込み時間を増加させる
ことにより電源回路の簡素化を図りつつ、確実で安定的
な書き込み動作を実現できるという効果が得られる。

【０１１８】（７） 上記に加えて、上記書き込み回数
に対応した書き込み量の増加を、直前の書き込み電圧と
書き込み時間とが共に増加させることにより、メモリセ
ルにかかる電圧を緩和しつつ、確実で安定的な書き込み
動作を実現できるという効果が得られる。

【０１１９】（８） 複数のワード線及び複数のビット
線と、上記複数のワード線と複数のビット線との交点に
浮遊ゲートに蓄積された電荷量に対応した記憶情報を持
つ複数の記憶素子を有し、電気的に上記記憶情報の書き
込み動作及び消去動作を行う不揮発性メモリの書き込み
方法として、書き込み開始時に所定の書き込み量に対し
て少ない書き込み量に設定されたサーチ書き込み動作及
びそれに対応したベリファイ動作を１ないし複数回行
い、かかる複数回のサーチ書き込み動作及びベリファイ
動作の後に上記所定の書き込み量に設定された書き込み
動作及びそれに対応したベリファイ動作を行なうようよ
うな書き込み動作制御の設定が行われ、上記ベリファイ
動作により上記記憶素子の浮遊ゲートの電荷量に対応し
たしきい値電圧が所望のしきい値電圧に到達したと判定
したなら書き込み動作を終了させることにより、安定的
な書き込み動作と、実質的な書き込み時間の短縮化及び
不良発生率の改善を図った不揮発性メモリを実現できる
という効果が得られる。

【０１２０】（９） 上記に加えて、上記書き込み量
を、電圧レベルと書き込み時間の積により設定し、上記
所定の書き込み量を、上記記憶素子のしきい値電圧の変
化分がほぼ一定になるような電圧と時間により設定し、
上記サーチ書き込み動作での書き込み量の複数回分を上
記所定の書き込み量に対応するよう設定することによ
り、過剰書き込み特性及び正常な書き込み特性を持つセ
ルに対する確実で安定的な書き込み動作の不揮発性メモ
リを実現できるという効果が得られる。

【０１２１】（１０） 上記に加えて、上記記憶素子に
浮遊ゲートに蓄積された電荷量に対応した４値からなる
記憶情報を持つようにすることにより、大記憶容量化と
安定的な書き込み動作を実現した不揮発性メモリを得る
ことができるという効果が得られる。

【０１２２】（１１） 上記に加えて、上記所定の書き
込み量を、書き込み回数に対応して書き込み量を増加さ
せて、各書き込み動作に対応した上記しきい値電圧の変
化分をほぼ一定になるように制御することにより、正常
な書き込み特性を持つセルに対する確実で安定的な書き
込み動作を実現した不揮発性メモリを得ることができる
という効果が得られる。

【０１２３】（１２） 上記に加えて、上記サーチ書き
込み動作として、上記所定の書き込み量に対応した書き
込み動作に比べて書き込み電圧及び書き込み時間を共に
小さくすることにより、過剰な書き込み特性を軽減させ
ることができるからより安定的な書き込み動作と、実質
的な書き込み時間の短縮化及び不良発生率の改善を図っ
た不揮発性メモリを実現できるという効果が得られる。

【０１２４】（１３） 上記に加えて、上記書き込み回
数に対応した書き込み量の増加を、直前の書き込み動作
に比べて書き込み電圧が一定が書き込み時間を増加させ
ることにより電源回路の簡素化を図りつつ、確実で安定
的な書き込み動作を実現した不揮発性メモリを得ること
ができるという効果が得られる。

【０１２５】（１４） 上記に加えて、上記書き込み回
数に対応した書き込み量の増加を、直前の書き込み電圧
と書き込み時間とが共に増加させることにより、メモリ
セルにかかる電圧を緩和しつつ、確実で安定的な書き込
み動作を実現した高信頼性の不揮発性メモリを得ること
ができるという効果が得られる。

【０１２６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、サー
チ書き込みによって所望のししきい値電圧を超えたと
き、エラティック検出を行って不良なら直ちに消去動作
を行い、再度エラーなら不良セクタと判定して冗長セタ
クに切り換えるようにしてもよい。前記図２２や図２３
のシステムでは、フラッシュメモリに対して書き込みも
読み出しも行わない空き時間を利用し、エラティックセ
ルによって不良とされたセクタに対して再度の消去動作
と書き込み動作を実施し、もしも良好に書き込めるよう
になったなら管理情報を書き換えて予備セクタに登録す
るようにしてもよい。

【０１２７】メモリアレイ及びその具体的回路は、前記
のような消去、書き込み及び読み出し動作を行うもので
あれば何であってもよい。また、記憶状態は前記実施例
のは逆にするものであってもよい。例えば前記図２１等
の“０１”や“１”のしきい値電圧の分布を消去状態と
し、書き込み動作ではしきい値電圧を低くするようにし
て、残り３値又は１値の記憶状態を作り出すものであっ
てもよい。この発明は、不揮発性メモリ及びその書き込
み方法として広く利用することができる。

【０１２８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。複数のワード線及び複数のビット線
と、上記複数のワード線と複数のビット線との交点に浮
遊ゲートに蓄積された電荷量に対応した記憶情報を持つ
複数の記憶素子を有し、電気的に上記記憶情報の書き込
み動作及び消去動作を行う不揮発性メモリにおいて、上
記記憶素子に対して所定の書き込み量での書き込み動作
を実施した後にベリファイ動作を行って上記浮遊ゲート
に蓄積された電荷量を制御する書き込み制御回路に対し
て、書き込み開始時に上記所定の書き込み量に対して少
ない書き込み量に設定されたサーチ書き込み動作及びそ
れに対応したベリファイ動作を１ないし複数回行うよう
にさせることにより、安定的な書き込み動作と、実質的
な書き込み時間の短縮化及び不良発生率の改善を図るこ
とができる。

【０１２９】複数のワード線及び複数のビット線と、上
記複数のワード線と複数のビット線との交点に浮遊ゲー
トに蓄積された電荷量に対応した記憶情報を持つ複数の
記憶素子を有し、電気的に上記記憶情報の書き込み動作
及び消去動作を行う不揮発性メモリの書き込み方法とし
て、書き込み開始時に所定の書き込み量に対して少ない
書き込み量に設定されたサーチ書き込み動作及びそれに
対応したベリファイ動作を１ないし複数回行い、かかる
複数回のサーチ書き込み動作及びベリファイ動作の後に
上記所定の書き込み量に設定された書き込み動作及びそ
れに対応したベリファイ動作を行なうようような書き込
み動作制御の設定が行われ、上記ベリファイ動作により
上記記憶素子の浮遊ゲートの電荷量に対応したしきい値
電圧が所望のしきい値電圧に到達したと判定したなら書
き込み動作を終了させることにより、安定的な書き込み
動作と、実質的な書き込み時間の短縮化及び不良発生率
の改善を図った不揮発性メモリを実現できる。

【図面の簡単な説明】

【図１】この発明に係る不揮発性メモリの書き込み方法
の一実施例を示す説明図である。

【図２】この発明に係る不揮発性メモリの書き込み方法
の他の一実施例を示す説明図である。

【図３】この発明に係る不揮発性メモリの書き込み方法
の更に他の一実施例を示す説明図である。

【図４】この発明に係る不揮発性メモリの書き込み方法
を説明するための特性図である。

【図５】この発明に係る不揮発性メモリの書き込み特性
を説明するための特性図である。

【図６】この発明に係る不揮発性メモリの書き込み特性
を説明するための特性図である。

【図７】この発明に係る不揮発性メモリの一実施例を示
すブロック図である。

【図８】この発明に係る不揮発性メモリの一実施例を示
すブロック図である。

【図９】この発明に係る不揮発性メモリのメモリアレイ
マット部の一実施例を示すブロック図である。

【図１０】図９のサブブロックの一実施例を示す回路図
である。

【図１１】この発明に係る不揮発性メモリに用いられる
記憶トランジスタの一実施例を示す概略素子構造断面図
である。

【図１２】この発明に係る不揮発性メモリのセンスラッ
チＳＬを中心にしたメモリアレイ部の一実施例を示す回
路図である。

【図１３】この発明に係る不揮発性メモリの消去動作を
説明するためのフローチャート図である。

【図１４】図１３の消去動作のときのしきい値電圧の分
布図である。

【図１５】この発明に係る不揮発性メモリの書き込み動
作を説明するための全体的なフローチャート図である。

【図１６】この発明に係る不揮発性メモリの書き込み動
作を説明するための部分的なフローチャート図である。

【図１７】図１５、図１６の書き込み動作のときのしき
い値電圧の分布図である。

【図１８】図１５、図１６の書き込み動作のときのしき
い値電圧の分布図である。

【図１９】この発明に係る不揮発性メモリの読み出し動
作を説明するための部分的なフローチャート図である。

【図２０】図１９の読み出し動作のときのしきい値電圧
の分布図である。

【図２１】この発明に係るフチッシュメモリの記憶状態
を説明するためのしきい値電圧の分布図である。

【図２２】この発明に係るフラッシュメモリを用いたメ
モリ装置の一実施例を示すブロック図である。

【図２３】この発明に係る半導体集積回路装置の他の一
実施例を示す全体の回路ブロック図である。

【図２４】フラッシュメモリの書き込み動作を説明する
ための構成図である。

【図２５】この発明に先立って開発された多値フラッシ
ュメモリの書き込み方法の一例を示す説明図である。

【符号の説明】

１０…メモリアレイ、１１…センスラッチ＆Ｙデコー
ダ、１２ａ，１２ｂ…データラッチ、１３ａ，１３ｂ…
Ｘデコーダ、１４ａ，１４ｂ…ワード線ドライバ、２０
…データ変換回路、３１…コマンドデコーダ、３２…制
御回路、３３…消去判定回路、３４…クロック発生回
路、３５…スティイタス＆テスト系回路、３６…メイン
アンプ、３７…内部電圧発生回路、３８…入出力制御回
路、３９…入出力バッファ、４０…冗長回路、４１…救
済回路、Ｉ／Ｏ…入出力回路、ＶＧ…内部電圧発生回
路、ＵＬＣ…他の制御回路、ＦＥＰＲＯＭ…フラッシュ
メモリ、ＤＡＣ…Ｄ／Ａ変換器、ＡＤＣ…Ａ／Ｄ変換
器、ＩＶＣ…割込制御回路、ＳＰＭＣ…システムパワー
マネジメント回路、ＣＧＣ…クロック発生回路、ＣＰＵ
…中央処理部、ＳＲＡＭ…スタティックメモリ、ＤＭＡ
Ｃ…ＤＭＡコントローラ、ＤＲＡＭ…ダイナミックメモ
リ。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 複数のワード線及び複数のビット線と、
   上記複数のワード線と複数のビット線との交点に浮遊ゲ
   ートに蓄積された電荷量に対応した記憶情報を持つ複数
   の記憶素子を有し、電気的に上記記憶情報の書き込み動
   作及び消去動作を行う不揮発性メモリであって、 上記記憶素子に対して所定の書き込み量での書き込み動
   作を実施した後にベリファイ動作を行って上記浮遊ゲー
   トに蓄積された電荷量を制御する書き込み制御回路を備
   えてなり、 上記書き込み制御回路は、書き込み開始時において、上
   記所定の書き込み量に対して少ない書き込み量に設定さ
   れたサーチ書き込み動作及びそれに対応したベリファイ
   動作を１ないし複数回行うことを特徴とする不揮発性メ
   モリ。
2. 【請求項２】 請求項１において、 上記書き込み量は、電圧レベルと書き込み時間の積によ
   り設定されるものであり、上記所定の書き込み量は、上
   記記憶素子のしきい値電圧の変化分がほぼ一定になるよ
   うな電圧と時間により設定されるものであり、 上記サーチ書き込み動作での書き込み量の複数回分が、
   上記所定の書き込み量に対応するよう設定されてなるこ
   とを特徴とする不揮発性メモリ。
3. 【請求項３】 請求項１又は２において、 上記記憶素子は、浮遊ゲートに蓄積された電荷量に対応
   した４値からなる記憶情報を持つようにされることを特
   徴とする不揮発性メモリ。
4. 【請求項４】 請求項１ないし３のいずれかにおいて、 上記所定の書き込み量は、書き込み回数に対応して書き
   込み量が増加させられて、各書き込み動作に対応した上
   記しきい値電圧の変化分がほぼ一定になるように制御さ
   れるものであることを特徴とする不揮発性メモリ。
5. 【請求項５】 請求項４において、 上記サーチ書き込み動作は、上記所定の書き込み量に対
   応した書き込み動作に比べて少なくとも書き込み時間が
   短くされることを特徴とする不揮発性メモリ。
6. 【請求項６】 請求項５において、 上記書き込み回数に対応した書き込み量の増加は、直前
   の書き込み動作に比べて書き込み電圧が一定で書き込み
   時間が増加させられることを特徴とする不揮発性メモ
   リ。
7. 【請求項７】 請求項５において、 上記書き込み回数に対応した書き込み量の増加は、直前
   の書き込み時間が少なくとも増加させられることを特徴
   とする不揮発性メモリ。
8. 【請求項８】 複数のワード線及び複数のビット線と、
   上記複数のワード線と複数のビット線との交点に複数の
   記憶素子を有し、各記憶素子は浮遊ゲートに蓄積された
   電荷量に対応した記憶情報を持ち、電気的に上記記憶情
   報の書き込み動作及び消去動作を行う不揮発性メモリの
   書き込み方法であって、 書き込み開始時に所定の書き込み量に対して少ない書き
   込み量に設定されたサーチ書き込み動作及びそれに対応
   したベリファイ動作を１ないし複数回行い、 かかる複数回のサーチ書き込み動作及びベリファイ動作
   の後に上記所定の書き込み量に設定された書き込み動作
   及びそれに対応したベリファイ動作を行なうようように
   書き込み動作制御が設定され、 上記ベリファイ動作において、上記記憶素子の浮遊ゲー
   トの電荷量に対応したしきい値電圧が所望のしきい値電
   圧に到達したと判定されたとき、上記書き込み動作を終
   了させることを特徴とする不揮発性メモリの書き込み方
   法。
9. 【請求項９】 請求項８において、 上記書き込み量は、電圧レベルと書き込み時間の積によ
   り設定されるものであり、上記所定の書き込み量は、上
   記記憶素子のしきい値電圧の変化分がほぼ一定になるよ
   うな電圧と時間により設定されるものであり、 上記サーチ書き込み動作での書き込み量の複数回分が、
   上記所定の書き込み量に対応するよう設定されてなるこ
   とを特徴とする不揮発性メモリの書き込み方法。
10. 【請求項１０】 請求項８又は９において、 上記記憶素子は、浮遊ゲートに蓄積された電荷量に対応
    した４値からなる記憶情報を持つようにされることを特
    徴とする不揮発性メモリの書き込み方法。
11. 【請求項１１】 請求項８ないし１０のいずれかにおい
    て、 上記所定の書き込み量は、書き込み回数に対応して書き
    込み量が増加させられて、各書き込み動作に対応した上
    記しきい値電圧の変化分がほぼ一定になるように制御さ
    れるものであることを特徴とする不揮発性メモリの書き
    込み方法。
12. 【請求項１２】 請求項１１において、 上記サーチ書き込み動作は、上記所定の書き込み量に対
    応した書き込み動作に比べて少なくとも書き込み時間が
    短くされることを特徴とする不揮発性メモリの書き込み
    方法。
13. 【請求項１３】 請求項１２において、 上記書き込み回数に対応した書き込み量の増加は、直前
    の書き込み動作に比べて書き込み電圧が一定で書き込み
    時間が増加させられることを特徴とする不揮発性メモリ
    の書き込み方法。
14. 【請求項１４】 請求項１２において、 上記書き込み回数に対応した書き込み量の増加は、直前
    の書き込み時間が少なくとも増加させられることを特徴
    とする不揮発性メモリの書き込み方法。