JP2002100682A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、オン抵抗が小さく、且つ高速スイ
ッチング特性と広い安全動作領域とを有する、電力用ス
イッチング装置として好適な半導体装置の実現を図る。 【解決手段】 エミッタ電極とコレクタ電極を主電極と
し、ベース電極を制御電極とする電流制御型のバイポー
ラトランジスタと、ソース電極とドレイン電極を主電極
とし、ゲート電極９を制御電極とする電圧制御型のユニ
ポーラトランジスタとを有する半導体装置であって、前
記バイポーラトランジスタのエミッタ電極と前記ユニポ
ーラトランジスタのドレイン電極とが相互に接続され
て、前記バイポーラトランジスタと前記ユニポーラトラ
ンジスタとが直列接続されていることを特徴とする半導
体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パワー半導体装置
に係り、特に、オン抵抗が小さく、且つ高速スイッチン
グ特性と広い安全動作領域とを有する、電力用スイッチ
ング装置として好適な半導体装置に関する。

【０００２】

【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、パ
ワー半導体素子では、高耐圧、大電流化と共に、低損失
化、高速化、高破壊耐量化に対する性能改善が注力され
ている。特に、半導体素子の低損失化と高速化を図るた
めには、ターンオフ時間とターンオフ損失を低減させ、
且つ、安全動作領域を拡大する必要があり、様々な素子
構造が開発、検討されている。

【０００３】その中で、現在、広い分野で最も多く用い
られている代表的な中容量素子として、パワートランジ
スタについて述べる。

【０００４】図１７は、ｎｐｎ型のパワートランジスタ
の構成を示す断面図である。このパワートランジスタで
は、高抵抗のｎ型ベース層１ａの表面に高濃度のｎ型コ
レクタ層２ａが形成されている。ｎ型ベース層１ａの他
方の面にはｐ型ベース層３ａが形成され、ｐ型ベース層
３ａ表面にはｎ型エミッタ層４ａが選択的に形成されて
いる。ｐ型ベース層３ａ表面におけるｎ型エミッタ層４
ａとは異なる領域上にはベース電極５ａが設けられてい
る。また、ｎ型コレクタ層２ａ上にはコレクタ電極６ａ
が設けられ、ｎ型エミッタ層４ａ上にはエミッタ電極７
ａが設けられている。

【０００５】このパワートランジスタの動作を図１８の
タイムチャートを用いて説明する。図１８中の各線は、
上から順に、ベース電源での入力信号Ｖin、ベース端子
の電圧ＶＢ、ベース端子を流れるベース電流ＩＢ、コレ
クタ・エミッタ間電圧ＶCE、コレクタ端子を流れるコレ
クタ電流ＩＣを示している。

【０００６】ターンオンする以前（時刻ｔ＜t1）では、
コレクタ電極６ａに正電圧が印加され、エミッタ電極７
ａに零電圧が印加されているとする。ターンオンの際
（時刻ｔ＝t1）には、ｐ型ベース層３ａとｎ型エミッタ
層４ａとからなるｐｎ接合のビルトイン電圧よりも大き
い値の正電圧がベース電極５ａに印加される。

【０００７】これにより、図１９に示すように、ベース
電極５ａからｐ型ベース層３ａを介してｎ型エミッタ層
４ａに正孔が注入され、ｎ型エミッタ層４ａからｐ型ベ
ース層３ａに電子ｅが注入される。一部の電子ｅは、ｐ
型ベース層３ａ中で正孔ｈと再結合して消滅するが、ｐ
型ベース層３ａの接合深さが比較的浅く形成され、また
コレクタ電極６ａが正電位にバイアスされていることか
ら、電子ｅはｐ型ベース層３ａからｎ型ベース層１ａに
注入されてｎ型コレクタ層２ａを通ってコレクタ電極６
ａに流出する。

【０００８】また、ｎベース層１ａ中に電子ｅが注入さ
れると、電荷中性条件をみたすように、正孔ｈもｎ型ベ
ース層１ａ中に注入される。この動作により、伝導度変
調が生じ、パワートランジスタがオン状態（導通状態）
になる（時刻ｔ＝t2）。

【０００９】一方、ターンオフの際（時刻ｔ＝t3）に
は、ｐ型ベース層３ａとｎ型エミッタ層４ａからなるｐ
ｎ接合の耐圧よりも小さい値の負電圧がベース電極５ａ
に印加される。

【００１０】これにより、図２０に示すように、ベース
・エミッタ間が逆バイアスされ、ｎ型ベース層１ａ内に
蓄積されていた正孔ｈがベース電極５ａから排出され
る。そして、ｐ型ベース層３ａの電位がｐｎ接合のビル
トイン電圧以下まで低下した時点で、ｎ型エミッタ層４
ａからの電子注入が停止して、素子がターンオフする
（時刻ｔ＝t4）。

【００１１】このパワートランジスタでは、ｐ型ベース
層３ａからｎ型ベース層１ａに正孔ｈが注入されること
により、ｎ型ベース層１ａで伝導度変調が生じるため、
オン電圧が低く、大きな電流を制御できるという特長が
ある。

【００１２】しかしながら、従来のパワートランジスタ
では、ベース・エミッタ間を逆バイアスした際、図２０
に示すように、ベース電極５ａに近いエミッタ領域はベ
ース・エミッタ接合が早く回復するが、一方で、ｐ型ベ
ース層３ａの横方向抵抗によりｎ型エミッタ４ａ中心部
は逆バイアスされにくくなる。このため、ターンオフ
時、ｎ型エミッタ４ａ中心部に電流が集中しやすくな
る。

【００１３】この結果、図２１のキャリア分布図に示す
ように、ストレージ時間が４μｓ以上の大きな値とな
り、ストレージ期間の終盤でもｎ型エミッタ層４ａ直下
に電子注入が見られる。さらに、従来のトランジスタで
は、しばしば、多数セルの並列運転に伴うアンバランス
（電流不均一）に起因して、局所的な電流集中を起こ
し、ホットスポットを形成して熱暴走により破壊に至る
場合がある（２次降伏）。

【００１４】このように、従来のトランジスタでは、タ
ーンオフ時に電子注入が即座に停止しないため、ストレ
ージ時間とターンオフ損失が増大するという問題があ
る。また、単位セル内、或いは多数セル間で電流集中が
発生して２次降伏を起こし、素子が破壊に至るという問
題がある。

【００１５】

【発明が解決しようとする課題】以上のように、従来の
半導体装置では、ストレージ時間とターンオフ損失が大
きいという問題と、安全動作領域が狭いという問題があ
る。

【００１６】本発明は、上記事情を考慮してなされたも
ので、低オン電圧特性を維持しつつ、従来よりもストレ
ージ時間とターンオフ損失を低減し、且つ、安全動作領
域を拡大し得る半導体装置を提供することを目的とす
る。

【００１７】

【課題を解決するための手段】請求項１に対応する発明
は、エミッタ電極とコレクタ電極を主電極とし、ベース
電極を制御電極とする電流制御型のバイポーラトランジ
スタと、ソース電極とドレイン電極を主電極とし、ゲー
ト電極を制御電極とする電圧制御型のユニポーラトラン
ジスタとを有する半導体装置であって、前記バイポーラ
トランジスタのエミッタ電極と前記ユニポーラトランジ
スタのドレイン電極とが相互に接続されて、前記バイポ
ーラトランジスタと前記ユニポーラトランジスタとが直
列接続されていることを特徴とする半導体装置である。

【００１８】請求項２に対応する発明は、高抵抗の第１
導電型ベース層と、前記第１導電型ベース層の一方の表
面上に形成された第１導電型コレクタ層と、前記第１導
電型ベース層の他方の表面に選択的に形成された第２導
電型ベース層と、前記第２導電型ベース層の表面に形成
された第１導電型エミッタ層と、前記第２導電型ベース
層の表面に形成されたベース電極と、前記第１導電型コ
レクタ層に形成されたコレクタ電極と、前記第１導電型
エミッタ層に形成されたエミッタ電極とによって構成さ
れたバイポーラトランジスタ構造と、ソース電極とドレ
イン電極とゲート電極とによって構成されたユニポーラ
トタンジスタ構造とを有する半導体装置であって、前記
エミッタ電極と前記ドレイン電極とが相互に接続され
て、前記バイポーラトランジスタと前記ユニポーラトラ
ンジスタとが直列接続されていることを特徴とする半導
体装置である。

【００１９】請求項３に対応する発明は、前記ユニポー
ラトランジスタが絶縁ゲート型電界効果トランジスタ
（ＭＯＳＦＥＴ）であることを特徴とする請求項１又は
２いずれか１項記載の半導体装置である。

【００２０】請求項４に対応する発明は、前記ユニポー
ラトランジスタが前記バイポーラトランジスタと同一基
板上に形成されていることを特徴とする請求項１乃至３
いずれか１項記載の半導体装置である。

【００２１】請求項５に対応する発明は、前記第２導電
型ベース層から所定距離離れた前記第１導電型ベース層
の表面に第２の第２導電型ベース層が形成され、この第
２の第２導電型ベース層の表面に第１導電型ソース層と
第１導電型ドレイン層とが形成され、前記第１導電型ソ
ース層と前記第１導電型ドレイン層の間の前記第２の第
２導電型ベース層の表面にゲート絶縁膜を介してゲート
電極が設けられ、前記第１導電型ソース層にソース電極
が形成され、前記第１導電型ドレイン層にドレイン電極
が形成され、前記エミッタ電極と前記ドレイン電極とが
電気的に接続されていることを特徴とする請求項４記載
の半導体装置である。

【００２２】請求項６に対応する発明は、前記第１導電
型ベース層表面に選択的に絶縁膜を介して半導体層が堆
積形成され、前記半導体層内に、第１導電型ソース層と
第１導電型ドレイン層とが形成され、前記第１導電型ソ
ース層と前記第１導電型ドレイン層との間の前記半導体
層の表面にゲート絶縁膜を介してゲート電極が設けら
れ、前記第１導電型ソース層にソース電極が形成され、
前記第１導電型ドレイン層にドレイン電極が形成され、
前記エミッタ電極と前記ドレイン電極とが電気的に接続
されていることを特徴とする、請求項４記載の半導体装
置である。

【００２３】請求項７に対応する発明は、高抵抗の第１
導電型ベース層と、前記第１導電型ベース層の一方の表
面上に形成された第１導電型コレクタ層と、前記第１導
電型ベース層の他方の表面に選択的に形成された第２導
電型ベース層と、前記第２導電型ベース層内に選択的に
形成された第１導電型エミッタ層と、前記第１導電型エ
ミッタ層の表面に形成された第２の第２導電型ベース層
と、前記第２の第２導電型ベース層表面に選択的に形成
された第１導電型ソース層と、前記第１導電型ベース層
の表面で、前記第１導電型ソース層の表面から前記第２
の第２導電型ベース層と前記第１導電型エミッタ層とを
貫通して前記第１導電型ベース層の途中の深さまで形成
されたトレンチ溝と、前記溝内に絶縁膜を介して埋め込
み形成されたゲート電極と、前記第１導電型エミッタ層
及び前記トレンチ溝が形成されていない前記第２導電型
ベース層の表面に形成されたベース電極と、前記第１導
電型コレクタ層に形成されたコレクタ電極と、前記第１
導電型ソース層と前記第２の第２導電型ベース層の両方
にコンタクトするように形成されたソース電極とを備え
たことを特徴とする半導体装置である。

【００２４】請求項８に対応する発明は、前記ベース電
極と前記ソース電極との間にダイオードが挿入されてい
ることを特徴とする、請求項１乃至７いずれか１項記載
の半導体装置である。

【００２５】請求項９に対応する発明は、前記ベース電
極と前記ソース電極との間に、第２のユニポーラトラン
ジスタが挿入されていることを特徴とする、請求項１乃
至７いずれか１項記載の半導体装置である。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、以下の全ての実
施の形態では第１導電型層としてｎ型、第２導電型層と
してｐ型を用いている。

【００２７】（第１の実施の形態）図１、図２はそれぞ
れ、本発明の第１の実施の形態に係る半導体装置の要部
構造を示す回路図と断面図である。本実施形態は、図１
に示すように、エミッタ電極とコレクタ電極を主電極と
し、ベース電極を制御電極とする電流制御型のｎｐｎ型
バイポーラトランジスタと、ソース電極とドレイン電極
を主電極とし、ゲート電極を制御電極とする電圧制御型
の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）
とを有する。そして、ｎｐｎ型トランジスタのエミッタ
電極と、ＭＯＳＦＥＴのドレイン電極とが相互に接続さ
れ、これによって、ｎｐｎ型トランジスタとＭＯＳＦＥ
Ｔとが直列接続されている。

【００２８】ここで、例えば、ｎｐｎ型バイポーラトラ
ンジスタは、図２に示すように構成される。すなわち、
高抵抗のｎ型ベース層１の一方の面に高濃度のｎ型コレ
クタ層２が形成されている。ｎ型ベース層１の他方の面
にはｐ型ベース層３が選択的に形成され、ｐ型ベース層
３内にはｎ型エミッタ層４が形成されている。また、ｐ
型ベース層３上にはｎ型エミッタ層４に隣接してベース
電極５が設けられている。さらに、ｎ型コレクタ層２に
はコレクタ電極６が設けられ、ｎ型エミッタ層４にはエ
ミッタ電極７が設けられている。

【００２９】次に、このような半導体装置の動作を図３
のタイムチャートを用いて説明する。図３中の各線は、
上から順に、ゲート端子のゲート電圧ＶＧ、ベース電源
での入力信号ＶB,in、ベース端子の電圧ＶＢ、ベース端
子を流れるベース電流ＩＢ、コレクタ・エミッタ間電圧
ＶCE、コレクタ端子を流れるコレクタ電流ＩＣを示して
いる。

【００３０】ターンオン時（時刻ｔ＝ｔ1）には、ゲー
ト端子９とベース端子にエミッタ端子に対して正の電圧
を印加する。これにより、ＭＯＳＦＥＴが導通状態にな
ると同時に、図４に示すように、ｐ型ベース層３からｎ
型ベース層１に正孔が注入され、同時にｎ型エミッタ層
４から同じくｎ型ベース層１に電子が注入されて、素子
がターンオンする。この結果、ｎ型ベース層１で伝導度
変調が起こり、低オン電圧で通電される。図５は、ｎエ
ミッタ層４を切る縦方向断面でのオン状態におけるキャ
リア分布を示す。ｎ型ベース層１の深い位置まで正孔ｈ
が注入されて伝導度変調を起こし、オン電圧が低減され
る。

【００３１】本発明の半導体装置の電圧−電流特性を図
６に示す。従来の半導体装置と比較した場合、直列に接
続したＭＯＳＦＥＴのオン抵抗の分だけ、半導体装置全
体のオン電圧は増加するが、このＭＯＳＦＥＴは低耐圧
しか必要としないことから、ｎｐｎ型トランジスタのオ
ン抵抗に比べて十分小さいオン抵抗のＭＯＳＦＥＴを用
いることができる。図６の例では、電流密度100A/cm2に
おいて、ｎｐｎ型トランジスタによる電圧降下が0.5
Ｖ、ＭＯＳＦＥＴによる電圧降下が0.1Ｖであり、結
果、直列接続した状態でのコレクタ・エミッタ間電圧は
0.6Ｖという小さな値を示している。

【００３２】一方、第１の実施の形態に対応する半導体
装置は、ターンオフ時、ゲート端子９とベース端子に負
電圧を印加する（時刻ｔ＝ｔ３）。これにより、ｎｐｎ
型トランジスタのｎ型エミッタ層４に直列接続されたＭ
ＯＳＦＥＴ８がオフして、瞬時にｎ型エミッタ層４から
の電子注入が停止する。同時に、図７に示すように、ｎ
ベース層１中に蓄積されていた正孔ｈがｐ型ベース層３
を介してベース電極５から素子外に排出されて、素子が
ターンオフする（ｔ＝ｔ３〜ｔ４）。

【００３３】このターンオフでは、ｎ型エミッタ層４に
直列接続されたＭＯＳＦＥＴ８をオフさせて、瞬時にｎ
型エミッタ層４からの電子注入を停止させるので、スト
レージ時間が大幅に低減され、高速でターンオフ損失の
小さい半導体装置を実現することができる。同時に、局
所的な電流集中が防止される結果、２次降伏を起こしに
くく、広い安全動作領域を得ることができる。

【００３４】発明者らの実験によれば、従来のトランジ
スタにおけるストレージ時間が約５μｓであったのに対
して、本発明の半導体装置では、約１μｓまでストレー
ジ時間が短縮された。ターンオフ後のオフ状態では、タ
ーンオフ時に引き続き、ゲート端子９とベース端子とに
エミッタ端子に対して負の電圧を印加する（ｔ＝ｔ４
〜）。これにより、ｐ型ベース層３の電位がベース電極
５を介して負の電位に固定されるので、ノイズによる誤
点弧が防止され、安定的にオフ状態を保つことができ
る。

【００３５】以上に述べた構成では、ゲート端子９とベ
ース端子は別個の端子としたが、ストレージ時間が１μ
ｓより短く、ほとんど瞬時にターンオフするような場合
には、ゲート端子９とベース端子とを電気的に接続し１
つの制御端子にして構成しても良い。

【００３６】上述したように、第１の実施の形態によれ
ば、オン状態では、従来のバイポーラトランジスタと同
様に、ｎ型ベース層１の深い位置まで電子ｅ・正孔ｈの
双方のキャリアが蓄積されて伝導度変調が起きるので、
低いオン電圧で通電する。一方、ターンオフ時には、ｎ
型エミッタ層４に直列接続されたＭＯＳＦＥＴ８がオフ
して、ｎ型エミッタ層４からｎ型ベース層１への電子注
入が瞬時に停止されると同時に、ベース電極５を介して
正孔ｈが排出されるので、ストレージ時間とターンオフ
損失が低減される。さらにまた、電流集中が防止される
ので、広い安全動作領域を実現できる。

【００３７】（第１の実施の形態の変形例）図８は、本
発明の第１の実施の形態に係る半導体素子の変形構造を
示す断面図である。本実施形態では、図１で示した第１
の実施形態と異なって、ｐ型ベース層３上にｎ型ソース
層７に隣接してｐ+型層１０が形成され、そのｐ+型層８
上にベース電極５が設けられている。これによって、ベ
ース電極５のコンタクト抵抗が低減されるので、ターン
オン時に効率良く正孔ｈが注入されると共に、ターンオ
フ時にはより早く正孔ｈを排出することができ、ターン
オン時間およびターンオフ時間をいっそう短縮できる。

【００３８】（第２の実施の形態）図９、図１０はそれ
ぞれ、本発明の第２の実施の形態に係る半導体装置の要
部構造を示す回路図と断面図である。本実施形態は、第
１の実施形態と同様、図９に示すように、エミッタ電極
とコレクタ電極を主電極とし、ベース電極を制御電極と
する電流制御型のｎｐｎ型バイポーラトランジスタと、
ソース電極とドレイン電極を主電極とし、ゲート電極を
制御電極とする電圧制御型の絶縁ゲート型電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）とを有する。

【００３９】そして、ｎｐｎ型トランジスタのエミッタ
電極と、ＭＯＳＦＥＴのドレイン電極とが相互に接続さ
れ、これによって、ｎｐｎ型トランジスタとＭＯＳＦＥ
Ｔとが直列接続されている。ここで、例えば、ｎｐｎ型
バイポーラトランジスタは、図２と同様、図１０に示す
ように構成される。さらに本実施形態では、ｎｐｎ型ト
ランジスタのベース電極５とエミッタ端子との間に、ベ
ース電極５からエミッタ端子に電流の流れる方向が順方
向になるように、ダイオードが挿入される。

【００４０】上記の半導体装置は、図１１のタイムチャ
ートに示すように駆動される。ここで、第１の実施の形
態と異なる点は、ターンオフ時、ｎ型エミッタ層４に直
列接続されたＭＯＳＦＥＴがオフすると同時に、ｎベー
ス層１中に蓄積されていた正孔ｈがｐ型ベース層３を介
してベース電極５から素子外に排出されるが、その排出
電流の一部がダイオード１１を介してエミッタ端子にバ
イパスされるので、ベース電源の容量が小さくて済み、
ベース電源の小型化が可能なことである。

【００４１】なお、本実施形態では、ｎｐｎ型トランジ
スタのベース電極５とエミッタ端子との間にダイオード
が挿入されたが、このダイオードの代わりに例えば、ツ
ェナーダイオードやＭＯＳＦＥＴ、或いは、２直列のダ
イオードなどを挿入しても、同様の効果が実現できる。

【００４２】（第３の実施の形態）図１２は、本発明の
第３の実施の形態に係る半導体装置の要部構造を示す断
面図である。本実施の形態は、高抵抗のｎ型ベース層１
の一方の面に高濃度のｎ型コレクタ層２が形成されてい
る。ｎ型ベース層１の他方の面には第１のｐ型ベース層
３が選択的に形成され、第１のｐ型ベース層３内にはｎ
型エミッタ層４が形成されている。

【００４３】また、第１のｐ型ベース層３上にはｎ型エ
ミッタ層４に隣接してベース電極５が設けられ、ｎ型エ
ミッタ層４にはエミッタ電極７が設けられている。さら
に、ｎ型ベース層１表面で、第１のｐ型ベース層３から
所定距離離れた位置には、第２のｐ型ベース層１２が選
択的に形成され、第２のｐ型ベース層１２内にはｎ型ソ
ース層１３とｎ型ドレイン層１４が形成されている。

【００４４】また、ｎ型ソース層１３とｎ型ドレイン層
１４の間の第２のｐ型ベース層１２表面には、ゲート絶
縁膜１５を介して絶縁ゲート電極１６が設けられてい
る。すなわち、ｎ型ソース層１３、ｎ型ドレイン層１
４、絶縁ゲート電極１６によって、ｎチャネルＭＯＳＦ
ＥＴが構成されている。ｎ型ソース層１３上には第２の
ｐ型ベース層１２にも同時にコンタクトするようにソー
ス電極１７が設けられ、このソース電極１７はエミッタ
端子に接続されている。

【００４５】また、ｎ型ドレイン層１４上にドレイン電
極１８が設けられ、このドレイン電極１８はエミッタ電
極７と電気的に接続されている。そして、ｎ型コレクタ
層２にはコレクタ電極６が設けられる。

【００４６】本実施の形態では、第１および第２の実施
の形態において外付けで直列接続されたＭＯＳＦＥＴ
が、ｎｐｎ型バイポーラトランジスタと同一基板上に一
体形成される。ここで一般に、インバータ回路では、モ
ータなど負荷のインダクタンスに蓄積されたエネルギー
をターンオフ時に放出する必要があるため、還流ダイオ
ード（フリーホイール・ダイオード）がパワートランジ
スタに逆並列に接続される。

【００４７】本実施の形態では、ｎｐｎ型バイポーラト
ランジスタと同一基板上に一体形成された還流ダイオー
ド領域内にＭＯＳＦＥＴを形成する。すなわち、第２の
ｐ型ベース層１２をアノード層とし、ｎ型コレクタ層２
をカソード層として還流ダイオードが構成されている。
これにより、素子の面積効率が向上し、ｎｐｎ型バイポ
ーラトランジスタとそれに直列接続されたＭＯＳＦＥ
Ｔ、並びに還流ダイオードの全ての機能が一つの小さい
半導体チップで形成可能となる。すなわち、半導体装置
の小型化が図れると同時に、ｎｐｎ型トランジスタとＭ
ＯＳＦＥＴの間の配線の寄生インダクタンスが低減され
て、スイッチング時の波形振動等が防止される。

【００４８】さらに、図１２に示すように、トランジス
タ領域と還流ダイオード・ＭＯＳＦＥＴ領域との間に一
定間隔の非干渉領域を設け、且つ、還流ダイオード・Ｍ
ＯＳＦＥＴ領域のｎ型ベース層１のキャリア・ライフタ
イム（τD）を、トランジスタ領域のキャリア・ライフ
タイム（τTr）より小さく設定すれば、トランジスタの
ゲイン特性と還流ダイオードの逆回復特性とを共に向上
することが可能である。

【００４９】図１３に、第３の実施の形態に則るチップ
平面図の一例を示す。チップの周辺部には耐圧を得るた
めの接合終端領域３０が形成される。そして、接合終端
領域３０に囲まれたチップ中央部には、所定の幅を有す
る非緩衝領域３１を挟んで、トランジスタ領域３２と還
流ダイオード・ＭＯＳＦＥＴ領域３３が形成される。

【００５０】トランジスタ領域３２端部にはベース電極
ワイヤボンディング用領域（ボンディングパッド）３４
が設けられている。また、還流ダイオード・ＭＯＳＦＥ
Ｔ領域３３端部にはゲート電極ワイヤボンディング用領
域（ボンディングパッド）３５が設けられている。

【００５１】なお、エミッタ電極７とベース電極５、ソ
ース電極１７とドレイン電極１８はそれぞれ、例えば櫛
状パターンをもって相互に入り組んで形成されたり、或
いは、多層配線を用いて、ベース電極５とソース電極１
７を下層電極で形成し、その下層電極上に層間絶縁膜を
介して、エミッタ電極７とドレイン電極１８の上層電極
が設けられるなど、幾種類の構成をとることができる。
また、ここで例示したトランジスタ領域とＭＯＳＦＥＴ
領域の配置はこれに限定されるものでなく、幾通りもの
配置が可能である。

【００５２】（第４の実施の形態）図１４は、本発明の
第４の実施の形態に係る半導体装置の要部構造を示す断
面図である。本実施の形態は、高抵抗のｎ型ベース層１
の一方の面に高濃度のｎ型コレクタ層２が形成されてい
る。ｎ型ベース層１の他方の面には第１のｐ型ベース層
３が選択的に形成され、ｐ型ベース層３内にはｎ型エミ
ッタ層４が形成されている。

【００５３】また、ｐ型ベース層３上にはｎ型エミッタ
層４に隣接してベース電極５が設けられ、ｎ型エミッタ
層４にはエミッタ電極７が設けられ、ｎ型コレクタ層２
にはコレクタ電極６が設けられている。さらに、本実施
の形態では、ｎ型ベース層１表面の所定領域上に、絶縁
膜１９を介して、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）な
どの半導体層が堆積形成される。

【００５４】そして、この半導体層内に第２のｐ型ベー
ス層１２が形成され、第２のｐ型ベース層１２内にはｎ
型ソース層１３とｎ型ドレイン層１４が形成されてい
る。そして、ｎ型ソース層１３とｎ型ドレイン層１４の
間の第２のｐ型ベース層１２表面には、ゲート絶縁膜１
５を介して絶縁ゲート電極１６が設けられている。

【００５５】すなわち、ｎ型ソース層１３、ｎ型ドレイ
ン層１４、絶縁ゲート電極１６によって、ｎチャネルＭ
ＯＳＦＥＴが構成されている。ｎ型ソース層１３上には
エミッタ端子に接続されたソース電極１７が設けられ、
ｎ型ドレイン層１４上にはエミッタ電極７と電気的に接
続されたドレイン電極１８が設けられている。

【００５６】本実施の形態では、第３の実施の形態と同
様、第１および第２の実施の形態において外付けで直列
接続されたＭＯＳＦＥＴが、ｎｐｎ型バイポーラトラン
ジスタと同一基板上に一体形成されるので、半導体装置
の小型化が図れると同時に、ｎｐｎ型トランジスタとＭ
ＯＳＦＥＴの間の配線の寄生インダクタンスが低減され
て、スイッチング時の波形振動等が防止される。

【００５７】図１５に、第４の実施の形態に則るチップ
平面図の一例を示す。チップの周辺部には耐圧を得るた
めの接合終端領域４０が形成される。そして、チップ中
央部にはトランジスタ領域４１が形成され、トランジス
タ領域４１の周りの接合終端領域４０に隣接した領域に
は、シリコン基板１上に絶縁膜１９を介して多結晶シリ
コン（Ｐｏｌｙ−Ｓｉ）などの半導体層がＭＯＳＦＥＴ
領域４２として形成される。なお、このＭＯＳＦＥＴ領
域４２は、接合終端領域４０とトランジスタ領域４１の
境界部分を利用して形成することができ、チップ面積の
有効利用が図れる。

【００５８】トランジスタ領域４１端部にはその一端に
ベース電極ワイヤボンディング用領域（ボンディングパ
ッド）４３が設けられている。また、トランジスタ領域
４１端部のベース電極ワイヤボンディング用領域（ボン
ディングパッド）４３に対向する一端にはゲート電極ワ
イヤボンディング用領域（ボンディングパッド）４４が
設けられている。

【００５９】また、ここで例示したトランジスタ領域と
ＭＯＳＦＥＴ領域の配置はこれに限定されるものでな
く、幾通りもの配置が可能である。

【００６０】（第５の実施の形態）図１６は、本発明の
第５の実施の形態に係る半導体装置の要部構造を示す断
面図である。

【００６１】本実施の形態は、高抵抗のｎ型ベース層１
の一方の面に高濃度のｎ型コレクタ層２が形成されてい
る。ｎ型ベース層１の他方の面には第１のｐ型ベース層
３が選択的に形成され、ｐ型ベース層３内には選択的に
ｎ型エミッタ層４が形成されている。

【００６２】さらに、このｎ型エミッタ層４の表面には
第２のｐ型ベース層１２が形成され、第２のｐ型ベース
層１２上には選択的にｎ型ソース層１３が形成されてい
る。また、ｎ型ベース層１の表面で、ｎ型ソース層１３
から第２のｐ型ベース層１２とｎ型エミッタ層４を貫通
してｐ型ベース層３の途中までの深さのトレンチ溝２０
が形成され、その溝２０内にはゲート絶縁膜１５を介し
てゲート電極１６が埋め込み形成される。

【００６３】すなわち、ｎ型ソース層１３、ｎ型エミッ
タ層４、絶縁ゲート電極１６によって、ｎチャネルＭＯ
ＳＦＥＴが構成される。さらに、ｐ型ベース層３表面
の、ｎ型エミッタ層４とトレンチ溝２０が形成されない
位置には、p+型層１０を介してベース電極５が設けられ
る。また、ｎ型ソース層１３上及び第２のｐ型ベース層
１２上には両層１３、１２に接してソース電極１７が設
けられる。一方、ｎ型コレクタ層２にはコレクタ電極６
が設けられている。

【００６４】本実施形態では、第３および第４の実施の
形態と同様、第１および第２の実施の形態において外付
けで直列接続されたＭＯＳＦＥＴが、ｎｐｎ型バイポー
ラトランジスタと同一基板上に一体形成されるので、半
導体装置の小型化が図れると同時に、ｎｐｎ型トランジ
スタとＭＯＳＦＥＴの間の配線の寄生インダクタンスが
低減されて、スイッチング時の波形振動等が防止され
る。また、トレンチ溝を用いてＭＯＳＦＥＴ構造が微細
形成されるので、集積度が向上してチップの小面積化が
図れると同時に、スイッチング特性もいっそう高速化さ
れる。

【００６５】

【発明の効果】以上詳述したように本発明によれば、タ
ーンオフ時、瞬時に電子注入が停止するので、小さいス
トレージ時間とターンオフ損失、並びに、広い安全動作
領域とを兼ね備えた半導体装置を実現することができ
る。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係る半導体装置
の要部構造を示す回路図。

【図２】 本発明の第１の実施の形態に係る半導体装置
の要部構造を示す断面図。

【図３】 同実施の形態における動作および駆動方法を
示すタイムチャート。

【図４】 同実施の形態におけるオン状態のキャリアの
流れを示す模式図。

【図５】 同実施の形態におけるオン状態及びターンオ
フ時のキャリア濃度分布を示す図。

【図６】 同実施の形態における半導体装置の電流−電
圧特性を示す特性図。

【図７】 同実施の形態におけるターンオフ時のキャリ
アの流れを示す模式図。

【図８】 第１の実施形態における変形構成を示す断面
図。

【図９】 本発明の第２の実施の形態に係る半導体装置
の要部構造を示す回路図。

【図１０】 本発明の第２の実施の形態に係る半導体装
置の要部構造を示す断面図。

【図１１】 同実施の形態における動作および駆動方法
を示すタイムチャート。

【図１２】 本発明の第３の実施の形態に係る半導体装
置の要部構造を示す断面図。

【図１３】 本発明の第３の実施の形態に係る半導体装
置のチップ面内の構成例を示す平面図。

【図１４】 本発明の第４の実施の形態に係る半導体装
置の要部構造を示す断面図。

【図１５】 本発明の第４の実施の形態に係る半導体装
置のチップ面内の構成例を示す平面図。

【図１６】 本発明の第５の実施の形態に係る半導体装
置の要部構造を示す断面図。

【図１７】 従来のｎｐｎ型のパワートランジスタの構
成を示す断面図。

【図１８】 従来のｎｐｎ型のパワートランジスタにお
ける動作および駆動方法を示すタイムチャート。

【図１９】 従来のｎｐｎ型のパワートランジスタにお
けるオン状態のキャリアの流れを示す模式図。

【図２０】 従来のｎｐｎ型のパワートランジスタにお
けるターンオフ時のキャリアの流れを示す模式図。

【図２１】 従来のｎｐｎ型のパワートランジスタにお
けるオン状態及びターンオフ時のキャリア濃度分布を示
す図。

【符号の説明】

１ 高抵抗ｎ型ベース層 ２ ｎ型ドレイン層 ３ ｐ型ベース層 ４ ｎ型ソース層 ５ ベース電極 ６ コレクタ電極 ７ エミッタ電極 ８ ＭＯＳＦＥＴ ９ ゲート電極（絶縁ゲート電極） １０ ｐ+型層（高濃度ｐ型層） １１ ダイオード １２ 第２のｐ型ベース層 １３ ｎ型ソース層 １４ ｎ型ドレイン層 １５ ゲート絶縁膜 １６ ゲート電極（絶縁ゲート電極） １７ ソース電極 １８ ドレイン電極 １９ 絶縁膜 ２０ トレンチ溝 ３０、４０ 接合終端領域 ３１ 非干渉領域 ３２、４１ トランジスタ領域 ３３ 還流ダイオード・ＭＯＳＦＥＴ領域 ３４、４３ ベース電極ワイヤボンディング用領域（ボ
ンディングパッド） ３５、４４ ゲート電極ワイヤボンディング用領域（ボ
ンディングパッド） ４２ ＭＯＳＦＥＴ領域 １ａ 高抵抗ｎ型ベース層 ２ａ ｎ型ドレイン層 ３ａ ｐ型ベース層 ４ａ ｎ型エミッタ層 ５ａ ベース電極 ６ａ コレクタ電極 ７ａ エミッタ電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５７

Claims (9)

【特許請求の範囲】
1. 【請求項１】エミッタ電極とコレクタ電極を主電極と
   し、ベース電極を制御電極とする電流制御型のバイポー
   ラトランジスタと、 ソース電極とドレイン電極を主電極とし、ゲート電極を
   制御電極とする電圧制御型のユニポーラトランジスタと
   を有する半導体装置であって、 前記バイポーラトランジスタのエミッタ電極と前記ユニ
   ポーラトランジスタのドレイン電極とが相互に接続され
   て、前記バイポーラトランジスタと前記ユニポーラトラ
   ンジスタとが直列接続されていることを特徴とする半導
   体装置。
2. 【請求項２】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の表面上に形成された第
   １導電型コレクタ層と、 前記第１導電型ベース層の他方の表面に選択的に形成さ
   れた第２導電型ベース層と、 前記第２導電型ベース層の表面に形成された第１導電型
   エミッタ層と、 前記第２導電型ベース層の表面に形成されたベース電極
   と、 前記第１導電型コレクタ層に形成されたコレクタ電極
   と、 前記第１導電型エミッタ層に形成されたエミッタ電極と
   によって構成されたバイポーラトランジスタ構造と、 ソース電極とドレイン電極とゲート電極とによって構成
   されたユニポーラトタンジスタ構造と、 を有する半導体装置であって、 前記エミッタ電極と前記ドレイン電極とが相互に接続さ
   れて、前記バイポーラトランジスタと前記ユニポーラト
   ランジスタとが直列接続されていることを特徴とする半
   導体装置。
3. 【請求項３】前記ユニポーラトランジスタが絶縁ゲート
   型電界効果トランジスタ（ＭＯＳＦＥＴ）であることを
   特徴とする、請求項１又は２いずれか１項記載の半導体
   装置。
4. 【請求項４】前記ユニポーラトランジスタが前記バイポ
   ーラトランジスタと同一基板上に形成されていることを
   特徴とする請求項１乃至３いずれか１項記載の半導体装
   置。
5. 【請求項５】前記第２導電型ベース層から所定距離離れ
   た前記第１導電型ベース層の表面に第２の第２導電型ベ
   ース層が形成され、この第２の第２導電型ベース層の表
   面に第１導電型ソース層と第１導電型ドレイン層とが形
   成され、前記第１導電型ソース層と前記第１導電型ドレ
   イン層の間の前記第２の第２導電型ベース層の表面にゲ
   ート絶縁膜を介してゲート電極が設けられ、前記第１導
   電型ソース層にソース電極が形成され、前記第１導電型
   ドレイン層にドレイン電極が形成され、前記エミッタ電
   極と前記ドレイン電極とが電気的に接続されていること
   を特徴とする請求項４記載の半導体装置。
6. 【請求項６】前記第１導電型ベース層表面に選択的に絶
   縁膜を介して半導体層が堆積形成され、前記半導体層内
   に、第１導電型ソース層と第１導電型ドレイン層とが形
   成され、前記第１導電型ソース層と前記第１導電型ドレ
   イン層との間の前記半導体層の表面にゲート絶縁膜を介
   してゲート電極が設けられ、前記第１導電型ソース層に
   ソース電極が形成され、前記第１導電型ドレイン層にド
   レイン電極が形成され、 前記エミッタ電極と前記ドレイン電極とが電気的に接続
   されていることを特徴とする請求項４記載の半導体装
   置。
7. 【請求項７】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の表面上に形成された第
   １導電型コレクタ層と、 前記第１導電型ベース層の他方の表面に選択的に形成さ
   れた第２導電型ベース層と、 前記第２導電型ベース層内に選択的に形成された第１導
   電型エミッタ層と、 前記第１導電型エミッタ層の表面に形成された第２の第
   ２導電型ベース層と、 前記第２の第２導電型ベース層表面に選択的に形成され
   た第１導電型ソース層と、 前記第１導電型ベース層の表面で、前記第１導電型ソー
   ス層の表面から前記第２の第２導電型ベース層と前記第
   １導電型エミッタ層とを貫通して前記第１導電型ベース
   層の途中の深さまで形成されたトレンチ溝と、 前記溝内に絶縁膜を介して埋め込み形成されたゲート電
   極と、 前記第１導電型エミッタ層及び前記トレンチ溝が形成さ
   れていない前記第２導電型ベース層の表面に形成された
   ベース電極と、 前記第１導電型コレクタ層に形成されたコレクタ電極
   と、 前記第１導電型ソース層と前記第２の第２導電型ベース
   層の両方にコンタクトするように形成されたソース電極
   とを備えたことを特徴とする半導体装置。
8. 【請求項８】前記ベース電極と前記ソース電極との間に
   ダイオードが挿入されていることを特徴とする請求項１
   乃至７いずれか１項記載の半導体装置。
9. 【請求項９】前記ベース電極と前記ソース電極との間
   に、第２のユニポーラトランジスタが挿入されているこ
   とを特徴とする請求項１乃至７いずれか１項記載の半導
   体装置。