JP2002094496A - クロック生成方法およびクロック生成装置 - Google Patents
クロック生成方法およびクロック生成装置Info
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- JP2002094496A JP2002094496A JP2000281512A JP2000281512A JP2002094496A JP 2002094496 A JP2002094496 A JP 2002094496A JP 2000281512 A JP2000281512 A JP 2000281512A JP 2000281512 A JP2000281512 A JP 2000281512A JP 2002094496 A JP2002094496 A JP 2002094496A
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 周波数の異なる複数のマスタークロックを選
択的に分周する場合に、マスタークロックの切り換えの
前後で分周クロックの周波数が一定となるようにする。 【解決手段】 カウンタ21は、セレクタ3からクロッ
クMCAが選択されるときには1/147分周回路とし
て機能させ、セレクタ3からクロックMCBが選択され
るときには1/160分周回路として機能させて、最上
位ビット出力として153.6kHzの分周クロックR
EFを得PLL6に供給して27MHzのクロックVC
Lを得る。CDやビデオCDの再生時には低レベル、D
VDの再生時には高レベルとなる切換信号SELをDフ
リップフロップ24でラッチして、切換信号SELのレ
ベルが変化した直後のカウンタ21の出力CNTが12
7に達した時点でレベルが変化する切換信号SELDを
得、セレクタ3,26,27を切り換える。
択的に分周する場合に、マスタークロックの切り換えの
前後で分周クロックの周波数が一定となるようにする。 【解決手段】 カウンタ21は、セレクタ3からクロッ
クMCAが選択されるときには1/147分周回路とし
て機能させ、セレクタ3からクロックMCBが選択され
るときには1/160分周回路として機能させて、最上
位ビット出力として153.6kHzの分周クロックR
EFを得PLL6に供給して27MHzのクロックVC
Lを得る。CDやビデオCDの再生時には低レベル、D
VDの再生時には高レベルとなる切換信号SELをDフ
リップフロップ24でラッチして、切換信号SELのレ
ベルが変化した直後のカウンタ21の出力CNTが12
7に達した時点でレベルが変化する切換信号SELDを
得、セレクタ3,26,27を切り換える。
Description
【0001】
【発明の属する技術分野】この発明は、DVD(Dig
ital Video Disc,Digital V
ersatile Disc)プレーヤなどのデジタル
電子機器に用いるクロック生成方法およびクロック生成
装置に関する。
ital Video Disc,Digital V
ersatile Disc)プレーヤなどのデジタル
電子機器に用いるクロック生成方法およびクロック生成
装置に関する。
【0002】
【従来の技術】DVDプレーヤには、DVDだけでな
く、CD(Compact Disc)やビデオCDも
再生できるものがある。しかし、音声サンプリング周波
数は、DVDでは48kHzであるのに対し、CDやビ
デオCDでは44.1kHzであるとともに、DVDや
ビデオCDのビデオ処理用には、オーディオ処理用のク
ロックに同期した27MHzのクロックを必要とする。
く、CD(Compact Disc)やビデオCDも
再生できるものがある。しかし、音声サンプリング周波
数は、DVDでは48kHzであるのに対し、CDやビ
デオCDでは44.1kHzであるとともに、DVDや
ビデオCDのビデオ処理用には、オーディオ処理用のク
ロックに同期した27MHzのクロックを必要とする。
【0003】そこで、CDやビデオCDを再生できるD
VDプレーヤでは、例えば、DVDの再生時には、48
kHzの512倍の24.576MHzのマスタークロ
ックを、CDやビデオCDの再生時には、44.1kH
zの512倍の22.5792MHzのマスタークロッ
クを、それぞれオーディオ処理部に供給するとともに、
DVDの再生時には、上記の24.576MHzのマス
タークロックを1/160に分周し、CDやビデオCD
の再生時には、上記の22.5792MHzのマスター
クロックを1/147に分周して、それぞれ153.6
kHzの分周クロックを生成し、この分周クロックから
PLL(Phase Locked Loop)によっ
て27MHzのクロックを生成して、ビデオ処理部に供
給する。
VDプレーヤでは、例えば、DVDの再生時には、48
kHzの512倍の24.576MHzのマスタークロ
ックを、CDやビデオCDの再生時には、44.1kH
zの512倍の22.5792MHzのマスタークロッ
クを、それぞれオーディオ処理部に供給するとともに、
DVDの再生時には、上記の24.576MHzのマス
タークロックを1/160に分周し、CDやビデオCD
の再生時には、上記の22.5792MHzのマスター
クロックを1/147に分周して、それぞれ153.6
kHzの分周クロックを生成し、この分周クロックから
PLL(Phase Locked Loop)によっ
て27MHzのクロックを生成して、ビデオ処理部に供
給する。
【0004】図5は、従来の、このようなクロック生成
装置の一例を示す。このクロック生成装置では、水晶発
振器1から、22.5792MHzのマスタークロック
MCAが得られ、水晶発振器2から、24.576MH
zのマスタークロックMCBが得られて、それぞれセレ
クタ3に供給され、セレクタ3が、コントローラ4から
の切換信号SELによって切り換えられる。
装置の一例を示す。このクロック生成装置では、水晶発
振器1から、22.5792MHzのマスタークロック
MCAが得られ、水晶発振器2から、24.576MH
zのマスタークロックMCBが得られて、それぞれセレ
クタ3に供給され、セレクタ3が、コントローラ4から
の切換信号SELによって切り換えられる。
【0005】切換信号SELは、例えば、CDやビデオ
CDの再生時には低レベル、DVDの再生時には高レベ
ルとされて、セレクタ3から、CDやビデオCDの再生
時には22.5792MHzのマスタークロックMCA
が、DVDの再生時には24.576MHzのマスター
クロックMCBが、それぞれ選択され、その選択された
マスタークロックACLが、オーディオ処理部5に供給
される。
CDの再生時には低レベル、DVDの再生時には高レベ
ルとされて、セレクタ3から、CDやビデオCDの再生
時には22.5792MHzのマスタークロックMCA
が、DVDの再生時には24.576MHzのマスター
クロックMCBが、それぞれ選択され、その選択された
マスタークロックACLが、オーディオ処理部5に供給
される。
【0006】一方、水晶発振器1からの22.5792
MHzのマスタークロックMCAが、カウンタ11のク
ロック端子に供給され、水晶発振器2からの24.57
6MHzのマスタークロックMCBが、カウンタ12の
クロック端子に供給される。カウンタ11は、1/14
7分周回路として機能し、カウンタ12は、1/160
分周回路として機能するもので、カウンタ11からは、
153.6kHzの分周クロックCNAが得られ、カウ
ンタ12からも、153.6kHzの分周クロックCN
Bが得られる。
MHzのマスタークロックMCAが、カウンタ11のク
ロック端子に供給され、水晶発振器2からの24.57
6MHzのマスタークロックMCBが、カウンタ12の
クロック端子に供給される。カウンタ11は、1/14
7分周回路として機能し、カウンタ12は、1/160
分周回路として機能するもので、カウンタ11からは、
153.6kHzの分周クロックCNAが得られ、カウ
ンタ12からも、153.6kHzの分周クロックCN
Bが得られる。
【0007】これら分周クロックCNAおよびCNB
が、それぞれセレクタ13に供給され、セレクタ13
が、コントローラ4からの切換信号SELによってセレ
クタ3と同様に切り換えられて、セレクタ13から、C
DやビデオCDの再生時には、分周クロックCNAが選
択され、DVDの再生時には、分周クロックCNBが選
択される。
が、それぞれセレクタ13に供給され、セレクタ13
が、コントローラ4からの切換信号SELによってセレ
クタ3と同様に切り換えられて、セレクタ13から、C
DやビデオCDの再生時には、分周クロックCNAが選
択され、DVDの再生時には、分周クロックCNBが選
択される。
【0008】このセレクタ13から選択された153.
6kHzの分周クロックは、リファレンスクロックRE
FとしてPLL6に供給されて、PLL6から、リファ
レンスクロックREFに同期した、すなわちオーディオ
処理部5に供給されるクロックACLに同期した27M
HzのクロックVCLが得られ、このクロックVCLが
ビデオ処理部7に供給される。
6kHzの分周クロックは、リファレンスクロックRE
FとしてPLL6に供給されて、PLL6から、リファ
レンスクロックREFに同期した、すなわちオーディオ
処理部5に供給されるクロックACLに同期した27M
HzのクロックVCLが得られ、このクロックVCLが
ビデオ処理部7に供給される。
【0009】
【発明が解決しようとする課題】しかしながら、上述し
た従来のクロック生成装置では、セレクタ13の切り換
え時点の前後において、セレクタ13からPLL6に入
力されるリファレンスクロックREFの周波数が15
3.6kHzに対して変化し、そのため、セレクタ13
の切り換え時点の直後において、PLL6からビデオ処
理部7に供給されるクロックVCLの周波数が27MH
zに対して変化してしまう。
た従来のクロック生成装置では、セレクタ13の切り換
え時点の前後において、セレクタ13からPLL6に入
力されるリファレンスクロックREFの周波数が15
3.6kHzに対して変化し、そのため、セレクタ13
の切り換え時点の直後において、PLL6からビデオ処
理部7に供給されるクロックVCLの周波数が27MH
zに対して変化してしまう。
【0010】例えば、22.5792MHzのマスター
クロックMCAがカウンタ11で分周されて得られる1
53.6kHzの分周クロックCNAと、24.576
MHzのマスタークロックMCBがカウンタ12で分周
されて得られる153.6kHzの分周クロックCNB
が、切換信号SELが低レベルから高レベルに変化する
時点t1の前後において、図6(A)に示すような位相
関係にある場合には、時点t1の直前から直後にかけて
の期間において、リファレンスクロックREFの周期
が、153.6kHzに対応する正常な周期より短くな
る。
クロックMCAがカウンタ11で分周されて得られる1
53.6kHzの分周クロックCNAと、24.576
MHzのマスタークロックMCBがカウンタ12で分周
されて得られる153.6kHzの分周クロックCNB
が、切換信号SELが低レベルから高レベルに変化する
時点t1の前後において、図6(A)に示すような位相
関係にある場合には、時点t1の直前から直後にかけて
の期間において、リファレンスクロックREFの周期
が、153.6kHzに対応する正常な周期より短くな
る。
【0011】そのため、PLL6では、時点t1後の時
点t2で、リファレンスクロックREFの周期が短くな
った(周波数が高くなった)ことを検出すると、それに
合わせるように出力のクロックVCLの周波数fvを2
7MHzより高くし、時点t2後の時点t3で、リファ
レンスクロックREFの周期(周波数)が正常に戻った
ことを検出すると、それに合わせるように出力のクロッ
クVCLの周波数fvを27MHzに戻す、という位相
同期が行われる。したがって、時点t2後のある期間に
おいて、ビデオ処理部7に供給されるクロックVCLの
周波数fvが正常な27MHzより高くなる。
点t2で、リファレンスクロックREFの周期が短くな
った(周波数が高くなった)ことを検出すると、それに
合わせるように出力のクロックVCLの周波数fvを2
7MHzより高くし、時点t2後の時点t3で、リファ
レンスクロックREFの周期(周波数)が正常に戻った
ことを検出すると、それに合わせるように出力のクロッ
クVCLの周波数fvを27MHzに戻す、という位相
同期が行われる。したがって、時点t2後のある期間に
おいて、ビデオ処理部7に供給されるクロックVCLの
周波数fvが正常な27MHzより高くなる。
【0012】分周クロックCNAと分周クロックCNB
が、切換信号SELが低レベルから高レベルに変化する
時点t1の前後において、図6(B)に示すような位相
関係にある場合には、時点t1の直前から直後にかけて
の期間において、リファレンスクロックREFの周期
が、153.6kHzに対応する正常な周期より長くな
る。
が、切換信号SELが低レベルから高レベルに変化する
時点t1の前後において、図6(B)に示すような位相
関係にある場合には、時点t1の直前から直後にかけて
の期間において、リファレンスクロックREFの周期
が、153.6kHzに対応する正常な周期より長くな
る。
【0013】そのため、PLL6では、時点t1後の時
点t2で、リファレンスクロックREFの周期が長くな
った(周波数が低くなった)ことを検出すると、それに
合わせるように出力のクロックVCLの周波数を27M
Hzより低くし、時点t2後の時点t3で、リファレン
スクロックREFの周期(周波数)が正常に戻ったこと
を検出すると、それに合わせるように出力のクロックV
CLの周波数を27MHzに戻す、という位相同期が行
われる。したがって、図6(B)では省略したが、時点
t2後のある期間において、ビデオ処理部7に供給され
るクロックVCLの周波数が正常な27MHzより低く
なる。
点t2で、リファレンスクロックREFの周期が長くな
った(周波数が低くなった)ことを検出すると、それに
合わせるように出力のクロックVCLの周波数を27M
Hzより低くし、時点t2後の時点t3で、リファレン
スクロックREFの周期(周波数)が正常に戻ったこと
を検出すると、それに合わせるように出力のクロックV
CLの周波数を27MHzに戻す、という位相同期が行
われる。したがって、図6(B)では省略したが、時点
t2後のある期間において、ビデオ処理部7に供給され
るクロックVCLの周波数が正常な27MHzより低く
なる。
【0014】図6の場合とは逆に、切換信号SELが高
レベルから低レベルに変化する場合にも、同様に、その
変化する時点の前後において、リファレンスクロックR
EFの周期が、153.6kHzに対応する正常な周期
より短くまたは長くなり、その後のある期間において、
ビデオ処理部7に供給されるクロックVCLの周波数が
正常な27MHzより高くまたは低くなる。
レベルから低レベルに変化する場合にも、同様に、その
変化する時点の前後において、リファレンスクロックR
EFの周期が、153.6kHzに対応する正常な周期
より短くまたは長くなり、その後のある期間において、
ビデオ処理部7に供給されるクロックVCLの周波数が
正常な27MHzより高くまたは低くなる。
【0015】そして、このように切換信号SELのレベ
ルが変化した直後において、ビデオ処理部7に供給され
るクロックVCLの周波数が27MHzに対して変化す
ると、CDやビデオCDの再生からDVDの再生に切り
換えられる場合には、ディスプレイ上に表示されるDV
Dの再生画像が乱れ、逆にDVDの再生からCDやビデ
オCDの再生に切り換えられる場合には、CD再生用に
プレーヤ内の記憶素子に記憶された画像データによって
ディスプレイ上に背景画として表示される静止画やグラ
フィックス画像、またはディスプレイ上に表示されるビ
デオCDの再生画像が乱れてしまう。
ルが変化した直後において、ビデオ処理部7に供給され
るクロックVCLの周波数が27MHzに対して変化す
ると、CDやビデオCDの再生からDVDの再生に切り
換えられる場合には、ディスプレイ上に表示されるDV
Dの再生画像が乱れ、逆にDVDの再生からCDやビデ
オCDの再生に切り換えられる場合には、CD再生用に
プレーヤ内の記憶素子に記憶された画像データによって
ディスプレイ上に背景画として表示される静止画やグラ
フィックス画像、またはディスプレイ上に表示されるビ
デオCDの再生画像が乱れてしまう。
【0016】そこで、この発明は、周波数の異なる複数
のマスタークロックを切り換えて、ある用途に用いられ
るマスタークロックを選択するとともに、その選択に合
わせて複数のマスタークロックを選択的に分周して、別
の用途に用いられる分周クロックを生成する場合におい
て、マスタークロックの切り換えの前後において分周ク
ロックの周波数が一定となって、分周クロックの用途に
おいて安定な動作が行われるようにしたものである。
のマスタークロックを切り換えて、ある用途に用いられ
るマスタークロックを選択するとともに、その選択に合
わせて複数のマスタークロックを選択的に分周して、別
の用途に用いられる分周クロックを生成する場合におい
て、マスタークロックの切り換えの前後において分周ク
ロックの周波数が一定となって、分周クロックの用途に
おいて安定な動作が行われるようにしたものである。
【0017】
【課題を解決するための手段】この発明の第1のクロッ
ク生成方法では、周波数の異なる複数のマスタークロッ
クを、その分周用のカウンタの出力が所定値に達した時
点で切り換えて、一つのマスタークロックを選択し、そ
の選択したマスタークロックを、前記カウンタで分周し
て、分周クロックを生成するとともに、選択するマスタ
ークロックの周波数にかかわらず、前記分周クロックの
周波数が一定となるように、前記カウンタの出力を、前
記所定値を挟む、選択するマスタークロックの周波数に
応じた2つの値の間で変化させる。
ク生成方法では、周波数の異なる複数のマスタークロッ
クを、その分周用のカウンタの出力が所定値に達した時
点で切り換えて、一つのマスタークロックを選択し、そ
の選択したマスタークロックを、前記カウンタで分周し
て、分周クロックを生成するとともに、選択するマスタ
ークロックの周波数にかかわらず、前記分周クロックの
周波数が一定となるように、前記カウンタの出力を、前
記所定値を挟む、選択するマスタークロックの周波数に
応じた2つの値の間で変化させる。
【0018】この発明の第2のクロック生成方法では、
周波数の異なる複数のマスタークロックを切り換えて、
一つのマスタークロックを選択し、前記複数のマスター
クロックを、それぞれに対応するカウンタで、それぞれ
分周して、複数の分周クロックを生成し、その複数の分
周クロックを、前記マスタークロックの切り換えタイミ
ングで切り換えて、一つの分周クロックを選択するとと
もに、前記それぞれのカウンタの出力が所定値に達した
時、前記それぞれのカウンタに同時に、前記複数の分周
クロックの周波数が同一となる値をロードする。
周波数の異なる複数のマスタークロックを切り換えて、
一つのマスタークロックを選択し、前記複数のマスター
クロックを、それぞれに対応するカウンタで、それぞれ
分周して、複数の分周クロックを生成し、その複数の分
周クロックを、前記マスタークロックの切り換えタイミ
ングで切り換えて、一つの分周クロックを選択するとと
もに、前記それぞれのカウンタの出力が所定値に達した
時、前記それぞれのカウンタに同時に、前記複数の分周
クロックの周波数が同一となる値をロードする。
【0019】上記の第1のクロック生成方法では、カウ
ンタによって生成される分周クロックに同期して、その
立ち上がりエッジまたは立ち下がりエッジの時点でマス
タークロックが切り換えられるので、マスタークロック
の切り換え時点の前後において、分周クロックの周波数
および周期が変化することがない。
ンタによって生成される分周クロックに同期して、その
立ち上がりエッジまたは立ち下がりエッジの時点でマス
タークロックが切り換えられるので、マスタークロック
の切り換え時点の前後において、分周クロックの周波数
および周期が変化することがない。
【0020】上記の第2のクロック生成方法では、それ
ぞれのカウンタによって生成される複数の分周クロック
の位相が一致するので、マスタークロックの切り換え時
点の前後において、選択後の分周クロックの周波数およ
び周期が変化することがない。
ぞれのカウンタによって生成される複数の分周クロック
の位相が一致するので、マスタークロックの切り換え時
点の前後において、選択後の分周クロックの周波数およ
び周期が変化することがない。
【0021】
【発明の実施の形態】〔第1の実施形態〕図1は、この
発明のクロック生成装置の第1の例を示し、上述したC
DやビデオCDも再生できるDVDプレーヤに搭載され
るクロック生成装置の場合である。
発明のクロック生成装置の第1の例を示し、上述したC
DやビデオCDも再生できるDVDプレーヤに搭載され
るクロック生成装置の場合である。
【0022】この例では、水晶発振器1からの22.5
792MHz(=512×44.1kHz)のマスター
クロックMCA、および水晶発振器2からの24.57
6MHz(=512×48kHz)のマスタークロック
MCBが、それぞれセレクタ3に供給され、セレクタ3
が後述のように切り換えられて、セレクタ3から、2
2.5792MHzのマスタークロックMCAまたは2
4.576MHzのマスタークロックMCBが選択さ
れ、その選択されたマスタークロックACLが、オーデ
ィオ処理部5に供給される。
792MHz(=512×44.1kHz)のマスター
クロックMCA、および水晶発振器2からの24.57
6MHz(=512×48kHz)のマスタークロック
MCBが、それぞれセレクタ3に供給され、セレクタ3
が後述のように切り換えられて、セレクタ3から、2
2.5792MHzのマスタークロックMCAまたは2
4.576MHzのマスタークロックMCBが選択さ
れ、その選択されたマスタークロックACLが、オーデ
ィオ処理部5に供給される。
【0023】また、この例では、セレクタ3から選択さ
れた22.5792MHzまたは24.576MHzの
マスタークロックACLが、カウンタ21のクロック端
子に供給される。カウンタ21は、8ビット構成で、後
述のように、セレクタ3から22.5792MHzのマ
スタークロックMCAが選択されるときには、1/14
7分周回路として機能し、セレクタ3から24.576
MHzのマスタークロックMCBが選択されるときに
は、1/160分周回路として機能して、最上位ビット
出力CNT〔7〕として、153.6kHzの分周クロ
ック、すなわちリファレンスクロックREFが得られ
る。
れた22.5792MHzまたは24.576MHzの
マスタークロックACLが、カウンタ21のクロック端
子に供給される。カウンタ21は、8ビット構成で、後
述のように、セレクタ3から22.5792MHzのマ
スタークロックMCAが選択されるときには、1/14
7分周回路として機能し、セレクタ3から24.576
MHzのマスタークロックMCBが選択されるときに
は、1/160分周回路として機能して、最上位ビット
出力CNT〔7〕として、153.6kHzの分周クロ
ック、すなわちリファレンスクロックREFが得られ
る。
【0024】このリファレンスクロックREFが、PL
L6に供給されて、PLL6から、リファレンスクロッ
クREFに同期した、すなわちオーディオ処理部5に供
給されるクロックACLに同期した27MHzのクロッ
クVCLが得られ、このクロックVCLがビデオ処理部
7に供給される。
L6に供給されて、PLL6から、リファレンスクロッ
クREFに同期した、すなわちオーディオ処理部5に供
給されるクロックACLに同期した27MHzのクロッ
クVCLが得られ、このクロックVCLがビデオ処理部
7に供給される。
【0025】さらに、この例では、一致検出回路23に
おいて、カウンタ21の出力CNTが固定データDsの
127の値と比較されて、出力CNTが127に達した
時、一致検出回路23から一致検出パルスSENが得ら
れる。
おいて、カウンタ21の出力CNTが固定データDsの
127の値と比較されて、出力CNTが127に達した
時、一致検出回路23から一致検出パルスSENが得ら
れる。
【0026】この一致検出パルスSENが、Dフリップ
フロップ24のイネーブル端子に供給され、コントロー
ラ4からの切換信号SELが、Dフリップフロップ24
のデータ端子に供給され、セレクタ3からの22.57
92MHzまたは24.576MHzのマスタークロッ
クACLが、Dフリップフロップ24のクロック端子に
供給される。
フロップ24のイネーブル端子に供給され、コントロー
ラ4からの切換信号SELが、Dフリップフロップ24
のデータ端子に供給され、セレクタ3からの22.57
92MHzまたは24.576MHzのマスタークロッ
クACLが、Dフリップフロップ24のクロック端子に
供給される。
【0027】コントローラ4からの切換信号SELは、
例えば、CDやビデオCDの再生時には低レベル、DV
Dの再生時には高レベルとされるもので、Dフリップフ
ロップ24では、この切換信号SELの、一致検出パル
スSENのパルス幅の期間中のマスタークロックACL
の立ち上がりエッジでのレベルが読み取られる。
例えば、CDやビデオCDの再生時には低レベル、DV
Dの再生時には高レベルとされるもので、Dフリップフ
ロップ24では、この切換信号SELの、一致検出パル
スSENのパルス幅の期間中のマスタークロックACL
の立ち上がりエッジでのレベルが読み取られる。
【0028】したがって、Dフリップフロップ24の出
力の切換信号SELDとして、カウンタ21の出力CN
Tに同期した、図2に示すように、コントローラ4から
の切換信号SELが低レベルから高レベルに変化する時
点taの直後の、カウンタ21の出力CNTが127に
達した時点tbで、低レベルから高レベルに変化し、図
2には示していないが、コントローラ4からの切換信号
SELが高レベルから低レベルに変化する時点の直後
の、カウンタ21の出力CNTが127に達した時点
で、高レベルから低レベルに変化する信号が得られる。
力の切換信号SELDとして、カウンタ21の出力CN
Tに同期した、図2に示すように、コントローラ4から
の切換信号SELが低レベルから高レベルに変化する時
点taの直後の、カウンタ21の出力CNTが127に
達した時点tbで、低レベルから高レベルに変化し、図
2には示していないが、コントローラ4からの切換信号
SELが高レベルから低レベルに変化する時点の直後
の、カウンタ21の出力CNTが127に達した時点
で、高レベルから低レベルに変化する信号が得られる。
【0029】そして、この例では、このDフリップフロ
ップ24の出力の切換信号SELDによって、セレクタ
3が切り換えられて、切換信号SELDが低レベルのと
きには、セレクタ3から22.5792MHzのマスタ
ークロックMCAが選択され、切換信号SELDが高レ
ベルのときには、セレクタ3から24.576MHzの
マスタークロックMCBが選択される。
ップ24の出力の切換信号SELDによって、セレクタ
3が切り換えられて、切換信号SELDが低レベルのと
きには、セレクタ3から22.5792MHzのマスタ
ークロックMCAが選択され、切換信号SELDが高レ
ベルのときには、セレクタ3から24.576MHzの
マスタークロックMCBが選択される。
【0030】さらに、この例では、一致検出回路25に
おいて、カウンタ21の出力CNTが、セレクタ26か
ら選択される固定データDaの201の値または固定デ
ータDbの207の値と比較されて、出力CNTが20
1または207に達した時、一致検出回路25から一致
検出パルスLENが得られ、これがカウンタ21のロー
ドイネーブル端子に供給されるとともに、セレクタ27
から選択される固定データDcの55の値または固定デ
ータDdの48の値が、カウンタ21のロードデータ端
子に供給され、Dフリップフロップ24の出力の切換信
号SELDによって、切換信号SELDが低レベルのと
きには、セレクタ26および27からデータDaおよび
Dcが選択され、切換信号SELDが高レベルのときに
は、セレクタ26および27からデータDbおよびDd
が選択される。
おいて、カウンタ21の出力CNTが、セレクタ26か
ら選択される固定データDaの201の値または固定デ
ータDbの207の値と比較されて、出力CNTが20
1または207に達した時、一致検出回路25から一致
検出パルスLENが得られ、これがカウンタ21のロー
ドイネーブル端子に供給されるとともに、セレクタ27
から選択される固定データDcの55の値または固定デ
ータDdの48の値が、カウンタ21のロードデータ端
子に供給され、Dフリップフロップ24の出力の切換信
号SELDによって、切換信号SELDが低レベルのと
きには、セレクタ26および27からデータDaおよび
Dcが選択され、切換信号SELDが高レベルのときに
は、セレクタ26および27からデータDbおよびDd
が選択される。
【0031】したがって、図2に示すように、切換信号
SELDが低レベルのときには、カウンタ21は、出力
CNTが201に達すると、出力CNTが55にロード
されて、出力CNTが55から201に向けて、セレク
タ3から選択されたマスタークロックACL、すなわち
22.5792MHz(=512×44.1kHz)の
マスタークロックMCAの1クロックごとに増加して、
1/147分周回路として機能するとともに、出力CN
Tが128から201までのマスタークロックMCAの
74クロックの期間では、最上位ビット出力CNT
〔7〕が高レベルとなり、出力CNTが55から127
までのマスタークロックMCAの73クロックの期間で
は、最上位ビット出力CNT〔7〕が低レベルとなっ
て、リファレンスクロックREFとして、デューティ比
がほぼ50%の153.6kHzの分周クロックが得ら
れる。
SELDが低レベルのときには、カウンタ21は、出力
CNTが201に達すると、出力CNTが55にロード
されて、出力CNTが55から201に向けて、セレク
タ3から選択されたマスタークロックACL、すなわち
22.5792MHz(=512×44.1kHz)の
マスタークロックMCAの1クロックごとに増加して、
1/147分周回路として機能するとともに、出力CN
Tが128から201までのマスタークロックMCAの
74クロックの期間では、最上位ビット出力CNT
〔7〕が高レベルとなり、出力CNTが55から127
までのマスタークロックMCAの73クロックの期間で
は、最上位ビット出力CNT〔7〕が低レベルとなっ
て、リファレンスクロックREFとして、デューティ比
がほぼ50%の153.6kHzの分周クロックが得ら
れる。
【0032】一方、切換信号SELDが高レベルのとき
には、カウンタ21は、出力CNTが207に達する
と、出力CNTが48にロードされて、出力CNTが4
8から207に向けて、セレクタ3から選択されたマス
タークロックACL、すなわち24.576MHz(=
512×48kHz)のマスタークロックMCBの1ク
ロックごとに増加して、1/160分周回路として機能
するとともに、出力CNTが128から207までのマ
スタークロックMCBの80クロックの期間では、最上
位ビット出力CNT〔7〕が高レベルとなり、出力CN
Tが48から127までのマスタークロックMCBの8
0クロックの期間では、最上位ビット出力CNT〔7〕
が低レベルとなって、リファレンスクロックREFとし
て、デューティ比が50%の153.6kHzの分周ク
ロックが得られる。
には、カウンタ21は、出力CNTが207に達する
と、出力CNTが48にロードされて、出力CNTが4
8から207に向けて、セレクタ3から選択されたマス
タークロックACL、すなわち24.576MHz(=
512×48kHz)のマスタークロックMCBの1ク
ロックごとに増加して、1/160分周回路として機能
するとともに、出力CNTが128から207までのマ
スタークロックMCBの80クロックの期間では、最上
位ビット出力CNT〔7〕が高レベルとなり、出力CN
Tが48から127までのマスタークロックMCBの8
0クロックの期間では、最上位ビット出力CNT〔7〕
が低レベルとなって、リファレンスクロックREFとし
て、デューティ比が50%の153.6kHzの分周ク
ロックが得られる。
【0033】しかも、切換信号SELDは、コントロー
ラ4からの切換信号SELが低レベルから高レベルに変
化する時点taの直後の、カウンタ21の出力CNTが
127に達した時点tb、すなわちリファレンスクロッ
クREFの立ち上がりエッジで、低レベルから高レベル
に変化し、あるいは、コントローラ4からの切換信号S
ELが高レベルから低レベルに変化する時点の直後の、
カウンタ21の出力CNTが127に達した時点、すな
わちリファレンスクロックREFの立ち上がりエッジ
で、高レベルから低レベルに変化する。
ラ4からの切換信号SELが低レベルから高レベルに変
化する時点taの直後の、カウンタ21の出力CNTが
127に達した時点tb、すなわちリファレンスクロッ
クREFの立ち上がりエッジで、低レベルから高レベル
に変化し、あるいは、コントローラ4からの切換信号S
ELが高レベルから低レベルに変化する時点の直後の、
カウンタ21の出力CNTが127に達した時点、すな
わちリファレンスクロックREFの立ち上がりエッジ
で、高レベルから低レベルに変化する。
【0034】したがって、セレクタ3,26,27の切
り換え時点の前後において、カウンタ21からPLL6
に入力されるリファレンスクロックREFの周波数が1
53.6kHzに対して変化せず、セレクタ3,26,
27の切り換え時点の直後において、PLL6からビデ
オ処理部7に供給されるクロックVCLの周波数が27
MHzに対して変化しない。
り換え時点の前後において、カウンタ21からPLL6
に入力されるリファレンスクロックREFの周波数が1
53.6kHzに対して変化せず、セレクタ3,26,
27の切り換え時点の直後において、PLL6からビデ
オ処理部7に供給されるクロックVCLの周波数が27
MHzに対して変化しない。
【0035】したがって、CDやビデオCDの再生から
DVDの再生に切り換えられる場合に、ディスプレイ上
に表示されるDVDの再生画像が乱れることがなく、逆
にDVDの再生からCDやビデオCDの再生に切り換え
られる場合に、CD再生用にプレーヤ内の記憶素子に記
憶された画像データによってディスプレイ上に背景画と
して表示される静止画やグラフィックス画像、またはデ
ィスプレイ上に表示されるビデオCDの再生画像が乱れ
ることがない。
DVDの再生に切り換えられる場合に、ディスプレイ上
に表示されるDVDの再生画像が乱れることがなく、逆
にDVDの再生からCDやビデオCDの再生に切り換え
られる場合に、CD再生用にプレーヤ内の記憶素子に記
憶された画像データによってディスプレイ上に背景画と
して表示される静止画やグラフィックス画像、またはデ
ィスプレイ上に表示されるビデオCDの再生画像が乱れ
ることがない。
【0036】図1の例は、リファレンスクロックREF
のデューティ比が50%(ほぼ50%)となるようにデ
ータDa,Db,Dc,Ddの値を設定した場合である
が、例えば、PLL6がリファレンスクロックREFの
立ち上がりエッジによって動作する場合、その立ち上が
りエッジの周期が一定であれば、立ち下がりエッジの周
期は一定である必要はなく、リファレンスクロックRE
Fのデューティ比は50%である必要はない。
のデューティ比が50%(ほぼ50%)となるようにデ
ータDa,Db,Dc,Ddの値を設定した場合である
が、例えば、PLL6がリファレンスクロックREFの
立ち上がりエッジによって動作する場合、その立ち上が
りエッジの周期が一定であれば、立ち下がりエッジの周
期は一定である必要はなく、リファレンスクロックRE
Fのデューティ比は50%である必要はない。
【0037】したがって、例えば、データDa,Dcの
値は201,55とし、データDb,Ddの値を20
1,42として、切換信号SELDが低レベルのときに
は、上記の例と同じであるが、切換信号SELDが高レ
ベルのときには、出力CNTが128から201までの
マスタークロックMCBの74クロックの期間でリファ
レンスクロックREFが高レベルとなり、出力CNTが
42から127までのマスタークロックMCBの86ク
ロックの期間でリファレンスクロックREFが低レベル
となるようにしてもよい。
値は201,55とし、データDb,Ddの値を20
1,42として、切換信号SELDが低レベルのときに
は、上記の例と同じであるが、切換信号SELDが高レ
ベルのときには、出力CNTが128から201までの
マスタークロックMCBの74クロックの期間でリファ
レンスクロックREFが高レベルとなり、出力CNTが
42から127までのマスタークロックMCBの86ク
ロックの期間でリファレンスクロックREFが低レベル
となるようにしてもよい。
【0038】また、例えば、データDb,Ddの値は2
07,48とし、データDa,Dcの値を207,61
として、切換信号SELDが高レベルのときには、上記
の例と同じであるが、切換信号SELDが低レベルのと
きには、出力CNTが128から207までのマスター
クロックMCAの80クロックの期間でリファレンスク
ロックREFが高レベルとなり、出力CNTが61から
127までのマスタークロックMCAの67クロックの
期間でリファレンスクロックREFが低レベルとなるよ
うにしてもよい。
07,48とし、データDa,Dcの値を207,61
として、切換信号SELDが高レベルのときには、上記
の例と同じであるが、切換信号SELDが低レベルのと
きには、出力CNTが128から207までのマスター
クロックMCAの80クロックの期間でリファレンスク
ロックREFが高レベルとなり、出力CNTが61から
127までのマスタークロックMCAの67クロックの
期間でリファレンスクロックREFが低レベルとなるよ
うにしてもよい。
【0039】〔第2の実施形態〕図3は、この発明のク
ロック生成装置の第2の例を示し、第1の例と同様にC
DやビデオCDも再生できるDVDプレーヤに搭載され
るクロック生成装置の場合である。
ロック生成装置の第2の例を示し、第1の例と同様にC
DやビデオCDも再生できるDVDプレーヤに搭載され
るクロック生成装置の場合である。
【0040】この例では、水晶発振器1からの22.5
792MHz(=512×44.1kHz)のマスター
クロックMCA、および水晶発振器2からの24.57
6MHz(=512×48kHz)のマスタークロック
MCBが、それぞれセレクタ3に供給され、セレクタ3
が、コントローラ4からの切換信号SELによって切り
換えられる。
792MHz(=512×44.1kHz)のマスター
クロックMCA、および水晶発振器2からの24.57
6MHz(=512×48kHz)のマスタークロック
MCBが、それぞれセレクタ3に供給され、セレクタ3
が、コントローラ4からの切換信号SELによって切り
換えられる。
【0041】切換信号SELは、例えば、CDやビデオ
CDの再生時には低レベル、DVDの再生時には高レベ
ルとされて、セレクタ3から、CDやビデオCDの再生
時には22.5792MHzのマスタークロックMCA
が、DVDの再生時には24.576MHzのマスター
クロックMCBが、それぞれ選択され、その選択された
マスタークロックACLが、オーディオ処理部5に供給
される。
CDの再生時には低レベル、DVDの再生時には高レベ
ルとされて、セレクタ3から、CDやビデオCDの再生
時には22.5792MHzのマスタークロックMCA
が、DVDの再生時には24.576MHzのマスター
クロックMCBが、それぞれ選択され、その選択された
マスタークロックACLが、オーディオ処理部5に供給
される。
【0042】一方、水晶発振器1からの22.5792
MHzのマスタークロックMCAが、カウンタ31のク
ロック端子に供給され、水晶発振器2からの24.57
6MHzのマスタークロックMCBが、カウンタ32の
クロック端子に供給される。カウンタ31および32
は、それぞれ8ビット構成で、後述のように、カウンタ
31は、1/147分周回路として機能し、カウンタ3
2は、1/160分周回路として機能して、カウンタ3
1の最上位ビット出力CNTA〔7〕、およびカウンタ
32の最上位ビット出力CNTB〔7〕として、それぞ
れ153.6kHzの分周クロックが得られる。
MHzのマスタークロックMCAが、カウンタ31のク
ロック端子に供給され、水晶発振器2からの24.57
6MHzのマスタークロックMCBが、カウンタ32の
クロック端子に供給される。カウンタ31および32
は、それぞれ8ビット構成で、後述のように、カウンタ
31は、1/147分周回路として機能し、カウンタ3
2は、1/160分周回路として機能して、カウンタ3
1の最上位ビット出力CNTA〔7〕、およびカウンタ
32の最上位ビット出力CNTB〔7〕として、それぞ
れ153.6kHzの分周クロックが得られる。
【0043】これらカウンタ31および32の最上位ビ
ット出力CNTA〔7〕およびCNTB〔7〕が、それ
ぞれセレクタ33に供給され、セレクタ33が、コント
ローラ4からの切換信号SELによってセレクタ3と同
様に切り換えられて、セレクタ33から、CDやビデオ
CDの再生時には、カウンタ31の最上位ビット出力C
NTA〔7〕が選択され、DVDの再生時には、カウン
タ32の最上位ビット出力CNTB〔7〕が選択され
る。
ット出力CNTA〔7〕およびCNTB〔7〕が、それ
ぞれセレクタ33に供給され、セレクタ33が、コント
ローラ4からの切換信号SELによってセレクタ3と同
様に切り換えられて、セレクタ33から、CDやビデオ
CDの再生時には、カウンタ31の最上位ビット出力C
NTA〔7〕が選択され、DVDの再生時には、カウン
タ32の最上位ビット出力CNTB〔7〕が選択され
る。
【0044】このセレクタ33から選択された153.
6kHzの分周クロックが、リファレンスクロックRE
FとしてPLL6に供給されて、PLL6から、リファ
レンスクロックREFに同期した、すなわちオーディオ
処理部5に供給されるクロックACLに同期した27M
HzのクロックVCLが得られ、このクロックVCLが
ビデオ処理部7に供給される。
6kHzの分周クロックが、リファレンスクロックRE
FとしてPLL6に供給されて、PLL6から、リファ
レンスクロックREFに同期した、すなわちオーディオ
処理部5に供給されるクロックACLに同期した27M
HzのクロックVCLが得られ、このクロックVCLが
ビデオ処理部7に供給される。
【0045】さらに、この例では、一致検出回路35に
おいて、カウンタ31の出力CNTAが、固定データD
aの201の値と比較されて、出力CNTAが201に
達した時、一致検出回路35から一致検出パルスRSA
が得られるとともに、一致検出回路36において、カウ
ンタ32の出力CNTBが、固定データDbの207の
値と比較されて、出力CNTBが207に達した時、一
致検出回路36から一致検出パルスRSBが得られる。
おいて、カウンタ31の出力CNTAが、固定データD
aの201の値と比較されて、出力CNTAが201に
達した時、一致検出回路35から一致検出パルスRSA
が得られるとともに、一致検出回路36において、カウ
ンタ32の出力CNTBが、固定データDbの207の
値と比較されて、出力CNTBが207に達した時、一
致検出回路36から一致検出パルスRSBが得られる。
【0046】これら一致検出パルスRSAおよびRSB
は、それぞれセレクタ37に供給され、セレクタ37
が、コントローラ4からの切換信号SELによってセレ
クタ3および33と同様に切り換えられて、セレクタ3
7から、CDやビデオCDの再生時には、一致検出パル
スRSAが選択され、DVDの再生時には、一致検出パ
ルスRSBが選択される。
は、それぞれセレクタ37に供給され、セレクタ37
が、コントローラ4からの切換信号SELによってセレ
クタ3および33と同様に切り換えられて、セレクタ3
7から、CDやビデオCDの再生時には、一致検出パル
スRSAが選択され、DVDの再生時には、一致検出パ
ルスRSBが選択される。
【0047】このセレクタ37から選択された一致検出
パルスRSAまたはRSBは、カウンタ31および32
のロードイネーブル端子に共通に供給される。また、固
定データDcの55の値が、カウンタ31のロードデー
タ端子に供給され、固定データDdの48の値が、カウ
ンタ32のロードデータ端子に供給される。
パルスRSAまたはRSBは、カウンタ31および32
のロードイネーブル端子に共通に供給される。また、固
定データDcの55の値が、カウンタ31のロードデー
タ端子に供給され、固定データDdの48の値が、カウ
ンタ32のロードデータ端子に供給される。
【0048】したがって、図4に示すように、カウンタ
31については、その出力CNTAが201に達し、ま
たはカウンタ32の出力CNTBが207に達すると、
一致検出パルスRSAまたはRSBによって、カウンタ
31の出力CNTAが55にロードされて、出力CNT
Aが55から201に向けて、22.5792MHz
(=512×44.1kHz)のマスタークロックMC
Aの1クロックごとに増加して、1/147分周回路と
して機能するとともに、出力CNTAが128から20
1までのマスタークロックMCAの74クロックの期間
では、最上位ビット出力CNTA〔7〕が高レベルとな
り、出力CNTAが55から127までのマスタークロ
ックMCAの73クロックの期間では、最上位ビット出
力CNTA〔7〕が低レベルとなって、最上位ビット出
力CNTA〔7〕として、デューティ比がほぼ50%の
153.6kHzの分周クロックが得られる。
31については、その出力CNTAが201に達し、ま
たはカウンタ32の出力CNTBが207に達すると、
一致検出パルスRSAまたはRSBによって、カウンタ
31の出力CNTAが55にロードされて、出力CNT
Aが55から201に向けて、22.5792MHz
(=512×44.1kHz)のマスタークロックMC
Aの1クロックごとに増加して、1/147分周回路と
して機能するとともに、出力CNTAが128から20
1までのマスタークロックMCAの74クロックの期間
では、最上位ビット出力CNTA〔7〕が高レベルとな
り、出力CNTAが55から127までのマスタークロ
ックMCAの73クロックの期間では、最上位ビット出
力CNTA〔7〕が低レベルとなって、最上位ビット出
力CNTA〔7〕として、デューティ比がほぼ50%の
153.6kHzの分周クロックが得られる。
【0049】一方、カウンタ32については、その出力
CNTBが207に達し、またはカウンタ31の出力C
NTAが201に達すると、一致検出パルスRSBまた
はRSAによって、カウンタ32の出力CNTBが48
にロードされて、出力CNTBが48から207に向け
て、24.576MHz(=512×48kHz)のマ
スタークロックMCBの1クロックごとに増加して、1
/160分周回路として機能するとともに、出力CNT
Bが128から207までのマスタークロックMCBの
80クロックの期間では、最上位ビット出力CNTB
〔7〕が高レベルとなり、出力CNTBが48から12
7までのマスタークロックMCBの80クロックの期間
では、最上位ビット出力CNTB〔7〕が低レベルとな
って、最上位ビット出力CNTB〔7〕として、デュー
ティ比が50%の153.6kHzの分周クロックが得
られる。
CNTBが207に達し、またはカウンタ31の出力C
NTAが201に達すると、一致検出パルスRSBまた
はRSAによって、カウンタ32の出力CNTBが48
にロードされて、出力CNTBが48から207に向け
て、24.576MHz(=512×48kHz)のマ
スタークロックMCBの1クロックごとに増加して、1
/160分周回路として機能するとともに、出力CNT
Bが128から207までのマスタークロックMCBの
80クロックの期間では、最上位ビット出力CNTB
〔7〕が高レベルとなり、出力CNTBが48から12
7までのマスタークロックMCBの80クロックの期間
では、最上位ビット出力CNTB〔7〕が低レベルとな
って、最上位ビット出力CNTB〔7〕として、デュー
ティ比が50%の153.6kHzの分周クロックが得
られる。
【0050】すなわち、カウンタ31の最上位ビット出
力CNTA〔7〕と、カウンタ32の最上位ビット出力
CNTB〔7〕は、周波数が同じ153.6kHzとな
るだけでなく、位相が一致したものとなる。
力CNTA〔7〕と、カウンタ32の最上位ビット出力
CNTB〔7〕は、周波数が同じ153.6kHzとな
るだけでなく、位相が一致したものとなる。
【0051】そして、上述したように、切換信号SEL
が低レベルのCDやビデオCDの再生時には、カウンタ
31の最上位ビット出力CNTA〔7〕が、セレクタ3
3から選択されてリファレンスクロックREFとされ、
切換信号SELが高レベルのDVDの再生時には、カウ
ンタ32の最上位ビット出力CNTB〔7〕が、セレク
タ33から選択されてリファレンスクロックREFとさ
れる。
が低レベルのCDやビデオCDの再生時には、カウンタ
31の最上位ビット出力CNTA〔7〕が、セレクタ3
3から選択されてリファレンスクロックREFとされ、
切換信号SELが高レベルのDVDの再生時には、カウ
ンタ32の最上位ビット出力CNTB〔7〕が、セレク
タ33から選択されてリファレンスクロックREFとさ
れる。
【0052】したがって、セレクタ3,33,37の切
り換え時点の前後において、セレクタ33からPLL6
に入力されるリファレンスクロックREFの周波数が1
53.6kHzに対して変化せず、セレクタ3,33,
37の切り換え時点の直後において、PLL6からビデ
オ処理部7に供給されるクロックVCLの周波数が27
MHzに対して変化しない。
り換え時点の前後において、セレクタ33からPLL6
に入力されるリファレンスクロックREFの周波数が1
53.6kHzに対して変化せず、セレクタ3,33,
37の切り換え時点の直後において、PLL6からビデ
オ処理部7に供給されるクロックVCLの周波数が27
MHzに対して変化しない。
【0053】したがって、CDやビデオCDの再生から
DVDの再生に切り換えられる場合に、ディスプレイ上
に表示されるDVDの再生画像が乱れることがなく、逆
にDVDの再生からCDやビデオCDの再生に切り換え
られる場合に、CD再生用にプレーヤ内の記憶素子に記
憶された画像データによってディスプレイ上に背景画と
して表示される静止画やグラフィックス画像、またはデ
ィスプレイ上に表示されるビデオCDの再生画像が乱れ
ることがない。
DVDの再生に切り換えられる場合に、ディスプレイ上
に表示されるDVDの再生画像が乱れることがなく、逆
にDVDの再生からCDやビデオCDの再生に切り換え
られる場合に、CD再生用にプレーヤ内の記憶素子に記
憶された画像データによってディスプレイ上に背景画と
して表示される静止画やグラフィックス画像、またはデ
ィスプレイ上に表示されるビデオCDの再生画像が乱れ
ることがない。
【0054】図3の例は、リファレンスクロックREF
のデューティ比が50%(ほぼ50%)となるようにデ
ータDa,Db,Dc,Ddの値を設定した場合である
が、図1の例につき上述したように、リファレンスクロ
ックREFのデューティ比は50%である必要はなく、
例えば、データDa,Dcの値は201,55として、
データDb,Ddの値を201,42とし、または、デ
ータDb,Ddの値は207,48として、データD
a,Dcの値を207,61としてもよい。
のデューティ比が50%(ほぼ50%)となるようにデ
ータDa,Db,Dc,Ddの値を設定した場合である
が、図1の例につき上述したように、リファレンスクロ
ックREFのデューティ比は50%である必要はなく、
例えば、データDa,Dcの値は201,55として、
データDb,Ddの値を201,42とし、または、デ
ータDb,Ddの値は207,48として、データD
a,Dcの値を207,61としてもよい。
【0055】〔他の実施形態〕上述した各例は、この発
明をCDやビデオCDも再生できるDVDプレーヤに適
用した場合であるが、この発明は、これに限らず、周波
数の異なる複数のマスタークロックを切り換えて、ある
用途に用いられるマスタークロックを選択するととも
に、その選択に合わせて複数のマスタークロックを選択
的に分周して、別の用途に用いられる分周クロックを生
成する場合に、適用することができる。
明をCDやビデオCDも再生できるDVDプレーヤに適
用した場合であるが、この発明は、これに限らず、周波
数の異なる複数のマスタークロックを切り換えて、ある
用途に用いられるマスタークロックを選択するととも
に、その選択に合わせて複数のマスタークロックを選択
的に分周して、別の用途に用いられる分周クロックを生
成する場合に、適用することができる。
【0056】
【発明の効果】上述したように、この発明によれば、マ
スタークロックの切り換えの前後において分周クロック
の周波数が一定となって、分周クロックの用途において
安定な動作が行われ、CDやビデオCDも再生できるD
VDプレーヤに適用する場合には、CDやビデオCDの
再生からDVDの再生に切り換えられるとき、およびD
VDの再生からCDやビデオCDの再生に切り換えられ
るときに、ディスプレイ上に表示される画像が乱れるこ
とがない。
スタークロックの切り換えの前後において分周クロック
の周波数が一定となって、分周クロックの用途において
安定な動作が行われ、CDやビデオCDも再生できるD
VDプレーヤに適用する場合には、CDやビデオCDの
再生からDVDの再生に切り換えられるとき、およびD
VDの再生からCDやビデオCDの再生に切り換えられ
るときに、ディスプレイ上に表示される画像が乱れるこ
とがない。
【図1】この発明のクロック生成装置の第1の例を示す
図である。
図である。
【図2】図1のクロック生成装置の動作の説明に供する
図である。
図である。
【図3】この発明のクロック生成装置の第2の例を示す
図である。
図である。
【図4】図3のクロック生成装置の動作の説明に供する
図である。
図である。
【図5】従来のクロック生成装置の一例を示す図であ
る。
る。
【図6】図5のクロック生成装置の動作の説明に供する
図である。
図である。
主要部については図中に全て記述したので、ここでは省
略する。
略する。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B079 BA02 BA03 BB04 BB05 BC03 CC12 DD02 DD03 DD08 5D044 AB07 BC03 CC06 FG21 GK12 GM17 5J106 AA05 BB04 CC15 CC52 DD23 DD42 FF01 GG03 HH10 JJ07 KK12 5K047 AA11 CC11 DD01 DD02 MM46 MM55 MM56
Claims (8)
- 【請求項1】周波数の異なる複数のマスタークロック
を、その分周用のカウンタの出力が所定値に達した時点
で切り換えて、一つのマスタークロックを選択し、その
選択したマスタークロックを、前記カウンタで分周し
て、分周クロックを生成するとともに、 選択するマスタークロックの周波数にかかわらず、前記
分周クロックの周波数が一定となるように、前記カウン
タの出力を、前記所定値を挟む、選択するマスタークロ
ックの周波数に応じた2つの値の間で変化させるクロッ
ク生成方法。 - 【請求項2】周波数の異なる複数のマスタークロックを
切り換えて、一つのマスタークロックを選択するマスタ
ークロック選択手段と、 その選択されたマスタークロックを分周して、分周クロ
ックを生成するカウンタと、 制御部から指示された切り換えタイミングの後の、前記
カウンタの出力が所定値に達した時点で、前記マスター
クロック選択手段によるマスタークロックの選択を切り
換える選択切換手段と、 前記マスタークロック選択手段によって選択されるマス
タークロックの周波数にかかわらず、前記分周クロック
の周波数が一定となるように、前記カウンタの出力を、
前記所定値を挟む、前記マスタークロック選択手段によ
って選択されるマスタークロックの周波数に応じた2つ
の値の間で変化させる制御手段と、 を備えるクロック生成装置。 - 【請求項3】請求項2のクロック生成装置が搭載された
デジタル電子機器。 - 【請求項4】請求項3のデジタル電子機器において、 前記分周クロックに同期した、その分周クロックの周波
数より高い周波数のクロックを生成する位相同期ループ
を備えるデジタル電子機器。 - 【請求項5】周波数の異なる複数のマスタークロックを
切り換えて、一つのマスタークロックを選択し、前記複
数のマスタークロックを、それぞれに対応するカウンタ
で、それぞれ分周して、複数の分周クロックを生成し、
その複数の分周クロックを、前記マスタークロックの切
り換えタイミングで切り換えて、一つの分周クロックを
選択するとともに、 前記それぞれのカウンタの出力が所定値に達した時、前
記それぞれのカウンタに同時に、前記複数の分周クロッ
クの周波数が同一となる値をロードするクロック生成方
法。 - 【請求項6】周波数の異なる複数のマスタークロックを
切り換えて、一つのマスタークロックを選択するマスタ
ークロック選択手段と、 前記複数のマスタークロックを、それぞれ分周して、複
数の分周クロックを生成する複数のカウンタと、 その複数の分周クロックを、前記マスタークロックの切
り換えタイミングで切り換えて、一つの分周クロックを
選択する分周クロック選択手段と、 前記それぞれのカウンタの出力が所定値に達した時、前
記それぞれのカウンタに同時に、前記複数の分周クロッ
クの周波数が同一となる値をロードする制御手段と、 を備えるクロック生成装置。 - 【請求項7】請求項6のクロック生成装置が搭載された
デジタル電子機器。 - 【請求項8】請求項7のデジタル電子機器において、 前記分周クロック選択手段によって選択された分周クロ
ックに同期した、その分周クロックの周波数より高い周
波数のクロックを生成する位相同期ループを備えるデジ
タル電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000281512A JP2002094496A (ja) | 2000-09-18 | 2000-09-18 | クロック生成方法およびクロック生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000281512A JP2002094496A (ja) | 2000-09-18 | 2000-09-18 | クロック生成方法およびクロック生成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002094496A true JP2002094496A (ja) | 2002-03-29 |
Family
ID=18766156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000281512A Pending JP2002094496A (ja) | 2000-09-18 | 2000-09-18 | クロック生成方法およびクロック生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002094496A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100832409B1 (ko) * | 2000-12-05 | 2008-05-26 | 소니 가부시끼 가이샤 | 위상 동기 루프 회로 |
-
2000
- 2000-09-18 JP JP2000281512A patent/JP2002094496A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100832409B1 (ko) * | 2000-12-05 | 2008-05-26 | 소니 가부시끼 가이샤 | 위상 동기 루프 회로 |
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