JP2002094053A

JP2002094053A - 半導体装置の製造方法

Info

Publication number: JP2002094053A
Application number: JP2000278444A
Authority: JP
Inventors: Ikuo Fujiwara; 郁夫藤原; Toshinori Numata; 敏典沼田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-13
Filing date: 2000-09-13
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】ゲート側壁構造を有するＭＯＳ電界効果トラン
ジスタにおいて、ソース−ドレイン拡散層を極めて浅く
形成しショートチャネル効果を抑制できる半導体装置の
製造方法を提供する。【解決手段】ゲート電極９２及びゲート側壁１０１を形
成後、基板８１に対して垂直にイオン注入し深いソース
−ドレイン拡散層１１２を形成する。次に高温或いは長
時間の第１の熱処理工程を行い活性化させる。次に基板
８１に対して斜めにイオン注入し浅いソース−ドレイン
拡散層１３１をゲート側壁１０１下に形成する。そして
第１の熱処理工程よりも低い温度或いは短い時間で第２
の熱処理工程を行い浅いソース−ドレイン拡散層１３１
を活性化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。

【０００２】

【従来の技術】現在、電界効果トランジスタを含む集積
回路では、より高い集積化を図るために、電界効果トラ
ンジスタの微細加工が進められている。電界効果トラン
ジスタとして、特にシリコン酸化膜をゲート絶縁膜とし
て用いるＭＯＳ電界効果トランジスタでは、ゲート長が
１００ｎｍを切るトランジスタの研究開発がなされてい
る。このようなＭＯＳ電界効果トランジスタでは、ゲー
ト長が１００ｎｍを切ると、ショートチャネル効果と呼
ばれる問題点が見られるようになる。

【０００３】ＭＯＳ電界効果トランジスタのショートチ
ャネル効果の一つとして、ホットキャリアによる素子の
劣化が挙げられる。これはゲート長の微細化によりドレ
イン領域のチャネル側に電界が集中することによって、
この部分にホットキャリアが発生し、素子特性の劣化を
起こす現象である。

【０００４】このホットキャリアによる素子の劣化を抑
制するための手段として、ＬＤＤ（ＬｉｇｈｔｌｙＤ
ｏｐｅｄＤｒａｉｎ）と呼ばれる構造が考案されてい
る。このＬＤＤ構造は、ソース領域及びドレイン領域の
チャネル側に、ソース領域及びドレイン領域よりも不純
物濃度が低く、接合の深さが浅く、ソース領域及びドレ
イン領域と同じ導電型の領域（以下ＬＤＤ領域と記す）
を形成することにより、チャネル領域とドレイン領域の
界面での電界強度を弱め、ホットキャリアの生成を抑え
る効果がある。

【０００５】このＬＤＤ構造を有するＭＯＳトランジス
タの従来の製造方法（特開平７−２９７３９７号公報）
について、以下図面を参照して説明する。

【０００６】先ず、図１８に示すように、シリコン単結
晶基板１１上にＰ型ウエル１２及びＮ型ウエル１３を形
成し、ＬＯＣＯＳ法を用いてフィールド酸化膜からなる
素子分離領域１４、１５、１６を形成し、ＮＭＯＳ形成
領域及びＰＭＯＳ形成領域に区画する。

【０００７】次に、図１９に示すように、しきい値電圧
を調整するために、ＮＭＯＳ形成領域及びＰＭＯＳ形成
領域に個々に或いは別々にボロンをイオン注入する。こ
れによりＰ型ウエル１２及びＮ型ウエル１３に薄いチャ
ネル注入領域２１、２２が形成される。

【０００８】次に、図２０に示すように、熱酸化法によ
りチャネル注入領域２１、２２上にゲート酸化膜３１を
形成する。次に、このゲート酸化膜３１上に、Ｎ型不純
物として、例えばリンを含むポリシリコンを形成し、こ
れを異方性エッチングすることによりパターニングして
ゲート電極３２をＰウエル１２上及びＮウエル１３上に
形成する。

【０００９】次に、図２１に示すように、シリコン基板
１上の全面に化学的気相成長法（ＣＶＤ法）によりシリ
コン酸化膜を膜厚５０ｎｍから１５０ｎｍ成膜して、こ
のシリコン酸化膜を異方性エッチングによりエッチバッ
クすることにより、ゲート電極３２の側面にゲート側壁
絶縁膜４１を形成する。

【００１０】次に、図２２に示すように、ＮＭＯＳ形成
領域にフォトレジスト５１を形成し、このフォトレジス
ト５１をマスクとして、ＰＭＯＳ形成領域にボロンを斜
めイオン注入してＰＭＯＳ電界効果トランジスタにおけ
るソース−ドレイン領域のＬＤＤ構造を薄いＰ型不純物
層５２（ＬＤＤ領域）により形成する。このとき、ボロ
ンの注入角度は３０°〜４５°である。このように、ボ
ロンの注入角度がシリコン基板１に対して斜めになって
いるのでゲート側壁絶縁層４１の下にもＰ型不純物層が
形成される。

【００１１】次に、図２３に示すように、同一のフォト
レジスト層５１をマスクとして用いＰＭＯＳ形成領域に
２フッ化ボロンをイオン注入してＰＭＯＳ電界効果トラ
ンジスタにおけるＬＤＤ構造の濃いＰ型不純物層６１を
形成する。このとき、２フッ化ボロンの注入角度はほぼ
垂直である。そしてフォトレジスト５１を除去する。

【００１２】次に、図２４に示すように、ＮＭＯＳ形成
領域１２も同様にしてＬＤＤ構造を形成しＣＭＯＳ電界
効果トランジスタを形成している。このとき、ＮＭＯＳ
領域のＬＤＤ領域５３には砒素を斜めイオン注入し、Ｎ
ＭＯＳ領域の濃いＮ型不純物層６２には砒素をほぼ直角
にイオン注入して形成している。

【００１３】最後に、全てのイオン注入工程が終了した
後に、一回の熱処理によってＬＤＤ領域５２、５３及び
濃い不純物層６１、６２の不純物を同時に活性化させて
いる。

【００１４】

【発明が解決しようとする課題】上記したように、従来
のＬＤＤ構造を有する電界効果トランジスタの製造方法
は、ＬＤＤ領域５２、５３と濃い不純物領域６１、６２
を一回の熱処理工程によって同時に活性化させソース−
ドレイン領域を形成している。しかしながらゲート長が
より短くなるにつれて、ソース−ドレイン領域の不純物
濃度はＬＤＤ領域といえどもより高濃度化しなければシ
ョートチャネル効果を防ぐことができなくなってきてお
り、一方濃いソース−ドレイン領域をさらに活性化させ
るためには、１０００℃以上の高温もしくは長時間の熱
処理工程が必要となってきている。

【００１５】しかしながら従来のＬＤＤ構造の製造方法
では、ＬＤＤ領域と濃いソース−ドレイン領域を同時に
熱処理しているので、本来浅い接合が必要なＬＤＤ領域
における不純物がこの高温の熱処理工程中にシリコン基
板中に拡散してしまいショートチャネル効果を抑制でき
なくなるという問題が生じる。

【００１６】本発明は、上記問題に鑑みてなされたもの
で、ゲート長が短くなってもＬＤＤ領域の接合界面が十
分に浅くショートチャネル効果の生じない半導体装置の
製造方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にゲート電極を形成する工
程と、前記ゲート電極の側面にゲート側壁を形成する工
程と、前記半導体基板中の前記ゲート電極下及び前記ゲ
ート側壁下以外にイオン注入してイオン注入領域を形成
する第１のイオン注入工程と、前記イオン注入領域を活
性化して、前記半導体基板中にソース領域及びドレイン
領域を形成する第１の熱処理工程と、前記半導体基板に
対して斜め上方からイオン注入することによって、前記
ゲート側壁の下に前記ソース領域及び前記ドレイン領域
よりも浅いイオン注入領域を形成する第２のイオン注入
工程と、前記浅いイオン注入領域を活性化する第２の熱
処理工程とを具備することを特徴とする半導体装置の製
造方法を提供する。

【００１８】本発明によれば、前記ゲート電極を多結晶
シリコンにより形成し、前記第１のイオン注入工程の際
に、同時に前記ゲート電極中にもイオン注入し、前記第
１の熱処理工程の際に、前記ゲート電極に注入されたイ
オンを活性化することが好ましい。

【００１９】それにより、第１のイオン注入工程の際
に、同時にゲート電極もイオン注入でき、またソース領
域及びドレイン領域を活性化する熱処理時にゲート電極
も活性化できるので、工程を簡略化できる。

【００２０】また、前記第２の熱処理工程は、前記第１
の熱処理工程よりも、熱処理温度が低いことが好まし
い。

【００２１】また、前記第２の熱処理工程は、前記第１
の熱処理工程よりも、熱処理時間が短いことが好まし
い。

【００２２】このように第１の熱処理工程よりも第２の
熱処理工程をより低い温度或いはより短い時間で行うこ
とで、第２のイオン注入工程によって作成されたイオン
注入領域の拡散を防ぐことが可能となる。

【００２３】

【発明の実施の形態】以下、図面を用いて本発明の好ま
しい実施形態について説明する。

【００２４】（実施形態１）本実施形態を図１乃至図９
で説明する。本実施形態では、素子を微細化するとＬＤ
Ｄ領域の濃度を高濃度としなければならないので、すで
にＬｉｇｈｔｌｙＤｏｐｅとはいえず、以後この領域を
浅いソース−ドレイン領域と呼ぶことにし、濃いソース
−ドレイン領域をこれに対して深いソース−ドレイン領
域と呼ぶことにする。

【００２５】このように浅いソース−ドレイン領域にお
いて、不純物濃度を高め且つ薄く形成することによっ
て、ショートチャネル効果を抑制しつつ、寄生抵抗の増
大を抑制することに主眼を置いている。

【００２６】この実施形態はＮＭＯＳ電界効果トランジ
スタに適用される。

【００２７】先ず、図１に示すように、シリコン単結晶
基板８１上に、Ｐ型ウエル８２を形成し、ＳＴＩ（Ｓｈ
ａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法に
より、素子分離領域８３を形成する。次に、しきい値電
圧を調整するためにＰ型不純物をイオン注入することに
よりチャネル注入領域８４をＰ型ウエル８２に形成す
る。チャネル注入領域８４の形成条件は、例えば、Ｐ型
不純物としてボロンを注入加速電圧１０ｋｅＶ〜２０ｋ
ｅｖ、注入ドーズ量５×１０^１２／ｃｍ^２〜１×１０
^１３／ｃｍ^２の条件でイオン注入する。

【００２８】次に、図２に示すように、膜厚１．５ｎｍ
のシリコン酸窒化膜を形成することによって、ゲート絶
縁膜９１を全面に形成する。酸チッ化膜形成条件は、４
ＴｏｒｒのＮＯ雰囲気中にて、９００℃、３０秒のＲＴ
Ｐ（ＲａｐｉｄＴｈｅｒｍａｌＰｒｏｃｅｓｓ）で
あった。また、ゲート絶縁膜９１としては、シリコン酸
窒化膜に限らずシリコン酸化膜、シリコン窒化膜やスト
ロンチウムチタン酸バリウム等の他の高誘電体絶縁体膜
を用いることができる。

【００２９】次に、このゲート絶縁膜９１上に、ＣＶＤ
法により多結晶シリコンを厚さ１７５ｎｍ成膜してパタ
ーニングすることによってゲート電極９２を形成する。
このときゲート電極９２としては、ドープドポリシリコ
ン、アモルファスシリコン、ＳｉＧｅ或いは金属などの
導電性膜でも良い。

【００３０】次に、図３に示すように、シリコン単結晶
基板８１上の全面に、ＣＶＤ法によって、Ｓｉ_３Ｎ_４膜
を堆積し、異方性エッチングを用いてエッチバックする
ことにより、ゲート電極９２の側面にゲート側壁１０１
を形成する。このときゲート側壁１０１の膜厚（ゲート
電極９２の側面との界面からゲート側壁１０１の表面ま
での厚さ）は、例えば１０ｎｍ〜５０ｎｍであればよ
い。

【００３１】次に、図４に示すように、シリコン単結晶
基板８１上に、ほぼ垂直にＮ型不純物をイオン注入する
第１のイオン注入工程を行う。この第１のイオン注入工
程によってゲート電極９２中には、不純物ドーピング領
域１１１が形成され、ゲート電極９２を挟む位置にある
シリコン単結晶基板８１中には深いソース−ドレイン領
域となる不純物ドーピング領域１１２が形成される。こ
の第１のイオン注入工程の条件は、例えばＮ型不純物と
して砒素を注入加速電圧５０ｋｅＶ〜７０ｋｅＶ、ドー
ズ量５×１０^１５／ｃｍ^２でイオン注入する。

【００３２】次に、前記不純物ドーピング領域１１１及
び深いソース−ドレイン領域１１２を活性化させるため
に第１の熱処理工程を行う。この第１の熱処理工程は、
熱処理温度１０３５℃、熱処理時間１０秒のＲＴＰを用
いた。この第１の熱処理工程において、熱処理温度を１
０００℃以上の高温とすることにより、ゲート電極９２
内の不純物ドーピング領域１１１を十分に活性化するこ
とができ、ゲート電極９２の空乏化を抑制することがで
きる。ゲート電極の不純物の活性化率が高いほど、ゲー
ト電極の空乏化を抑制できる。

【００３３】図５は、この第１の熱処理温度（横軸）
と、ゲート電極９２の活性化率（縦軸）を表わす図であ
る。

【００３４】図５に示すように、熱処理温度が１０００
℃よりも低ければ、ゲート電極の活性化率が低くなり空
乏化の抑制効果が十分でない。また熱処理時間を長くす
れば活性化率は高くなる傾向にある。

【００３５】本発明者らの研究によると熱処理温度９００℃ 熱処理時間３０秒ゲート電極
活性化率５０％熱処理温度１０３５℃ 熱処理時間２０秒ゲート電極
活性化率８０％熱処理温度１１００℃ 熱処理時間１０秒ゲート電極
活性化率８５％であった。

【００３６】これらの傾向より、この第１の熱処理工程
の好ましい条件は、熱処理温度がおよそ１０００℃以
上、熱処理時間がおよそ１０秒以上である。熱処理温度
があまり高すぎるとＰ型ポリシリコンからなるゲート電
極９２から不純物であるボロンがチャネル領域に突き抜
ける問題、チャネルリトログレードプロファイルの崩れ
という問題が起こり、低すぎるとゲート電極９２中の不
純物活性化不足によるゲート電極９２の空乏化という問
題が起こる。また熱処理時間があまり長すぎるとＰ型ポ
リシリコンからなるゲート電極９２から不純物であるボ
ロンがチャネル領域に突き抜ける問題、チャネルリトロ
グレードプロファイルの崩れという問題が起こり、短す
ぎるとゲート電極中の不純物活性化不足によるゲート電
極の空乏化という問題が起こる。

【００３７】次に、図６に示すように、シリコン単結晶
基板８１に対して斜め上方からゲート絶縁膜９１を介し
てＮ型不純物をイオン注入し、浅いソース−ドレイン領
域１２１を形成する第２のイオン注入工程を行う。この
第２のイオン注入工程によって、ゲート側壁１０１下に
もイオン注入が侵入し浅いソース−ドレイン領域１２１
が形成されることになる。また第２のイオン注入工程の
際、シリコン単結晶基板８１の基板面とイオン注入する
方向とのなす角が小さくなればなるほど、浅いソース−
ドレイン領域１２１の注入深さを浅くすることができ
る。また注入加速電圧を第１のイオン注入工程よりも低
くすることによってもより浅い接合を形成できる。

【００３８】この第２のイオン注入工程の条件は、例え
ば、砒素を注入加速電圧５ｋｅＶ〜１０ｋｅＶ、注入ド
ーズ量５×１０^１４／ｃｍ^２〜１×１０^１５／ｃｍ^２、
注入角度をシリコン単結晶基板８１面の法線方向とイオ
ン注入方向とのなす角が３０°以上６０°以下の範囲に
なるようにイオン注入方向を選べばよい。

【００３９】次に、浅いソース−ドレイン領域１２１を
活性化させるために第２の熱処理工程を行う。第２の熱
処理工程の条件は、深いソース−ドレイン領域１１２を
形成するための第１の熱処理工程に比較して、低い熱処
理温度９００℃、熱処理時間は１０秒である。こうする
ことで浅いソース−ドレイン領域１２１の不純物はシリ
コン単結晶基板８１中に深く拡散することがない。

【００４０】ここでＭＯＳ電界効果トランジスタを微細
化すると、深いソース−ドレイン領域１１２に対して
は、寄生抵抗値の低減が非常に重要であり、これに比較
して浅いソース−ドレイン領域１２１についてはそれほ
どでもない。したがって浅いソース−ドレイン領域１２
１では、寄生抵抗値よりも接合の浅さがショートチャネ
ル効果を抑制する観点から重要となる。したがって深い
ソース−ドレイン領域１１２はより活性化率を高めるた
めに高温、長時間の第１の熱処理工程を行い、その後で
浅いソース−ドレイン領域１２１をより低温若しくは短
時間の第２の熱処理工程により形成することで、深いソ
ース−ドレイン領域１１２では寄生抵抗を低減しつつか
つ浅いソース−ドレイン領域１２１では極めて浅い接合
が可能となる。

【００４１】図７に、従来のＬＤＤ構造を有するＭＯＳ
電界効果トランジスタのＬＤＤ領域の接合深さと、本実
施形態における電界効果トランジスタの浅いソース−ド
レイン領域１２１の接合深さを比較するために、それぞ
れ砒素のＳＩＭＳプロファイルを示す。横軸はシリコン
単結晶基板の表面からの深さを表わし、縦軸は砒素の濃
度を表わしている。

【００４２】このプロファイルより本実施形態による浅
いソース−ドレイン領域１２１の深さは約２０ｎｍ（砒
素濃度が１×１０^１８／ｃｍ^２となる深さ。）で、従来
方法における同時に熱処理する場合のＬＤＤ領域の接合
深さ４０ｎｍと比較して、約半分の深さにすることが可
能となった。

【００４３】次に、図８に示すように、フッ酸によりシ
リコン単結晶基板８１及びゲート電極９２上部の酸化膜
を除去した後、Ｃｏをスパッタによりウエハ全体に成膜
して、ＲＴＡによる熱処理によってソース−ドレイン領
域及びゲート電極９２上部にコバルトシリサイド領域１
３１を形成する。そして余分なＣｏ膜は剥離する。

【００４４】次に、図９に示すように、ＣＶＤ法により
シリコン酸化膜からなる層間絶縁膜１４１を成膜して異
方性エッチングにより所定の位置にコンタクトホール１
４２を形成する。次に、アルミニウムをスパッタ法によ
り成膜し、パターニングして配線１４３を形成する。

【００４５】以上のようにして浅いソース−ドレイン領
域１２１と深いソース−ドレイン領域１１２を持ちかつ
ゲート空乏化も充分に制御できるＮＭＯＳ電界効果トラ
ンジスタを形成できる。

【００４６】なお、この実施形態において、Ｎ型不純物
をＰ型不純物に、Ｐ型不純物をＮ型不純物に置き換える
ことにより、ＰＭＯＳトランジスタも同様に作成でき
る。

【００４７】（実施形態２）本実施形態では、ＮＭＯＳ
電界効果トランジスタとＰＭＯＳ電界効果トランジスタ
を具備するＣＭＯＳ電界効果トランジスタを形成する際
に、ゲート電極として多結晶シリコンを採用し、深いソ
ース−ドレイン領域に不純物をイオン注入する際に同時
にゲート電極にも不純物をイオン注入して、同時に熱処
理によって活性化させる、いわゆるデュアルゲート構造
を採用している。

【００４８】このデュアルゲート構造を有するＣＭＯＳ
電界効果トランジスタでは、ゲート電極の空乏化を抑制
するために、ゲート電極における不純物を活性化する際
の熱処理工程温度は１０００℃以上の高温若しくは１０
秒以上の長時間の熱処理が必要となる。

【００４９】先ず、図１０に示すように、シリコン単結
晶基板１５１上にＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃ
ｈＩｓｏｌａｔｉｏｎ）法により、素子分離領域１５
２を形成してＮＭＯＳ形成領域１５３とＰＭＯＳ形成領
域１６１とに区画する。次に、ＰＭＯＳ形成領域１６１
上にフォトレジスト１５４を形成しこのフォトレジスト
１５４をマスクとして、ＮＭＯＳ形成領域１５３にＰ型
不純物をイオン注入することによってＰ型ウエル１５５
を形成する。次に、同じフォトレジスト１５４をマスク
として、しきい値電圧を調整するためにＰ型不純物をイ
オン注入することによりチャネル注入領域１５６をＰ型
ウエル１５５に形成する。チャネル注入領域１５６の形
成条件は、例えば、Ｐ型不純物としてボロンを注入加速
電圧１０ｋｅＶ〜２０ｋｅｖ、注入ドーズ量５×１０
^１２／ｃｍ^２〜１×１０^１３／ｃｍ ^２の条件でイオン注
入する。そしてフォトレジスト１５４を除去する。

【００５０】次に、図１１に示すように、ＮＭＯＳ形成
領域１５３上にフォトレジスト１６２を形成しこのフォ
トレジスト層１６２をマスクとして、ＰＭＯＳ形成領域
１６１上にＮ型不純物をイオン注入することによってＮ
型ウエル１６３を形成する。次に、同じフォトレジスト
１６２をマスクとして、しきい値電圧を調整するために
Ｎ型不純物をイオン注入することによりチャネル注入領
域１６４をＮ型ウエル１６３に形成する。チャネル注入
領域１６４の形成条件は、例えば、Ｎ型不純物として砒
素を注入加速電圧７０ｋｅＶ〜１５０ｋｅＶ、注入ドー
ズ量５×１０^１ ^２／ｃｍ^２〜５×１０^１３／ｃｍ^２の条
件でイオン注入する。そしてフォトレジスト１６２を除
去する。

【００５１】次に、図１２に示すように、膜厚１．５ｎ
ｍのシリコン酸窒化膜を形成することによって、ゲート
絶縁膜１７１をＰ型ウエル１５５上及びＮ型ウエル１６
３上に形成する。酸チッ化膜形成条件は、４Ｔｏｒｒの
ＮＯ雰囲気中にて、９００℃、３０秒のＲＴＰであっ
た。また、ゲート絶縁膜１７１としては、シリコン酸窒
化膜に限らずシリコン酸化膜、シリコン窒化膜やストロ
ンチウムチタン酸バリウム等の他の高誘電体絶縁体膜を
用いることができる。

【００５２】次に、このゲート絶縁膜１７１上に、ＣＶ
Ｄ法により多結晶シリコンを厚さ１７５ｎｍ成膜してパ
ターニングすることによってゲート電極１７２を形成す
る。このときゲート電極１７２としては、ドープドポリ
シリコン、アモルファスシリコン、ＳｉＧｅ或いは金属
などの導電性膜でも良い。

【００５３】次に、図１３に示すように、シリコン単結
晶基板１５１全面に、ＣＶＤ法によって、Ｓｉ_３Ｎ_４膜
を堆積し、異方性エッチングでエッチバックすることに
より、ゲート電極１７２の側面にゲート側壁１８１を形
成する。このときゲート側壁１８１の膜厚（ゲート電極
１７２の側面との界面からゲート側壁１８１の表面まで
の厚さ）は、例えば１０ｎｍ〜５０ｎｍであればよい。

【００５４】次に、図１４に示すように、ＰＭＯＳ形成
領域１６１上にフォトレジスト１９１を形成しこのフォ
トレジスト１９１をマスクとして、ＮＭＯＳ形成領域１
５３上に、ほぼ垂直にＮ型不純物をイオン注入する第１
のイオン注入工程を行う。この第１のイオン注入工程に
よってＮＭＯＳ形成領域１５３のゲート電極１７２に不
純物ドーピング領域１９２を形成し、ゲート電極１７２
を挟む位置にあるシリコン単結晶基板１５１中の深いソ
ース−ドレイン領域となる位置に不純物ドーピング領域
１９２、１９３を形成する。この第１のイオン注入条件
は、例えば、砒素を注入加速電圧５０ｋｅＶ〜７０ｋｅ
Ｖ、注入ドーズ量５×１０^１５／ｃｍ^２が挙げられる。
そしてフォトレジスト１９１を除去する。

【００５５】以下、ＰＭＯＳ形成領域１６１においても
同様の工程を施すので、この工程を説明する図面は省略
する。

【００５６】先ず、ＮＭＯＳ形成領域１５３にフォトレ
ジストを形成し、シリコン単結晶基板１５１上に、ほぼ
垂直にＰ型不純物をイオン注入する第１のイオン注入工
程を行う。この第１のイオン注入工程によってＰＭＯＳ
形成領域１６１におけるゲート電極１７２中に不純物ド
ーピング領域を形成しゲート電極１７２を挟む位置にあ
るシリコン単結晶基板１５１中に深いソース−ドレイン
領域となる不純物ドーピング領域１９３を形成する。こ
の第１のイオン注入条件は、例えば、ボロンを注入加速
電圧５ｋｅＶ〜１０ｋｅＶ、ドーズ量５×１０^１５／ｃ
ｍ^２が挙げられる。そしてフォトレジストを除去する。

【００５７】次に、ＮＭＯＳ形成領域１５３及びＰＭＯ
Ｓ形成領域１６１の不純物ドーピング領域１９２及び１
９３を活性化させるために第１の熱処理工程を行う。こ
の第１の熱処理工程の条件は、熱処理温度１０３５℃、
熱処理時間１０秒のＲＴＰを用いた。この第１の熱処理
工程において、熱処理温度を１０００℃以上の高温とす
ることにより、ゲート電極１７２内の不純物ドーピング
領域１９２を十分に活性化することができ、ゲート電極
１７２の空乏化を抑制することができる。この第１の熱
処理工程の好ましい条件は、熱処理温度がおよそ１００
０℃以上、熱処理時間がおよそ１０秒以上である。熱処
理温度があまり高すぎるとＰ型ポリシリコンからなるゲ
ート電極１７２からチャネル領域へ不純物であるボロン
が突き抜ける問題、チャネルリトログレードプロファイ
ルの崩れという問題が起こり、低すぎるとゲート電極１
７２中の不純物活性化不足によるゲート電極１７２の空
乏化という問題が起こる。また熱処理時間があまり長す
ぎるとＰ型ポリシリコンからなるゲート電極１７２から
不純物であるボロンがチャネル領域へ突き抜ける問題、
チャネルリトログレードプロファイルの崩れという問題
が起こり、短すぎるとゲート電極中の不純物活性化不足
によるゲート電極の空乏化という問題が起こる。

【００５８】次に、図１５に示すように、ＰＭＯＳ形成
領域１６１上にフォトレジスト２０１を形成しこのフォ
トレジスト２０１をマスクとして、シリコン単結晶基板
１５１に対して斜め上方からＮ型不純物をイオン注入
し、浅いソース−ドレイン領域２１１を形成する第２の
イオン注入工程を行う。この第２のイオン注入工程によ
って、ゲート側壁１８１下にも浅いソース−ドレイン領
域２２１が形成されることになる。また第２のイオン注
入工程の際、シリコン単結晶基板１５１面とイオン注入
方向とのなす角が小さくなればなるほど、浅いソース−
ドレイン領域２２１の注入深さを浅くすることができ
る。また注入加速電圧を第１のイオン注入工程よりも低
くすることによってもより浅い接合を形成できる。

【００５９】この第２のイオン注入工程の条件は、例え
ば、砒素を注入加速電圧５ｋｅＶ〜１０ｋｅＶ、注入ド
ーズ量５×１０^１４／ｃｍ^２〜１×１０^１５／ｃｍ^２、
シリコン単結晶基板１５１面の法線方向とイオン注入方
向とのなす角が３０°以上６０°以下となるようにイオ
ン注入方向を選べばよい。そしてフォトレジスト２０１
は除去する。

【００６０】以下、ＰＭＯＳ形成領域１６１においても
同様の斜め注入工程を行うので、図面による説明は省略
する。

【００６１】先ず、ＮＭＯＳ形成領域１５３上にフォト
レジストを形成しこのフォトレジストをマスクとして、
シリコン単結晶基板１５１に対して斜め上方からＰ型不
純物をイオン注入し、浅いソース−ドレイン領域２１１
を形成する第２のイオン注入工程を行う。この第２のイ
オン注入工程によって、ゲート側壁１８１下にも浅いソ
ース−ドレイン領域２２１が形成されることになる。ま
た第２のイオン注入工程の際、シリコン単結晶基板１５
１に対してイオン注入角が浅くなればなるほど、浅いソ
ース−ドレイン領域２２１の注入深さを浅くすることが
できる。また注入加速電圧を第１のイオン注入工程より
も低くすることによってもより浅い接合を形成できる。

【００６２】この第２のイオン注入工程の条件は、例え
ば、ボロンを加速電圧５ｋｅＶ〜１０ｋｅＶ、ドーズ量
５×１０^１４／ｃｍ^２〜１×１０^１５／ｃｍ^２、シリコ
ン単結晶基板１５１面の法線方向とイオン注入方向なす
角が３０°以上６０°以下となるように、イオン注入方
向を選べばよい。そしてフォトレジストは除去する。

【００６３】次に、図１６に示すように、ＮＭＯＳ形成
領域１５３及びＰＭＯＳ形成領域１６１の両方の浅いソ
ース−ドレイン領域２２１を活性化させるために第２の
熱処理工程を行う。第２の熱処理工程の条件は、第１の
熱処理よりも低い熱処理温度１０００℃、短い熱処理時
間５秒である。

【００６４】このように、浅いソース−ドレイン領域２
１１の不純物の活性化させるための第２の熱処理工程と
して、１０００℃と比較的高温でも熱処理時間を５秒と
短くすれば、浅いソースードレイン領域２１１は熱拡散
による深さの増大を防げる。

【００６５】次に、フッ酸によりソース−ドレイン領域
及びゲート電極９２上部の酸化膜を除去した後、Ｃｏを
スパッタによりウエハ全体に成膜して、ＲＴＰによる熱
処理によってソース−ドレイン領域及びゲート電極９２
上部にコバルトシリサイド領域１３１を形成する。そし
て余分なＣｏ膜は剥離する。

【００６６】次に、図１７に示すように、ＣＶＤ法によ
り層間絶縁膜２２１を成膜して異方性エッチングにより
所定の位置にコンタクトホール２２２を形成する。次
に、アルミニウムをスパッタ法により成膜して、パター
ニングし配線２２３を形成する。

【００６７】以上のようにして浅いソース−ドレイン領
域と深いソース−ドレイン領域を持ちかつゲート空乏化
も充分に制御できるＣＭＯＳ電界効果トランジスタを形
成できる。

【００６８】本発明において、半導体基板としてシリコ
ン単結晶基板を用いて説明したが、ＳＯＩ（Ｓｉｌｉｃ
ｏｎＯｎＩｎｓｕｌａｔｏｒ）基板やＳｉＧｅ、Ｇ
ａＡｓ、ＧａＮ等その他の半導体層が表面に形成された
基板を用いることができる。

【００６９】

【発明の効果】本発明は、深いソース−ドレイン領域と
浅いソース−ドレイン領域を有する電界効果トランジス
タにおいて、浅いソース−ドレイン領域の拡散を防ぎ、
ゲート長が短くなってもショートチャネル効果の生じな
い半導体装置の製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る電界効果トランジ
スタの製造方法の一工程における断面図。

【図２】本発明の実施形態１に係る電界効果トランジ
スタの製造方法の一工程における断面図。

【図３】本発明の実施形態１に係る電界効果トランジ
スタの製造方法の一工程における断面図。

【図４】本発明の実施形態１に係る電界効果トランジ
スタの製造方法の一工程における断面図。

【図５】第１の熱処理温度とゲート電極における不純
物の活性化率を示したグラフ。

【図６】本発明の実施形態１に係る電界効果トランジ
スタの製造方法の一工程における断面図。

【図７】従来の電界効果トランジスタのＬＤＤ領域の
接合深さと本発明の電界効果トランジスタの浅いソース
−ドレイン領域の接合深さを比較したグラフ。

【図８】本発明の実施形態１に係る電界効果トランジ
スタの製造方法の一工程における断面図。

【図９】本発明の実施形態１に係る電界効果トランジ
スタの製造方法の一工程における断面図。

【図１０】本発明の実施形態２に係る電界効果トラン
ジスタの製造方法の一工程における断面図。

【図１１】本発明の実施形態２に係る電界効果トラン
ジスタの製造方法の一工程における断面図。

【図１２】本発明の実施形態２に係る電界効果トラン
ジスタの製造方法の一工程における断面図。

【図１３】本発明の実施形態２に係る電界効果トラン
ジスタの製造方法の一工程における断面図。

【図１４】本発明の実施形態２に係る電界効果トラン
ジスタの製造方法の一工程における断面図。

【図１５】本発明の実施形態２に係る電界効果トラン
ジスタの製造方法の一工程における断面図。

【図１６】本発明の実施形態２に係る電界効果トラン
ジスタの製造方法の一工程における断面図。

【図１７】従来の電界効果トランジスタの製造方法の
一工程における断面図。

【図１８】従来の電界効果トランジスタの製造方法の
一工程における断面図。

【図１９】従来の電界効果トランジスタの製造方法の
一工程における断面図。

【図２０】従来の電界効果トランジスタの製造方法の
一工程における断面図。

【図２１】従来の電界効果トランジスタの製造方法の
一工程における断面図。

【図２２】従来の電界効果トランジスタの製造方法の
一工程における断面図。

【図２３】従来の電界効果トランジスタの製造方法の
一工程における断面図。

【図２４】従来の電界効果トランジスタの製造方法の
一工程における断面図。

【符号の説明】

１１・・・シリコン単結晶基板１２・・・Ｎ型ウエル１３・・・Ｐ型ウエル１４、１５、１６・・・ＬＯＣＯＳ素子分離領域２１・・・ＮＭＯＳチャネル領域２２・・・ＰＭＯＳチャネル領域３１・・・ゲート絶縁膜３２・・・ゲート電極４１・・・ゲート側壁絶縁膜５１・・・フォトレジスト層５２・・・Ｐ型のＬＤＤ領域６１・・・Ｐ型の濃いソース−ドレイン拡散層領域８１・・・シリコン単結晶基板８２・・・Ｐ型ウエル８３・・・素子分離領域８４・・・チャネル注入領域９１・・・ゲート絶縁膜９２・・・ゲート電極１０１・・・ゲート側壁１１１・・・ゲート電極への不純物ドーピング領域１１２・・・深いソース−ドレイン領域１２１・・・浅いソース−ドレイン領域１３１・・・コバルトシリサイド領域１４１・・・層間絶縁膜１４２・・・コンタクトホール１４３・・・配線１５１・・・シリコン単結晶基板１５２・・・素子分離領域１５３・・・ＮＭＯＳ形成領域１５４・・・フォトレジスト１５５・・・Ｐ型ウエル１５６・・・Ｐ型チャネル注入領域１６１・・・ＰＭＯＳ形成領域１６２・・・フォトレジスト１６３・・・Ｎ型ウエル１６４・・・Ｎ型チャネル注入領域１７１・・・ゲート絶縁膜１７２・・・ゲート電極１８１・・・ゲート側壁１９１・・・フォトレジスト１９２・・・ゲート電極への不純物ドーピング領域１９３・・・深いソース−ドレイン領域２０１・・・フォトレジスト２０２・・・浅いソース−ドレイン領域２１１・・・層間絶縁膜２２２・・・コンタクトホール２２３・・・配線

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/786 Ｆターム(参考） 5F040 DA06 DB03 DC01 DC03 EC04 EC07 EC10 EC13 ED03 ED04 EF02 EH02 EH05 EK05 EL02 FA07 FB03 FC13 FC19 5F048 AA07 AC01 AC03 BB04 BB06 BB07 BB11 BB14 BC06 BD04 BE03 BE04 BF02 BF06 BG14 DA27 5F110 AA04 AA06 BB04 CC02 DD05 DD13 EE05 EE08 EE09 EE14 EE27 EE32 EE45 EE50 FF01 FF02 FF03 FF04 FF26 GG02 GG12 GG32 GG34 GG52 HJ01 HJ04 HJ13 HJ14 HJ23 HK05 HK40 HL03 HL23 HM15 NN02 NN23 NN35 NN62 NN65 QQ11

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側面にゲート側壁を形成する工程と、前記半導体基板中の前記ゲート電極下及び前記ゲート側
壁下以外にイオン注入してイオン注入領域を形成する第
１のイオン注入工程と、前記イオン注入領域を活性化して、前記半導体基板中に
ソース領域及びドレイン領域を形成する第１の熱処理工
程と、前記半導体基板に対して斜め上方からイオン注入するこ
とによって、前記ゲート側壁の下に前記ソース領域及び
前記ドレイン領域よりも浅いイオン注入領域を形成する
第２のイオン注入工程と、前記浅いイオン注入領域を活性化する第２の熱処理工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項２】前記ゲート電極を多結晶シリコンにより形
成し、前記第１のイオン注入工程の際に、同時に前記ゲ
ート電極中にもイオン注入し、前記第１の熱処理工程の
際に、前記ゲート電極に注入されたイオンを活性化する
ことを特徴とする請求項１記載の半導体装置の製造方
法。
【請求項３】前記第２の熱処理工程は、前記第１の熱処
理工程よりも、熱処理温度が低いことを特徴とする請求
項１或いは請求項２記載の半導体装置の製造方法。
【請求項４】前記第２の熱処理工程は、前記第１の熱処
理工程よりも、熱処理時間が短いことを特徴とする請求
項１乃至請求項３のいずれかに記載の半導体装置の製造
方法。