JP2002082819A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 ソフトウェアブレークの設定時間を大幅に短
縮し、かつソフトウェアブレークの実行回数の制限を回
避する。 【解決手段】 ブレーク命令が設定されたアドレスを含
む任意のプログラム領域をラッシュメモリ５ａのユーザ
プログラムからＲＡＭ７にコピーし、ブレーク命令を設
定する。この時、ＲＡＭ７に格納されたプログラム領域
のアドレスはエミュレーションアドレスレジスタ１１に
格納される。フラッシュメモリ５ａのユーザプログラム
が実行されると、ＲＡＭ７に格納されたプログラムがア
クセスされた場合には、ＲＡＭ７のプログラムが実行さ
れ、設定したブレークポイントにおいてプログラムが停
止する。
縮し、かつソフトウェアブレークの実行回数の制限を回
避する。 【解決手段】 ブレーク命令が設定されたアドレスを含
む任意のプログラム領域をラッシュメモリ５ａのユーザ
プログラムからＲＡＭ７にコピーし、ブレーク命令を設
定する。この時、ＲＡＭ７に格納されたプログラム領域
のアドレスはエミュレーションアドレスレジスタ１１に
格納される。フラッシュメモリ５ａのユーザプログラム
が実行されると、ＲＡＭ７に格納されたプログラムがア
クセスされた場合には、ＲＡＭ７のプログラムが実行さ
れ、設定したブレークポイントにおいてプログラムが停
止する。
Description
【０００１】
【発明の属する技術分野】本発明は、ソフトウェアのエ
ミュレーション技術に関し、特に、オンチップデバッガ
によるプログラムのブレーク命令の設定に適用して有効
な技術に関するものである。
ミュレーション技術に関し、特に、オンチップデバッガ
によるプログラムのブレーク命令の設定に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、マ
イクロコンピュータなどを使用したシステムの開発をソ
フトウェア、ハードウェアの両面からサポートする支援
装置として、たとえば、オンチップデバッガがある。
イクロコンピュータなどを使用したシステムの開発をソ
フトウェア、ハードウェアの両面からサポートする支援
装置として、たとえば、オンチップデバッガがある。
【０００３】このオンチップデバッガは、ＩＣカードな
どのカードエミュレータをインタフェースケーブルを介
してユーザシステムに接続し、該カードエミュレータを
パーソナルコンピュータなどのホストコンピュータに設
けられたカードスロットに挿入した構成からなり、製品
形態に近い状態でユーザシステムのデバッグを行うこと
ができる。
どのカードエミュレータをインタフェースケーブルを介
してユーザシステムに接続し、該カードエミュレータを
パーソナルコンピュータなどのホストコンピュータに設
けられたカードスロットに挿入した構成からなり、製品
形態に近い状態でユーザシステムのデバッグを行うこと
ができる。
【０００４】そして、ユーザシステムには、デバッグに
必要な回路が組み込まれ、フラッシュメモリが内蔵され
たデバッグ用マイクロコンピュータが搭載されており、
該デバッグ用マイクロコンピュータのフラッシュメモリ
にダウンロードされたユーザプログラムなどのソフトウ
ェアをデバッグしている。
必要な回路が組み込まれ、フラッシュメモリが内蔵され
たデバッグ用マイクロコンピュータが搭載されており、
該デバッグ用マイクロコンピュータのフラッシュメモリ
にダウンロードされたユーザプログラムなどのソフトウ
ェアをデバッグしている。
【０００５】なお、この種のエミュレータについて詳し
く述べてある例としては、昭和５９年１１月３０日、株
式会社オーム社発行、社団法人 電子通信学会（編）、
「ＬＳＩハンドブック」Ｐ５５８〜Ｐ５６８があり、こ
の文献には、システム開発ツールの解説が記載されてい
る。
く述べてある例としては、昭和５９年１１月３０日、株
式会社オーム社発行、社団法人 電子通信学会（編）、
「ＬＳＩハンドブック」Ｐ５５８〜Ｐ５６８があり、こ
の文献には、システム開発ツールの解説が記載されてい
る。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
なオンチップデバッガにおけるデバッグ技術では、次の
ような問題点があることが本発明者により見い出され
た。
なオンチップデバッガにおけるデバッグ技術では、次の
ような問題点があることが本発明者により見い出され
た。
【０００７】すなわち、フラッシュメモリに格納された
ユーザプログラムにソフトウェアブレークを設定する
際、そのユーザプログラムを一旦カードエミュレータに
転送し、ソフトウェアブレークの設定箇所をブレイク命
令に置き換えたプログラムを作成した後、再びフラッシ
ュメモリのユーザプログラムを消去して再書き込みを行
う必要があるので、ソフトウェアブレークを設定する作
業に時間がかかってしまい、デバッグ効率が低下しして
しまうという問題がある。
ユーザプログラムにソフトウェアブレークを設定する
際、そのユーザプログラムを一旦カードエミュレータに
転送し、ソフトウェアブレークの設定箇所をブレイク命
令に置き換えたプログラムを作成した後、再びフラッシ
ュメモリのユーザプログラムを消去して再書き込みを行
う必要があるので、ソフトウェアブレークを設定する作
業に時間がかかってしまい、デバッグ効率が低下しして
しまうという問題がある。
【０００８】また、フラッシュメモリの消去、書き込み
の回数は、一般的に１００回程度の制限があるために、
ソフトウェアブレークの実行回数も制限されてしまい、
デバッグ時の制約事項となってしまう。
の回数は、一般的に１００回程度の制限があるために、
ソフトウェアブレークの実行回数も制限されてしまい、
デバッグ時の制約事項となってしまう。
【０００９】本発明の目的は、ソフトウェアブレークの
設定時間を大幅に短縮し、かつソフトウェアブレークの
実行回数の制限を回避することのできる半導体集積回路
装置を提供することにある。
設定時間を大幅に短縮し、かつソフトウェアブレークの
実行回数の制限を回避することのできる半導体集積回路
装置を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置
は、デバッグされるユーザプログラムを格納する第１半
導体メモリと、該第１半導体メモリに格納されたユーザ
プログラムのうち、ブレーク命令を設定したプログラム
を含む任意に指定された領域のプログラムを格納する第
２半導体メモリと、該第１半導体メモリのプログラムが
実行され、ユーザプログラムが第２半導体メモリのプロ
グラム領域をアクセスした際に、その第２半導体メモリ
を選択し、第２の半導体メモリのプログラムを実行する
ように制御するアクセス制御手段とを備えたものであ
る。
は、デバッグされるユーザプログラムを格納する第１半
導体メモリと、該第１半導体メモリに格納されたユーザ
プログラムのうち、ブレーク命令を設定したプログラム
を含む任意に指定された領域のプログラムを格納する第
２半導体メモリと、該第１半導体メモリのプログラムが
実行され、ユーザプログラムが第２半導体メモリのプロ
グラム領域をアクセスした際に、その第２半導体メモリ
を選択し、第２の半導体メモリのプログラムを実行する
ように制御するアクセス制御手段とを備えたものであ
る。
【００１３】また、本発明の半導体集積回路装置は、デ
バッグされるユーザプログラムを格納する第１半導体メ
モリと、該第１半導体メモリに格納されたユーザプログ
ラムのうち、ブレーク命令を設定したプログラムを含む
任意に指定された領域のプログラムを格納する第２半導
体メモリと、該第２半導体メモリに格納されたプログラ
ムのアドレスを格納するアドレス格納部と、その第２半
導体メモリのプログラム領域をアクセスするアドレスが
アドレスバスから入力されとセレクト信号を生成するセ
レクト信号生成部と、該セレクト信号生成部のセレクト
信号が入力されると第２半導体メモリを選択するメモリ
セレクト信号を出力し、かつアドレス格納部のアドレス
とアドレスバスから入力されるアドレスとを比較し、ア
ドレス格納部のアドレスとアドレスバスのアドレスとが
一致した際には、第２半導体メモリのプログラムをアク
セスするリプレイスメントしたアドレスを変換して出力
するアドレス変換部とからなるアクセス制御手段とを備
えたものである。
バッグされるユーザプログラムを格納する第１半導体メ
モリと、該第１半導体メモリに格納されたユーザプログ
ラムのうち、ブレーク命令を設定したプログラムを含む
任意に指定された領域のプログラムを格納する第２半導
体メモリと、該第２半導体メモリに格納されたプログラ
ムのアドレスを格納するアドレス格納部と、その第２半
導体メモリのプログラム領域をアクセスするアドレスが
アドレスバスから入力されとセレクト信号を生成するセ
レクト信号生成部と、該セレクト信号生成部のセレクト
信号が入力されると第２半導体メモリを選択するメモリ
セレクト信号を出力し、かつアドレス格納部のアドレス
とアドレスバスから入力されるアドレスとを比較し、ア
ドレス格納部のアドレスとアドレスバスのアドレスとが
一致した際には、第２半導体メモリのプログラムをアク
セスするリプレイスメントしたアドレスを変換して出力
するアドレス変換部とからなるアクセス制御手段とを備
えたものである。
【００１４】さらに、本発明の半導体集積回路装置は、
デバッグされるユーザプログラムを格納する不揮発性の
第１半導体メモリと、該第１半導体メモリに格納された
ユーザプログラムのうち、ブレーク命令を設定したプロ
グラムを含む任意に指定された領域のプログラムを格納
する揮発性の第２半導体メモリと、該第２半導体メモリ
に格納されたプログラムのアドレスを格納するアドレス
格納部と、第２半導体メモリのプログラム領域をアクセ
スするアドレスがアドレスバスから入力されとセレクト
信号を生成するセレクト信号生成部と、該セレクト信号
生成部のセレクト信号が入力されると第２半導体メモリ
を選択するメモリセレクト信号を出力し、かつアドレス
格納部のアドレスとアドレスバスから入力されるアドレ
スとを比較し、アドレス格納部のアドレスとアドレスバ
スのアドレスとが一致した際には、第２半導体メモリの
プログラムをアクセスするリプレイスメントしたアドレ
スを変換して出力するアドレス変換部とからなるアクセ
ス制御手段とを備えたものである。
デバッグされるユーザプログラムを格納する不揮発性の
第１半導体メモリと、該第１半導体メモリに格納された
ユーザプログラムのうち、ブレーク命令を設定したプロ
グラムを含む任意に指定された領域のプログラムを格納
する揮発性の第２半導体メモリと、該第２半導体メモリ
に格納されたプログラムのアドレスを格納するアドレス
格納部と、第２半導体メモリのプログラム領域をアクセ
スするアドレスがアドレスバスから入力されとセレクト
信号を生成するセレクト信号生成部と、該セレクト信号
生成部のセレクト信号が入力されると第２半導体メモリ
を選択するメモリセレクト信号を出力し、かつアドレス
格納部のアドレスとアドレスバスから入力されるアドレ
スとを比較し、アドレス格納部のアドレスとアドレスバ
スのアドレスとが一致した際には、第２半導体メモリの
プログラムをアクセスするリプレイスメントしたアドレ
スを変換して出力するアドレス変換部とからなるアクセ
ス制御手段とを備えたものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】図１は、本発明の一実施の形態によるオン
チップデバッガの構成図、図２は、本発明の一実施の形
態によるデバッグ用マイクロコンピュータのブロック
図、図３は、本発明の一実施の形態によるデバッグ用マ
イクロコンピュータに設けられたバスステートコントロ
ーラのブロック、図４は、本発明の一実施の形態による
オンチップデバッガにブレーク命令が設定されるユーザ
プログラムの一例を示す説明図である。
チップデバッガの構成図、図２は、本発明の一実施の形
態によるデバッグ用マイクロコンピュータのブロック
図、図３は、本発明の一実施の形態によるデバッグ用マ
イクロコンピュータに設けられたバスステートコントロ
ーラのブロック、図４は、本発明の一実施の形態による
オンチップデバッガにブレーク命令が設定されるユーザ
プログラムの一例を示す説明図である。
【００１７】本実施の形態において、エミュレータの１
つであるオンチップデバッガ１は、ユーザプログラムな
どをデバッグし、システムの開発をサポートする。オン
チップデバッガ１は、図１に示すように、カードエミュ
レータ２、インタフェースケーブル３、ホストコンピュ
ータ４、ならびにデバッグ用マイクロコンピュータ５か
ら構成されている。
つであるオンチップデバッガ１は、ユーザプログラムな
どをデバッグし、システムの開発をサポートする。オン
チップデバッガ１は、図１に示すように、カードエミュ
レータ２、インタフェースケーブル３、ホストコンピュ
ータ４、ならびにデバッグ用マイクロコンピュータ５か
ら構成されている。
【００１８】カードエミュレータ２は、たとえば、ＰＣ
ＭＣＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅ
ｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａ
ｓｓｏｃｉａｔｉｏｎ）カード、あるいはＰＣＩ（Ｐｅ
ｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃ
ｏｎｎｅｃｔ）カードからなる。ホストコンピュータ４
は、ＰＣＭＣＩＡスロット、あるいはＰＣＩスロットな
どのＰＣスロットを搭載したパーソナルコンピュータな
どである。
ＭＣＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅ
ｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａ
ｓｓｏｃｉａｔｉｏｎ）カード、あるいはＰＣＩ（Ｐｅ
ｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃ
ｏｎｎｅｃｔ）カードからなる。ホストコンピュータ４
は、ＰＣＭＣＩＡスロット、あるいはＰＣＩスロットな
どのＰＣスロットを搭載したパーソナルコンピュータな
どである。
【００１９】また、デバッグ用マイクロコンピュータ
（半導体集積回路装置）５には、デバッグに必要な回
路、およびユーザプログラムを格納するフラッシュメモ
リ（第１半導体メモリ）５ａが設けられており、このデ
バッグ用マイクロコンピュータ５は、ユーザシステムの
プリント配線基板ＰＣＢに搭載されている。
（半導体集積回路装置）５には、デバッグに必要な回
路、およびユーザプログラムを格納するフラッシュメモ
リ（第１半導体メモリ）５ａが設けられており、このデ
バッグ用マイクロコンピュータ５は、ユーザシステムの
プリント配線基板ＰＣＢに搭載されている。
【００２０】カードエミュレータ２は、ホストコンピュ
ータ４のＰＣカードスロットに挿入され、該カードエミ
ュレータ２とプリント配線基板ＰＣとは、インタフェー
スケーブル３を介して接続されている。そして、フラッ
シュメモリ５ａにダウンロードされたユーザプログラム
をデバッグする。
ータ４のＰＣカードスロットに挿入され、該カードエミ
ュレータ２とプリント配線基板ＰＣとは、インタフェー
スケーブル３を介して接続されている。そして、フラッ
シュメモリ５ａにダウンロードされたユーザプログラム
をデバッグする。
【００２１】さらに、デバッグ用マイクロコンピュータ
５は、図２に示すように、フラッシュメモリ５ａ、デー
タ転送回路６、ＲＡＭ（第２半導体メモリ）７、プロセ
ッサ８、およびバスステートコントローラ（アクセス制
御手段）９から構成されており、バス１０を介してそれ
ぞれが接続されている。
５は、図２に示すように、フラッシュメモリ５ａ、デー
タ転送回路６、ＲＡＭ（第２半導体メモリ）７、プロセ
ッサ８、およびバスステートコントローラ（アクセス制
御手段）９から構成されており、バス１０を介してそれ
ぞれが接続されている。
【００２２】バス１０は、フラッシュメモリ５ａ、ＲＡ
Ｍ７などの各種アドレス信号が伝達されるアドレスバ
ス、デバッグ用マイクロコンピュータ５におけるプロセ
ッサ８とその他の内部周辺回路との間で各種の制御信号
が伝達される制御バス、ならびに処理すべき各種デー
タ、またはインストラクションなどが伝達されるデータ
バスなどからなる。
Ｍ７などの各種アドレス信号が伝達されるアドレスバ
ス、デバッグ用マイクロコンピュータ５におけるプロセ
ッサ８とその他の内部周辺回路との間で各種の制御信号
が伝達される制御バス、ならびに処理すべき各種デー
タ、またはインストラクションなどが伝達されるデータ
バスなどからなる。
【００２３】データ転送回路６は、カードエミュレータ
２とデバッグ用マイクロコンピュータ５とのインタフェ
ース回路であり、ＲＡＭ７は、たとえば、ＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの揮発性
メモリからなり、ユーザプログラムなどのデータを一時
的に格納する。
２とデバッグ用マイクロコンピュータ５とのインタフェ
ース回路であり、ＲＡＭ７は、たとえば、ＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの揮発性
メモリからなり、ユーザプログラムなどのデータを一時
的に格納する。
【００２４】フラッシュメモリ５ａは、デバッグされる
ユーザプログラムを格納し、プロセッサ８は、デバッグ
用マイクロコンピュータ５におけるすべての制御を司
る。バスステートコントローラ９は、プロセッサ８から
出力されたステータス情報に基づいて制御信号を出力
し、該プロセッサ８に変わって一部を制御する。
ユーザプログラムを格納し、プロセッサ８は、デバッグ
用マイクロコンピュータ５におけるすべての制御を司
る。バスステートコントローラ９は、プロセッサ８から
出力されたステータス情報に基づいて制御信号を出力
し、該プロセッサ８に変わって一部を制御する。
【００２５】また、バスステートコントローラ９は、図
３に示すように、エミュレーションアドレスレジスタ
（アドレス格納部）１１、アドレスデコーダ（セレクト
信号生成部）１２、ならびにアドレス変換回路（アドレ
ス変換部）１３から構成されている。
３に示すように、エミュレーションアドレスレジスタ
（アドレス格納部）１１、アドレスデコーダ（セレクト
信号生成部）１２、ならびにアドレス変換回路（アドレ
ス変換部）１３から構成されている。
【００２６】エミュレーションアドレスレジスタ１１
は、ユーザがホストコンピュータ４によって設定した置
き換えるプログラム領域のアドレスを格納する。アドレ
スデコーダ１２は、入力されたアドレスをデコードし、
置き換えるプログラム領域のアドレスが入力された際に
セレクト信号Ｓを生成する。
は、ユーザがホストコンピュータ４によって設定した置
き換えるプログラム領域のアドレスを格納する。アドレ
スデコーダ１２は、入力されたアドレスをデコードし、
置き換えるプログラム領域のアドレスが入力された際に
セレクト信号Ｓを生成する。
【００２７】アドレス変換回路１３は、アドレスデコー
ダ１２から出力されたセレクト信号Ｓに基づいて、フラ
ッシュメモリ５ａを選択するＲＯＭセレクト信号ＲＯ
Ｓ、またはＲＡＭ７を選択するＲＡＭセレクト信号（メ
モリセレクト信号）ＲＡＳを出力するとともに、バス１
０のアドレスバスを介して入力されるアドレスをＲＡＭ
７に割り付けられたアドレス信号に変換して出力する。
ダ１２から出力されたセレクト信号Ｓに基づいて、フラ
ッシュメモリ５ａを選択するＲＯＭセレクト信号ＲＯ
Ｓ、またはＲＡＭ７を選択するＲＡＭセレクト信号（メ
モリセレクト信号）ＲＡＳを出力するとともに、バス１
０のアドレスバスを介して入力されるアドレスをＲＡＭ
７に割り付けられたアドレス信号に変換して出力する。
【００２８】次に、本実施の形態の作用について説明す
る。
る。
【００２９】ここでは、フラッシュメモリ５ａに格納さ
れたユーザプログラムにおいて、図４に示す０２２５Ｃ
番地のアドレスをブレークポイントとして設定する場合
について説明する。
れたユーザプログラムにおいて、図４に示す０２２５Ｃ
番地のアドレスをブレークポイントとして設定する場合
について説明する。
【００３０】まず、フラッシュメモリ５ａに格納された
ユーザプログラムにおいて、ブレーク命令を設定する領
域を含む任意のプログラム領域、たとえば、図４に示す
アドレス０２０００番地〜０２ＦＦＦ番地までのプログ
ラム領域を、ホストコンピュータ４を用いてＲＡＭ７に
コピーする。
ユーザプログラムにおいて、ブレーク命令を設定する領
域を含む任意のプログラム領域、たとえば、図４に示す
アドレス０２０００番地〜０２ＦＦＦ番地までのプログ
ラム領域を、ホストコンピュータ４を用いてＲＡＭ７に
コピーする。
【００３１】このとき、プロセッサ８は、ＲＡＭ７に格
納されたプログラム領域のアドレスをエミュレーション
アドレスレジスタ１１に格納する。このエミュレーショ
ンアドレスレジスタ１１に格納されるアドレスは、フラ
ッシュメモリ５ａに格納されたプログラムのアドレスで
ある。
納されたプログラム領域のアドレスをエミュレーション
アドレスレジスタ１１に格納する。このエミュレーショ
ンアドレスレジスタ１１に格納されるアドレスは、フラ
ッシュメモリ５ａに格納されたプログラムのアドレスで
ある。
【００３２】そして、ユーザは、ホストコンピュータ４
からＲＡＭ７に格納されたプログラムのうち、ブレーク
命令を図４の０２２５Ｃ番地のアドレスに設定する。こ
れはＲＡＭ７に格納されたプログラムに対してブレーク
命令を上書きするだけでよいことになる。
からＲＡＭ７に格納されたプログラムのうち、ブレーク
命令を図４の０２２５Ｃ番地のアドレスに設定する。こ
れはＲＡＭ７に格納されたプログラムに対してブレーク
命令を上書きするだけでよいことになる。
【００３３】その後、ＲＡＭエミュレーションを実行イ
ネーブルとして、フラッシュメモリ５ａのユーザプログ
ラムを実行させる。この場合、アドレス変換回路１３
は、フラッシュメモリ５ａがアクセスされるのでＲＯＭ
セレクト信号ＲＯＳを出力している。
ネーブルとして、フラッシュメモリ５ａのユーザプログ
ラムを実行させる。この場合、アドレス変換回路１３
は、フラッシュメモリ５ａがアクセスされるのでＲＯＭ
セレクト信号ＲＯＳを出力している。
【００３４】このユーザプログラムが実行され、フラッ
シュメモリ５ａのプログラムにおいて、アドレス０２０
００番地〜０２ＦＦＦ番地がアクセスされた場合には、
ＲＡＭ７に格納されたプログラムが用いられることにな
る。
シュメモリ５ａのプログラムにおいて、アドレス０２０
００番地〜０２ＦＦＦ番地がアクセスされた場合には、
ＲＡＭ７に格納されたプログラムが用いられることにな
る。
【００３５】たとえば、０２０００番地のプログラムが
アクセスされた場合におけるバスステートコントローラ
９の動作について説明する。
アクセスされた場合におけるバスステートコントローラ
９の動作について説明する。
【００３６】アドレスデコーダ１２は、バス１０のアド
レスバスを介して０２０００番地のアドレスが入力され
ると、セレクト信号Ｓを生成してアドレス変換回路１３
に出力する。
レスバスを介して０２０００番地のアドレスが入力され
ると、セレクト信号Ｓを生成してアドレス変換回路１３
に出力する。
【００３７】アドレス変換回路１３にセレクト信号Ｓが
入力されると、該アドレス変換回路１３からＲＡＭセレ
クト信号ＲＡＳを出力し、ＲＡＭ７を選択して活性化さ
せる。
入力されると、該アドレス変換回路１３からＲＡＭセレ
クト信号ＲＡＳを出力し、ＲＡＭ７を選択して活性化さ
せる。
【００３８】同時に、アドレス変換回路１３は、エミュ
レーションアドレスレジスタ１１に格納されているアド
レスとアドレスバスを介して該アドレス変換回路１３に
入力されるアドレスとが一致したことを検出すると、入
力されたアドレスをＲＡＭ７に格納されたプログラムを
アクセスするようにアドレスを変換して出力する。
レーションアドレスレジスタ１１に格納されているアド
レスとアドレスバスを介して該アドレス変換回路１３に
入力されるアドレスとが一致したことを検出すると、入
力されたアドレスをＲＡＭ７に格納されたプログラムを
アクセスするようにアドレスを変換して出力する。
【００３９】そして、フラッシュメモリ５ａのプログラ
ムからＲＡＭ７のプログラムに移行してプログラムが実
行されると、設定したブレークポイント（０２２５Ｃ番
地）においてプログラムが停止する。
ムからＲＡＭ７のプログラムに移行してプログラムが実
行されると、設定したブレークポイント（０２２５Ｃ番
地）においてプログラムが停止する。
【００４０】それにより、本実施の形態においては、ブ
レーク命令を設定する際にカードエミュレータ２にプロ
グラムを転送する必要がなくなるので、ブレーク命令を
設定する時間を大幅に短縮することができる。
レーク命令を設定する際にカードエミュレータ２にプロ
グラムを転送する必要がなくなるので、ブレーク命令を
設定する時間を大幅に短縮することができる。
【００４１】また、ブレーク命令を設定する任意のプロ
グラム領域をＲＡＭ７に格納し、ＲＡＭ７のプログラム
においてブレークポイントを設定するので、フラッシュ
メモリ５ａによるプログラムの消去、書き込み動作を不
要とすることができるので、ブレーク命令の設定時間を
より短縮でき、かつフラッシュメモリの消去回数制限に
よるソフトウェアブレークの実行回数の制限を解除する
ことができる。
グラム領域をＲＡＭ７に格納し、ＲＡＭ７のプログラム
においてブレークポイントを設定するので、フラッシュ
メモリ５ａによるプログラムの消去、書き込み動作を不
要とすることができるので、ブレーク命令の設定時間を
より短縮でき、かつフラッシュメモリの消去回数制限に
よるソフトウェアブレークの実行回数の制限を解除する
ことができる。
【００４２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４３】たとえば、本実施の形態では、デバッグ用
マイクロコンピュータにフラッシュメモリを設けた構成
としたが、ユーザプログラムが格納されるメモリはフラ
ッシュメモリ以外でもよく、ＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
などの一般的な不揮発性メモリであってもよい。
マイクロコンピュータにフラッシュメモリを設けた構成
としたが、ユーザプログラムが格納されるメモリはフラ
ッシュメモリ以外でもよく、ＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）
などの一般的な不揮発性メモリであってもよい。
【００４４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４５】（１）本発明によれば、第２の半導体メモ
リに格納したユーザプログラムの一部にブレーク命令を
設定することができるので、オンチップデバッガのカー
ドエミュレータへのプログラム転送を不要にでき、ブレ
ーク命令を設定する時間を大幅に短縮することができ
る。
リに格納したユーザプログラムの一部にブレーク命令を
設定することができるので、オンチップデバッガのカー
ドエミュレータへのプログラム転送を不要にでき、ブレ
ーク命令を設定する時間を大幅に短縮することができ
る。
【００４６】（２）また、本発明では、第１半導体メモ
リへのプログラムの消去、書き込み動作が不要となるの
で、ブレーク命令の設定時間をより短縮でき、かつフラ
ッシュメモリの消去回数制限によるソフトウェアブレー
クの実行回数の制限を解除することができる。
リへのプログラムの消去、書き込み動作が不要となるの
で、ブレーク命令の設定時間をより短縮でき、かつフラ
ッシュメモリの消去回数制限によるソフトウェアブレー
クの実行回数の制限を解除することができる。
【００４７】（３）さらに、本発明においては、上記
（１）、（２）により、ユーザプログラムのデバッグを
効率よく、短時間で行うことができる。
（１）、（２）により、ユーザプログラムのデバッグを
効率よく、短時間で行うことができる。
【図１】本発明の一実施の形態によるオンチップデバッ
ガの構成図である。
ガの構成図である。
【図２】本発明の一実施の形態によるデバッグ用マイク
ロコンピュータのブロック図である。
ロコンピュータのブロック図である。
【図３】本発明の一実施の形態によるデバッグ用マイク
ロコンピュータに設けられたバスステートコントローラ
のブロックである。
ロコンピュータに設けられたバスステートコントローラ
のブロックである。
【図４】本発明の一実施の形態によるオンチップデバッ
ガにブレーク命令が設定されるユーザプログラムの一例
を示す説明図である。
ガにブレーク命令が設定されるユーザプログラムの一例
を示す説明図である。
１ オンチップデバッガ ２ カードエミュレータ ３ インタフェースケーブル ４ ホストコンピュータ ５ デバッグ用マイクロコンピュータ（半導体集積回路
装置） ５ａ フラッシュメモリ（第１半導体メモリ） ６ データ転送回路 ７ ＲＡＭ（第２半導体メモリ） ８ プロセッサ ９ バスステートコントローラ（アクセス制御手段） １０ バス １１ エミュレーションアドレスレジスタ（アドレス格
納部） １２ アドレスデコーダ（セレクト信号生成部） １３ アドレス変換回路（アドレス変換部） ＰＣＢ プリント配線基板 Ｓ セレクト信号 ＲＡＳ ＲＡＭセレクト信号（メモリセレクト信号） ＲＯＳ ＲＯＭセレクト信号
装置） ５ａ フラッシュメモリ（第１半導体メモリ） ６ データ転送回路 ７ ＲＡＭ（第２半導体メモリ） ８ プロセッサ ９ バスステートコントローラ（アクセス制御手段） １０ バス １１ エミュレーションアドレスレジスタ（アドレス格
納部） １２ アドレスデコーダ（セレクト信号生成部） １３ アドレス変換回路（アドレス変換部） ＰＣＢ プリント配線基板 Ｓ セレクト信号 ＲＡＳ ＲＡＭセレクト信号（メモリセレクト信号） ＲＯＳ ＲＯＭセレクト信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｔ 27/04 27/04 Ｔ 21/822 (72)発明者 畑田 亮 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Ｆターム(参考） 5B042 GA13 GA33 HH03 HH05 HH25 HH39 LA02 5B076 AB19 CA08 EB09 5F038 DF04 DF05 DT08 DT10 EZ10 EZ20 5F064 BB09 BB10 BB12 BB31 DD39 HH09 HH10
Claims (3)
- 【請求項１】 オンチップデバッガに用いられるデバッ
グに必要な回路が組み込まれた半導体集積回路装置であ
って、 デバッグされるユーザプログラムを格納する第１半導体
メモリと、 前記第１半導体メモリに格納されたユーザプログラムの
うち、ブレーク命令を設定したプログラムを含む任意に
指定された領域のプログラムを格納する第２半導体メモ
リと、 前記第１半導体メモリのプログラムが実行され、ユーザ
プログラムが前記第２半導体メモリのプログラム領域を
アクセスした際に、前記第２半導体メモリを選択し、前
記第２の半導体メモリのプログラムを実行するように制
御するアクセス制御手段とを備えたことを特徴とする半
導体集積回路装置。 - 【請求項２】 オンチップデバッガに用いられるデバッ
グに必要な回路が組み込まれた半導体集積回路装置であ
って、 デバッグされるユーザプログラムを格納する第１半導体
メモリと、 前記第１半導体メモリに格納されたユーザプログラムの
うち、ブレーク命令を設定したプログラムを含む任意に
指定された領域のプログラムを格納する第２半導体メモ
リと、 前記第２半導体メモリに格納されたプログラムのアドレ
スを格納するアドレス格納部と、前記第２半導体メモリ
のプログラム領域をアクセスするアドレスがアドレスバ
スから入力されとセレクト信号を生成するセレクト信号
生成部と、前記セレクト信号生成部のセレクト信号が入
力されると前記第２半導体メモリを選択するメモリセレ
クト信号を出力し、かつ前記アドレス格納部のアドレス
と前記アドレスバスから入力されるアドレスとを比較
し、前記アドレス格納部のアドレスと前記アドレスバス
のアドレスとが一致した際には、前記第２半導体メモリ
のプログラムをアクセスするリプレイスメントしたアド
レスを変換して出力するアドレス変換部とからなるアク
セス制御手段とを備えたことを特徴とする半導体集積回
路装置。 - 【請求項３】 オンチップデバッガに用いられるデバッ
グに必要な回路が組み込まれた半導体集積回路装置であ
って、 デバッグされるユーザプログラムを格納する不揮発性の
第１半導体メモリと、 前記第１半導体メモリに格納されたユーザプログラムの
うち、ブレーク命令を設定したプログラムを含む任意に
指定された領域のプログラムを格納する揮発性の第２半
導体メモリと、 前記第２半導体メモリに格納されたプログラムのアドレ
スを格納するアドレス格納部と、前記第２半導体メモリ
のプログラム領域をアクセスするアドレスがアドレスバ
スから入力されとセレクト信号を生成するセレクト信号
生成部と、前記セレクト信号生成部のセレクト信号が入
力されると前記第２半導体メモリを選択するメモリセレ
クト信号を出力し、かつ前記アドレス格納部のアドレス
と前記アドレスバスから入力されるアドレスとを比較
し、前記アドレス格納部のアドレスと前記アドレスバス
のアドレスとが一致した際には、前記第２半導体メモリ
のプログラムをアクセスするリプレイスメントしたアド
レスを変換して出力するアドレス変換部とからなるアク
セス制御手段とを備えたことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000274368A JP2002082819A (ja) | 2000-09-11 | 2000-09-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000274368A JP2002082819A (ja) | 2000-09-11 | 2000-09-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002082819A true JP2002082819A (ja) | 2002-03-22 |
Family
ID=18760134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000274368A Pending JP2002082819A (ja) | 2000-09-11 | 2000-09-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002082819A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276065A (ja) * | 2004-03-26 | 2005-10-06 | Denso Corp | エミュレータ |
| CN111694697A (zh) * | 2019-03-12 | 2020-09-22 | 罗姆股份有限公司 | 半导体装置及调试*** |
-
2000
- 2000-09-11 JP JP2000274368A patent/JP2002082819A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276065A (ja) * | 2004-03-26 | 2005-10-06 | Denso Corp | エミュレータ |
| CN111694697A (zh) * | 2019-03-12 | 2020-09-22 | 罗姆股份有限公司 | 半导体装置及调试*** |
| CN111694697B (zh) * | 2019-03-12 | 2023-09-19 | 罗姆股份有限公司 | 半导体装置及调试*** |
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