JP2002078351A - インバータ保護装置 - Google Patents
インバータ保護装置Info
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- JP2002078351A JP2002078351A JP2000251292A JP2000251292A JP2002078351A JP 2002078351 A JP2002078351 A JP 2002078351A JP 2000251292 A JP2000251292 A JP 2000251292A JP 2000251292 A JP2000251292 A JP 2000251292A JP 2002078351 A JP2002078351 A JP 2002078351A
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Abstract
(57)【要約】
【課題】 異常発生時の停止動作処理、正常復帰時の動
作開始処理のどちらの場合にも、中性点側の２個のスイ
ッチング素子の破損を防止する。 【解決手段】 異常発生時のインバータ装置の停止動作
処理の際には、高圧側直流母線、または低圧側直流母線
に接続されたスイッチング素子８a、８dを中性点側の２
個のスイッチング素子８b、８cよりも先にオフとなるよ
うにし、正常復帰時の動作開始処理の際には、中性点側
の２個のスイッチング素子９b、８cを高圧側直流母線、
または低圧側直流母線に接続されたスイッチング素子８
a、８dよりも先にオンとなるように制御する。従って、
中性点側の２個のスイッチング素子８b、８cに大きな電
圧ストレスがかからず破損を防止できる。
作開始処理のどちらの場合にも、中性点側の２個のスイ
ッチング素子の破損を防止する。 【解決手段】 異常発生時のインバータ装置の停止動作
処理の際には、高圧側直流母線、または低圧側直流母線
に接続されたスイッチング素子８a、８dを中性点側の２
個のスイッチング素子８b、８cよりも先にオフとなるよ
うにし、正常復帰時の動作開始処理の際には、中性点側
の２個のスイッチング素子９b、８cを高圧側直流母線、
または低圧側直流母線に接続されたスイッチング素子８
a、８dよりも先にオンとなるように制御する。従って、
中性点側の２個のスイッチング素子８b、８cに大きな電
圧ストレスがかからず破損を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明はインバータ装置に異
常が発生した場合にはインバータ装置を安全に停止さ
せ、インバータ装置が正常状態に復帰した場合にはイン
バータ装置の動作を開始させるインバータ保護装置に関
する。
常が発生した場合にはインバータ装置を安全に停止さ
せ、インバータ装置が正常状態に復帰した場合にはイン
バータ装置の動作を開始させるインバータ保護装置に関
する。
【０００２】
【従来の技術】インバータ制御装置におけるインバータ
保護装置の一般的な構成を図３に示す。図３では、Ｕ相
に対するインバータ保護装置のみが示されているが、Ｖ
相、Ｗ相についても同様の回路が設けられている。以下
でも同様にＵ相のみについて説明するがＶ相、Ｗ相につ
いても同様の回路が設けられているものである。
保護装置の一般的な構成を図３に示す。図３では、Ｕ相
に対するインバータ保護装置のみが示されているが、Ｖ
相、Ｗ相についても同様の回路が設けられている。以下
でも同様にＵ相のみについて説明するがＶ相、Ｗ相につ
いても同様の回路が設けられているものである。
【０００３】このインバータ保護装置は、ＰＷＭ波形発
生回路６と、ベースブロック回路２０と、スイッチング
素子８a、８b、８c、８dと、フライホイールダイオード
９a、９ｂ，９c、９dと、クランプダイオード１０a、１
０bとから構成されている。
生回路６と、ベースブロック回路２０と、スイッチング
素子８a、８b、８c、８dと、フライホイールダイオード
９a、９ｂ，９c、９dと、クランプダイオード１０a、１
０bとから構成されている。
【０００４】ＰＷＭ波形発生回路６は、スイッチング素
子８a、８b、８c、８ｄを駆動するためのパルス信号で
あるＰＷＭ信号６a、６b、６c、６dを生成して出力して
いる。
子８a、８b、８c、８ｄを駆動するためのパルス信号で
あるＰＷＭ信号６a、６b、６c、６dを生成して出力して
いる。
【０００５】このベースブロック回路２０は、図示され
ていない異常検出装置から出力されるベースブロック信
号１がハイレベル（以下Ｈレベル）となった場合に、ス
イッチング素子８a〜８ｄのベースに印加されるＰＷＭ
信号をブロックすることによりインバータ装置の動作を
停止させ、ベースブロック信号１がロウレベル（以下Ｌ
レベル）となるとインバータ装置を動作状態に復帰させ
るという処理を行っていてる。ベースブロック信号１
は、インバータ装置に異常が発生した時にはＨレベルと
なり、インバータ装置が正常の時にはＬレベルとなる信
号である。
ていない異常検出装置から出力されるベースブロック信
号１がハイレベル（以下Ｈレベル）となった場合に、ス
イッチング素子８a〜８ｄのベースに印加されるＰＷＭ
信号をブロックすることによりインバータ装置の動作を
停止させ、ベースブロック信号１がロウレベル（以下Ｌ
レベル）となるとインバータ装置を動作状態に復帰させ
るという処理を行っていてる。ベースブロック信号１
は、インバータ装置に異常が発生した時にはＨレベルと
なり、インバータ装置が正常の時にはＬレベルとなる信
号である。
【０００６】しかし、インバータ装置の動作を停止させ
る際に、スイッチング素子８b、８cをスイッチング素子
８a、８dよりも先にオフとしてしまうと、スイッチング
素子８bまたはスイッチング素子８cに大きな電圧ストレ
スがかかり、その結果としてスイッチング素子８bまた
はスイッチング素子８cを破損してしまう危険性があ
る。
る際に、スイッチング素子８b、８cをスイッチング素子
８a、８dよりも先にオフとしてしまうと、スイッチング
素子８bまたはスイッチング素子８cに大きな電圧ストレ
スがかかり、その結果としてスイッチング素子８bまた
はスイッチング素子８cを破損してしまう危険性があ
る。
【０００７】このような問題を解消するためのインバー
タ保護装置が各種開示されている。例えば、特開平６−
３２７２６２号公報には、インバータ装置を停止する場
合には、４個のスイッチング素子８a〜８dのうちの高圧
側直流母線または低圧側直流母線に接続されたスイッチ
ング素子８a、８dのみをオフとするようなインバータ保
護装置が開示されている。
タ保護装置が各種開示されている。例えば、特開平６−
３２７２６２号公報には、インバータ装置を停止する場
合には、４個のスイッチング素子８a〜８dのうちの高圧
側直流母線または低圧側直流母線に接続されたスイッチ
ング素子８a、８dのみをオフとするようなインバータ保
護装置が開示されている。
【０００８】このような従来のインバータ保護装置の構
成を図４に示す。図４に示した従来のインバータ保護装
置では、、ベースブロック回路２０はＮＯＴ回路３３
と、ＡＮＤ回路３７a、３７dとから構成されている。Ｎ
ＯＴ回路３３は、ベースブロック信号１を入力し、その
論理を反転して出力信号３５aとして出力している。Ａ
ＮＤ回路３７aは、ＰＷＭ信号６aと、出力信号３５aと
の間の論理積演算を行い、その演算結果をスイッチング
素子８aのベースに出力している。ＡＮＤ回路３７dは、
ＰＷＭ信号６dと、出力信号３５aとの間の論理積演算を
行い、その演算結果をスイッチング素子８dのベースに
出力している。また、ＰＷＭ信号６b、６cは、それぞれ
スイッチング素子８b、８cに直接入力されている。
成を図４に示す。図４に示した従来のインバータ保護装
置では、、ベースブロック回路２０はＮＯＴ回路３３
と、ＡＮＤ回路３７a、３７dとから構成されている。Ｎ
ＯＴ回路３３は、ベースブロック信号１を入力し、その
論理を反転して出力信号３５aとして出力している。Ａ
ＮＤ回路３７aは、ＰＷＭ信号６aと、出力信号３５aと
の間の論理積演算を行い、その演算結果をスイッチング
素子８aのベースに出力している。ＡＮＤ回路３７dは、
ＰＷＭ信号６dと、出力信号３５aとの間の論理積演算を
行い、その演算結果をスイッチング素子８dのベースに
出力している。また、ＰＷＭ信号６b、６cは、それぞれ
スイッチング素子８b、８cに直接入力されている。
【０００９】この従来のインバータ保護装置では、異常
停止時および正常復帰時のどちらの場合においても、ス
イッチング素子８b、８cがオフの状態でスイッチング素
子８a、８dがオンとなっている状態は発生することがあ
り得ないためスイッチング素子の破損という問題は発生
しない。
停止時および正常復帰時のどちらの場合においても、ス
イッチング素子８b、８cがオフの状態でスイッチング素
子８a、８dがオンとなっている状態は発生することがあ
り得ないためスイッチング素子の破損という問題は発生
しない。
【００１０】しかし、この従来のインバータ保護装置で
は、異常停止時でもスイッチング素子８b、８cはオンの
ままとなっているため、中性点と高圧側直流母線との間
および中性点と低圧側直流母線との間に通常設けられる
コンデンサに蓄積されている電荷により電動機が不安定
な動作を行ってしまうという別の問題点を有している。
は、異常停止時でもスイッチング素子８b、８cはオンの
ままとなっているため、中性点と高圧側直流母線との間
および中性点と低圧側直流母線との間に通常設けられる
コンデンサに蓄積されている電荷により電動機が不安定
な動作を行ってしまうという別の問題点を有している。
【００１１】また、特開平１１−３２４２６号公報に
は、スイッチング素子８b、８cをオン／オフするタイミ
ングを、スイッチング素子８a、８dをオン／オフするタ
イミングから一定時間だけ遅らせて制御するような従来
の他のインバータ保護装置が開示されている。
は、スイッチング素子８b、８cをオン／オフするタイミ
ングを、スイッチング素子８a、８dをオン／オフするタ
イミングから一定時間だけ遅らせて制御するような従来
の他のインバータ保護装置が開示されている。
【００１２】このような従来のインバータ保護装置の構
成を図５に示す。図５に示した従来のインバータ保護装
置では、、ベースブロック回路２０は、遅延回路２と、
ＮＯＴ回路３３、３４と、ＡＮＤ回路３７a〜３７dとか
ら構成されている。
成を図５に示す。図５に示した従来のインバータ保護装
置では、、ベースブロック回路２０は、遅延回路２と、
ＮＯＴ回路３３、３４と、ＡＮＤ回路３７a〜３７dとか
ら構成されている。
【００１３】遅延回路２は、入力したベースブロック信
号１を一定時間だけ遅延させてから出力している。この
遅延回路２の具体例を図６に示す。図６では、遅延回路
２は、直列に接続されたＤフリップフロップ回路１３a
〜１３hと、セレクタ１４とから構成されている。
号１を一定時間だけ遅延させてから出力している。この
遅延回路２の具体例を図６に示す。図６では、遅延回路
２は、直列に接続されたＤフリップフロップ回路１３a
〜１３hと、セレクタ１４とから構成されている。
【００１４】Ｄフリップフロップ回路１３a〜１３hは、
１３aから１３hまで直列接続されており、ベースブロッ
ク信号１を入力とする８ビットシフトレジスタを構成し
ている。Ｄフリップフロップ回路１３aにはベースブロ
ック信号１が入力され、クロック信号１６の立ち上がり
エッジで出力する。次のＤフリップフロップ回路１３b
はＤフリップフロップ回路１３aからの出力を受け、ク
ロック信号１６の立ち上がりエッジで出力する。Ｄフリ
ップフロップ回路１３c〜１３hも同様に前のＤフリップ
フロップ回路からの出力を受け、クロック信号１６の立
ち上がりエッジで出力する。このようにして、ベースブ
ロック信号１はクロック信号１６に同期して順次シフト
されていく。セレクタ１４は、Ｄフリップフロップ回路
１３a〜１３hのそれぞれの出力を受け、その出力信号の
うちから遅延時間設定信号１５により選択された信号を
遅延回路２からの出力信号として出力する。
１３aから１３hまで直列接続されており、ベースブロッ
ク信号１を入力とする８ビットシフトレジスタを構成し
ている。Ｄフリップフロップ回路１３aにはベースブロ
ック信号１が入力され、クロック信号１６の立ち上がり
エッジで出力する。次のＤフリップフロップ回路１３b
はＤフリップフロップ回路１３aからの出力を受け、ク
ロック信号１６の立ち上がりエッジで出力する。Ｄフリ
ップフロップ回路１３c〜１３hも同様に前のＤフリップ
フロップ回路からの出力を受け、クロック信号１６の立
ち上がりエッジで出力する。このようにして、ベースブ
ロック信号１はクロック信号１６に同期して順次シフト
されていく。セレクタ１４は、Ｄフリップフロップ回路
１３a〜１３hのそれぞれの出力を受け、その出力信号の
うちから遅延時間設定信号１５により選択された信号を
遅延回路２からの出力信号として出力する。
【００１５】遅延回路２では、ベースブロック信号１を
受けてシフトレジスタにより一定の時間差をもつ複数の
信号が出力されてセレクタ１４に接続されている。した
がってセレクタ１４に入力される遅延時間設定信号１５
の設定を調整することによりベースブロック信号１を所
望の時間だけ遅延させた信号を生成することができる。
受けてシフトレジスタにより一定の時間差をもつ複数の
信号が出力されてセレクタ１４に接続されている。した
がってセレクタ１４に入力される遅延時間設定信号１５
の設定を調整することによりベースブロック信号１を所
望の時間だけ遅延させた信号を生成することができる。
【００１６】ＮＯＴ回路３４は、遅延回路２からの出力
信号を入力し、その論理を反転して出力信号３５bとし
て出力している。ＡＮＤ回路３７aは、ＰＷＭ信号６a
と、出力信号３５aとの間の論理積演算を行い、その演
算結果をスイッチング素子８aのベースに出力してい
る。ＡＮＤ回路３７bは、ＰＷＭ信号６bと、出力信号３
５bとの間の論理積演算を行い、その演算結果をスイッ
チング素子８bのベースに出力している。ＡＮＤ回路３
７cは、ＰＷＭ信号６cと、出力信号３５bとの間の論理
積演算を行い、その演算結果をスイッチング素子８cの
ベースに出力している。ＡＮＤ回路３７dは、ＰＷＭ信
号６dと、出力信号３５aとの間の論理積演算を行い、そ
の演算結果をスイッチング素子８dのベースに出力して
いる。
信号を入力し、その論理を反転して出力信号３５bとし
て出力している。ＡＮＤ回路３７aは、ＰＷＭ信号６a
と、出力信号３５aとの間の論理積演算を行い、その演
算結果をスイッチング素子８aのベースに出力してい
る。ＡＮＤ回路３７bは、ＰＷＭ信号６bと、出力信号３
５bとの間の論理積演算を行い、その演算結果をスイッ
チング素子８bのベースに出力している。ＡＮＤ回路３
７cは、ＰＷＭ信号６cと、出力信号３５bとの間の論理
積演算を行い、その演算結果をスイッチング素子８cの
ベースに出力している。ＡＮＤ回路３７dは、ＰＷＭ信
号６dと、出力信号３５aとの間の論理積演算を行い、そ
の演算結果をスイッチング素子８dのベースに出力して
いる。
【００１７】この従来のインバータ保護装置の動作を図
７のタイミングチャートを参照して説明する。ベースブ
ロック信号１がＨレベルとなると、出力信号３５aはほ
ぼ同時にＬレベルとなる（時刻ｔ1）。そして、時刻ｔ1
から一定時間経過後に遅延回路２の出力がＨレベルとな
ると出力信号３５bはＬレベルとなる（時刻ｔ2）。そし
て、インバータ装置が正常復帰しベースブロック信号１
がＨレベルからＬレベルとなると、出力信号３５aはＨ
レベルとなる（時刻ｔ3）。そして、時刻ｔ3から一定時
間後に遅延回路２の出力信号もＬレベルとなり、出力信
号３５bはＨレベルとなる（時刻ｔ4）。
７のタイミングチャートを参照して説明する。ベースブ
ロック信号１がＨレベルとなると、出力信号３５aはほ
ぼ同時にＬレベルとなる（時刻ｔ1）。そして、時刻ｔ1
から一定時間経過後に遅延回路２の出力がＨレベルとな
ると出力信号３５bはＬレベルとなる（時刻ｔ2）。そし
て、インバータ装置が正常復帰しベースブロック信号１
がＨレベルからＬレベルとなると、出力信号３５aはＨ
レベルとなる（時刻ｔ3）。そして、時刻ｔ3から一定時
間後に遅延回路２の出力信号もＬレベルとなり、出力信
号３５bはＨレベルとなる（時刻ｔ4）。
【００１８】ＡＮＤ回路３７a〜３７dに入力される信号
は図７のようなタイミングで生成されるため、インバー
タ装置の動作を停止させる際には、先ず、時刻ｔ1にお
いてスイッチング素子８a、８dがオフとなり、次に、時
刻ｔ2においてスイッチング素子８b、８cがオフとな
る。しかし、動作開始の際には、時刻ｔ3において、ス
イッチング素子８a、８dがオンとなり、時刻ｔ4におい
てスイッチング素子８b、８cがオンとなる。
は図７のようなタイミングで生成されるため、インバー
タ装置の動作を停止させる際には、先ず、時刻ｔ1にお
いてスイッチング素子８a、８dがオフとなり、次に、時
刻ｔ2においてスイッチング素子８b、８cがオフとな
る。しかし、動作開始の際には、時刻ｔ3において、ス
イッチング素子８a、８dがオンとなり、時刻ｔ4におい
てスイッチング素子８b、８cがオンとなる。
【００１９】この従来のインバータ保護装置では、異常
発生時にインバータ装置の動作を停止する際には、スイ
ッチング素子８a、８dがスイッチング素子８b、８cより
先にオフとなるため問題は発生しない。しかし、正常動
作状態へ復帰する際には、スイッチング素子８a、８dが
スイッチング素子８b、８cよりも先にオンとなってしま
いスイッチング素子８b、８cが破損するという可能性が
ある。そのため、この従来のインバータ保護装置では、
異常が発生した際に一回だけ緊急停止させるような用途
にしか使用することはできず、正常状態への復帰の際に
は特別な操作が必要となる。
発生時にインバータ装置の動作を停止する際には、スイ
ッチング素子８a、８dがスイッチング素子８b、８cより
先にオフとなるため問題は発生しない。しかし、正常動
作状態へ復帰する際には、スイッチング素子８a、８dが
スイッチング素子８b、８cよりも先にオンとなってしま
いスイッチング素子８b、８cが破損するという可能性が
ある。そのため、この従来のインバータ保護装置では、
異常が発生した際に一回だけ緊急停止させるような用途
にしか使用することはできず、正常状態への復帰の際に
は特別な操作が必要となる。
【００２０】さらにこのような問題を解決するための従
来のインバータ保護装置を図８に示す。この従来のイン
バータ保護装置では、ベースブロック回路２０は、図５
に示した場合と同様な構成となっているが、ＡＮＤ回路
３７aは、ＰＷＭ信号６a、出力信号３５a、３５bの間の
論理積演算を行い、ＡＮＤ回路３７dは、ＰＷＭ信号６
d、出力信号３５a、３５bの間の論理積演算を行ってい
る点が図５に示した従来のインバータ保護装置とは異な
っている。
来のインバータ保護装置を図８に示す。この従来のイン
バータ保護装置では、ベースブロック回路２０は、図５
に示した場合と同様な構成となっているが、ＡＮＤ回路
３７aは、ＰＷＭ信号６a、出力信号３５a、３５bの間の
論理積演算を行い、ＡＮＤ回路３７dは、ＰＷＭ信号６
d、出力信号３５a、３５bの間の論理積演算を行ってい
る点が図５に示した従来のインバータ保護装置とは異な
っている。
【００２１】この従来のインバータ保護装置では、動作
停止の際には、図７のタイミングチャートの時刻ｔ1に
おいて、スイッチング素子８a、８dがオフとなり、時刻
ｔ2においてスイッチング素子８b、８cがオフとなるの
は図５に示した従来のインバータ保護装置と同様であ
る。しかし、動作開始の際には、図７のタイミングチャ
ートの時刻ｔ3において、どのスイッチング素子のオン
／オフ状態にも変化は無く、時刻ｔ4において、４個の
スイッチング素子８a〜８dが全て同時にオンとなる。
停止の際には、図７のタイミングチャートの時刻ｔ1に
おいて、スイッチング素子８a、８dがオフとなり、時刻
ｔ2においてスイッチング素子８b、８cがオフとなるの
は図５に示した従来のインバータ保護装置と同様であ
る。しかし、動作開始の際には、図７のタイミングチャ
ートの時刻ｔ3において、どのスイッチング素子のオン
／オフ状態にも変化は無く、時刻ｔ4において、４個の
スイッチング素子８a〜８dが全て同時にオンとなる。
【００２２】この従来のインバータ保護装置では、動作
停止状態から復帰する際に、スイッチング素子８a、８d
が常にスイッチング素子８b、８cよりも先にオンとなる
わけではないため、図５に示した従来のインバータ保護
装置と比較してスイッチング素子が破損する可能性は低
くなる。しかし、この従来のインバータ保護装置では、
動作停止状態からの復帰の際には４個のスイッチング素
子８a〜８dの全てが同時に復帰するようになっているた
め、タイミングのバラツキによりスイッチング素子８
a、８dが先にオンしてしまうとスイッチング素子８bま
たは８cに大きな電圧ストレスがかかり、その結果とし
てスイッチング素子８bまたはスイッチング素子８cの破
損の危険性がある。
停止状態から復帰する際に、スイッチング素子８a、８d
が常にスイッチング素子８b、８cよりも先にオンとなる
わけではないため、図５に示した従来のインバータ保護
装置と比較してスイッチング素子が破損する可能性は低
くなる。しかし、この従来のインバータ保護装置では、
動作停止状態からの復帰の際には４個のスイッチング素
子８a〜８dの全てが同時に復帰するようになっているた
め、タイミングのバラツキによりスイッチング素子８
a、８dが先にオンしてしまうとスイッチング素子８bま
たは８cに大きな電圧ストレスがかかり、その結果とし
てスイッチング素子８bまたはスイッチング素子８cの破
損の危険性がある。
【００２３】
【発明が解決しようとする課題】上述した従来のインバ
ータ保護装置では、異常発生時の動作停止処理および正
常復帰時の動作開始処理のどちらの場合においても、中
性点側の２個のスイッチング素子がオフの状態で高圧側
直流母線、または低圧側直流母線に接続されたスイッチ
ング素子がオンとなるような状態の発生を完全に防ぐこ
とができず、スイッチング素子が破損する可能性を有し
ているという問題点があった。
ータ保護装置では、異常発生時の動作停止処理および正
常復帰時の動作開始処理のどちらの場合においても、中
性点側の２個のスイッチング素子がオフの状態で高圧側
直流母線、または低圧側直流母線に接続されたスイッチ
ング素子がオンとなるような状態の発生を完全に防ぐこ
とができず、スイッチング素子が破損する可能性を有し
ているという問題点があった。
【００２４】そこで本発明は、異常発生時のインバータ
装置の停止動作処理、正常復帰時の動作開始処理のどち
らの場合においても、中性点側の２個のスイッチング素
子がオフの状態で高圧側直流母線、または低圧側直流母
線に接続されたスイッチング素子がオンとなるような状
態の発生を防ぐことができるベースブロック回路を備え
たインバータ保護装置を提供することを目的とする。
装置の停止動作処理、正常復帰時の動作開始処理のどち
らの場合においても、中性点側の２個のスイッチング素
子がオフの状態で高圧側直流母線、または低圧側直流母
線に接続されたスイッチング素子がオンとなるような状
態の発生を防ぐことができるベースブロック回路を備え
たインバータ保護装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のインバータ保護装置は、高圧側直流母線と
低圧側直流母線との間に直列に接続された第１から第４
のスイッチング素子と、前記第１から第４のスイッチン
グ素子に対してそれぞれ並列接続された４個のフライホ
イールダイオードと、前記第１および第２のスイッチン
グ素子の接続点と中性点との間、および前記第３および
第４のスイッチング素子の接続点と前記中性点との間に
接続された２個のクランプダイオードと、前記第１から
第４のスイッチング素子をそれぞれ駆動するためのパル
ス信号である第１から第４のＰＷＭ信号を生成して出力
しているＰＷＭ波形発生回路と、通常動作時には前記第
１から第４のＰＷＭ信号をそれぞれ前記第１から第４の
スイッチング素子にそのまま出力し、インバータ装置の
異常の発生の有無を示すベースブロック信号がアクティ
ブとなりインバータ装置の動作を停止する際には、前記
４個のスイッチング素子のうちの前記高圧側直流母線に
接続された第１のスイッチング素子と、前記低圧側直流
母線に接続された第４のスイッチング素子を先ずオフと
し、その時刻から一定時間経過後に前記中性点側に設け
られている第２および第３のスイッチング素子をオフと
し、前記ベースブロック信号がインアクティブとなりイ
ンバータ装置の動作を開始する際には、前記第２および
第３のスイッチング素子を先ずオンとし、その時刻から
一定時間経過後に、前記第１および第４のスイッチング
素子をオンとするベースブロック回路とを備えている。
に、本発明のインバータ保護装置は、高圧側直流母線と
低圧側直流母線との間に直列に接続された第１から第４
のスイッチング素子と、前記第１から第４のスイッチン
グ素子に対してそれぞれ並列接続された４個のフライホ
イールダイオードと、前記第１および第２のスイッチン
グ素子の接続点と中性点との間、および前記第３および
第４のスイッチング素子の接続点と前記中性点との間に
接続された２個のクランプダイオードと、前記第１から
第４のスイッチング素子をそれぞれ駆動するためのパル
ス信号である第１から第４のＰＷＭ信号を生成して出力
しているＰＷＭ波形発生回路と、通常動作時には前記第
１から第４のＰＷＭ信号をそれぞれ前記第１から第４の
スイッチング素子にそのまま出力し、インバータ装置の
異常の発生の有無を示すベースブロック信号がアクティ
ブとなりインバータ装置の動作を停止する際には、前記
４個のスイッチング素子のうちの前記高圧側直流母線に
接続された第１のスイッチング素子と、前記低圧側直流
母線に接続された第４のスイッチング素子を先ずオフと
し、その時刻から一定時間経過後に前記中性点側に設け
られている第２および第３のスイッチング素子をオフと
し、前記ベースブロック信号がインアクティブとなりイ
ンバータ装置の動作を開始する際には、前記第２および
第３のスイッチング素子を先ずオンとし、その時刻から
一定時間経過後に、前記第１および第４のスイッチング
素子をオンとするベースブロック回路とを備えている。
【００２６】本発明によれば、異常発生時のインバータ
装置の停止動作処理、正常復帰時の動作開始処理のどち
らの場合においても、中性点側の第２および第３の２個
のスイッチング素子がオフの状態で高圧側直流母線、ま
たは低圧側直流母線に接続された第１および第４のスイ
ッチング素子がオンとなるような状態の発生を防ぐこと
ができるので、第２および第３のスイッチング素子の破
損を防止することができる。
装置の停止動作処理、正常復帰時の動作開始処理のどち
らの場合においても、中性点側の第２および第３の２個
のスイッチング素子がオフの状態で高圧側直流母線、ま
たは低圧側直流母線に接続された第１および第４のスイ
ッチング素子がオンとなるような状態の発生を防ぐこと
ができるので、第２および第３のスイッチング素子の破
損を防止することができる。
【００２７】また、前記ベースブロック回路を、前記ベ
ースブロック信号を入力して一定時間だけ遅延させてか
ら出力する遅延回路と、前記ベースブロック信号と、前
記遅延回路からの出力信号との間の論理和を反転する演
算を行い、該演算結果を第１の出力信号として出力する
ＮＯＲ回路と、前記ベースブロック信号と前記遅延回路
からの出力信号との間の論理積を反転する演算を行い、
該演算結果を第２の出力信号として出力するＮＡＮＤ回
路と、前記第１のＰＷＭ信号と前記第１の出力信号との
間の論理積演算を行い、該演算結果を前記第１のスイッ
チング素子に出力する第１のＡＮＤ回路と、前記第２の
ＰＷＭ信号と前記第２の出力信号との間の論理積演算を
行い、該演算結果を前記第２のスイッチング素子に出力
する第２のＡＮＤ回路と、前記第３のＰＷＭ信号と前記
第２の出力信号との間の論理積演算を行い、該演算結果
を前記第３のスイッチング素子に出力する第３のＡＮＤ
回路と、前記第４のＰＷＭ信号と前記第１の出力信号と
の間の論理積演算を行い、該演算結果を前記第４のスイ
ッチング素子に出力する第４のＡＮＤ回路とから構成す
るようにしてもよい。
ースブロック信号を入力して一定時間だけ遅延させてか
ら出力する遅延回路と、前記ベースブロック信号と、前
記遅延回路からの出力信号との間の論理和を反転する演
算を行い、該演算結果を第１の出力信号として出力する
ＮＯＲ回路と、前記ベースブロック信号と前記遅延回路
からの出力信号との間の論理積を反転する演算を行い、
該演算結果を第２の出力信号として出力するＮＡＮＤ回
路と、前記第１のＰＷＭ信号と前記第１の出力信号との
間の論理積演算を行い、該演算結果を前記第１のスイッ
チング素子に出力する第１のＡＮＤ回路と、前記第２の
ＰＷＭ信号と前記第２の出力信号との間の論理積演算を
行い、該演算結果を前記第２のスイッチング素子に出力
する第２のＡＮＤ回路と、前記第３のＰＷＭ信号と前記
第２の出力信号との間の論理積演算を行い、該演算結果
を前記第３のスイッチング素子に出力する第３のＡＮＤ
回路と、前記第４のＰＷＭ信号と前記第１の出力信号と
の間の論理積演算を行い、該演算結果を前記第４のスイ
ッチング素子に出力する第４のＡＮＤ回路とから構成す
るようにしてもよい。
【００２８】さらに、前記遅延回路を、直列接続された
複数のＤフリップフロップ回路により構成され、前記ベ
ースブロック信号をクロック信号に同期して順次シフト
させるシフトレジスタと、前記各Ｄフリップフロップ回
路からの複数の出力信号のうち、設定された遅延時間に
対応する出力信号を選択して出力するセレクタとから構
成するようにしてもよい。
複数のＤフリップフロップ回路により構成され、前記ベ
ースブロック信号をクロック信号に同期して順次シフト
させるシフトレジスタと、前記各Ｄフリップフロップ回
路からの複数の出力信号のうち、設定された遅延時間に
対応する出力信号を選択して出力するセレクタとから構
成するようにしてもよい。
【００２９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３０】図１は本発明の一実施形態のインバータ保
護装置の構成を示すブロック図である。図１において、
図８中の構成要素と同一の構成要素には同一の符号を付
し、説明を省略するものとする。
護装置の構成を示すブロック図である。図１において、
図８中の構成要素と同一の構成要素には同一の符号を付
し、説明を省略するものとする。
【００３１】本実施形態のインバータ保護装置は、図１
に示すように、図３に示したインバータ保護装置におい
てベースブロック回路２０が、遅延回路２と、ＮＯＲ回
路３と、ＮＡＮＤ回路４と、ＡＮＤ回路７a〜７dとから
構成されているものである。
に示すように、図３に示したインバータ保護装置におい
てベースブロック回路２０が、遅延回路２と、ＮＯＲ回
路３と、ＮＡＮＤ回路４と、ＡＮＤ回路７a〜７dとから
構成されているものである。
【００３２】ＮＯＲ回路３は、ベースブロック信号１
と、遅延回路２からの出力信号との間の論理和を反転す
る演算を行い、その演算結果を出力信号５aとして出力
する。ＮＡＮＤ回路４は、ベースブロック信号１と、遅
延回路２からの出力信号との間の論理積を反転する演算
を行い、その演算結果を出力信号５bとして出力する。
と、遅延回路２からの出力信号との間の論理和を反転す
る演算を行い、その演算結果を出力信号５aとして出力
する。ＮＡＮＤ回路４は、ベースブロック信号１と、遅
延回路２からの出力信号との間の論理積を反転する演算
を行い、その演算結果を出力信号５bとして出力する。
【００３３】ＡＮＤ回路７aは、ＰＷＭ信号６aと、出力
信号５aとの間の論理積演算を行い、その演算結果をス
イッチング素子８aのベースに出力している。ＡＮＤ回
路７bは、ＰＷＭ信号６bと、出力信号５bとの間の論理
積演算を行い、その演算結果をスイッチング素子８bの
ベースに出力している。ＡＮＤ回路７cは、ＰＷＭ信号
６cと、出力信号５bとの間の論理積演算を行い、その演
算結果をスイッチング素子８cのベースに出力してい
る。ＡＮＤ回路７dは、ＰＷＭ信号６dと、出力信号５a
との間の論理積演算を行い、その演算結果をスイッチン
グ素子８dのベースに出力している。
信号５aとの間の論理積演算を行い、その演算結果をス
イッチング素子８aのベースに出力している。ＡＮＤ回
路７bは、ＰＷＭ信号６bと、出力信号５bとの間の論理
積演算を行い、その演算結果をスイッチング素子８bの
ベースに出力している。ＡＮＤ回路７cは、ＰＷＭ信号
６cと、出力信号５bとの間の論理積演算を行い、その演
算結果をスイッチング素子８cのベースに出力してい
る。ＡＮＤ回路７dは、ＰＷＭ信号６dと、出力信号５a
との間の論理積演算を行い、その演算結果をスイッチン
グ素子８dのベースに出力している。
【００３４】次に、本実施形態の動作について図２のタ
イミングチャートを参照して説明する。
イミングチャートを参照して説明する。
【００３５】図１におけるベースブロック信号１は、上
述したのと同様に、図示されない異常検出装置から出力
され、異常発生時にはＨレベル、正常時にはＬレベルと
なる。ＮＯＲ回路３は、ベースブロック信号１と遅延回
路２からの出力信号の論理和を反転させた信号を出力信
号５aとして出力している。このため、出力信号５aはベ
ースブロック信号１がＨレベルになるのとほぼ同時にＬ
レベルとなり（時刻ｔ 1）、ベースブロック信号１がＬ
レベルになると遅延回路２において設定されている時間
だけ遅れてＨレベルとなる（時刻ｔ4）。
述したのと同様に、図示されない異常検出装置から出力
され、異常発生時にはＨレベル、正常時にはＬレベルと
なる。ＮＯＲ回路３は、ベースブロック信号１と遅延回
路２からの出力信号の論理和を反転させた信号を出力信
号５aとして出力している。このため、出力信号５aはベ
ースブロック信号１がＨレベルになるのとほぼ同時にＬ
レベルとなり（時刻ｔ 1）、ベースブロック信号１がＬ
レベルになると遅延回路２において設定されている時間
だけ遅れてＨレベルとなる（時刻ｔ4）。
【００３６】また、ＮＡＮＤ回路４は、ベースブロック
信号１と遅延回路２からの出力信号の論理積を反転させ
た信号を出力信号５bとして出力している。このため、
出力信号５bはベースブロック信号１がＨレベルになる
と遅延回路２において設定されている時間だけ遅れてＨ
レベルとなり（時刻ｔ2）、ベースブロック信号１がＬ
レベルになると同時にＨレベルとなる（時刻ｔ3）。
信号１と遅延回路２からの出力信号の論理積を反転させ
た信号を出力信号５bとして出力している。このため、
出力信号５bはベースブロック信号１がＨレベルになる
と遅延回路２において設定されている時間だけ遅れてＨ
レベルとなり（時刻ｔ2）、ベースブロック信号１がＬ
レベルになると同時にＨレベルとなる（時刻ｔ3）。
【００３７】ＡＮＤ回路７a〜７dに入力される信号は図
２のようなタイミングで生成されるため、インバータ装
置が動作停止する際には、時刻ｔ1において、スイッチ
ング素子８a、８dがオフとなり、時刻ｔ2においてスイ
ッチング素子８b、８cがオフとなる。また、動作開始の
際には、時刻ｔ3において、先ずスイッチング素子８b、
８cがオンとなり、次に、時刻ｔ4においてスイッチング
素子８a、８dがオンとなる。
２のようなタイミングで生成されるため、インバータ装
置が動作停止する際には、時刻ｔ1において、スイッチ
ング素子８a、８dがオフとなり、時刻ｔ2においてスイ
ッチング素子８b、８cがオフとなる。また、動作開始の
際には、時刻ｔ3において、先ずスイッチング素子８b、
８cがオンとなり、次に、時刻ｔ4においてスイッチング
素子８a、８dがオンとなる。
【００３８】このように、本実施形態のインバータ保護
装置によれば、オンディレイ・オフディレイが一体とな
ったベースブロック回路を用いることにより、異常発生
時のベースブロック動作において、スイッチング素子８
a、８dを先にオフさせてから、遅延回路２に設定されて
いる遅延時間だけ後にスイッチング素子８b、８cをオフ
させることができる。また、ベースブロックから復帰す
る場合には、スイッチング素子８b、８cを先にオンさ
せ、遅延回路２に設定されている遅延時間だけ後にスイ
ッチング素子８a、８dをオンさせることができる。つま
り、本実施形態のインバータ保護装置によれば、異常発
生時のインバータ装置の停止動作処理、正常復帰時の動
作開始処理のどちらの場合においても、中性点側の２個
のスイッチング素子８b、８cがオフの状態で高圧側直流
母線、または低圧側直流母線に接続されたスイッチング
素子８a、８dがオンとなるような状態の発生を防ぐこと
ができ、スイッチング素子８b、８cの破損を防止するこ
とができる。
装置によれば、オンディレイ・オフディレイが一体とな
ったベースブロック回路を用いることにより、異常発生
時のベースブロック動作において、スイッチング素子８
a、８dを先にオフさせてから、遅延回路２に設定されて
いる遅延時間だけ後にスイッチング素子８b、８cをオフ
させることができる。また、ベースブロックから復帰す
る場合には、スイッチング素子８b、８cを先にオンさ
せ、遅延回路２に設定されている遅延時間だけ後にスイ
ッチング素子８a、８dをオンさせることができる。つま
り、本実施形態のインバータ保護装置によれば、異常発
生時のインバータ装置の停止動作処理、正常復帰時の動
作開始処理のどちらの場合においても、中性点側の２個
のスイッチング素子８b、８cがオフの状態で高圧側直流
母線、または低圧側直流母線に接続されたスイッチング
素子８a、８dがオンとなるような状態の発生を防ぐこと
ができ、スイッチング素子８b、８cの破損を防止するこ
とができる。
【００３９】また、本実施形態のインバータ保護装置で
は、図３におけるベースブロック回路２０を、遅延回路
２と、ＮＯＲ回路３と、ＮＡＮＤ回路４と、ＡＮＤ回路
７a〜７dとから構成されている場合を用いて説明した
が、本発明はこれに限定されるものではなく、ベースブ
ロック回路２０は、ベースブロック信号１がＨレベルと
なった場合には、スイッチング素子８a、８dを先ずオフ
とし、その時刻から一定時間経過後にスイッチング素子
８b、８cをオフとし、ベースブロック信号１がＬレベル
となった場合には、スイッチング素子８b、８cを先ずオ
ンとし、その時刻から一定時間経過後に、スイッチング
素子８a、８dをオンとするような動作を行うような構成
であればどのような構成であってもよい。
は、図３におけるベースブロック回路２０を、遅延回路
２と、ＮＯＲ回路３と、ＮＡＮＤ回路４と、ＡＮＤ回路
７a〜７dとから構成されている場合を用いて説明した
が、本発明はこれに限定されるものではなく、ベースブ
ロック回路２０は、ベースブロック信号１がＨレベルと
なった場合には、スイッチング素子８a、８dを先ずオフ
とし、その時刻から一定時間経過後にスイッチング素子
８b、８cをオフとし、ベースブロック信号１がＬレベル
となった場合には、スイッチング素子８b、８cを先ずオ
ンとし、その時刻から一定時間経過後に、スイッチング
素子８a、８dをオンとするような動作を行うような構成
であればどのような構成であってもよい。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
異常発生時のインバータ装置の停止動作処理の際には、
高圧側直流母線、または低圧側直流母線に接続されたス
イッチング素子を中性点側の２個のスイッチング素子よ
りも先にオフとなるようにし、正常復帰時の動作開始処
理の際には、中性点側の２個のスイッチング素子を高圧
側直流母線、または低圧側直流母線に接続されたスイッ
チング素子よりも先にオンとなるようにすることによ
り、中性点側の２個のスイッチング素子の破損を防止す
ることができるという効果を得ることができる。
異常発生時のインバータ装置の停止動作処理の際には、
高圧側直流母線、または低圧側直流母線に接続されたス
イッチング素子を中性点側の２個のスイッチング素子よ
りも先にオフとなるようにし、正常復帰時の動作開始処
理の際には、中性点側の２個のスイッチング素子を高圧
側直流母線、または低圧側直流母線に接続されたスイッ
チング素子よりも先にオンとなるようにすることによ
り、中性点側の２個のスイッチング素子の破損を防止す
ることができるという効果を得ることができる。
【図１】本発明の一実施形態のインバータ保護装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１に示す本発明の一実施形態のインバータ保
護装置の動作を説明するためのタイミングチャートであ
る。
護装置の動作を説明するためのタイミングチャートであ
る。
【図３】ベースブロック回路２０が設けられたインバー
タ保護装置の構成を示すブロック図である。
タ保護装置の構成を示すブロック図である。
【図４】従来のインバータ保護装置の構成を示すブロッ
ク図である。
ク図である。
【図５】従来の他のインバータ保護装置の構成を示すブ
ロック図である。
ロック図である。
【図６】図５中の遅延回路２の構成を示すブロック図で
ある。
ある。
【図７】図５に示す従来のインバータ保護装置の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図８】従来のさらに他のインバータ保護装置の構成を
示すブロック図である。
示すブロック図である。
１ ベースブロック信号 ２ 遅延回路 ３ ＮＯＲ回路 ４ ＮＡＮＤ回路 ５a、５b 出力信号 ６ ＰＷＭ波形発生回路 ６a、６b、６ｃ、６d ＰＷＭ信号 ７a、７b、７c、７d ＡＮＤ回路 ８a、８b、８c、８ｄ スイッチング素子 ９a、９ｂ、９c、９d フライホイールダイオード １０a、１０b クランプダイオード １１、１２ ＮＯＴ回路 １３a〜１３h Ｄフリップフロップ回路 １４ セレクタ １５ 遅延時間設定信号 １６ クロック信号 ２０ ベースブロック回路 ３５a、３５b 出力信号 ３７a〜３７d ＡＮＤ回路
フロントページの続き Ｆターム(参考） 5G053 AA01 AA16 BA01 CA01 DA01 EA03 EB01 EC03 5H007 AA17 BB06 CA01 CB05 CC04 CC06 CC14 DB03 DB07 EA02 FA01 FA06 FA13 GA08
Claims (3)
- 【請求項１】 高圧側直流母線と低圧側直流母線との間
に直列に接続された第１から第４のスイッチング素子
と、 前記第１から第４のスイッチング素子に対してそれぞれ
並列接続された４個のフライホイールダイオードと、 前記第１および第２のスイッチング素子の接続点と中性
点との間、および前記第３および第４のスイッチング素
子の接続点と前記中性点との間に接続された２個のクラ
ンプダイオードと、 前記第１から第４のスイッチング素子をそれぞれ駆動す
るためのパルス信号である第１から第４のＰＷＭ信号を
生成して出力しているＰＷＭ波形発生回路と、 通常動作時には前記第１から第４のＰＷＭ信号をそれぞ
れ前記第１から第４のスイッチング素子にそのまま出力
し、インバータ装置の異常の発生の有無を示すベースブ
ロック信号がアクティブとなりインバータ装置の動作を
停止する際には、前記４個のスイッチング素子のうちの
前記高圧側直流母線に接続された第１のスイッチング素
子と、前記低圧側直流母線に接続された第４のスイッチ
ング素子を先ずオフとし、その時刻から一定時間経過後
に前記中性点側に設けられている第２および第３のスイ
ッチング素子をオフとし、前記ベースブロック信号がイ
ンアクティブとなりインバータ装置の動作を開始する際
には、前記第２および第３のスイッチング素子を先ずオ
ンとし、その時刻から一定時間経過後に、前記第１およ
び第４のスイッチング素子をオンとするベースブロック
回路とを備えているインバータ保護装置。 - 【請求項２】 前記ベースブロック回路が、 前記ベースブロック信号を入力して一定時間だけ遅延さ
せてから出力する遅延回路と、 前記ベースブロック信号と、前記遅延回路からの出力信
号との間の論理和を反転する演算を行い、該演算結果を
第１の出力信号として出力するＮＯＲ回路と、 前記ベースブロック信号と前記遅延回路からの出力信号
との間の論理積を反転する演算を行い、該演算結果を第
２の出力信号として出力するＮＡＮＤ回路と、 前記第１のＰＷＭ信号と前記第１の出力信号との間の論
理積演算を行い、該演算結果を前記第１のスイッチング
素子に出力する第１のＡＮＤ回路と、 前記第２のＰＷＭ信号と前記第２の出力信号との間の論
理積演算を行い、該演算結果を前記第２のスイッチング
素子に出力する第２のＡＮＤ回路と、 前記第３のＰＷＭ信号と前記第２の出力信号との間の論
理積演算を行い、該演算結果を前記第３のスイッチング
素子に出力する第３のＡＮＤ回路と、 前記第４のＰＷＭ信号と前記第１の出力信号との間の論
理積演算を行い、該演算結果を前記第４のスイッチング
素子に出力する第４のＡＮＤ回路とから構成されている
請求項１記載のインバータ保護装置。 - 【請求項３】 前記遅延回路が、 直列接続された複数のＤフリップフロップ回路により構
成され、前記ベースブロック信号をクロック信号に同期
して順次シフトさせるシフトレジスタと、 前記各Ｄフリップフロップ回路からの複数の出力信号の
うち、設定された遅延時間に対応する出力信号を選択し
て出力するセレクタとから構成されている請求項１また
は２記載のインバータ保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000251292A JP3473694B2 (ja) | 2000-08-22 | 2000-08-22 | インバータ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000251292A JP3473694B2 (ja) | 2000-08-22 | 2000-08-22 | インバータ保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002078351A true JP2002078351A (ja) | 2002-03-15 |
| JP3473694B2 JP3473694B2 (ja) | 2003-12-08 |
Family
ID=18740714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000251292A Expired - Lifetime JP3473694B2 (ja) | 2000-08-22 | 2000-08-22 | インバータ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3473694B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008139793A1 (ja) * | 2007-05-10 | 2008-11-20 | Kabushiki Kaisha Yaskawa Denki | 電圧形インバータ装置及びその運転方法 |
| JP2011147316A (ja) * | 2010-01-18 | 2011-07-28 | Toshiba Mitsubishi-Electric Industrial System Corp | ３レベル電力変換装置 |
| JP2014027795A (ja) * | 2012-07-27 | 2014-02-06 | Mitsubishi Electric Corp | スイッチング回路及びインバータ回路 |
| CN103825443A (zh) * | 2012-11-19 | 2014-05-28 | 富士电机株式会社 | 多电平逆变器 |
| WO2014199732A1 (ja) | 2013-06-14 | 2014-12-18 | 富士電機株式会社 | マルチレベルインバータ |
| KR20220022373A (ko) * | 2020-08-18 | 2022-02-25 | 엘에스일렉트릭(주) | 전력 변환 장치 및 그 제어 방법 |
| JP7522292B2 (ja) | 2020-07-03 | 2024-07-24 | エルエス、エレクトリック、カンパニー、リミテッド | 電力変換装置及びその制御方法 |
-
2000
- 2000-08-22 JP JP2000251292A patent/JP3473694B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008139793A1 (ja) * | 2007-05-10 | 2008-11-20 | Kabushiki Kaisha Yaskawa Denki | 電圧形インバータ装置及びその運転方法 |
| JP5170088B2 (ja) * | 2007-05-10 | 2013-03-27 | 株式会社安川電機 | 電圧形インバータ装置及びその運転方法 |
| JP2011147316A (ja) * | 2010-01-18 | 2011-07-28 | Toshiba Mitsubishi-Electric Industrial System Corp | ３レベル電力変換装置 |
| JP2014027795A (ja) * | 2012-07-27 | 2014-02-06 | Mitsubishi Electric Corp | スイッチング回路及びインバータ回路 |
| CN103825443A (zh) * | 2012-11-19 | 2014-05-28 | 富士电机株式会社 | 多电平逆变器 |
| US9154059B2 (en) | 2012-11-19 | 2015-10-06 | Fuji Electric Co., Ltd. | Multilevel inverter |
| CN103825443B (zh) * | 2012-11-19 | 2017-09-26 | 富士电机株式会社 | 多电平逆变器 |
| WO2014199732A1 (ja) | 2013-06-14 | 2014-12-18 | 富士電機株式会社 | マルチレベルインバータ |
| JP7522292B2 (ja) | 2020-07-03 | 2024-07-24 | エルエス、エレクトリック、カンパニー、リミテッド | 電力変換装置及びその制御方法 |
| KR20220022373A (ko) * | 2020-08-18 | 2022-02-25 | 엘에스일렉트릭(주) | 전력 변환 장치 및 그 제어 방법 |
| KR102573204B1 (ko) * | 2020-08-18 | 2023-08-31 | 엘에스일렉트릭(주) | 전력 변환 장치 및 그 제어 방법 |
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| Publication number | Publication date |
|---|---|
| JP3473694B2 (ja) | 2003-12-08 |
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