JP2002078351A - インバータ保護装置 - Google Patents
インバータ保護装置Info
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Abstract
作開始処理のどちらの場合にも、中性点側の2個のスイ
ッチング素子の破損を防止する。 【解決手段】 異常発生時のインバータ装置の停止動作
処理の際には、高圧側直流母線、または低圧側直流母線
に接続されたスイッチング素子8a、8dを中性点側の2
個のスイッチング素子8b、8cよりも先にオフとなるよ
うにし、正常復帰時の動作開始処理の際には、中性点側
の2個のスイッチング素子9b、8cを高圧側直流母線、
または低圧側直流母線に接続されたスイッチング素子8
a、8dよりも先にオンとなるように制御する。従って、
中性点側の2個のスイッチング素子8b、8cに大きな電
圧ストレスがかからず破損を防止できる。
Description
常が発生した場合にはインバータ装置を安全に停止さ
せ、インバータ装置が正常状態に復帰した場合にはイン
バータ装置の動作を開始させるインバータ保護装置に関
する。
保護装置の一般的な構成を図3に示す。図3では、U相
に対するインバータ保護装置のみが示されているが、V
相、W相についても同様の回路が設けられている。以下
でも同様にU相のみについて説明するがV相、W相につ
いても同様の回路が設けられているものである。
生回路6と、ベースブロック回路20と、スイッチング
素子8a、8b、8c、8dと、フライホイールダイオード
9a、9b,9c、9dと、クランプダイオード10a、1
0bとから構成されている。
子8a、8b、8c、8dを駆動するためのパルス信号で
あるPWM信号6a、6b、6c、6dを生成して出力して
いる。
ていない異常検出装置から出力されるベースブロック信
号1がハイレベル(以下Hレベル)となった場合に、ス
イッチング素子8a〜8dのベースに印加されるPWM
信号をブロックすることによりインバータ装置の動作を
停止させ、ベースブロック信号1がロウレベル(以下L
レベル)となるとインバータ装置を動作状態に復帰させ
るという処理を行っていてる。ベースブロック信号1
は、インバータ装置に異常が発生した時にはHレベルと
なり、インバータ装置が正常の時にはLレベルとなる信
号である。
る際に、スイッチング素子8b、8cをスイッチング素子
8a、8dよりも先にオフとしてしまうと、スイッチング
素子8bまたはスイッチング素子8cに大きな電圧ストレ
スがかかり、その結果としてスイッチング素子8bまた
はスイッチング素子8cを破損してしまう危険性があ
る。
タ保護装置が各種開示されている。例えば、特開平6−
327262号公報には、インバータ装置を停止する場
合には、4個のスイッチング素子8a〜8dのうちの高圧
側直流母線または低圧側直流母線に接続されたスイッチ
ング素子8a、8dのみをオフとするようなインバータ保
護装置が開示されている。
成を図4に示す。図4に示した従来のインバータ保護装
置では、、ベースブロック回路20はNOT回路33
と、AND回路37a、37dとから構成されている。N
OT回路33は、ベースブロック信号1を入力し、その
論理を反転して出力信号35aとして出力している。A
ND回路37aは、PWM信号6aと、出力信号35aと
の間の論理積演算を行い、その演算結果をスイッチング
素子8aのベースに出力している。AND回路37dは、
PWM信号6dと、出力信号35aとの間の論理積演算を
行い、その演算結果をスイッチング素子8dのベースに
出力している。また、PWM信号6b、6cは、それぞれ
スイッチング素子8b、8cに直接入力されている。
停止時および正常復帰時のどちらの場合においても、ス
イッチング素子8b、8cがオフの状態でスイッチング素
子8a、8dがオンとなっている状態は発生することがあ
り得ないためスイッチング素子の破損という問題は発生
しない。
は、異常停止時でもスイッチング素子8b、8cはオンの
ままとなっているため、中性点と高圧側直流母線との間
および中性点と低圧側直流母線との間に通常設けられる
コンデンサに蓄積されている電荷により電動機が不安定
な動作を行ってしまうという別の問題点を有している。
は、スイッチング素子8b、8cをオン/オフするタイミ
ングを、スイッチング素子8a、8dをオン/オフするタ
イミングから一定時間だけ遅らせて制御するような従来
の他のインバータ保護装置が開示されている。
成を図5に示す。図5に示した従来のインバータ保護装
置では、、ベースブロック回路20は、遅延回路2と、
NOT回路33、34と、AND回路37a〜37dとか
ら構成されている。
号1を一定時間だけ遅延させてから出力している。この
遅延回路2の具体例を図6に示す。図6では、遅延回路
2は、直列に接続されたDフリップフロップ回路13a
〜13hと、セレクタ14とから構成されている。
13aから13hまで直列接続されており、ベースブロッ
ク信号1を入力とする8ビットシフトレジスタを構成し
ている。Dフリップフロップ回路13aにはベースブロ
ック信号1が入力され、クロック信号16の立ち上がり
エッジで出力する。次のDフリップフロップ回路13b
はDフリップフロップ回路13aからの出力を受け、ク
ロック信号16の立ち上がりエッジで出力する。Dフリ
ップフロップ回路13c〜13hも同様に前のDフリップ
フロップ回路からの出力を受け、クロック信号16の立
ち上がりエッジで出力する。このようにして、ベースブ
ロック信号1はクロック信号16に同期して順次シフト
されていく。セレクタ14は、Dフリップフロップ回路
13a〜13hのそれぞれの出力を受け、その出力信号の
うちから遅延時間設定信号15により選択された信号を
遅延回路2からの出力信号として出力する。
受けてシフトレジスタにより一定の時間差をもつ複数の
信号が出力されてセレクタ14に接続されている。した
がってセレクタ14に入力される遅延時間設定信号15
の設定を調整することによりベースブロック信号1を所
望の時間だけ遅延させた信号を生成することができる。
信号を入力し、その論理を反転して出力信号35bとし
て出力している。AND回路37aは、PWM信号6a
と、出力信号35aとの間の論理積演算を行い、その演
算結果をスイッチング素子8aのベースに出力してい
る。AND回路37bは、PWM信号6bと、出力信号3
5bとの間の論理積演算を行い、その演算結果をスイッ
チング素子8bのベースに出力している。AND回路3
7cは、PWM信号6cと、出力信号35bとの間の論理
積演算を行い、その演算結果をスイッチング素子8cの
ベースに出力している。AND回路37dは、PWM信
号6dと、出力信号35aとの間の論理積演算を行い、そ
の演算結果をスイッチング素子8dのベースに出力して
いる。
7のタイミングチャートを参照して説明する。ベースブ
ロック信号1がHレベルとなると、出力信号35aはほ
ぼ同時にLレベルとなる(時刻t1)。そして、時刻t1
から一定時間経過後に遅延回路2の出力がHレベルとな
ると出力信号35bはLレベルとなる(時刻t2)。そし
て、インバータ装置が正常復帰しベースブロック信号1
がHレベルからLレベルとなると、出力信号35aはH
レベルとなる(時刻t3)。そして、時刻t3から一定時
間後に遅延回路2の出力信号もLレベルとなり、出力信
号35bはHレベルとなる(時刻t4)。
は図7のようなタイミングで生成されるため、インバー
タ装置の動作を停止させる際には、先ず、時刻t1にお
いてスイッチング素子8a、8dがオフとなり、次に、時
刻t2においてスイッチング素子8b、8cがオフとな
る。しかし、動作開始の際には、時刻t3において、ス
イッチング素子8a、8dがオンとなり、時刻t4におい
てスイッチング素子8b、8cがオンとなる。
発生時にインバータ装置の動作を停止する際には、スイ
ッチング素子8a、8dがスイッチング素子8b、8cより
先にオフとなるため問題は発生しない。しかし、正常動
作状態へ復帰する際には、スイッチング素子8a、8dが
スイッチング素子8b、8cよりも先にオンとなってしま
いスイッチング素子8b、8cが破損するという可能性が
ある。そのため、この従来のインバータ保護装置では、
異常が発生した際に一回だけ緊急停止させるような用途
にしか使用することはできず、正常状態への復帰の際に
は特別な操作が必要となる。
来のインバータ保護装置を図8に示す。この従来のイン
バータ保護装置では、ベースブロック回路20は、図5
に示した場合と同様な構成となっているが、AND回路
37aは、PWM信号6a、出力信号35a、35bの間の
論理積演算を行い、AND回路37dは、PWM信号6
d、出力信号35a、35bの間の論理積演算を行ってい
る点が図5に示した従来のインバータ保護装置とは異な
っている。
停止の際には、図7のタイミングチャートの時刻t1に
おいて、スイッチング素子8a、8dがオフとなり、時刻
t2においてスイッチング素子8b、8cがオフとなるの
は図5に示した従来のインバータ保護装置と同様であ
る。しかし、動作開始の際には、図7のタイミングチャ
ートの時刻t3において、どのスイッチング素子のオン
/オフ状態にも変化は無く、時刻t4において、4個の
スイッチング素子8a〜8dが全て同時にオンとなる。
停止状態から復帰する際に、スイッチング素子8a、8d
が常にスイッチング素子8b、8cよりも先にオンとなる
わけではないため、図5に示した従来のインバータ保護
装置と比較してスイッチング素子が破損する可能性は低
くなる。しかし、この従来のインバータ保護装置では、
動作停止状態からの復帰の際には4個のスイッチング素
子8a〜8dの全てが同時に復帰するようになっているた
め、タイミングのバラツキによりスイッチング素子8
a、8dが先にオンしてしまうとスイッチング素子8bま
たは8cに大きな電圧ストレスがかかり、その結果とし
てスイッチング素子8bまたはスイッチング素子8cの破
損の危険性がある。
ータ保護装置では、異常発生時の動作停止処理および正
常復帰時の動作開始処理のどちらの場合においても、中
性点側の2個のスイッチング素子がオフの状態で高圧側
直流母線、または低圧側直流母線に接続されたスイッチ
ング素子がオンとなるような状態の発生を完全に防ぐこ
とができず、スイッチング素子が破損する可能性を有し
ているという問題点があった。
装置の停止動作処理、正常復帰時の動作開始処理のどち
らの場合においても、中性点側の2個のスイッチング素
子がオフの状態で高圧側直流母線、または低圧側直流母
線に接続されたスイッチング素子がオンとなるような状
態の発生を防ぐことができるベースブロック回路を備え
たインバータ保護装置を提供することを目的とする。
に、本発明のインバータ保護装置は、高圧側直流母線と
低圧側直流母線との間に直列に接続された第1から第4
のスイッチング素子と、前記第1から第4のスイッチン
グ素子に対してそれぞれ並列接続された4個のフライホ
イールダイオードと、前記第1および第2のスイッチン
グ素子の接続点と中性点との間、および前記第3および
第4のスイッチング素子の接続点と前記中性点との間に
接続された2個のクランプダイオードと、前記第1から
第4のスイッチング素子をそれぞれ駆動するためのパル
ス信号である第1から第4のPWM信号を生成して出力
しているPWM波形発生回路と、通常動作時には前記第
1から第4のPWM信号をそれぞれ前記第1から第4の
スイッチング素子にそのまま出力し、インバータ装置の
異常の発生の有無を示すベースブロック信号がアクティ
ブとなりインバータ装置の動作を停止する際には、前記
4個のスイッチング素子のうちの前記高圧側直流母線に
接続された第1のスイッチング素子と、前記低圧側直流
母線に接続された第4のスイッチング素子を先ずオフと
し、その時刻から一定時間経過後に前記中性点側に設け
られている第2および第3のスイッチング素子をオフと
し、前記ベースブロック信号がインアクティブとなりイ
ンバータ装置の動作を開始する際には、前記第2および
第3のスイッチング素子を先ずオンとし、その時刻から
一定時間経過後に、前記第1および第4のスイッチング
素子をオンとするベースブロック回路とを備えている。
装置の停止動作処理、正常復帰時の動作開始処理のどち
らの場合においても、中性点側の第2および第3の2個
のスイッチング素子がオフの状態で高圧側直流母線、ま
たは低圧側直流母線に接続された第1および第4のスイ
ッチング素子がオンとなるような状態の発生を防ぐこと
ができるので、第2および第3のスイッチング素子の破
損を防止することができる。
ースブロック信号を入力して一定時間だけ遅延させてか
ら出力する遅延回路と、前記ベースブロック信号と、前
記遅延回路からの出力信号との間の論理和を反転する演
算を行い、該演算結果を第1の出力信号として出力する
NOR回路と、前記ベースブロック信号と前記遅延回路
からの出力信号との間の論理積を反転する演算を行い、
該演算結果を第2の出力信号として出力するNAND回
路と、前記第1のPWM信号と前記第1の出力信号との
間の論理積演算を行い、該演算結果を前記第1のスイッ
チング素子に出力する第1のAND回路と、前記第2の
PWM信号と前記第2の出力信号との間の論理積演算を
行い、該演算結果を前記第2のスイッチング素子に出力
する第2のAND回路と、前記第3のPWM信号と前記
第2の出力信号との間の論理積演算を行い、該演算結果
を前記第3のスイッチング素子に出力する第3のAND
回路と、前記第4のPWM信号と前記第1の出力信号と
の間の論理積演算を行い、該演算結果を前記第4のスイ
ッチング素子に出力する第4のAND回路とから構成す
るようにしてもよい。
複数のDフリップフロップ回路により構成され、前記ベ
ースブロック信号をクロック信号に同期して順次シフト
させるシフトレジスタと、前記各Dフリップフロップ回
路からの複数の出力信号のうち、設定された遅延時間に
対応する出力信号を選択して出力するセレクタとから構
成するようにしてもよい。
て図面を参照して詳細に説明する。
護装置の構成を示すブロック図である。図1において、
図8中の構成要素と同一の構成要素には同一の符号を付
し、説明を省略するものとする。
に示すように、図3に示したインバータ保護装置におい
てベースブロック回路20が、遅延回路2と、NOR回
路3と、NAND回路4と、AND回路7a〜7dとから
構成されているものである。
と、遅延回路2からの出力信号との間の論理和を反転す
る演算を行い、その演算結果を出力信号5aとして出力
する。NAND回路4は、ベースブロック信号1と、遅
延回路2からの出力信号との間の論理積を反転する演算
を行い、その演算結果を出力信号5bとして出力する。
信号5aとの間の論理積演算を行い、その演算結果をス
イッチング素子8aのベースに出力している。AND回
路7bは、PWM信号6bと、出力信号5bとの間の論理
積演算を行い、その演算結果をスイッチング素子8bの
ベースに出力している。AND回路7cは、PWM信号
6cと、出力信号5bとの間の論理積演算を行い、その演
算結果をスイッチング素子8cのベースに出力してい
る。AND回路7dは、PWM信号6dと、出力信号5a
との間の論理積演算を行い、その演算結果をスイッチン
グ素子8dのベースに出力している。
イミングチャートを参照して説明する。
述したのと同様に、図示されない異常検出装置から出力
され、異常発生時にはHレベル、正常時にはLレベルと
なる。NOR回路3は、ベースブロック信号1と遅延回
路2からの出力信号の論理和を反転させた信号を出力信
号5aとして出力している。このため、出力信号5aはベ
ースブロック信号1がHレベルになるのとほぼ同時にL
レベルとなり(時刻t 1)、ベースブロック信号1がL
レベルになると遅延回路2において設定されている時間
だけ遅れてHレベルとなる(時刻t4)。
信号1と遅延回路2からの出力信号の論理積を反転させ
た信号を出力信号5bとして出力している。このため、
出力信号5bはベースブロック信号1がHレベルになる
と遅延回路2において設定されている時間だけ遅れてH
レベルとなり(時刻t2)、ベースブロック信号1がL
レベルになると同時にHレベルとなる(時刻t3)。
2のようなタイミングで生成されるため、インバータ装
置が動作停止する際には、時刻t1において、スイッチ
ング素子8a、8dがオフとなり、時刻t2においてスイ
ッチング素子8b、8cがオフとなる。また、動作開始の
際には、時刻t3において、先ずスイッチング素子8b、
8cがオンとなり、次に、時刻t4においてスイッチング
素子8a、8dがオンとなる。
装置によれば、オンディレイ・オフディレイが一体とな
ったベースブロック回路を用いることにより、異常発生
時のベースブロック動作において、スイッチング素子8
a、8dを先にオフさせてから、遅延回路2に設定されて
いる遅延時間だけ後にスイッチング素子8b、8cをオフ
させることができる。また、ベースブロックから復帰す
る場合には、スイッチング素子8b、8cを先にオンさ
せ、遅延回路2に設定されている遅延時間だけ後にスイ
ッチング素子8a、8dをオンさせることができる。つま
り、本実施形態のインバータ保護装置によれば、異常発
生時のインバータ装置の停止動作処理、正常復帰時の動
作開始処理のどちらの場合においても、中性点側の2個
のスイッチング素子8b、8cがオフの状態で高圧側直流
母線、または低圧側直流母線に接続されたスイッチング
素子8a、8dがオンとなるような状態の発生を防ぐこと
ができ、スイッチング素子8b、8cの破損を防止するこ
とができる。
は、図3におけるベースブロック回路20を、遅延回路
2と、NOR回路3と、NAND回路4と、AND回路
7a〜7dとから構成されている場合を用いて説明した
が、本発明はこれに限定されるものではなく、ベースブ
ロック回路20は、ベースブロック信号1がHレベルと
なった場合には、スイッチング素子8a、8dを先ずオフ
とし、その時刻から一定時間経過後にスイッチング素子
8b、8cをオフとし、ベースブロック信号1がLレベル
となった場合には、スイッチング素子8b、8cを先ずオ
ンとし、その時刻から一定時間経過後に、スイッチング
素子8a、8dをオンとするような動作を行うような構成
であればどのような構成であってもよい。
異常発生時のインバータ装置の停止動作処理の際には、
高圧側直流母線、または低圧側直流母線に接続されたス
イッチング素子を中性点側の2個のスイッチング素子よ
りも先にオフとなるようにし、正常復帰時の動作開始処
理の際には、中性点側の2個のスイッチング素子を高圧
側直流母線、または低圧側直流母線に接続されたスイッ
チング素子よりも先にオンとなるようにすることによ
り、中性点側の2個のスイッチング素子の破損を防止す
ることができるという効果を得ることができる。
成を示すブロック図である。
護装置の動作を説明するためのタイミングチャートであ
る。
タ保護装置の構成を示すブロック図である。
ク図である。
ロック図である。
ある。
説明するためのタイミングチャートである。
示すブロック図である。
Claims (3)
- 【請求項1】 高圧側直流母線と低圧側直流母線との間
に直列に接続された第1から第4のスイッチング素子
と、 前記第1から第4のスイッチング素子に対してそれぞれ
並列接続された4個のフライホイールダイオードと、 前記第1および第2のスイッチング素子の接続点と中性
点との間、および前記第3および第4のスイッチング素
子の接続点と前記中性点との間に接続された2個のクラ
ンプダイオードと、 前記第1から第4のスイッチング素子をそれぞれ駆動す
るためのパルス信号である第1から第4のPWM信号を
生成して出力しているPWM波形発生回路と、 通常動作時には前記第1から第4のPWM信号をそれぞ
れ前記第1から第4のスイッチング素子にそのまま出力
し、インバータ装置の異常の発生の有無を示すベースブ
ロック信号がアクティブとなりインバータ装置の動作を
停止する際には、前記4個のスイッチング素子のうちの
前記高圧側直流母線に接続された第1のスイッチング素
子と、前記低圧側直流母線に接続された第4のスイッチ
ング素子を先ずオフとし、その時刻から一定時間経過後
に前記中性点側に設けられている第2および第3のスイ
ッチング素子をオフとし、前記ベースブロック信号がイ
ンアクティブとなりインバータ装置の動作を開始する際
には、前記第2および第3のスイッチング素子を先ずオ
ンとし、その時刻から一定時間経過後に、前記第1およ
び第4のスイッチング素子をオンとするベースブロック
回路とを備えているインバータ保護装置。 - 【請求項2】 前記ベースブロック回路が、 前記ベースブロック信号を入力して一定時間だけ遅延さ
せてから出力する遅延回路と、 前記ベースブロック信号と、前記遅延回路からの出力信
号との間の論理和を反転する演算を行い、該演算結果を
第1の出力信号として出力するNOR回路と、 前記ベースブロック信号と前記遅延回路からの出力信号
との間の論理積を反転する演算を行い、該演算結果を第
2の出力信号として出力するNAND回路と、 前記第1のPWM信号と前記第1の出力信号との間の論
理積演算を行い、該演算結果を前記第1のスイッチング
素子に出力する第1のAND回路と、 前記第2のPWM信号と前記第2の出力信号との間の論
理積演算を行い、該演算結果を前記第2のスイッチング
素子に出力する第2のAND回路と、 前記第3のPWM信号と前記第2の出力信号との間の論
理積演算を行い、該演算結果を前記第3のスイッチング
素子に出力する第3のAND回路と、 前記第4のPWM信号と前記第1の出力信号との間の論
理積演算を行い、該演算結果を前記第4のスイッチング
素子に出力する第4のAND回路とから構成されている
請求項1記載のインバータ保護装置。 - 【請求項3】 前記遅延回路が、 直列接続された複数のDフリップフロップ回路により構
成され、前記ベースブロック信号をクロック信号に同期
して順次シフトさせるシフトレジスタと、 前記各Dフリップフロップ回路からの複数の出力信号の
うち、設定された遅延時間に対応する出力信号を選択し
て出力するセレクタとから構成されている請求項1また
は2記載のインバータ保護装置。
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---|---|---|---|
JP2000251292A JP3473694B2 (ja) | 2000-08-22 | 2000-08-22 | インバータ保護装置 |
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