JP2002076598A - Method for producing component mounting substrate - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a method for forming a solder metal film even for a nonconductive micro pattern by applying electroplating. SOLUTION: A resist frame is formed on a conductor film 200 formed on a substrate 1. Solder metal films 31 and 32 are formed in the punching patterns P3 and P4 of the resist frame on the conductor film. The conductor film 200 is then etched selectively while leaving a part beneath the solder metal films 31 and 32.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、部品搭載基板の製
造方法に関する。[0001] The present invention relates to a method for manufacturing a component mounting board.

【０００２】[0002]

【従来の技術】部品搭載基板に電子部品をはんだ付けす
る場合、従来は、例えば特開平１１−１２１９１５号公
報等に開示されているように、部品接続用導体（以下、
ランドと称する）にはんだペーストを塗布した部品搭載
基板を用意する。そして、この部品搭載基板に形成され
たはんだペーストの上に部品を載せ、その後、リフロー
炉内を通って通炉することにより、はんだ付けしてい
た。2. Description of the Related Art Conventionally, when an electronic component is soldered to a component mounting board, as disclosed in, for example, Japanese Patent Application Laid-Open No.
A component mounting board is prepared by applying a solder paste to the land. Then, the component is placed on the solder paste formed on the component mounting board, and then passed through a reflow furnace to perform soldering.

【０００３】ところで、部品搭載基板に部品を搭載して
構成される電子機器は、更なる小型化または機能の複合
化が求められており、これに伴い、搭載部品の配置間隔
も狭ピッチ化が求められている。このような条件下で、
はんだぺ一ストを用いて部品を部品搭載基板にはんだ付
けした場合、ランド上に塗布されたはんだぺ一ストが、
部品搭載時の圧力により、ランド上外周より滲み出し、
隣接ランド間ではんだによるショートが発生してしま
う。また、狭ピッチのランドにはんだぺ一ストを確実に
印刷する技術も必要となってくる。[0003] By the way, electronic devices constructed by mounting components on a component mounting board are required to be further miniaturized or to have more complex functions, and accordingly, the arrangement intervals of the mounted components are also narrowed. It has been demanded. Under these conditions,
When a component is soldered to a component mounting board using a solder paste, the solder paste applied on the land will
Due to the pressure at the time of component mounting, it oozes out from the outer circumference on the land,
A short circuit due to solder occurs between adjacent lands. In addition, a technique for reliably printing the solder paste on the land with a narrow pitch is also required.

【０００４】また、はんだ付けする方法として、はんだ
レベラー法も知られている。はんだレベラー法では、は
んだレベラーで得られるはんだ量が少ない。このため、
基板に電子部品をはんだ付けするとき、はんだぺ一スト
を用いてはんだ金属を供給しなければならない。[0004] As a soldering method, a solder leveler method is also known. In the solder leveler method, the amount of solder obtained by the solder leveler is small. For this reason,
When soldering electronic components to a substrate, the solder metal must be supplied using a solder paste.

【０００５】更に、はんだレベラーで形成されたはんだ
の表面は、凸状となっており、仮にはんだぺ一ストを用
いずフラックス等で電子部品を仮固定した場合、電子部
品が斜めにはんだ付けされる等の不具合を生じる。[0005] Furthermore, the surface of the solder formed by the solder leveler is convex, and if the electronic component is temporarily fixed with a flux or the like without using a solder paste, the electronic component is obliquely soldered. Troubles such as

【０００６】また、はんだバンプを形成する方法とし
て、電気メッキ法があるが、電気メッキ法では、電気的
に接続されていないランドにはんだ金属膜を形成するこ
とが難しい。As a method of forming solder bumps, there is an electroplating method. However, in the electroplating method, it is difficult to form a solder metal film on lands that are not electrically connected.

【０００７】不導通ランドに電気めっきを施す１つの手
法としては、不導通ランドを、導通ランドに仮に結合さ
せ、電気めっきを行う。別の手法として、不導通ランド
にプローブを接触させて、電気めっきを行う方法も知ら
れている。そして、電気めっきが終了した後に、上述の
結合を、機械的に切断する。しかし、何れの手法も煩雑
である。One method of electroplating the nonconductive lands is to temporarily connect the nonconductive lands to the conductive lands and perform electroplating. As another method, a method of performing electroplating by bringing a probe into contact with a nonconductive land is also known. Then, after the electroplating is completed, the above-mentioned connection is mechanically cut. However, both methods are complicated.

【０００８】はんだめっきに代えて、はんだペースト印
刷法により、不導通ランドにはんだバンプ膜を形成する
手法も考えられる。しかしながら、表面積が、例えば直
径６０μｍの微小ランドにはんだぺ一ストを印刷しよう
とすると、メタルマスクからはんだぺ一ストが抜けず、
表面積の小さいランドにはんだバンプを形成することが
できない。[0008] Instead of solder plating, a method of forming a solder bump film on a non-conductive land by a solder paste printing method is also conceivable. However, when printing the solder paste on a micro land having a surface area of, for example, 60 μm in diameter, the solder paste does not come off from the metal mask.
A solder bump cannot be formed on a land having a small surface area.

【０００９】[0009]

【発明が解決しようとする課題】本発明の課題は、電気
的に接続されていないランドに対しても、電気メッキ法
を適用してはんだ金属膜を形成し得る部品搭載基板の製
造方法を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a component mounting board capable of forming a solder metal film by applying an electroplating method to a land that is not electrically connected. It is to be.

【００１０】本発明のもう一つの課題は、どのようなパ
ターンのランドにもはんだ金属膜を形成し得る部品搭載
基板の製造方法を提供することである。Another object of the present invention is to provide a method of manufacturing a component mounting board capable of forming a solder metal film on a land of any pattern.

【００１１】本発明の更にもう一つの課題は、面積の小
さいランドにもはんだ金属膜を設け得る部品搭載基板の
製造方法を提供することである。Still another object of the present invention is to provide a method of manufacturing a component mounting board capable of providing a solder metal film even on a land having a small area.

【００１２】本発明の更にもう一つの課題は、はんだバ
ンプの配置間隔が狭い場合でも、短絡の恐れなしにはん
だ付けを実行し得る部品搭載基板の製造方法を提供する
ことである。Still another object of the present invention is to provide a method of manufacturing a component mounting board which can perform soldering without fear of short-circuiting even when the interval between solder bumps is small.

【００１３】[0013]

【課題を解決するための手段】上述した課題を解決する
ため、本発明に係る部品搭載基板の製造方法は、レジス
トフレーム形成工程と、はんだ金属膜形成工程と、導体
膜エッチング工程とを含む。In order to solve the above-mentioned problems, a method of manufacturing a component mounting board according to the present invention includes a resist frame forming step, a solder metal film forming step, and a conductive film etching step.

【００１４】前記レジストフレーム形成工程は、予め基
板面に設けられた導体膜の上に、レジストフレームを形
成する工程である。前記レジストフレームは抜きパター
ンを有する。The resist frame forming step is a step of forming a resist frame on a conductor film provided in advance on a substrate surface. The resist frame has a blank pattern.

【００１５】前記はんだ金属膜形成工程は、前記導体膜
の上において前記抜きパターン内に、メッキによりはん
だ金属膜を形成する工程である。The step of forming a solder metal film is a step of forming a solder metal film on the conductor film in the blank pattern by plating.

【００１６】前記導体膜エッチング工程は、前記導体膜
のうち、前記はんだ金属膜の下に位置する部分を残し
て、前記導体膜を選択的にエッチングする工程である。The conductor film etching step is a step of selectively etching the conductor film except for a portion of the conductor film located below the solder metal film.

【００１７】上述したように、本発明に係る部品搭載基
板の製造方法では、予め基板面に設けられた導体膜の上
に、第１のレジストフレームを形成する。第１のレジス
トフレームは抜きパターンを有する。そして、導体膜の
上において上述の抜きパターン内に、メッキによりはん
だ金属膜を形成する。導体膜は、基板の一面のほぼ全面
に形成することができるので、はんだ金属膜をめっきプ
ロセスによって形成する場合、導体膜をめっき電源に接
続することができる。従って、はんだ金属膜を、めっき
によって形成するのに何ら障害がない。電気的に接続さ
れていない微小パターンのランドも、電気メッキ法によ
るはんだ金属膜によって得られることになる。As described above, in the method for manufacturing the component mounting board according to the present invention, the first resist frame is formed on the conductor film provided in advance on the board surface. The first resist frame has a blank pattern. Then, a solder metal film is formed on the conductive film by plating in the above-described punched pattern. Since the conductor film can be formed on almost the entire surface of the substrate, when the solder metal film is formed by a plating process, the conductor film can be connected to a plating power source. Therefore, there is no obstacle in forming the solder metal film by plating. Lands of minute patterns that are not electrically connected are also obtained by the solder metal film by the electroplating method.

【００１８】次に、導体膜の全体のうち、少なくともは
んだ金属膜の下の部分を残して導体膜をエッチングす
る。このエッチング処理により、適切な形状のパターン
を有するランド等を得ることができる。Next, the conductor film is etched except for at least a portion under the solder metal film in the entire conductor film. By this etching process, a land or the like having a pattern of an appropriate shape can be obtained.

【００１９】本発明では、上述のように、導体膜の上に
はんだ金属膜を設けた後に、その導体膜からランドパタ
ーンを構成する。従って、どんな形状のランドパターン
にもはんだ金属膜を設けることができる。In the present invention, as described above, after a solder metal film is provided on a conductor film, a land pattern is formed from the conductor film. Therefore, a solder metal film can be provided on a land pattern of any shape.

【００２０】はんだ金属膜は、はんだペーストと異な
り、滲みを生じることはない。従って、はんだ金属膜で
はんだバンプを構成すれば、はんだバンプの配置間隔が
狭い場合でも、隣り合うはんだ金属膜の間で短絡を生じ
ることはない。Unlike the solder paste, the solder metal film does not cause bleeding. Therefore, when the solder bumps are formed of the solder metal films, short-circuiting does not occur between the adjacent solder metal films even when the interval between the solder bumps is small.

【００２１】[0021]

【発明の実施の形態】図１は本発明に係る製造方法によ
って製造される部品搭載基板の一例を示す平面図、図２
は図１の２ー２線に沿った拡大断面図である。図示され
た部品搭載基板（以下基板と称する）１は、３つのラン
ドＰ１〜Ｐ３と、２つの導体パターンＰ４、Ｐ５を有す
る。基板１の内部には、一層または複数層の内部導体５
１、５２が埋設されている。基板１は、有機絶縁層、無
機絶縁層またはそれらの組み合わせによって構成するこ
とができる。一般には、積層構造を有するが、単層構造
であってもよい。基板１を構成する有機絶縁層は、各種
合成樹脂材料によって構成され、ガラス繊維等を含むこ
ともある。基板１を構成する無機絶縁層は、各種セラミ
ックス材料、例えば、アルミナ等によって構成される。FIG. 1 is a plan view showing an example of a component mounting board manufactured by a manufacturing method according to the present invention.
FIG. 2 is an enlarged sectional view taken along line 2-2 of FIG. The illustrated component mounting board (hereinafter, referred to as a board) 1 has three lands P1 to P3 and two conductor patterns P4 and P5. Inside the substrate 1, one or more layers of internal conductors 5 are provided.
1, 52 are buried. The substrate 1 can be constituted by an organic insulating layer, an inorganic insulating layer, or a combination thereof. Generally, it has a laminated structure, but may have a single-layer structure. The organic insulating layer constituting the substrate 1 is made of various synthetic resin materials, and may include glass fiber or the like. The inorganic insulating layer constituting the substrate 1 is made of various ceramic materials, for example, alumina or the like.

【００２２】ランドＰ１〜Ｐ３は、基板１の一面（搭載
面）内に形成されている。図示されたランドＰ１〜Ｐ３
は３つであるが、その個数は任意である。１個だけであ
ってもよいし、２個以上の個数であってもよい。ランド
Ｐ１〜Ｐ３は同じ導体膜構造を有する。図２には、代表
的にランドＰ３の導体膜構造が例示されている。The lands P1 to P3 are formed in one surface (mounting surface) of the substrate 1. Lands P1 to P3 shown
Is three, but the number is arbitrary. The number may be only one or two or more. The lands P1 to P3 have the same conductor film structure. FIG. 2 exemplarily shows a conductor film structure of the land P3.

【００２３】図２を参照すると、ランドＰ３は、第１の
導体膜２１と第１のはんだ金属膜３１とを有する。第１
の導体膜２１は、Ｃｕ箔で構成され、基板１の表面に付
着されている。第１の導体膜２１は、めっき膜として構
成されていてもよい。この場合には、基板１の一面を粗
面化した後、無電解めっき法によってめっき膜を形成
し、第２の導体膜２２１とする。めっき膜はＣｕめっき
膜が好ましい。めっき膜厚が不足する場合等には、無電
解めっき膜の上に、更に電解めっき（電気めっき）を施
すことができる。Referring to FIG. 2, the land P3 has a first conductor film 21 and a first solder metal film 31. First
The conductor film 21 is made of Cu foil and is attached to the surface of the substrate 1. The first conductor film 21 may be configured as a plating film. In this case, after one surface of the substrate 1 is roughened, a plating film is formed by an electroless plating method to form a second conductor film 221. The plating film is preferably a Cu plating film. In the case where the plating film thickness is insufficient, electrolytic plating (electroplating) can be further performed on the electroless plating film.

【００２４】第１のはんだ金属膜３１は、第１の導体膜
２１に対する密着強度が良好で、かつ、はんだ付け性の
良好な膜構造を有する。具体例として、図示された第１
のはんだ金属膜３１は、第１のめっき膜３１１と、第２
のめっき膜３１２とを含む。第１のめっき膜３１１は、
具体的には、Ｎｉ膜によって構成することができる。Ｎ
ｉ膜でなる第１のめっき膜３１１は、第１の導体膜２１
に隣接し、かつ、第１の導体膜２１に密着している。こ
のような第１のめっき膜３１１は、Ｎｉめっき膜として
形成することができる。The first solder metal film 31 has a film structure with good adhesion strength to the first conductor film 21 and good solderability. As a specific example, the first illustrated
Of the first plating film 311 and the second solder metal film 31
And a plating film 312. The first plating film 311 includes:
Specifically, it can be constituted by a Ni film. N
The first plating film 311 made of an i-film is
And is in close contact with the first conductor film 21. Such a first plating film 311 can be formed as a Ni plating film.

【００２５】第２のめっき膜３１２は、主として、はん
だ付け性を確保するために備えられる。具体的には、Ｃ
ｕ、Ｂｉ、Ｐｂ、ＺｎまたはＡｇから選択された少なく
とも一種と、Ｓｎとの合金膜を含むことができる。The second plating film 312 is provided mainly for ensuring solderability. Specifically, C
An alloy film of Sn and at least one selected from u, Bi, Pb, Zn or Ag can be included.

【００２６】上述した第１のはんだ金属膜３１の膜構造
は、実施可能な一例であり、このような膜構造に限定さ
れるものではない。この他、異なる金属膜、または、積
層膜構造を採用してもよい。The film structure of the first solder metal film 31 described above is an example that can be implemented, and is not limited to such a film structure. In addition, a different metal film or a laminated film structure may be adopted.

【００２７】導体パターンＰ４、Ｐ５も、ランドＰ１〜
Ｐ３と同様の金属膜、及び、積層膜構造とすることがで
きる。例えば、導体パターンＰ４を例に取ると、図２に
図示されているように、第２の導体膜２２と、第２のは
んだ金属膜３２とを有する。第２の導体膜２２は、好ま
しくは、Ｃｕ箔またはＣｕめっき膜で構成され、基板１
の表面に付着されている。The conductor patterns P4 and P5 also have lands P1 to P5.
A metal film and a laminated film structure similar to P3 can be obtained. For example, taking the conductor pattern P4 as an example, as shown in FIG. 2, it has a second conductor film 22 and a second solder metal film 32. The second conductor film 22 is preferably made of a Cu foil or a Cu plating film, and
Is attached to the surface.

【００２８】第２のはんだ金属膜３２は、第２の導体膜
２２に対する密着強度が良好で、かつ、はんだ付け性の
良好な膜構造を有する。図示された第２のはんだ金属膜
３２は、第３のめっき膜３２１と、第４のめっき膜３２
２を含む。第３のめっき膜３２１は、Ｎｉ膜によって構
成することができる。Ｎｉ膜でなる第３のめっき膜３２
１は第２の導体膜２２に隣接し、かつ、第２の導体膜２
２に密着している。このような第３のめっき膜３２１
は、Ｎｉめっき膜として形成することができる。The second solder metal film 32 has a good adhesive strength to the second conductor film 22 and has a film structure with good solderability. The illustrated second solder metal film 32 includes a third plating film 321 and a fourth plating film 32.
2 inclusive. The third plating film 321 can be composed of a Ni film. Third plating film 32 made of Ni film
1 is adjacent to the second conductor film 22 and the second conductor film 2
Close contact with 2. Such a third plating film 321
Can be formed as a Ni plating film.

【００２９】第４のめっき膜３２２は、主として、はん
だ付け性を確保するために備えられる。具体的には、Ｃ
ｕ、Ｂｉ、Ｐｂ、ＺｎまたはＡｇから選択された少なく
とも一種と、Ｓｎとの合金めっき膜を含むことができ
る。導体パターンＰ４、Ｐ５において、第２のはんだ金
属膜３２のそれぞれは、その平面積が導体パターンＰ
４、Ｐ５の平面積よりも小さく形成されていてもよい。
導体パターンＰ４、Ｐ５の個数、配置及びパターンは任
意である。The fourth plating film 322 is provided mainly for securing solderability. Specifically, C
An alloy plating film of Sn and at least one selected from u, Bi, Pb, Zn or Ag can be included. In the conductor patterns P4 and P5, each of the second solder metal films 32 has a plane area of the conductor pattern P
4, it may be formed smaller than the plane area of P5.
The number, arrangement and pattern of the conductor patterns P4 and P5 are arbitrary.

【００３０】第１及び第２のはんだ金属膜３１、３２
は、図２に示すように、何れも、表面のほぼ全面が、基
板１の一面（搭載面）に対してほぼ平行な平坦面となっ
ている。第１及び第２のはんだ金属膜３１、３２の膜厚
は、３５〜８０μｍの範囲、特に好ましくは、３５μｍ
以上で６０μｍ以下の範囲にある。First and second solder metal films 31, 32
As shown in FIG. 2, almost all of the surfaces are flat surfaces substantially parallel to one surface (mounting surface) of the substrate 1. The thickness of the first and second solder metal films 31 and 32 is in the range of 35 to 80 μm, particularly preferably 35 μm.
This is in the range of 60 μm or less.

【００３１】図示された部品搭載基板１は、更に、保護
膜４を有する。保護膜４は、基板１の搭載面上に形成さ
れ、ランドＰ１〜Ｐ３、及び、導体パターンＰ４、Ｐ５
の周囲に生じるスペースを埋めている。保護膜４は、こ
の種の部品搭載基板において多用されているレジストに
よって構成することができる。The illustrated component mounting board 1 further has a protective film 4. The protective film 4 is formed on the mounting surface of the substrate 1 and includes lands P1 to P3 and conductive patterns P4 and P5.
Fills the space created around. The protective film 4 can be made of a resist that is frequently used in this type of component mounting board.

【００３２】上述した部品搭載基板１は、第１及び第２
のはんだ金属膜３１、３２を用いているので、チップ部
品、回路モジュールまたは集積回路部品等の電子部品
を、ランドＰ１〜Ｐ３、及び、導体パターンＰ４、Ｐ５
に搭載する場合、電子部品は、固体である第１及び第２
のはんだ金属膜３１、３２の上に搭載されることにな
る。このため、リフロー炉へ通炉する前に、第１及び第
２のはんだ金属膜３１、３２が電子部品の搭載圧力を受
けたとしても、はんだ金属成分が、ランドＰ１〜Ｐ３、
及び、導体パターンＰ４、Ｐ５の外側に滲み出すことは
ない。したがって、狭小化された配置間隔で隣接する部
品の端子電極間または部品搭載基板１上のランドＰ１〜
Ｐ３、及び、導体パターンＰ４、Ｐ５間等が、滲み出し
たはんだ金属成分によって短絡されることはないし、回
路短絡による不良を発生することもない。第１及び第２
のはんだ金属膜３１、３２と電子部品との間にはフラッ
クスが付与されるが、フラックスの滲み出しは回路短絡
を生じない。このため、搭載部品間隔を従来よりも縮小
できる。また、電子部品の小型化、端子電極間隔の縮小
化に寄与できる。The above-described component mounting board 1 includes first and second components.
Since the solder metal films 31 and 32 are used, electronic components such as chip components, circuit modules or integrated circuit components are connected to the lands P1 to P3 and the conductor patterns P4 and P5.
When mounted on the electronic component, the electronic components are solid first and second components.
Are mounted on the solder metal films 31 and 32. For this reason, even if the first and second solder metal films 31 and 32 receive the mounting pressure of the electronic component before passing through the reflow furnace, the solder metal component is not changed to the lands P1 to P3,
In addition, it does not seep out of the conductor patterns P4 and P5. Accordingly, the lands P1 to lands P1 on the component mounting board 1 between the terminal electrodes of the components adjacent to each other at the narrowed arrangement interval.
There is no short circuit between P3 and the conductive patterns P4 and P5 due to the exuded solder metal component, and no failure due to short circuit occurs. First and second
Flux is applied between the solder metal films 31 and 32 and the electronic component, but the oozing of the flux does not cause a short circuit. For this reason, the space between the mounted components can be reduced as compared with the related art. In addition, it can contribute to miniaturization of electronic components and reduction of the interval between terminal electrodes.

【００３３】図１及び図２を参照して説明した基板１
は、上述したような優れた利点を有する。しかし、ラン
ドＰ１〜Ｐ３及び導体パターンＰ４、Ｐ５を第１及び第
２のはんだ金属膜３１、３２によって構成しなければな
らないため、特に、ランドＰ１〜Ｐ３の形成に困難性を
伴う。The substrate 1 described with reference to FIGS. 1 and 2
Has the above-mentioned advantages. However, since the lands P1 to P3 and the conductor patterns P4 and P5 must be formed by the first and second solder metal films 31 and 32, it is particularly difficult to form the lands P1 to P3.

【００３４】即ち、部品搭載基板に搭載される部品の配
置間隔の狭ピッチ化及び搭載部品の小型化が進展するに
つれて、ランドＰ１〜Ｐ３の直径が小さくなり、第１の
はんだ金属膜３１を有するランドＰ１〜Ｐ３を形成する
に当って、電気めっきのためのプローブを接触する面積
を確保することが困難になる。That is, as the pitch of the components to be mounted on the component mounting substrate is reduced and the size of the mounted components is reduced, the diameters of the lands P1 to P3 are reduced and the first solder metal film 31 is provided. In forming the lands P1 to P3, it is difficult to secure an area for contacting a probe for electroplating.

【００３５】ランドＰ１〜Ｐ３が、例えば、基板１の内
部に埋設された内部導体５１、５２に電気的に接続され
ていて、内部導体５１、５２を介してめっき用電源に接
続できる構造であれば、めっきをすることはできる。し
かし、実際には、図１及び図２を参照して説明した基板
１において、ランドＰ１〜Ｐ３の一部または全部が、他
の回路要素、例えば、基板１の内部または表面に形成さ
れる導体パターンとは導通されておらず（不導通）、独
立していることがある。For example, the lands P1 to P3 are electrically connected to the internal conductors 51 and 52 embedded in the substrate 1, and can be connected to a plating power source via the internal conductors 51 and 52. If it does, it can be plated. However, in practice, in the substrate 1 described with reference to FIGS. 1 and 2, some or all of the lands P <b> 1 to P <b> 3 may be formed of another circuit element, for example, a conductor formed inside or on the surface of the substrate 1. In some cases, the pattern is not conductive (disconnected) and independent.

【００３６】例えば、集積回路部品等においては、多数
備えられた端子のうちの幾つかは、回路的には接続不要
（いわゆる浮いた状態）となることがある。このような
場合でも、接続不要端子のために、不導通のランドを用
意し、その不導通のランドに、集積回路部品の接続端子
をはんだ付けすることにより、機械的接続強度及びその
信頼性を確保するのが一般的である。このような不導通
のランドに対しては、めっきをすることが困難である。
本発明は、このような困難性を克服するのに有効な手段
を開示するものである。以下に、図面を参照して説明す
る。For example, in an integrated circuit component or the like, some of a large number of terminals may not need to be connected in a circuit (so-called floating state). Even in such a case, a non-conductive land is prepared for a connection unnecessary terminal, and the connection terminal of the integrated circuit component is soldered to the non-conductive land, so that the mechanical connection strength and its reliability are improved. It is common to secure. It is difficult to plate such non-conductive lands.
The present invention discloses an effective means for overcoming such difficulties. Hereinafter, description will be made with reference to the drawings.

【００３７】図３〜図９は本発明に係る基板の製造方法
を示す図である。本発明に係る製造方法は、レジストフ
レーム形成工程と、はんだ金属膜形成工程と、導体膜エ
ッチング工程とを含む。3 to 9 are views showing a method for manufacturing a substrate according to the present invention. The manufacturing method according to the present invention includes a resist frame forming step, a solder metal film forming step, and a conductor film etching step.

【００３８】図３及び図４はレジストフレーム形成工程
を示している。レジストフレーム形成工程では、図３に
示すように、予め、基板１の一面に設けられた導体膜２
００を用意する。導体膜２００としては、Ｃｕ箔または
Ｃｕめっき膜を用いることができる。導体膜２００は基
板１の一面または両面のほぼ全面に形成される。FIGS. 3 and 4 show a resist frame forming step. In the resist frame forming step, as shown in FIG. 3, the conductor film 2 previously provided on one surface of the substrate 1 is formed.
Prepare 00. As the conductor film 200, a Cu foil or a Cu plating film can be used. The conductive film 200 is formed on substantially one entire surface or both surfaces of the substrate 1.

【００３９】そして、図４に示すように、基板１の一面
に設けられた導体膜２００の上に、電気絶縁性レジスト
フレーム４を形成する。このレジストフレーム４は抜き
パターンＰ３、Ｐ４を有する。この抜きパターンＰ３、
Ｐ４は、図１のランドＰ３及び導体パターンＰ４を形成
すべき位置において、ランドＰ３及び導体パターンＰ４
の形状に対応した形状になっている。図示はされていな
いが、レジストフレーム４は、他のランドＰ１、Ｐ２及
び導体パターンＰ５に対応する抜きパターンをも有す
る。このようなレジストフレーム４は、フォトレジスト
を、フォトリソグラフィ工程によってパターンニングす
ることによって形成することができるし、印刷等の手段
によって形成することもできる。レジストフレーム４の
ためのレジスト材料の具体例としては、ＰＥＲー２０Ｔ
Ｒ３２２７（太陽インキ製造社製）を挙げることができ
る。このレジスト材料を用いた場合は、９０℃の温度
で、１５分間加熱することにより、フレームを作成する
ことができる。Then, as shown in FIG. 4, an electrically insulating resist frame 4 is formed on the conductor film 200 provided on one surface of the substrate 1. The resist frame 4 has punched patterns P3 and P4. This cut pattern P3,
P4 is the land P3 and the conductor pattern P4 at the position where the land P3 and the conductor pattern P4 in FIG. 1 are to be formed.
It has a shape corresponding to the shape of. Although not shown, the resist frame 4 also has a blank pattern corresponding to the other lands P1, P2 and the conductor pattern P5. Such a resist frame 4 can be formed by patterning a photoresist by a photolithography process, or can be formed by means such as printing. A specific example of a resist material for the resist frame 4 is PER-20T
R3227 (manufactured by Taiyo Ink Manufacturing Co., Ltd.) can be mentioned. When this resist material is used, a frame can be formed by heating at a temperature of 90 ° C. for 15 minutes.

【００４０】図５、図６は、はんだ金属膜形成工程を示
している。はんだ金属膜形成工程では、まず、図５に示
すように、導体膜２００の上において、抜きパターンＰ
３、Ｐ４内に、メッキにより、第１及び第３のめっき膜
３１１、３２１を形成する。第１及び第３のめっき膜３
１１、３２１は、Ｎｉのめっき膜であり、例えば２μｍ
の膜厚となるように、導体膜２００の上に付着させる。
導体膜２００は、基板１の一面のほぼ全面に形成されて
いるので、第１及び第３のめっき膜３１１、３２１をめ
っきプロセスによって形成する場合、導体膜２００をめ
っき電源に接続することができる。従って、第１及び第
３のめっき膜３１１、３２１を、めっきによって形成す
るのに、何ら障害がない。FIGS. 5 and 6 show a step of forming a solder metal film. In the solder metal film forming step, first, as shown in FIG.
3, first and third plating films 311 and 321 are formed in P4 by plating. First and third plating films 3
Reference numerals 11 and 321 denote Ni plating films, for example, 2 μm
Is deposited on the conductor film 200 so as to have a film thickness of.
Since the conductor film 200 is formed on almost the entire surface of the substrate 1, when the first and third plating films 311 and 321 are formed by a plating process, the conductor film 200 can be connected to a plating power source. . Therefore, there is no obstacle in forming the first and third plating films 311 and 321 by plating.

【００４１】次に、図６に示すように、抜きパターンＰ
３、Ｐ４内にある第１及び第３のめっき膜３１１、３２
１の上に、メッキにより、第２及び第４のめっき膜３１
２、３２２を形成する。第２及び第４のめっき膜３１
２、３２２は、例えば５０μｍの膜厚となるように、第
１及び第３のめっき膜３１１、３２１の上に付着させ
る。第１及び第３のめっき膜３１１、３２１は導体膜２
００の上に付着されており、導体膜２００は、基板１の
一面のほぼ全面に形成されているので、第２及び第４の
めっき膜３１２、３２２をめっきプロセスによって形成
する場合も、導体膜２００をめっき電源に接続すること
ができる。従って、第２及び第４のめっき膜３１２、３
２２を、めっきによって形成するのにも、何ら障害がな
い。第２及び第４のめっき膜３１２、３２２は、既に述
べたように、Ｃｕ、Ｂｉ、Ｐｂ、ＺｎまたはＡｇから選
択された少なくとも一種と、Ｓｎとの合金めっき膜を含
むことができる。これにより、第１のめっき膜３１１及
び第２のめっき膜３１２を含む第１のはんだ金属膜３１
と、第３のめっき膜３２１及び第４のめっき膜３２２を
含む第２のはんだ金属膜３２が形成される。第１及び第
２のはんだ金属膜３１、３２の膜厚は、前述したよう
に、３５〜８０μｍの範囲、特に好ましくは、３５μｍ
以上で６０μｍ以下の範囲に設定する。Next, as shown in FIG.
3, the first and third plating films 311, 32 in P4
1 on the first and second plating films 31 by plating.
2, 322 are formed. Second and fourth plating films 31
2 and 322 are deposited on the first and third plating films 311 and 321 so as to have a thickness of, for example, 50 μm. The first and third plating films 311 and 321 are the conductor film 2
00, and the conductive film 200 is formed on almost the entire surface of the substrate 1. Therefore, even when the second and fourth plating films 312 and 322 are formed by a plating process, the conductive film 200 200 can be connected to a plating power supply. Therefore, the second and fourth plating films 312, 312
There is no obstacle in forming 22 by plating. As described above, the second and fourth plating films 312 and 322 may include an alloy plating film of Sn and at least one selected from Cu, Bi, Pb, Zn, or Ag. Thereby, the first solder metal film 31 including the first plating film 311 and the second plating film 312 is formed.
Then, the second solder metal film 32 including the third plating film 321 and the fourth plating film 322 is formed. As described above, the thickness of the first and second solder metal films 31 and 32 is in the range of 35 to 80 μm, particularly preferably 35 μm.
The above is set to a range of 60 μm or less.

【００４２】この後、図７に示すように、レジストフレ
ーム４を除去する。レジストフレーム４として、ＰＥＲ
ー２０ＴＲ３２２７（太陽インキ製造社製）を用いた場
合の除去処理は、サンプルを５％ＮａＯＨ浴中に浸漬
し、５０℃で、３分間、静止状態で保持することにより
行う。Thereafter, as shown in FIG. 7, the resist frame 4 is removed. PER as the resist frame 4
The removal treatment using -20TR3227 (manufactured by Taiyo Ink Mfg. Co., Ltd.) is performed by immersing the sample in a 5% NaOH bath and keeping it at 50 ° C. for 3 minutes in a stationary state.

【００４３】次に、レジストフレームを除去した後、導
体膜エッチング工程を実行する。導体膜エッチング工程
は、導体膜２０のうち、第１及び第２のはんだ金属膜３
１、３２の下に位置する部分を残して、導体膜２００を
選択的にエッチングする。Next, after removing the resist frame, a conductor film etching step is performed. In the conductor film etching step, the first and second solder metal films 3 of the conductor film 20 are formed.
The conductive film 200 is selectively etched except for the portions located below 1 and 32.

【００４４】図８は導体膜エッチング工程後の基板の平
面図、図９は図８の９ー９線に沿った拡大断面図であ
る。図８、９に示すように、第１の導体膜２１、第１の
めっき膜３１１及び第２のめっき膜３１２の積層膜構造
を有するランドＰ３と、第２の導体膜２２、第３のめっ
き膜３２１及び第４のめっき膜３２２の積層膜構造を有
するランドＰ４とが形成される。図示はされていない
が、図１に図示されたランドＰ１、Ｐ２及び導体パター
ンＰ５も、ランドＰ３及び導体パターンＰ４と同じ積層
膜構造として、同時に形成される。導体膜エッチング工
程における導体膜２００のエッチングは、Ｃｕ箔または
Ｃｕめっき膜でなる導体膜２００に対して選択性エッチ
ングを示すアルカリエッチング液を用いて行うことがで
きる。具体例としては、メルテックスＡプロセス浴（メ
ルテックス社製）を挙げることができる。FIG. 8 is a plan view of the substrate after the conductive film etching step, and FIG. 9 is an enlarged sectional view along line 9-9 in FIG. As shown in FIGS. 8 and 9, a land P3 having a laminated film structure of a first conductor film 21, a first plating film 311 and a second plating film 312, a second conductor film 22, and a third plating A land P4 having a laminated film structure of the film 321 and the fourth plating film 322 is formed. Although not shown, the lands P1, P2 and the conductor pattern P5 shown in FIG. 1 are simultaneously formed as the same laminated film structure as the land P3 and the conductor pattern P4. The etching of the conductor film 200 in the conductor film etching step can be performed using an alkali etching solution that shows selective etching for the conductor film 200 made of a Cu foil or a Cu plating film. A specific example is a Meltex A process bath (manufactured by Meltex).

【００４５】この後、ランドＰ１〜Ｐ３、導体パターン
Ｐ４、Ｐ５の周りに保護膜を形成することにより、図１
に示したような部品搭載基板が得られる。Thereafter, by forming a protective film around the lands P1 to P3 and the conductor patterns P4 and P5, the structure shown in FIG.
A component mounting board as shown in FIG.

【００４６】図１０〜図１８は本発明に係る部品搭載基
板の別の製造方法を示す図である。この実施例の特徴の
一つは、レジストフレーム形成工程が、第１のレジスト
フレーム形成工程と、第２のレジストフレーム除去工程
とを含むことである。FIGS. 10 to 18 are views showing another method of manufacturing the component mounting board according to the present invention. One of the features of this embodiment is that the resist frame forming step includes a first resist frame forming step and a second resist frame removing step.

【００４７】まず、第１のレジストフレーム形成工程で
は、図１０に示すように、予め、一面に導体膜２００を
設けた基板１を用意する。導体膜２００としては、Ｃｕ
箔またはＣｕめっき膜を用いることができる。導体膜２
００は基板１の一面のほぼ全面に形成されている。First, in the first resist frame forming step, as shown in FIG. 10, a substrate 1 provided with a conductor film 200 on one surface is prepared in advance. As the conductive film 200, Cu
A foil or a Cu plating film can be used. Conductive film 2
00 is formed on almost the entire surface of the substrate 1.

【００４８】そして、図１１に示すように、基板１の一
面に設けられた導体膜２００の上に、電気絶縁性を有す
る第１のレジストフレーム４１を形成する。第１のレジ
ストフレーム４１は、第１の抜きパターンＰ３、Ｐ４及
び第２の抜きパターンＰ２０を有する。第１の抜きパタ
ーンＰ３、Ｐ４は、図１のランドＰ３及び導体パターン
Ｐ４を形成すべき位置において、ランドＰ３及び導体パ
ターンＰ４の形状に対応した形状になっている。第２の
抜きパターンＰ２０は、第１の抜きパターンＰ３に形成
されるランドＰ３（図１参照）と、第１の抜きパターン
Ｐ４に形成される導体パターンＰ４との間の離間距離に
対応する。Then, as shown in FIG. 11, a first resist frame 41 having electrical insulation is formed on the conductor film 200 provided on one surface of the substrate 1. The first resist frame 41 has first cut patterns P3 and P4 and a second cut pattern P20. The first punched patterns P3 and P4 have shapes corresponding to the shapes of the land P3 and the conductor pattern P4 at positions where the land P3 and the conductor pattern P4 in FIG. 1 are to be formed. The second blank pattern P20 corresponds to the separation distance between the land P3 (see FIG. 1) formed on the first blank pattern P3 and the conductor pattern P4 formed on the first blank pattern P4.

【００４９】図示はされていないが、第１のレジストフ
レーム４１は、他のランドＰ１、Ｐ２及び導体パターン
Ｐ５に対応する抜きパターンをも有する。このような第
１のレジストフレーム４１は、フォトレジストを、フォ
トリソグラフィ工程によってパターンニングすることに
よって形成することができるし、印刷等の手段によって
形成することもできる。Although not shown, the first resist frame 41 also has a cutout pattern corresponding to the other lands P1, P2 and the conductor pattern P5. Such a first resist frame 41 can be formed by patterning a photoresist by a photolithography process, or can be formed by means such as printing.

【００５０】次に、第２のレジストフレーム形成工程で
は、図１２に示すように、第１の抜きパターンＰ３、Ｐ
４を残し、第２の抜きパターンＰ２０を覆うように、第
２のレジストフレーム４２を、第１のレジストフレーム
４１及び導体膜２００の上に形成する。第２のレジスト
フレーム４２は、第２の抜きパターンＰ２０を通して、
導体膜２００の上に形成される。第２のレジストフレー
ム４２の具体例としては、ＰＥＲー２０ＴＲ３２２７
（太陽インキ製造社製）を挙げることができ、このレジ
スト材料を用いた場合は、９０℃の温度で、１５分間加
熱する。Next, in the second resist frame forming step, as shown in FIG.
The second resist frame 42 is formed on the first resist frame 41 and the conductor film 200 so as to cover the second punched pattern P20 while leaving the fourth resist pattern 4. The second resist frame 42 passes through the second punched pattern P20,
It is formed on the conductor film 200. As a specific example of the second resist frame 42, PER-20TR3227
(Manufactured by Taiyo Ink Manufacturing Co., Ltd.). When this resist material is used, heating is performed at 90 ° C. for 15 minutes.

【００５１】次に、図１３、図１４は、はんだ金属膜形
成工程を示している。はんだ金属膜形成工程では、ま
ず、図１３に示すように、抜きパターンＰ３、Ｐ４内
に、メッキにより、第１及び第３のめっき膜３１１、３
２１を形成する。第１及び第３のめっき膜３１１、３２
１は、Ｎｉのめっき膜であり、例えば２μｍの膜厚とな
るように、導体膜２００の上に付着させる。導体膜２０
０は、基板１の一面のほぼ全面に形成されているので、
第１及び第３のめっき膜３１１、３２１をめっきプロセ
スによって形成する場合、導体膜２００をめっき電源に
接続することができる。従って、第１及び第３のめっき
膜３１１、３２１を、めっきによって形成するのに、何
ら障害がない。Next, FIGS. 13 and 14 show a step of forming a solder metal film. In the solder metal film forming step, first, as shown in FIG. 13, the first and third plating films 311 and 311 are formed in the punched patterns P3 and P4 by plating.
21 are formed. First and third plating films 311, 32
Reference numeral 1 denotes a Ni plating film, which is deposited on the conductor film 200 so as to have a thickness of, for example, 2 μm. Conductive film 20
Since 0 is formed on almost the entire surface of the substrate 1,
When the first and third plating films 311 and 321 are formed by a plating process, the conductor film 200 can be connected to a plating power supply. Therefore, there is no obstacle in forming the first and third plating films 311 and 321 by plating.

【００５２】次に、図１４に示すように、抜きパターン
Ｐ３、Ｐ４内にある第１及び第３のめっき膜３１１、３
２１の上に、メッキプロセスにより、第２及び第４のめ
っき膜３１２、３２２を形成する。第２及び第４のめっ
き膜３１２、３２２は、例えば５０μｍの膜厚となるよ
うに、第１及び第３のめっき膜３１１、３２１の上に付
着させる。第１及び第３のめっき膜３１１、３２１は導
体膜２００の上に付着されており、導体膜２００は、基
板１の一面のほぼ全面に形成されているので、第２及び
第４のめっき膜３１２、３２２をめっきプロセスによっ
て形成する場合も、導体膜２００をめっき電源に接続す
ることができる。Next, as shown in FIG. 14, the first and third plating films 311, 3 in the removal patterns P3, P4
The second and fourth plating films 312 and 322 are formed on the substrate 21 by a plating process. The second and fourth plating films 312 and 322 are attached on the first and third plating films 311 and 321 so as to have a thickness of, for example, 50 μm. The first and third plating films 311 and 321 are attached on the conductor film 200. Since the conductor film 200 is formed on almost the entire surface of the substrate 1, the second and fourth plating films are formed. Also in the case where 312 and 322 are formed by a plating process, the conductive film 200 can be connected to a plating power supply.

【００５３】従って、第１及び第３のめっき膜３１１、
３２１のパターン形状が極めて小さい場合でも、第２及
び第４のめっき膜３１２、３２２を、めっきによって形
成するのにも、何ら障害がない。第２及び第４のめっき
膜３１２、３２２は、既に述べたように、Ｃｕ、Ｂｉ、
Ｐｂ、ＺｎまたはＡｇから選択された少なくとも一種
と、Ｓｎとの合金めっき膜を含むことができる。これに
より、第１のめっき膜３１１及び第２のめっき膜３１２
を含む第１のはんだ金属膜３１と、第３のめっき膜３２
１及び第４のめっき膜３２２を含む第２のはんだ金属膜
３２が形成される。第１及び第２のはんだ金属膜３１、
３２の膜厚は、前述したように、３５〜８０μｍの範
囲、特に好ましくは、３５μｍ以上で６０μｍ以下の範
囲に設定する。Therefore, the first and third plating films 311,
Even if the pattern shape of H.321 is extremely small, there is no obstacle to forming the second and fourth plating films 312 and 322 by plating. As described above, the second and fourth plating films 312 and 322 are made of Cu, Bi,
An alloy plating film of Sn and at least one selected from Pb, Zn or Ag can be included. Thereby, the first plating film 311 and the second plating film 312
Solder metal film 31 including the following, and third plating film 32
A second solder metal film 32 including the first and fourth plating films 322 is formed. First and second solder metal films 31,
As described above, the thickness of the film 32 is set in a range of 35 to 80 μm, particularly preferably in a range of 35 μm or more and 60 μm or less.

【００５４】この後、図１５に示すように、第２のレジ
ストフレーム４２を除去する。第２のレジストフレーム
４２として、ＰＥＲー２０ＴＲ３２２７（太陽インキ製
社製）を用いた場合の除去処理は、サンプルを５％Ｎａ
ＯＨ浴中に浸漬し、５０℃で、３分間、静止状態で保持
することにより行う。Thereafter, as shown in FIG. 15, the second resist frame 42 is removed. In the case where PER-20TR3227 (manufactured by Taiyo Ink Co., Ltd.) is used as the second resist frame 42, the sample is treated with 5%
This is carried out by immersing in an OH bath and holding at 50 ° C. for 3 minutes.

【００５５】次に、図１６に示したように、レジストフ
レームを除去した後、導体膜エッチング工程を実行す
る。導体膜エッチング工程は、導体膜２００のうち、第
１及び第２のはんだ金属膜３１、３２の下に位置する部
分を残して、導体膜２００を選択的にエッチングする。
これにより、図１６、１７に示すように、第１の導体膜
２１、第１のめっき膜３１１及び第２のめっき膜３１２
の積層膜構造を有するランドＰ３と、第２の導体膜２
２、第３のめっき膜３２１及び第４のめっき膜３２２の
積層膜構造を有するランドＰ４とが形成される。図示は
されていないが、図１に図示されたランドＰ１、Ｐ２及
び導体パターンＰ５も、ランドＰ３及び導体パターンＰ
４と同じ積層膜構造として、同時に形成される。導体膜
エッチング工程における導体膜２００のエッチングは、
Ｃｕ箔でなる導体膜２００を選択的にエッチングするア
ルカリエッチング液を用いて行うことができる。具体例
としては、メルテックスＡプロセス浴（メルテックス社
製）を挙げることができる。Next, as shown in FIG. 16, after removing the resist frame, a conductor film etching step is performed. In the conductor film etching step, the conductor film 200 is selectively etched except for portions of the conductor film 200 located below the first and second solder metal films 31 and 32.
Thereby, as shown in FIGS. 16 and 17, the first conductor film 21, the first plating film 311 and the second plating film 312 are formed.
Land P3 having a laminated film structure of
2. A land P4 having a laminated film structure of the third plating film 321 and the fourth plating film 322 is formed. Although not shown, the lands P1, P2 and the conductor pattern P5 shown in FIG.
The same laminated film structure as in No. 4 is formed at the same time. The etching of the conductor film 200 in the conductor film etching step includes:
It can be performed using an alkali etching solution for selectively etching the conductor film 200 made of Cu foil. A specific example is a Meltex A process bath (manufactured by Meltex).

【００５６】この後、図１８に示すように、ランドＰ１
〜Ｐ３、導体パターンＰ４、Ｐ５の周りに保護膜４３を
形成することにより、完成した部品搭載基板が得られ
る。次に、図１０〜図１８に図示した製造方法の実施例
について説明する。Thereafter, as shown in FIG.
By forming the protective film 43 around P3 and the conductor patterns P4 and P5, a completed component mounting board can be obtained. Next, an embodiment of the manufacturing method shown in FIGS. 10 to 18 will be described.

【００５７】＜実施例１＞まず、内部導体層を有する両
面Ｃｕ箔貼り基板１を入手し、図１１に示したように、
基板１の一面に設けられた導体膜２００の上に、電気絶
縁性を有する第１のレジストフレーム４１を形成した。<Example 1> First, a double-sided Cu foil-bonded substrate 1 having an internal conductor layer was obtained, and as shown in FIG.
A first resist frame 41 having electrical insulation was formed on a conductive film 200 provided on one surface of the substrate 1.

【００５８】次に、図１２にしたように、第２のレジス
トフレーム４２を、第１のレジストフレーム４１及び導
体膜２００の上に形成した。第２のレジストフレーム４
２のためのレジスト材料としては、太陽インキ製造社製
ＰＥＲ−２０ＴＲ３２２７を用いた。第２のレジストフ
レーム４２の厚みは、５０μｍとし、最終的に得るべき
はんだ金属膜の厚みに合わせた。Next, as shown in FIG. 12, a second resist frame 42 was formed on the first resist frame 41 and the conductor film 200. Second resist frame 4
As a resist material for No. 2, PER-20TR3227 manufactured by Taiyo Ink Manufacturing Co., Ltd. was used. The thickness of the second resist frame 42 was set to 50 μm, and matched to the thickness of the finally obtained solder metal film.

【００５９】次に、図１３に示したように、抜きパター
ンＰ３、Ｐ４内に、電気メッキ法により、第１及び第３
のめっき膜３１１、３２１を形成した。Ｎｉの膜厚は２
〜４μｍとした。Ｎｉ膜は無電解めっき法でも形成でき
る。Next, as shown in FIG. 13, the first and third patterns are formed in the punched patterns P3 and P4 by electroplating.
Of the plating films 311 and 321 were formed. Ni film thickness is 2
４4 μm. The Ni film can also be formed by an electroless plating method.

【００６０】Ｎｉめっき膜厚は、リフローはんだ付け時
にランドのＣｕが、接合用皮膜（Ｓｎ及びＳｎ合金皮
膜）に拡散しない程度の膜厚でよい。The Ni plating film thickness may be such that Cu on the land does not diffuse into the bonding film (Sn and Sn alloy film) during reflow soldering.

【００６１】次に、図１４に示したように、抜きパター
ンＰ３、Ｐ４内にある第１及び第３のめっき膜３１１、
３２１の上に、電気メッキ法により、第２及び第４のめ
っき膜３１２、３２２を形成した。めっき浴としては、
石原薬品社製のＳｎ−Ｂｉ（Ｂｉ３％）浴を用いた。電
流密度は、５Ａ／ｄｍ²とした。Ｓｎ−Ｂｉめっきの膜
厚は、めっき中に膜厚を確認しながら、最終膜厚が５０
μｍになるように調整した。Next, as shown in FIG. 14, the first and third plating films 311, 311
Second and fourth plating films 312 and 322 were formed on the electrode 321 by electroplating. As a plating bath,
A Sn-Bi (Bi 3%) bath manufactured by Ishihara Pharmaceutical Co., Ltd. was used. The current density was 5 A / dm ² . The final film thickness of the Sn-Bi plating film is 50 while checking the film thickness during plating.
It was adjusted to be μm.

【００６２】次に、図１５に示したように、第２のレジ
ストフレーム４２を除去した。剥離液として、５％のＮ
ａＯＨ浴を用いた。実施例で用いられたＰＥＲー２０Ｔ
Ｒ３２２７（太陽インキ製造社製）は、ＳｎおよびＳｎ
合金浴の電解浴で膨潤しない。但し、ＮａＯＨ浴で除去
でき、同品質のパターンを形成できるレジストであれ
ば、品名は問わない。Next, as shown in FIG. 15, the second resist frame 42 was removed. 5% N as stripper
An aOH bath was used. PER-20T used in Examples
R3227 (manufactured by Taiyo Ink Mfg. Co., Ltd.) includes Sn and Sn
Does not swell in electrolytic bath of alloy bath. However, as long as the resist can be removed with a NaOH bath and a pattern of the same quality can be formed, the product name does not matter.

【００６３】図１５に図示したように、第２のレジスト
フレーム４２を除去すると、第１のレジストフレーム４
１及びＣｕでなる導体膜２００が露出する。そこで、Ｃ
ｕでなる導体膜２００をアルカリエッチングし、Ｃｕの
配線パターンを形成した。具体的には、メルテックス社
製のＡプロセス浴を用いた。As shown in FIG. 15, when the second resist frame 42 is removed, the first resist frame 4
The conductor film 200 made of 1 and Cu is exposed. So, C
The conductor film 200 made of u was alkali-etched to form a Cu wiring pattern. Specifically, a process A bath manufactured by Meltex was used.

【００６４】最後に、図１８に示したように、保護膜を
４３を形成した。保護膜４３は、ＰＳＲ−４４００（太
陽インキ製造社製）を用い、Ｓｎ−Ｂｉ層を覆わないよ
うに形成した。Finally, as shown in FIG. 18, a protective film 43 was formed. The protective film 43 was formed using PSR-4400 (manufactured by Taiyo Ink Mfg. Co., Ltd.) so as not to cover the Sn-Bi layer.

【００６５】＜実装例１＞実施例１により作成した基板
のランド上に、一般的に使用されているロジンフラック
スを、印刷法にて形成し、電子部品を搭載した。その
後、リフロー炉内を通炉させ、基板のランド上に電子部
品を接合した。基板上に電気めっき法にて形成した、Ｓ
ｎ−Ｂｉ合金層と電子部品の端子電極とは、ロジンフラ
ックスを介して、良好な状態で接合された。<Mounting Example 1> A generally used rosin flux was formed on a land of the substrate prepared in Example 1 by a printing method, and electronic components were mounted. Thereafter, the electronic components were joined on the lands of the substrate by passing through a reflow oven. S formed on the substrate by electroplating
The n-Bi alloy layer and the terminal electrode of the electronic component were joined in a good state via the rosin flux.

【００６６】＜実装例２＞実施例１にて作成した基板上
に、エポキシ樹脂およびカルボン酸から構成したフラッ
クスを用い、基板のランド上にスクリーン印刷法により
塗布し、電子部品を搭載した。その後、リフロー炉内を
通炉させ、基板のランド上に電子部品を接合した。基板
上に電気めっき法にて形成したＳｎ−Ｂｉ合金層と電子
部品の端子電極とは、エポキシ樹脂およびカルボン酸を
含むフラックスを介して、良好な状態で接合された。フ
ラックスとしては、（ビスフェノールＡ樹脂／無水フタ
ル酸）を質量比１対１で混合し、溶剤を１０質量％添加
したものを使用した。<Mounting Example 2> A flux composed of an epoxy resin and a carboxylic acid was applied to the substrate prepared in Example 1 and applied to a land of the substrate by a screen printing method to mount an electronic component. Thereafter, the electronic components were joined on the lands of the substrate by passing through a reflow oven. The Sn—Bi alloy layer formed on the substrate by electroplating and the terminal electrode of the electronic component were joined in a good state via a flux containing an epoxy resin and a carboxylic acid. As the flux, a mixture obtained by mixing (bisphenol A resin / phthalic anhydride) at a mass ratio of 1: 1 and adding a solvent by 10% by mass was used.

【００６７】実装例２の電子部品実装法と、従来のはん
だぺ一ストを用いた実装法において、隣接部品間隔毎の
部品間ショート率を比較した。隣接部品間隔は、３０
０、２００、１５０、１００μｍの４水準で行なった。
結果を図１９に示す。In the electronic component mounting method of mounting example 2 and a conventional mounting method using a solder paste, the short-circuiting ratio between components at each interval between adjacent components was compared. Adjacent parts spacing is 30
The test was performed at four levels of 0, 200, 150, and 100 μm.
The results are shown in FIG.

【００６８】従来のはんだぺ一スト印刷法で作成した部
品搭載実装基板では、はんだぺ一スト上に電子部品を搭
載した際、はんだぺ一ストが電子部品の搭載圧力で滲み
だし、隣接部品問でショートが発生した。隣接部品間隔
を２００μｍ以下にすることができなかった。実装例２
の実装方法では、隣接部品間隔１００μｍにおいても隣
接部品とのショートは発生しなかった。In a component mounting board prepared by the conventional solder paste printing method, when an electronic component is mounted on the solder paste, the solder paste bleeds out due to the mounting pressure of the electronic component, and an adjacent component may be damaged. Short circuit occurred. The distance between adjacent parts could not be reduced to 200 μm or less. Implementation example 2
In the mounting method (1), no short circuit occurred between adjacent components even when the interval between adjacent components was 100 μm.

【００６９】[0069]

【発明の効果】以上述べたように、本発明によれば、次
のような効果を得ることができる。 （ａ）電気的に接続されていないランドパターンに対し
ても、電気メッキ法を適用してはんだ金属膜を形成し得
る部品搭載基板の製造方法を提供することができる。 （ｂ）どのような形状のランドパターンにもはんだ金属
膜を形成し得る部品搭載基板の製造方法を提供すること
ができる。 （ｃ）表面積の小さいランドパターンにもはんだ金属膜
を設け得る部品搭載基板の製造方法を提供することがで
きる。 （ｄ）はんだバンプの配置間隔が狭い場合でも、短絡の
恐れなしにはんだ付けを実行し得る部品搭載基板の製造
方法を提供することができる。As described above, according to the present invention, the following effects can be obtained. (A) It is possible to provide a method of manufacturing a component mounting board capable of forming a solder metal film by applying an electroplating method to a land pattern that is not electrically connected. (B) It is possible to provide a method of manufacturing a component mounting board capable of forming a solder metal film on a land pattern of any shape. (C) It is possible to provide a method of manufacturing a component mounting board capable of providing a solder metal film even on a land pattern having a small surface area. (D) It is possible to provide a method of manufacturing a component mounting board that can perform soldering without fear of short-circuiting even when the interval between the solder bumps is small.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る製造方法によって製造される部品
搭載基板の一例を示す平面図である。FIG. 1 is a plan view showing an example of a component mounting board manufactured by a manufacturing method according to the present invention.

【図２】図１の２ー２線に沿った拡大断面図である。FIG. 2 is an enlarged sectional view taken along line 2-2 of FIG.

【図３】本発明に係る製造方法に含まれるレジストフレ
ーム形成工程を示す図である。FIG. 3 is a view showing a resist frame forming step included in the manufacturing method according to the present invention.

【図４】本発明に係る製造方法に含まれるレジストフレ
ーム形成工程を示す図である。FIG. 4 is a view showing a resist frame forming step included in the manufacturing method according to the present invention.

【図５】本発明に係る製造方法に含まれるはんだ金属膜
形成工程を示す図である。FIG. 5 is a view showing a solder metal film forming step included in the manufacturing method according to the present invention.

【図６】本発明に係る製造方法に含まれるはんだ金属膜
形成工程を示す図である。FIG. 6 is a view showing a solder metal film forming step included in the manufacturing method according to the present invention.

【図７】本発明に係る製造方法に含まれるレジストフレ
ーム除去工程を示す図である。FIG. 7 is a view showing a resist frame removing step included in the manufacturing method according to the present invention.

【図８】本発明に係る製造方法に含まれる導体膜エッチ
ング工程後の基板の平面図である。FIG. 8 is a plan view of the substrate after a conductive film etching step included in the manufacturing method according to the present invention.

【図９】図８の９ー９線に沿った拡大断面図である。FIG. 9 is an enlarged sectional view taken along line 9-9 in FIG. 8;

【図１０】本発明に係る製造方法に適用される基板の断
面図である。FIG. 10 is a sectional view of a substrate applied to the manufacturing method according to the present invention.

【図１１】本発明に係る製造方法に含まれる第１のレジ
ストフレーム形成工程を示す図である。FIG. 11 is a view showing a first resist frame forming step included in the manufacturing method according to the present invention.

【図１２】本発明に係る製造方法に含まれる第２のレジ
ストフレーム形成工程を示す図である。FIG. 12 is a view showing a second resist frame forming step included in the manufacturing method according to the present invention.

【図１３】本発明に係る製造方法に含まれるはんだ金属
膜形成工程を示す図である。FIG. 13 is a view showing a solder metal film forming step included in the manufacturing method according to the present invention.

【図１４】本発明に係る製造方法に含まれるはんだ金属
膜形成工程を示す図である。FIG. 14 is a view showing a solder metal film forming step included in the manufacturing method according to the present invention.

【図１５】本発明に係る製造方法に含まれるレジストフ
レーム除去工程を示す図である。FIG. 15 is a view showing a resist frame removing step included in the manufacturing method according to the present invention.

【図１６】本発明に係る製造方法に含まれる導体膜エッ
チング工程を実行した後の基板の状態を示す平面図であ
る。FIG. 16 is a plan view showing a state of the substrate after performing a conductor film etching step included in the manufacturing method according to the present invention.

【図１７】図１６の１７ー１７線に沿った拡大断面図で
ある。FIG. 17 is an enlarged sectional view taken along line 17-17 of FIG. 16;

【図１８】保護膜形成後の状態を示す拡大断面図であ
る。FIG. 18 is an enlarged sectional view showing a state after a protective film is formed.

【図１９】隣接部品間短絡発生率と隣接部品間隔との関
係を示す実験データである。FIG. 19 is experimental data showing the relationship between the short-circuit occurrence rate between adjacent components and the interval between adjacent components.

【符号の説明】[Explanation of symbols]

１ 基板 ２１ 第１の導体膜 ２２ 第２の導体膜 ３１、３２ はんだ金属膜 ４ レジストフレーム DESCRIPTION OF SYMBOLS 1 Substrate 21 1st conductor film 22 2nd conductor film 31, 32 Solder metal film 4 Resist frame

Claims (16)

【特許請求の範囲】[Claims] 【請求項１】 部品搭載基板を製造する方法であって、
レジストフレーム形成工程と、はんだ金属膜形成工程
と、導体膜エッチング工程とを含み、 前記レジストフレーム形成工程は、予め基板面に設けら
れた導体膜の上に、レジストフレームを形成する工程で
あり、前記レジストフレームは抜きパターンを有してお
り、 前記はんだ金属膜形成工程は、前記導体膜の上において
前記抜きパターン内に、メッキによりはんだ金属膜を形
成する工程であり、 前記導体膜エッチング工程は、前記導体膜のうち、前記
はんだ金属膜の下に位置する部分を残して、前記導体膜
を選択的にエッチングする工程である部品搭載基板の製
造方法。1. A method for manufacturing a component mounting board, comprising:
A resist frame forming step, a solder metal film forming step, and a conductive film etching step are included.The resist frame forming step is a step of forming a resist frame on a conductive film previously provided on a substrate surface, The resist frame has a punched pattern, the solder metal film forming step is a step of forming a solder metal film by plating in the punched pattern on the conductive film, and the conductive film etching step is A method of manufacturing a component mounting board, wherein the step of selectively etching the conductive film while leaving a portion of the conductive film located under the solder metal film. 【請求項２】 請求項１に記載された方法であって、 前記レジストフレーム形成工程は、第１のレジストフレ
ーム形成工程と、第２のレジストフレーム除去工程とを
含み、 前記第１のレジストフレーム形成工程は、前記導体膜の
上に第１のレジストフレームを形成する工程であり、前
記第１のレジストフレームは、第１の抜きパターン及び
第２の抜きパターンを有しており、 前記第２のレジストフレーム形成工程は、前記第１の抜
きパターンを残し、前記第２の抜きパターンを覆うよう
に、第２のレジストフレームを、前記第１のレジストフ
レーム及び前記導体膜の上に形成する工程である部品搭
載基板の製造方法。2. The method according to claim 1, wherein the resist frame forming step includes a first resist frame forming step and a second resist frame removing step, wherein the first resist frame is formed. The forming step is a step of forming a first resist frame on the conductive film, wherein the first resist frame has a first cut pattern and a second cut pattern, Forming a second resist frame on the first resist frame and the conductor film so as to leave the first cut pattern and cover the second cut pattern. A method for manufacturing a component mounting board. 【請求項３】 請求項２に記載された方法であって、 前記はんだ金属膜形成工程は、前記第１の抜きパターン
内に、はんだ金属膜を、メッキにより形成する工程であ
る部品搭載基板の製造方法。3. The method according to claim 2, wherein the step of forming the solder metal film is a step of forming a solder metal film in the first punched pattern by plating. Production method. 【請求項４】 請求項２または３の何れかに記載された
方法であって、 前記第２のレジストフレームは、前記はんだ金属膜形成
工程の後であって、前記導体膜エッチング工程の前に除
去される部品搭載基板の製造方法。4. The method according to claim 2, wherein the second resist frame is provided after the solder metal film forming step and before the conductive film etching step. A method of manufacturing a component mounting board to be removed. 【請求項５】 請求項４に記載された方法であって、 前記第２のレジストフレームは、前記第１のレジストフ
レームに対して除去作用を及ぼさないレジスト剥離溶液
によって除去される部品搭載基板の製造方法。5. The component mounting board according to claim 4, wherein the second resist frame is removed by a resist stripping solution having no removing action on the first resist frame. Production method. 【請求項６】 請求項４または５の何れかに記載された
方法であって、 前記導体膜エッチング工程は、前記第２のレジストフレ
ームが除去された後、前記第２の抜きパターンを通し
て、前記導体膜を選択的にエッチングする工程である部
品搭載基板の製造方法。6. The method according to claim 4, wherein in the conductive film etching step, after the second resist frame is removed, the conductive film is etched through the second cut pattern. A method for manufacturing a component mounting board, which is a step of selectively etching a conductive film. 【請求項７】 請求項１乃至６の何れかに記載された方
法であって、前記支持基板は、有機絶縁層を含み、前記
導体膜は、前記有機絶縁層の一面に備えられている方
法。7. The method according to claim 1, wherein the support substrate includes an organic insulating layer, and the conductive film is provided on one surface of the organic insulating layer. . 【請求項８】 請求項７に記載された方法であって、前
記導体膜は、金属箔またはめっき膜である部品搭載基板
の製造方法。8. The method according to claim 7, wherein the conductor film is a metal foil or a plating film. 【請求項９】 請求項１乃至６の何れかに記載された方
法であって、前記支持基板は、無機絶縁層を含み、前記
導体膜は前記無機絶縁層の一面に備えられている方法。9. The method according to claim 1, wherein the support substrate includes an inorganic insulating layer, and the conductor film is provided on one surface of the inorganic insulating layer. 【請求項１０】 請求項９に記載された方法であって、
前記導体膜は、前記無機絶縁層の前記一面を粗面化した
後、前記無機絶縁層の前記一面に無電解めっきを施して
形成される部品搭載基板の製造方法。10. The method according to claim 9, wherein:
The method for manufacturing a component mounting board, wherein the conductive film is formed by roughening the one surface of the inorganic insulating layer and then performing electroless plating on the one surface of the inorganic insulating layer. 【請求項１１】 請求項１０に記載された方法であっ
て、前記第１の金属膜は、前記無電解メッキを施した
後、更に電解メッキを施して形成される部品搭載基板の
製造方法。11. The method according to claim 10, wherein the first metal film is formed by performing the electroless plating and then performing the electrolytic plating. 【請求項１２】 請求項１乃至１１の何れかに記載され
た方法であって、前記導体膜は、銅膜でなる部品搭載基
板の製造方法。12. The method according to claim 1, wherein the conductive film is made of a copper film. 【請求項１３】 請求項１２に記載された方法であっ
て、前記導体膜エッチング工程における前記導体膜のエ
ッチングは、銅膜に対して選択性エッチングを示すアル
カリエッチング液を用いて行う部品搭載基板の製造方
法。13. The component mounting substrate according to claim 12, wherein the etching of the conductive film in the conductive film etching step is performed by using an alkaline etching solution showing selective etching with respect to a copper film. Manufacturing method. 【請求項１４】 請求項１乃至１３の何れかに記載され
た方法であって、前記はんだ金属膜は、Ｎｉ膜を含み、
前記Ｎｉ膜は、前記導体膜に隣接する部品搭載基板の製
造方法。14. The method according to claim 1, wherein the solder metal film includes a Ni film,
The method for manufacturing a component mounting board, wherein the Ni film is adjacent to the conductor film. 【請求項１５】 請求項１乃至１４の何れかに記載され
た方法であって、前記はんだ金属膜は、Ｃｕ、Ｂｉ、Ｐ
ｂ、ＺｎまたはＡｇから選択された少なくとも一種と、
Ｓｎとの合金膜を含む部品搭載基板の製造方法。15. The method according to claim 1, wherein said solder metal film is made of Cu, Bi, P
b, at least one selected from Zn or Ag,
A method for manufacturing a component mounting board including an alloy film with Sn. 【請求項１６】 請求項１乃至１５の何れかに記載され
た方法であって、前記はんだ金属膜は、膜厚が、３５μ
ｍ以上で６０μｍ以下の範囲にある部品搭載基板の製造
方法。16. The method according to claim 1, wherein said solder metal film has a thickness of 35 μm.
A method for manufacturing a component mounting board having a range of not less than m and not more than 60 μm.