JP2002076301A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 133
- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 239000000758 substrate Substances 0.000 claims description 47
- 230000000873 masking effect Effects 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 21
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims description 11
- 239000011574 phosphorus Substances 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 229910052785 arsenic Inorganic materials 0.000 claims description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 57
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 86
- 229910052814 silicon oxide Inorganic materials 0.000 description 86
- 229910052581 Si3N4 Inorganic materials 0.000 description 28
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 238000005229 chemical vapour deposition Methods 0.000 description 21
- 230000002093 peripheral effect Effects 0.000 description 19
- 238000003860 storage Methods 0.000 description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 14
- 238000000151 deposition Methods 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 10
- 238000002955 isolation Methods 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 8
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 229910001936 tantalum oxide Inorganic materials 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 101100366707 Arabidopsis thaliana SSL11 gene Proteins 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 101000634707 Homo sapiens Nucleolar complex protein 3 homolog Proteins 0.000 description 1
- 102100029099 Nucleolar complex protein 3 homolog Human genes 0.000 description 1
- 101100366562 Panax ginseng SS12 gene Proteins 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 101100244894 Sus scrofa PR39 gene Proteins 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 フォトマスクを用いずにMISFETのソー
ス、ドレイン領域へつながるコンタクトホールにのみフ
ォトレジスト膜を残し、それ以外のフォトレジスト膜を
除去する。 【解決手段】 コンタクトホール24の内部のフォトレ
ジスト膜27が除去され、コンタクトホール22、23
の内部にはフォトレジスト膜27の一部が残る露光量で
フォトレジスト膜27に露光処理を施すことでコンタク
トホール22、23の内部にのみフォトレジスト膜27
を残し、それ以外のフォトレジスト膜27を除去する。
ス、ドレイン領域へつながるコンタクトホールにのみフ
ォトレジスト膜を残し、それ以外のフォトレジスト膜を
除去する。 【解決手段】 コンタクトホール24の内部のフォトレ
ジスト膜27が除去され、コンタクトホール22、23
の内部にはフォトレジスト膜27の一部が残る露光量で
フォトレジスト膜27に露光処理を施すことでコンタク
トホール22、23の内部にのみフォトレジスト膜27
を残し、それ以外のフォトレジスト膜27を除去する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、DRAM(DynamicRandom
Access Memory)を有する半導体集積回路装置の製造方
法に適用して有効な技術に関するものである。
置の製造方法に関し、特に、DRAM(DynamicRandom
Access Memory)を有する半導体集積回路装置の製造方
法に適用して有効な技術に関するものである。
【0002】
【従来の技術】DRAMのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、1個のメモリセル選
択用MISFETとこれに直列に接続された1個の情報
蓄積用容量素子(キャパシタ)とで構成されている。メ
モリセル選択用MISFETは、主としてゲート酸化
膜、ワード線と一体に構成されたゲート電極、ソースお
よびドレインを構成する一対の半導体領域によって構成
されている。ビット線は、メモリセル選択用MISFE
Tの上部に配置され、ソース、ドレインの一方と電気的
に接続されている。情報蓄積用容量素子は、同じくメモ
リセル選択用MISFETの上部に配置され、ソース、
ドレインの他方と電気的に接続されている。
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、1個のメモリセル選
択用MISFETとこれに直列に接続された1個の情報
蓄積用容量素子(キャパシタ)とで構成されている。メ
モリセル選択用MISFETは、主としてゲート酸化
膜、ワード線と一体に構成されたゲート電極、ソースお
よびドレインを構成する一対の半導体領域によって構成
されている。ビット線は、メモリセル選択用MISFE
Tの上部に配置され、ソース、ドレインの一方と電気的
に接続されている。情報蓄積用容量素子は、同じくメモ
リセル選択用MISFETの上部に配置され、ソース、
ドレインの他方と電気的に接続されている。
【0003】近年のDRAMは、情報蓄積用容量素子を
メモリセル選択用MISFETの上方に配置する、いわ
ゆるスタックド・キャパシタ構造を採用すると共に、情
報蓄積用容量素子を立体化してその表面積を増やすこと
でメモリセルの微細化に伴う情報蓄積用容量素子の蓄積
電荷量の減少を補っている。
メモリセル選択用MISFETの上方に配置する、いわ
ゆるスタックド・キャパシタ構造を採用すると共に、情
報蓄積用容量素子を立体化してその表面積を増やすこと
でメモリセルの微細化に伴う情報蓄積用容量素子の蓄積
電荷量の減少を補っている。
【0004】この種のスタックド・キャパシタ構造を採
用するDRAMについては、たとえば特開平7−192
723号公報、特開平8−204144号公報、特開平
7−122654号公報、特開平7−106437号公
報など記載がある。
用するDRAMについては、たとえば特開平7−192
723号公報、特開平8−204144号公報、特開平
7−122654号公報、特開平7−106437号公
報など記載がある。
【0005】
【発明が解決しようとする課題】DRAMの製造工程に
おいては、半導体基板上にメモリセル選択用MISFE
T(Metal Insulator Semiconductor Field Effect Tra
nsistor)や周辺回路のMISFETを形成し、続い
て、MISFETのゲート電極の上部に絶縁膜を形成す
る。さらに、その絶縁膜をエッチングすることにより、
上記したMISFETのゲート電極および半導体領域に
達する接続孔を形成した後、その接続孔内にプラグを形
成している。
おいては、半導体基板上にメモリセル選択用MISFE
T(Metal Insulator Semiconductor Field Effect Tra
nsistor)や周辺回路のMISFETを形成し、続い
て、MISFETのゲート電極の上部に絶縁膜を形成す
る。さらに、その絶縁膜をエッチングすることにより、
上記したMISFETのゲート電極および半導体領域に
達する接続孔を形成した後、その接続孔内にプラグを形
成している。
【0006】本発明者らは、上記したプラグとゲート電
極との接続部における抵抗値は高くなり、DRAMの動
作不良となる問題を見出した。そこで、本発明者らは、
その抵抗値を低減する手段として、ゲート電極に不純物
イオンを打ち込む技術を検討した。
極との接続部における抵抗値は高くなり、DRAMの動
作不良となる問題を見出した。そこで、本発明者らは、
その抵抗値を低減する手段として、ゲート電極に不純物
イオンを打ち込む技術を検討した。
【0007】ここで、不純物イオンの打ち込みが必要な
のは、上記したゲート電極とプラグとが接続する部分の
みであり、それ以外の部分、たとえばMISFETの半
導体領域に不純物イオンが打ち込まれた場合には、MI
SFETのしきい値電圧などの特性が変動し、DRAM
の動作不良につながる問題がある。
のは、上記したゲート電極とプラグとが接続する部分の
みであり、それ以外の部分、たとえばMISFETの半
導体領域に不純物イオンが打ち込まれた場合には、MI
SFETのしきい値電圧などの特性が変動し、DRAM
の動作不良につながる問題がある。
【0008】そこで、上記した不純物イオンの打ち込み
をする必要のない部分は、不純物イオンを打ち込む際に
フォトレジスト膜で覆うことになる。しかしながら、フ
ォトレジスト膜を形成するためのフォトマスクが必要と
なり、DRAMの製造工程数が増加する問題となってい
る。また、上記したフォトマスクが必要となることか
ら、DRAMの製造コストが高くなる問題がある。
をする必要のない部分は、不純物イオンを打ち込む際に
フォトレジスト膜で覆うことになる。しかしながら、フ
ォトレジスト膜を形成するためのフォトマスクが必要と
なり、DRAMの製造工程数が増加する問題となってい
る。また、上記したフォトマスクが必要となることか
ら、DRAMの製造コストが高くなる問題がある。
【0009】さらに、上記したフォトレジスト膜を形成
する際には、不純物イオンの打ち込みが必要な部分とそ
れ以外の部分とに精度良くフォトマスクを合わせる必要
がある。そのため、そのフォトマスクを所定の位置に高
い精度で合わせるための装置が必要となり、DRAMの
製造コストが高くなる問題がある。
する際には、不純物イオンの打ち込みが必要な部分とそ
れ以外の部分とに精度良くフォトマスクを合わせる必要
がある。そのため、そのフォトマスクを所定の位置に高
い精度で合わせるための装置が必要となり、DRAMの
製造コストが高くなる問題がある。
【0010】本発明の目的は、DRAMの製造工程で使
用するフォトマスクの枚数を減らすことによって、その
製造工程数を低減する技術を提供することにある。
用するフォトマスクの枚数を減らすことによって、その
製造工程数を低減する技術を提供することにある。
【0011】本発明の他の目的は、DRAMの製造工程
で使用するフォトマスクの枚数を減らすことによって、
その製造コストを低減することにある。
で使用するフォトマスクの枚数を減らすことによって、
その製造コストを低減することにある。
【0012】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0013】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0014】すなわち、本発明は、主面上に第1電極と
第1半導体層とを有する半導体素子が形成された半導体
基板上に絶縁膜を形成する工程と、前記絶縁膜に前記第
1電極に達する第1接続孔を形成する工程と、前記絶縁
膜に前記第1半導体層に達し前記第1接続孔より深い第
2接続孔を形成する工程と、前記第1接続孔および前記
第2接続孔の内部を含む前記絶縁膜上にマスキング層を
形成する工程と、所定の露光量の露光処理により前記第
2接続孔の内部に前記マスキング層を残し、それ以外の
前記マスキング層を除去する工程と、イオン注入法によ
り前記第1接続孔を通して前記第1電極に不純物を導入
する工程と、前記第2接続孔の内部に残った前記マスキ
ング層を除去する工程と、前記第1接続孔を通して前記
第1電極と電気的に接続される配線と前記第2接続孔を
通して前記第1半導体層と電気的に接続される配線とを
形成する工程とを含むものである。
第1半導体層とを有する半導体素子が形成された半導体
基板上に絶縁膜を形成する工程と、前記絶縁膜に前記第
1電極に達する第1接続孔を形成する工程と、前記絶縁
膜に前記第1半導体層に達し前記第1接続孔より深い第
2接続孔を形成する工程と、前記第1接続孔および前記
第2接続孔の内部を含む前記絶縁膜上にマスキング層を
形成する工程と、所定の露光量の露光処理により前記第
2接続孔の内部に前記マスキング層を残し、それ以外の
前記マスキング層を除去する工程と、イオン注入法によ
り前記第1接続孔を通して前記第1電極に不純物を導入
する工程と、前記第2接続孔の内部に残った前記マスキ
ング層を除去する工程と、前記第1接続孔を通して前記
第1電極と電気的に接続される配線と前記第2接続孔を
通して前記第1半導体層と電気的に接続される配線とを
形成する工程とを含むものである。
【0015】上記の本発明によれば、フォトマスクを用
いずにマスキング層の露光処理を行い、第2接続孔の内
部のみにマスキング層を残すことができるので、半導体
集積回路装置の製造工程数を低減することが可能とな
る。
いずにマスキング層の露光処理を行い、第2接続孔の内
部のみにマスキング層を残すことができるので、半導体
集積回路装置の製造工程数を低減することが可能とな
る。
【0016】また、上記の本発明によれば、マスキング
層に露光処理を施す際にフォトマスクを用いる場合にお
いても、フォトマスクをマスキング層の露光処理を施す
部分に高精度に合わせることなく露光処理を行うことが
できるので、フォトマスクを露光処理を施す部分に合わ
せるマージンを拡大することが可能となる。
層に露光処理を施す際にフォトマスクを用いる場合にお
いても、フォトマスクをマスキング層の露光処理を施す
部分に高精度に合わせることなく露光処理を行うことが
できるので、フォトマスクを露光処理を施す部分に合わ
せるマージンを拡大することが可能となる。
【0017】また、上記の本発明によれば、フォトマス
クおよびフォトマスクを露光処理を施す部分に高精度に
合わせるための装置が不要となり、半導体集積回路装置
の製造工程数を低減することができるので、半導体集積
回路装置の製造コストを低減することが可能となる。
クおよびフォトマスクを露光処理を施す部分に高精度に
合わせるための装置が不要となり、半導体集積回路装置
の製造工程数を低減することができるので、半導体集積
回路装置の製造コストを低減することが可能となる。
【0018】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【0019】(実施の形態1)本発明の実施の形態1で
あるDRAMの製造方法を図1〜図16を用いて工程順
に説明する。なお、基板の断面を示す各図の左側部分は
DRAMのメモリセルが形成される領域(メモリセルア
レイ(第1領域))を示し、右側部分は周辺回路領域
(第2領域)を示している。
あるDRAMの製造方法を図1〜図16を用いて工程順
に説明する。なお、基板の断面を示す各図の左側部分は
DRAMのメモリセルが形成される領域(メモリセルア
レイ(第1領域))を示し、右側部分は周辺回路領域
(第2領域)を示している。
【0020】まず、図1に示すように、たとえば約1〜
10Ωcm程度の比抵抗を有するp型の単結晶シリコン
からなる半導体基板(以下、単に基板という)1に素子
分離溝2を形成する。
10Ωcm程度の比抵抗を有するp型の単結晶シリコン
からなる半導体基板(以下、単に基板という)1に素子
分離溝2を形成する。
【0021】上記素子分離溝2を形成するには、まず素
子分離領域の基板1をエッチングして深さ約350nm
程度の溝を形成した後、基板1を約1000℃で熱酸化
することによって、溝の内壁に膜厚約10nm程度の薄
い酸化シリコン膜6を形成する。この酸化シリコン膜6
は、溝の内壁に生じたドライエッチングのダメージを回
復すると共に、次の工程で溝の内部に埋め込まれる酸化
シリコン膜7と基板との界面に生じるストレスを緩和す
るために形成する。
子分離領域の基板1をエッチングして深さ約350nm
程度の溝を形成した後、基板1を約1000℃で熱酸化
することによって、溝の内壁に膜厚約10nm程度の薄
い酸化シリコン膜6を形成する。この酸化シリコン膜6
は、溝の内壁に生じたドライエッチングのダメージを回
復すると共に、次の工程で溝の内部に埋め込まれる酸化
シリコン膜7と基板との界面に生じるストレスを緩和す
るために形成する。
【0022】続いて、基板1上に膜厚約380nm程度
の酸化シリコン膜7をCVD法で堆積し、次いで酸化シ
リコン膜7の膜質を改善するために、基板1を熱処理し
て酸化シリコン膜7をデンシファイ(焼締め)する。そ
の後、化学的機械研磨(Chemical Mechanical Polishin
g;CMP)法で酸化シリコン膜7を研磨して溝の内部
に残すことにより、表面が平坦化された素子分離溝2を
形成する。
の酸化シリコン膜7をCVD法で堆積し、次いで酸化シ
リコン膜7の膜質を改善するために、基板1を熱処理し
て酸化シリコン膜7をデンシファイ(焼締め)する。そ
の後、化学的機械研磨(Chemical Mechanical Polishin
g;CMP)法で酸化シリコン膜7を研磨して溝の内部
に残すことにより、表面が平坦化された素子分離溝2を
形成する。
【0023】次に、基板1にp型不純物(たとえばホウ
素)およびn型不純物(たとえばリン)をイオン打ち込
みした後、約1000℃の熱処理で上記不純物を拡散さ
せることによって、メモリセルアレイの基板1にp型ウ
ェル3およびn型ウェル5を形成し、周辺回路領域の基
板1にp型ウェル3およびn型ウェル4を形成する。
素)およびn型不純物(たとえばリン)をイオン打ち込
みした後、約1000℃の熱処理で上記不純物を拡散さ
せることによって、メモリセルアレイの基板1にp型ウ
ェル3およびn型ウェル5を形成し、周辺回路領域の基
板1にp型ウェル3およびn型ウェル4を形成する。
【0024】次に、フッ酸系の洗浄液を用いて基板1
(p型ウェル3およびn型ウェル4)の表面をウェット
洗浄した後、約800度程度の熱酸化でp型ウェル3お
よびn型ウェル4のそれぞれの表面に膜厚約6nm程度
の清浄なゲート酸化膜8を形成する。このゲート酸化膜
8は、その一部に窒化シリコンを含んだ酸窒化シリコン
膜で構成してもよい。酸窒化シリコン膜は、酸化シリコ
ン膜に比べて膜中における界面順位の発生を抑制した
り、電子トラップを低減したりする効果が高いので、ゲ
ート酸化膜8のホットキャリア耐性を向上させることが
できる。酸窒化シリコン膜を形成するには、たとえば基
板1をNOやNO2などの含窒素ガス雰囲気中で熱酸化
する。
(p型ウェル3およびn型ウェル4)の表面をウェット
洗浄した後、約800度程度の熱酸化でp型ウェル3お
よびn型ウェル4のそれぞれの表面に膜厚約6nm程度
の清浄なゲート酸化膜8を形成する。このゲート酸化膜
8は、その一部に窒化シリコンを含んだ酸窒化シリコン
膜で構成してもよい。酸窒化シリコン膜は、酸化シリコ
ン膜に比べて膜中における界面順位の発生を抑制した
り、電子トラップを低減したりする効果が高いので、ゲ
ート酸化膜8のホットキャリア耐性を向上させることが
できる。酸窒化シリコン膜を形成するには、たとえば基
板1をNOやNO2などの含窒素ガス雰囲気中で熱酸化
する。
【0025】次に、ゲート酸化膜8の上部にリン(P)
をドープした膜厚約100nm程度の低抵抗多結晶シリ
コン膜9aをCVD法により堆積する。
をドープした膜厚約100nm程度の低抵抗多結晶シリ
コン膜9aをCVD法により堆積する。
【0026】次に、上記した多結晶シリコン膜9aの上
部に、膜厚約50nm程度のWSi膜9bをスパッタリ
ング法または六フッ化タングステン(WF6)とシラン
(SiH4)とを原料ガスとして用いたCVD法により
堆積する。
部に、膜厚約50nm程度のWSi膜9bをスパッタリ
ング法または六フッ化タングステン(WF6)とシラン
(SiH4)とを原料ガスとして用いたCVD法により
堆積する。
【0027】続いて、上記したWSi膜9bの上部にC
VD法で膜厚約100nm程度の酸化シリコン膜10a
を堆積する。
VD法で膜厚約100nm程度の酸化シリコン膜10a
を堆積する。
【0028】次に、酸化シリコン膜10aの上部にCV
D法により膜厚約100nm程度の窒化シリコン膜10
bを堆積した後、フォトレジスト膜(図示せず)をマス
クとして窒化シリコン膜10bをドライエッチングする
ことにより、ゲート電極を形成する領域に窒化シリコン
膜10bを残す。
D法により膜厚約100nm程度の窒化シリコン膜10
bを堆積した後、フォトレジスト膜(図示せず)をマス
クとして窒化シリコン膜10bをドライエッチングする
ことにより、ゲート電極を形成する領域に窒化シリコン
膜10bを残す。
【0029】次に、フォトレジスト膜を除去した後、図
2に示すように、窒化シリコン膜10bをマスクにして
酸化シリコン膜10a、WSi膜9bおよび多結晶シリ
コン膜9aをドライエッチングすることにより、メモリ
セルアレイおよび周辺回路領域に多結晶シリコン膜9a
およびWSi膜9bからなるゲート電極(第1電極)9
を形成し、これらのゲート電極9の上部に酸化シリコン
膜10aおよび窒化シリコン膜10bからなるキャップ
絶縁膜10を形成する。なお、メモリセルアレイに形成
されたゲート電極9は、ワード線(第2電極)WLとし
て機能する。
2に示すように、窒化シリコン膜10bをマスクにして
酸化シリコン膜10a、WSi膜9bおよび多結晶シリ
コン膜9aをドライエッチングすることにより、メモリ
セルアレイおよび周辺回路領域に多結晶シリコン膜9a
およびWSi膜9bからなるゲート電極(第1電極)9
を形成し、これらのゲート電極9の上部に酸化シリコン
膜10aおよび窒化シリコン膜10bからなるキャップ
絶縁膜10を形成する。なお、メモリセルアレイに形成
されたゲート電極9は、ワード線(第2電極)WLとし
て機能する。
【0030】続いて、ゲート電極9の両側のp型ウェル
3にn型不純物(リンまたはヒ素)をイオン打ち込みす
ることによってn-型半導体領域11を形成し、n型ウ
ェル4にp型不純物(ホウ素)をイオン打ち込みするこ
とによってp-型半導体領域12を形成する。
3にn型不純物(リンまたはヒ素)をイオン打ち込みす
ることによってn-型半導体領域11を形成し、n型ウ
ェル4にp型不純物(ホウ素)をイオン打ち込みするこ
とによってp-型半導体領域12を形成する。
【0031】次に、図3に示すように、基板1上にCV
D法にて膜厚約50nm程度の窒化シリコン膜13を堆
積した後、メモリセルアレイの基板1上をフォトレジス
ト膜(図示せず)で覆い、周辺回路領域の窒化シリコン
膜13を異方的にエッチングすることによって、周辺回
路領域のゲート電極9の側壁にサイドウォールスペーサ
13aを形成する。
D法にて膜厚約50nm程度の窒化シリコン膜13を堆
積した後、メモリセルアレイの基板1上をフォトレジス
ト膜(図示せず)で覆い、周辺回路領域の窒化シリコン
膜13を異方的にエッチングすることによって、周辺回
路領域のゲート電極9の側壁にサイドウォールスペーサ
13aを形成する。
【0032】続いて、周辺回路領域のp型ウェル3にn
型不純物(リンまたはヒ素)をイオン打ち込みすること
によってn+型半導体領域14(ソース、ドレイン(第
1半導体層))を形成し、n型ウェル4にp型不純物
(ホウ素)をイオン打ち込みすることによってp+型半
導体領域15(ソース、ドレイン(第1半導体層))を
形成する。ここまでの工程で、周辺回路領域にLDD
(Lightly Doped Drain)構造のソース、ドレインを備
えたnチャネル型MISFETQnおよびpチャネル型
MISFETQpが形成される。
型不純物(リンまたはヒ素)をイオン打ち込みすること
によってn+型半導体領域14(ソース、ドレイン(第
1半導体層))を形成し、n型ウェル4にp型不純物
(ホウ素)をイオン打ち込みすることによってp+型半
導体領域15(ソース、ドレイン(第1半導体層))を
形成する。ここまでの工程で、周辺回路領域にLDD
(Lightly Doped Drain)構造のソース、ドレインを備
えたnチャネル型MISFETQnおよびpチャネル型
MISFETQpが形成される。
【0033】次に、図4に示すように、酸化シリコン膜
(絶縁膜)16を堆積し、続いて酸化シリコン膜16を
CMP法で研磨してその表面を平坦化する。
(絶縁膜)16を堆積し、続いて酸化シリコン膜16を
CMP法で研磨してその表面を平坦化する。
【0034】続いて、フォトレジスト膜(図示せず)を
マスクにしてメモリセルアレイの酸化シリコン膜16を
ドライエッチングした後、酸化シリコン膜16の下層の
窒化シリコン膜13をドライエッチングすることによっ
て、n-型半導体領域11の上部にコンタクトホール
(第3接続孔)18、19を形成する。
マスクにしてメモリセルアレイの酸化シリコン膜16を
ドライエッチングした後、酸化シリコン膜16の下層の
窒化シリコン膜13をドライエッチングすることによっ
て、n-型半導体領域11の上部にコンタクトホール
(第3接続孔)18、19を形成する。
【0035】続いて、上記したコンタクトホール18、
19を通じてメモリセルアレイのp型ウェル3(n-型
半導体領域11)にn型不純物(リンまたはヒ素)をイ
オン打ち込みすることによって、n+型半導体領域17
(ソース、ドレイン(第2半導体層))を形成する。こ
こまでの工程により、メモリセルアレイにnチャネル型
で構成されるメモリセル選択用MISFETQsが形成
される。
19を通じてメモリセルアレイのp型ウェル3(n-型
半導体領域11)にn型不純物(リンまたはヒ素)をイ
オン打ち込みすることによって、n+型半導体領域17
(ソース、ドレイン(第2半導体層))を形成する。こ
こまでの工程により、メモリセルアレイにnチャネル型
で構成されるメモリセル選択用MISFETQsが形成
される。
【0036】次に、図5に示すように、コンタクトホー
ル18、19の内部にプラグ20を形成する。プラグ2
0を形成するには、まずフッ酸を含んだ洗浄液を用いて
コンタクトホール18、19の内部をウェット洗浄した
後、コンタクトホール18、19の内部を含む酸化シリ
コン膜16の上部にリン(P)などのn型不純物をドー
プした低抵抗多結晶シリコン膜をCVD法で堆積し、続
いてこの多結晶シリコン膜をエッチバック(またはCM
P法で研磨)してコンタクトホール18、19の内部に
のみ残すことによって形成する。
ル18、19の内部にプラグ20を形成する。プラグ2
0を形成するには、まずフッ酸を含んだ洗浄液を用いて
コンタクトホール18、19の内部をウェット洗浄した
後、コンタクトホール18、19の内部を含む酸化シリ
コン膜16の上部にリン(P)などのn型不純物をドー
プした低抵抗多結晶シリコン膜をCVD法で堆積し、続
いてこの多結晶シリコン膜をエッチバック(またはCM
P法で研磨)してコンタクトホール18、19の内部に
のみ残すことによって形成する。
【0037】次に、図6(a)および(b)に示すよう
に、酸化シリコン膜16の上部に、たとえばCVD法に
より膜厚約20nm程度の酸化シリコン膜21を堆積し
た後、フォトレジスト膜(図示せず)をマスクにしたド
ライエッチングにて周辺回路領域の酸化シリコン膜21
およびその下層の酸化シリコン膜16をドライエッチン
グすることによって、nチャネル型MISFETQnの
ソース、ドレイン(n +型半導体領域14)の上部にコ
ンタクトホール(第2接続孔)22を形成し、pチャネ
ル型MISFETQpのソース、ドレイン(p+型半導
体領域15)の上部にコンタクトホール(第2接続孔)
23を形成する。このコンタクトホール22、23は、
たとえばその径を約0.213μmとし、その深さを約
0.625μm程度とする。
に、酸化シリコン膜16の上部に、たとえばCVD法に
より膜厚約20nm程度の酸化シリコン膜21を堆積し
た後、フォトレジスト膜(図示せず)をマスクにしたド
ライエッチングにて周辺回路領域の酸化シリコン膜21
およびその下層の酸化シリコン膜16をドライエッチン
グすることによって、nチャネル型MISFETQnの
ソース、ドレイン(n +型半導体領域14)の上部にコ
ンタクトホール(第2接続孔)22を形成し、pチャネ
ル型MISFETQpのソース、ドレイン(p+型半導
体領域15)の上部にコンタクトホール(第2接続孔)
23を形成する。このコンタクトホール22、23は、
たとえばその径を約0.213μmとし、その深さを約
0.625μm程度とする。
【0038】また、このとき同時に、メモリセルアレイ
領域のメモリセル選択用MISFETQsのゲート電極
9の上部と周辺回路領域のpチャネル型MISFETQ
pのゲート電極9(とnチャネル型MISFETQnの
図示しない領域のゲート電極9)の上部とにコンタクト
ホール(第1接続孔)24を形成する。このコンタクト
ホール24は、たとえばその径を約0.213μmと
し、その深さを約0.467μm程度とする。
領域のメモリセル選択用MISFETQsのゲート電極
9の上部と周辺回路領域のpチャネル型MISFETQ
pのゲート電極9(とnチャネル型MISFETQnの
図示しない領域のゲート電極9)の上部とにコンタクト
ホール(第1接続孔)24を形成する。このコンタクト
ホール24は、たとえばその径を約0.213μmと
し、その深さを約0.467μm程度とする。
【0039】さらに、上記したコンタクトホール24を
形成するのと同時に、メモリセルアレイ領域のコンタク
トホール18の上部にスルーホール25を形成する。
形成するのと同時に、メモリセルアレイ領域のコンタク
トホール18の上部にスルーホール25を形成する。
【0040】ここで、図7は、図6を用いて説明した本
実施の形態1のDRAMの製造工程中のメモリセルアレ
イ領域の要部平面図である。上記した図6(a)は、図
7中のA−A線における断面図であり、図6(b)中の
メモリセルアレイ領域は、図7中のB−B線における断
面図である。
実施の形態1のDRAMの製造工程中のメモリセルアレ
イ領域の要部平面図である。上記した図6(a)は、図
7中のA−A線における断面図であり、図6(b)中の
メモリセルアレイ領域は、図7中のB−B線における断
面図である。
【0041】続いて、nチャネル型MISFETQnの
ソース、ドレイン(n+型半導体領域14)の表面、p
チャネル型MISFETQpのソース、ドレイン(p+
型半導体領域15)の表面およびコンタクトホール18
の内部のプラグ20の表面にそれぞれシリサイド膜26
を形成する。このシリサイド膜26は、たとえばコンタ
クトホール22、23、24の内部およびスルーホール
25の内部を含む酸化シリコン膜21の上部にスパッタ
リング法にて膜厚約30nm程度のTi膜(図示せず)
と膜厚約20nm程度のTiN膜(図示せず)を堆積し
た後、基板1を約650℃程度で熱処理することによっ
て形成する。
ソース、ドレイン(n+型半導体領域14)の表面、p
チャネル型MISFETQpのソース、ドレイン(p+
型半導体領域15)の表面およびコンタクトホール18
の内部のプラグ20の表面にそれぞれシリサイド膜26
を形成する。このシリサイド膜26は、たとえばコンタ
クトホール22、23、24の内部およびスルーホール
25の内部を含む酸化シリコン膜21の上部にスパッタ
リング法にて膜厚約30nm程度のTi膜(図示せず)
と膜厚約20nm程度のTiN膜(図示せず)を堆積し
た後、基板1を約650℃程度で熱処理することによっ
て形成する。
【0042】ソース、ドレイン(n+型半導体領域1
4、p+型半導体領域15)と、後述するコンタクトホ
ール22、23の内部に形成されるプラグ28との界面
にTiシリサイドからなる上記シリサイド膜26を形成
することにより、ソース、ドレイン(n+型半導体領域
14、p+型半導体領域15)とプラグ28とのコンタ
クト抵抗を低減することができる。そのため、周辺回路
を構成するMISFET(nチャネル型MISFETQ
n、pチャネル型MISFETQp)の動作速度を向上
することができる。
4、p+型半導体領域15)と、後述するコンタクトホ
ール22、23の内部に形成されるプラグ28との界面
にTiシリサイドからなる上記シリサイド膜26を形成
することにより、ソース、ドレイン(n+型半導体領域
14、p+型半導体領域15)とプラグ28とのコンタ
クト抵抗を低減することができる。そのため、周辺回路
を構成するMISFET(nチャネル型MISFETQ
n、pチャネル型MISFETQp)の動作速度を向上
することができる。
【0043】次に、図8に示すように、コンタクトホー
ル22、23、24の内部およびスルーホール25の内
部を含む酸化シリコン膜21の上部にフォトレジスト膜
27(マスキング層)を塗布する。
ル22、23、24の内部およびスルーホール25の内
部を含む酸化シリコン膜21の上部にフォトレジスト膜
27(マスキング層)を塗布する。
【0044】次に、図9に示すように、フォトマスク
(図示せず)を用いてフォトレジスト膜27に露光処理
を施す。この時、フォトマスクにより覆うのは、メモリ
セルアレイ領域におけるプラグ20およびスルーホール
25が形成された領域であり、図7中において示す領域
Dである。この露光処理は、コンタクトホール24の内
部のフォトレジスト膜27が除去され、コンタクトホー
ル22、23の内部にはフォトレジスト膜27の一部が
残る露光量で行う。本実施の形態1のDRAMにおいて
は、i線(波長360nm)ステッパーを用い、露光量
約900J/m2程度および露光時間約0.15秒程度
の露光条件下における露光処理により、領域Dおよびコ
ンタクトホール22、23の内部にのみフォトレジスト
膜27を残し、それ以外のフォトレジスト膜27を除去
することができる。
(図示せず)を用いてフォトレジスト膜27に露光処理
を施す。この時、フォトマスクにより覆うのは、メモリ
セルアレイ領域におけるプラグ20およびスルーホール
25が形成された領域であり、図7中において示す領域
Dである。この露光処理は、コンタクトホール24の内
部のフォトレジスト膜27が除去され、コンタクトホー
ル22、23の内部にはフォトレジスト膜27の一部が
残る露光量で行う。本実施の形態1のDRAMにおいて
は、i線(波長360nm)ステッパーを用い、露光量
約900J/m2程度および露光時間約0.15秒程度
の露光条件下における露光処理により、領域Dおよびコ
ンタクトホール22、23の内部にのみフォトレジスト
膜27を残し、それ以外のフォトレジスト膜27を除去
することができる。
【0045】本実施の形態1のDRAMの周辺回路部に
おいては、コンタクトホール22、23の内部にフォト
レジスト膜27を残し、それ以外の部分のフォトレジス
ト膜を除去するのに、フォトマスクを用いず露光条件の
調節のみで行っているため、次の工程でイオン打ち込み
が必要なコンタクトホール24とイオン打ち込みが不要
なコンタクトホール22、23とが形成されている部分
に、高精度にフォトマスクを合わせる必要がなくなる。
つまり、周辺回路部においては、フォトマスクを用いる
工程がなくなるので、本実施の形態1のDRAMの製造
工程数を低減することができる。また、周辺回路部にお
いては、そのフォトマスクおよびフォトマスクを高精度
に合わせるための装置が不要となり、本実施の形態1の
DRAMの製造コストを低減することが可能となる。
おいては、コンタクトホール22、23の内部にフォト
レジスト膜27を残し、それ以外の部分のフォトレジス
ト膜を除去するのに、フォトマスクを用いず露光条件の
調節のみで行っているため、次の工程でイオン打ち込み
が必要なコンタクトホール24とイオン打ち込みが不要
なコンタクトホール22、23とが形成されている部分
に、高精度にフォトマスクを合わせる必要がなくなる。
つまり、周辺回路部においては、フォトマスクを用いる
工程がなくなるので、本実施の形態1のDRAMの製造
工程数を低減することができる。また、周辺回路部にお
いては、そのフォトマスクおよびフォトマスクを高精度
に合わせるための装置が不要となり、本実施の形態1の
DRAMの製造コストを低減することが可能となる。
【0046】また、フォトレジスト膜27に露光処理を
施す際に、メモリアレイ領域においてはフォトマスクを
用いているが、周辺回路部においてフォトマスクが不要
になることから、フォトマスクをフォトレジスト膜27
の露光処理を施す部分に高精度に合わせることなく露光
処理を行うことが可能となる。その結果、メモリアレイ
領域においては、フォトマスクを合わせるマージンを拡
大することが可能となる。
施す際に、メモリアレイ領域においてはフォトマスクを
用いているが、周辺回路部においてフォトマスクが不要
になることから、フォトマスクをフォトレジスト膜27
の露光処理を施す部分に高精度に合わせることなく露光
処理を行うことが可能となる。その結果、メモリアレイ
領域においては、フォトマスクを合わせるマージンを拡
大することが可能となる。
【0047】続いて、残ったフォトレジスト膜27をマ
スクにし、コンタクトホール24を通して、メモリセル
アレイ領域のメモリセル選択用MISFETQsのゲー
ト電極9、周辺回路領域のpチャネル型MISFETQ
pのゲート電極9およびnチャネル型MISFETQn
の図示しない領域のゲート電極9に、たとえばリン、ヒ
素またはホウ素(不純物)をイオン打ち込みにより注入
する。この時のイオン注入量は、たとえば約7×1015
ions/cm2程度とし、イオン打ち込み強度は、た
とえば約70keV程度とする。このイオン打ち込みに
より、ゲート電極9を低抵抗化することができる。それ
により、後の工程においてコンタクトホール24の内部
に形成されるプラグ28とゲート電極9との界面におけ
る抵抗を低減することが可能となる。
スクにし、コンタクトホール24を通して、メモリセル
アレイ領域のメモリセル選択用MISFETQsのゲー
ト電極9、周辺回路領域のpチャネル型MISFETQ
pのゲート電極9およびnチャネル型MISFETQn
の図示しない領域のゲート電極9に、たとえばリン、ヒ
素またはホウ素(不純物)をイオン打ち込みにより注入
する。この時のイオン注入量は、たとえば約7×1015
ions/cm2程度とし、イオン打ち込み強度は、た
とえば約70keV程度とする。このイオン打ち込みに
より、ゲート電極9を低抵抗化することができる。それ
により、後の工程においてコンタクトホール24の内部
に形成されるプラグ28とゲート電極9との界面におけ
る抵抗を低減することが可能となる。
【0048】また、上記したイオン打ち込みの際には、
コンタクトホール22、23の内部にはフォトレジスト
膜27が残されている。そのため、このフォトレジスト
膜27により、nチャネル型MISFETQnのソー
ス、ドレイン(n+型半導体領域14)、pチャネル型
MISFETQpのソース、ドレイン(p+型半導体領
域15)にイオンが打ち込まれることを防ぐことができ
る。その結果、nチャネル型MISFETQnおよびp
チャネル型MISFETQpのしきい値電圧などの特性
の変動を防ぐことができる。つまり、nチャネル型MI
SFETQnおよびpチャネル型MISFETQpのし
きい値電圧などの特性の変動を防ぐことにより、本実施
の形態1のDRAMの動作不良を防ぐことが可能とな
る。
コンタクトホール22、23の内部にはフォトレジスト
膜27が残されている。そのため、このフォトレジスト
膜27により、nチャネル型MISFETQnのソー
ス、ドレイン(n+型半導体領域14)、pチャネル型
MISFETQpのソース、ドレイン(p+型半導体領
域15)にイオンが打ち込まれることを防ぐことができ
る。その結果、nチャネル型MISFETQnおよびp
チャネル型MISFETQpのしきい値電圧などの特性
の変動を防ぐことができる。つまり、nチャネル型MI
SFETQnおよびpチャネル型MISFETQpのし
きい値電圧などの特性の変動を防ぐことにより、本実施
の形態1のDRAMの動作不良を防ぐことが可能とな
る。
【0049】さらに、メモリセルアレイ部のフォトレジ
スト膜27により、プラグ20へのイオン打ち込みを防
ぐことができるので、メモリセルアレイの動作不良を防
ぐことができる。
スト膜27により、プラグ20へのイオン打ち込みを防
ぐことができるので、メモリセルアレイの動作不良を防
ぐことができる。
【0050】次に、コンタクトホール22、23を含む
基板1上に残ったフォトレジスト膜27を除去した後、
図10に示すように、コンタクトホール22、23、2
4の内部およびスルーホール25の内部にプラグ28を
形成する。
基板1上に残ったフォトレジスト膜27を除去した後、
図10に示すように、コンタクトホール22、23、2
4の内部およびスルーホール25の内部にプラグ28を
形成する。
【0051】上記したプラグ28は、たとえばコンタク
トホール22、23、24の内部およびスルーホール2
5の内部を含む基板1上に、たとえばCVD法により膜
厚約50nm程度のTiN膜および膜厚約300nm程
度のW膜を順次堆積した後、酸化シリコン膜21の上部
のW膜、TiN膜およびシリサイド膜26を形成する際
に堆積したTi膜をCMP法により研磨し、これらの膜
をコンタクトホール22、23、24の内部およびスル
ーホール25の内部にのみ残すことによって形成する。
トホール22、23、24の内部およびスルーホール2
5の内部を含む基板1上に、たとえばCVD法により膜
厚約50nm程度のTiN膜および膜厚約300nm程
度のW膜を順次堆積した後、酸化シリコン膜21の上部
のW膜、TiN膜およびシリサイド膜26を形成する際
に堆積したTi膜をCMP法により研磨し、これらの膜
をコンタクトホール22、23、24の内部およびスル
ーホール25の内部にのみ残すことによって形成する。
【0052】次に、図11に示すように、メモリセルア
レイの酸化シリコン膜の上部にビット線BLを形成し、
周辺回路領域の酸化シリコン膜21の上部に第1層目の
配線30〜33を形成する。ビット線BLおよび第1層
目の配線30〜33は、たとえば酸化シリコン膜21の
上部にスパッタリング法にて膜厚約100nm程度のW
膜を堆積した後、フォトレジスト膜をマスクにしてこの
W膜をドライエッチングすることによって形成する。
レイの酸化シリコン膜の上部にビット線BLを形成し、
周辺回路領域の酸化シリコン膜21の上部に第1層目の
配線30〜33を形成する。ビット線BLおよび第1層
目の配線30〜33は、たとえば酸化シリコン膜21の
上部にスパッタリング法にて膜厚約100nm程度のW
膜を堆積した後、フォトレジスト膜をマスクにしてこの
W膜をドライエッチングすることによって形成する。
【0053】次に、図12に示すように、ビット線BL
および配線30〜33の上部に膜厚約300nm程度の
酸化シリコン膜34を形成する。この酸化シリコン膜3
4は、前記酸化シリコン膜16と同様の方法で形成す
る。
および配線30〜33の上部に膜厚約300nm程度の
酸化シリコン膜34を形成する。この酸化シリコン膜3
4は、前記酸化シリコン膜16と同様の方法で形成す
る。
【0054】続いて、酸化シリコン膜34の上部に、た
とえばCVD法により膜厚約200nm程度の多結晶シ
リコン膜35を堆積した後、フォトレジスト膜をマスク
にしてメモリセルアレイの多結晶シリコン膜35をドラ
イエッチングすることによって、コンタクトホール19
の上方の多結晶シリコン膜35に溝36を形成する。
とえばCVD法により膜厚約200nm程度の多結晶シ
リコン膜35を堆積した後、フォトレジスト膜をマスク
にしてメモリセルアレイの多結晶シリコン膜35をドラ
イエッチングすることによって、コンタクトホール19
の上方の多結晶シリコン膜35に溝36を形成する。
【0055】続いて、上記した溝36の側壁にサイドウ
ォールスペーサ37を形成した後、このサイドウォール
スペーサ37と多結晶シリコン膜35とをマスクにして
酸化シリコン膜34およびその下層の酸化シリコン膜2
1とをドライエッチングすることによって、コンタクト
ホール19の上部にスルーホール38を形成する。溝3
6の側壁のサイドウォールスペーサ37は、たとえば溝
36の内部を含む多結晶シリコン膜35の上部にCVD
法により多結晶シリコン膜を堆積した後、この多結晶シ
リコン膜を異方的にエッチングして溝36の内側に残す
ことによって形成する。
ォールスペーサ37を形成した後、このサイドウォール
スペーサ37と多結晶シリコン膜35とをマスクにして
酸化シリコン膜34およびその下層の酸化シリコン膜2
1とをドライエッチングすることによって、コンタクト
ホール19の上部にスルーホール38を形成する。溝3
6の側壁のサイドウォールスペーサ37は、たとえば溝
36の内部を含む多結晶シリコン膜35の上部にCVD
法により多結晶シリコン膜を堆積した後、この多結晶シ
リコン膜を異方的にエッチングして溝36の内側に残す
ことによって形成する。
【0056】側壁にサイドウォールスペーサ37が形成
された上記溝36の底部にスルーホール38を形成する
ことにより、スルーホール38の径は、その下部のコン
タクトホール19の径よりも小さくなる。これにより、
メモリセルサイズを縮小しても、ビット線BLとスルー
ホール38とのあわせマージンが確保されるので、次の
工程でスルーホール38の内部に埋め込まれるプラグ3
9とビット線BLとの短絡を確実に防止することができ
る。
された上記溝36の底部にスルーホール38を形成する
ことにより、スルーホール38の径は、その下部のコン
タクトホール19の径よりも小さくなる。これにより、
メモリセルサイズを縮小しても、ビット線BLとスルー
ホール38とのあわせマージンが確保されるので、次の
工程でスルーホール38の内部に埋め込まれるプラグ3
9とビット線BLとの短絡を確実に防止することができ
る。
【0057】次に、図13に示すように、上記した多結
晶シリコン膜35とサイドウォールスペーサ37とをド
ライエッチングにて除去した後、スルーホール38の内
部にプラグ39を形成する。このプラグ39は、たとえ
ばスルーホール38の内部を含む酸化シリコン膜34の
上部にn型不純物(たとえばリン)をドープした低抵抗
多結晶シリコン膜をCVD法にて堆積した後、この多結
晶シリコン膜をエッチバックしてスルーホール38の内
部のみに残すことによって形成する。
晶シリコン膜35とサイドウォールスペーサ37とをド
ライエッチングにて除去した後、スルーホール38の内
部にプラグ39を形成する。このプラグ39は、たとえ
ばスルーホール38の内部を含む酸化シリコン膜34の
上部にn型不純物(たとえばリン)をドープした低抵抗
多結晶シリコン膜をCVD法にて堆積した後、この多結
晶シリコン膜をエッチバックしてスルーホール38の内
部のみに残すことによって形成する。
【0058】次に、酸化シリコン膜34の上部にCVD
法にて膜厚約100nm程度の窒化シリコン膜40を堆
積し、続いて窒化シリコン膜40の上部にCVD法にて
酸化シリコン膜41を堆積した後、フォトレジスト膜
(図示せず)をマスクにしてメモリアレイの酸化シリコ
ン膜41をドライエッチングし、続いてこの酸化シリコ
ン膜41の下層の窒化シリコン膜40をドライエッチン
グすることにより、スルーホール38の上部に溝42を
形成する。情報蓄積用容量素子の下部電極は、この溝4
2の内側に沿って形成されるので、下部電極の表面積を
大きくして蓄積電荷量を増やすためには、溝42を形成
する酸化シリコン膜41を厚い膜厚(たとえば約1.3
μm程度)で形成する必要がある。
法にて膜厚約100nm程度の窒化シリコン膜40を堆
積し、続いて窒化シリコン膜40の上部にCVD法にて
酸化シリコン膜41を堆積した後、フォトレジスト膜
(図示せず)をマスクにしてメモリアレイの酸化シリコ
ン膜41をドライエッチングし、続いてこの酸化シリコ
ン膜41の下層の窒化シリコン膜40をドライエッチン
グすることにより、スルーホール38の上部に溝42を
形成する。情報蓄積用容量素子の下部電極は、この溝4
2の内側に沿って形成されるので、下部電極の表面積を
大きくして蓄積電荷量を増やすためには、溝42を形成
する酸化シリコン膜41を厚い膜厚(たとえば約1.3
μm程度)で形成する必要がある。
【0059】次に、図14に示すように、溝42の内部
を含む酸化シリコン膜41の上部に、n型不純物(リ
ン)をドープした膜厚約50nm程度のアモルファスシ
リコン膜をCVD法にて堆積した後、酸化シリコン膜4
1の上部のアモルファスシリコン膜をエッチバックする
ことにより、溝42の内壁に沿ってアモルファスシリコ
ン膜を残す。
を含む酸化シリコン膜41の上部に、n型不純物(リ
ン)をドープした膜厚約50nm程度のアモルファスシ
リコン膜をCVD法にて堆積した後、酸化シリコン膜4
1の上部のアモルファスシリコン膜をエッチバックする
ことにより、溝42の内壁に沿ってアモルファスシリコ
ン膜を残す。
【0060】続いて、溝42の内部に残った上記アモル
ファスシリコン膜の表面をフッ酸系の洗浄液でウェット
洗浄した後、減圧雰囲気中でアモルファスシリコン膜の
表面にモノシラン(SiH4)を供給し、続いて基板1
を熱処理してアモルファスシリコン膜を多結晶化すると
共に、その表面にシリコン粒を成長させる。これによ
り、表面が粗面化された多結晶シリコン膜43が溝42
の内壁に沿って形成される。この多結晶シリコン膜43
は、情報蓄積用容量素子の下部電極として使用される。
ファスシリコン膜の表面をフッ酸系の洗浄液でウェット
洗浄した後、減圧雰囲気中でアモルファスシリコン膜の
表面にモノシラン(SiH4)を供給し、続いて基板1
を熱処理してアモルファスシリコン膜を多結晶化すると
共に、その表面にシリコン粒を成長させる。これによ
り、表面が粗面化された多結晶シリコン膜43が溝42
の内壁に沿って形成される。この多結晶シリコン膜43
は、情報蓄積用容量素子の下部電極として使用される。
【0061】次に、溝42の内部を含む酸化シリコン膜
41の上部にCVD法にて膜厚約15nm程度の酸化タ
ンタル(Ta2O5)膜44を堆積した後、酸素雰囲気
中、約800℃程度、約3分程度の熱処理を施すことに
より、酸化タンタル膜44を結晶化すると共に、膜に酸
素を供給することによって欠陥を修復する。この酸化タ
ンタル膜44は、情報蓄積用容量素子の容量絶縁膜とし
て使用される。
41の上部にCVD法にて膜厚約15nm程度の酸化タ
ンタル(Ta2O5)膜44を堆積した後、酸素雰囲気
中、約800℃程度、約3分程度の熱処理を施すことに
より、酸化タンタル膜44を結晶化すると共に、膜に酸
素を供給することによって欠陥を修復する。この酸化タ
ンタル膜44は、情報蓄積用容量素子の容量絶縁膜とし
て使用される。
【0062】次に、溝42の内部を含む酸化タンタル膜
44の上部にCVD法とスパッタリング法とを併用して
膜厚約150nm程度のTiN膜45を堆積した後、フ
ォトレジスト膜(図示せず)をマスクにしてTiN膜4
5と酸化タンタル膜44とをドライエッチングすること
により、TiN膜45からなる上部電極、酸化タンタル
膜44からなる容量絶縁膜および多結晶シリコン膜43
からなる下部電極で構成される情報蓄積用容量素子Cを
形成する。ここまでの工程により、メモリセル選択用M
ISFETQsとこれに直列に接続された情報蓄積用容
量素子CとからなるDRAMのメモリセルが完成する。
44の上部にCVD法とスパッタリング法とを併用して
膜厚約150nm程度のTiN膜45を堆積した後、フ
ォトレジスト膜(図示せず)をマスクにしてTiN膜4
5と酸化タンタル膜44とをドライエッチングすること
により、TiN膜45からなる上部電極、酸化タンタル
膜44からなる容量絶縁膜および多結晶シリコン膜43
からなる下部電極で構成される情報蓄積用容量素子Cを
形成する。ここまでの工程により、メモリセル選択用M
ISFETQsとこれに直列に接続された情報蓄積用容
量素子CとからなるDRAMのメモリセルが完成する。
【0063】情報蓄積用容量素子Cの容量絶縁膜は、上
記酸化タンタル膜44だけでなく、PZT、PLT、P
LZT、PbTiO3、SrTiO3、BaTiO3、B
ST、SBTまたはTa2O5など、ペロブスカイト型ま
たは複合ペロブスカイト型の結晶構造を有する高誘電体
または強誘電体を主成分とする膜によって構成してもよ
い。
記酸化タンタル膜44だけでなく、PZT、PLT、P
LZT、PbTiO3、SrTiO3、BaTiO3、B
ST、SBTまたはTa2O5など、ペロブスカイト型ま
たは複合ペロブスカイト型の結晶構造を有する高誘電体
または強誘電体を主成分とする膜によって構成してもよ
い。
【0064】次に、情報蓄積用容量素子Cの上部に以下
のような方法で2層のAl配線を形成する。
のような方法で2層のAl配線を形成する。
【0065】まず、図15に示すように、情報蓄積用容
量素子Cの上部にCVD法にて膜厚約100nm程度の
酸化シリコン膜50を堆積する。このとき、周辺回路領
域には厚い膜厚の酸化シリコン膜41が残っているの
で、基板1の表面から酸化シリコン膜50の表面までの
高さ(標高)は、メモリセルアレイと周辺回路領域とで
ほぼ同じになる。
量素子Cの上部にCVD法にて膜厚約100nm程度の
酸化シリコン膜50を堆積する。このとき、周辺回路領
域には厚い膜厚の酸化シリコン膜41が残っているの
で、基板1の表面から酸化シリコン膜50の表面までの
高さ(標高)は、メモリセルアレイと周辺回路領域とで
ほぼ同じになる。
【0066】次に、フォトレジスト膜(図示せず)をマ
スクにして周辺回路領域の第1層配線30、33の上部
の酸化シリコン膜50、41、34および窒化シリコン
膜40をドライエッチングすることによってスルーホー
ル51、52を形成した後、スルーホール51、52の
内部にプラグ53を形成する。このプラグ53は、たと
えば酸化シリコン膜50の上部にスパッタリング法にて
膜厚約100nm程度のTiN膜を堆積し、さらにその
上部にCVD法にて膜厚約500nm程度のW膜を堆積
した後、これらの膜をエッチバックしてスルーホール5
1、52の内部に残すことによって形成する。
スクにして周辺回路領域の第1層配線30、33の上部
の酸化シリコン膜50、41、34および窒化シリコン
膜40をドライエッチングすることによってスルーホー
ル51、52を形成した後、スルーホール51、52の
内部にプラグ53を形成する。このプラグ53は、たと
えば酸化シリコン膜50の上部にスパッタリング法にて
膜厚約100nm程度のTiN膜を堆積し、さらにその
上部にCVD法にて膜厚約500nm程度のW膜を堆積
した後、これらの膜をエッチバックしてスルーホール5
1、52の内部に残すことによって形成する。
【0067】次に、酸化シリコン膜50の上部に第2層
目の配線54〜56を形成する。配線54〜56は、た
とえば酸化シリコン膜50の上部にスパッタリング法で
膜厚約50nm程度のTiN膜、膜厚約500nm程度
のAl(アルミニウム)合金膜および膜厚約50nm程
度のTi膜を堆積した後、フォトレジスト膜(図示せ
ず)をマスクにしてこれらの膜をドライエッチングする
ことによって形成する。この時、配線54〜56の下層
の酸化シリコン膜50は、その標高がメモリセルアレイ
と周辺回路領域とでほぼ同じになっているため、配線5
4〜56を高い寸法精度でパターニングすることができ
る。
目の配線54〜56を形成する。配線54〜56は、た
とえば酸化シリコン膜50の上部にスパッタリング法で
膜厚約50nm程度のTiN膜、膜厚約500nm程度
のAl(アルミニウム)合金膜および膜厚約50nm程
度のTi膜を堆積した後、フォトレジスト膜(図示せ
ず)をマスクにしてこれらの膜をドライエッチングする
ことによって形成する。この時、配線54〜56の下層
の酸化シリコン膜50は、その標高がメモリセルアレイ
と周辺回路領域とでほぼ同じになっているため、配線5
4〜56を高い寸法精度でパターニングすることができ
る。
【0068】次に、図16に示すように、第2層目の配
線54〜56の上部に酸化シリコン膜57を形成する。
続いて、フォトレジスト膜(図示せず)をマスクにして
メモリセルアレイの酸化シリコン膜57とその下層の酸
化シリコン膜50とをドライエッチングすることによ
り、情報蓄積用容量素子Cの上部にスルーホール58を
形成する。またこの時、周辺回路領域の酸化シリコン膜
57をドライエッチングすることにより、配線56の上
部にスルーホール59を形成する。
線54〜56の上部に酸化シリコン膜57を形成する。
続いて、フォトレジスト膜(図示せず)をマスクにして
メモリセルアレイの酸化シリコン膜57とその下層の酸
化シリコン膜50とをドライエッチングすることによ
り、情報蓄積用容量素子Cの上部にスルーホール58を
形成する。またこの時、周辺回路領域の酸化シリコン膜
57をドライエッチングすることにより、配線56の上
部にスルーホール59を形成する。
【0069】次に、スルーホール58、59の内部にプ
ラグ61を形成した後、酸化シリコン膜57の上部に第
3層目の配線62、63を形成する。プラグ61は、ス
ルーホール58、59の内部を含む酸化シリコン膜57
の上部にCVD法にてW膜またはTiN膜とW膜を堆積
した後、酸化シリコン膜57の上部の膜をエッチバック
してスルーホール58、59の内部に残すことによって
形成する。また、配線62、63は、酸化シリコン膜5
7の上部にスパッタリング法にて膜厚約50nm程度の
TiN膜、膜厚約500nm程度のAl膜および膜厚約
50nm程度のTi膜を堆積した後、フォトレジスト膜
(図示せず)をマスクにしてこれらの膜をドライエッチ
ングすることにより形成する。
ラグ61を形成した後、酸化シリコン膜57の上部に第
3層目の配線62、63を形成する。プラグ61は、ス
ルーホール58、59の内部を含む酸化シリコン膜57
の上部にCVD法にてW膜またはTiN膜とW膜を堆積
した後、酸化シリコン膜57の上部の膜をエッチバック
してスルーホール58、59の内部に残すことによって
形成する。また、配線62、63は、酸化シリコン膜5
7の上部にスパッタリング法にて膜厚約50nm程度の
TiN膜、膜厚約500nm程度のAl膜および膜厚約
50nm程度のTi膜を堆積した後、フォトレジスト膜
(図示せず)をマスクにしてこれらの膜をドライエッチ
ングすることにより形成する。
【0070】その後、第3層目の配線62、63の上部
に酸化シリコン膜と窒化シリコン膜とで構成されたパッ
シベーション膜を堆積するが、その図示は省略する。以
上の工程により、本実施の形態1のDRAMを製造す
る。
に酸化シリコン膜と窒化シリコン膜とで構成されたパッ
シベーション膜を堆積するが、その図示は省略する。以
上の工程により、本実施の形態1のDRAMを製造す
る。
【0071】(実施の形態2)本実施の形態2は、nチ
ャネル型MISFETQn2とpチャネル型MISFE
TQp2とで構成した半導体集積回路装置の製造方法に
本発明を適用したものである。
ャネル型MISFETQn2とpチャネル型MISFE
TQp2とで構成した半導体集積回路装置の製造方法に
本発明を適用したものである。
【0072】以下、上記した半導体集積回路装置の製造
方法を図17〜図20を用いて工程順に説明する。
方法を図17〜図20を用いて工程順に説明する。
【0073】まず、図17に示すように、比抵抗が10
Ωcm程度の単結晶シリコンからなる半導体基板(以
下、単に基板という)71を850℃程度で熱処理し
て、その主面に膜厚10nm程度の薄い酸化シリコン膜
(パッド酸化膜)を形成し、次いでこの酸化シリコン膜
の上に膜厚120nm程度の窒化シリコン膜をCVD
(Chemical Vapor Deposition)法で堆積した後、フォ
トレジスト膜をマスクにしたドライエッチングで素子分
離領域の窒化シリコン膜と酸化シリコン膜とを除去す
る。酸化シリコン膜は、後の工程で素子分離溝の内部に
埋め込まれる酸化シリコン膜をデンシファイ(焼き締
め)するときなどに基板に加わるストレスを緩和する目
的で形成される。また、窒化シリコン膜は酸化されにく
い性質を持つので、その下部(活性領域)の基板表面の
酸化を防止するマスクとして利用される。
Ωcm程度の単結晶シリコンからなる半導体基板(以
下、単に基板という)71を850℃程度で熱処理し
て、その主面に膜厚10nm程度の薄い酸化シリコン膜
(パッド酸化膜)を形成し、次いでこの酸化シリコン膜
の上に膜厚120nm程度の窒化シリコン膜をCVD
(Chemical Vapor Deposition)法で堆積した後、フォ
トレジスト膜をマスクにしたドライエッチングで素子分
離領域の窒化シリコン膜と酸化シリコン膜とを除去す
る。酸化シリコン膜は、後の工程で素子分離溝の内部に
埋め込まれる酸化シリコン膜をデンシファイ(焼き締
め)するときなどに基板に加わるストレスを緩和する目
的で形成される。また、窒化シリコン膜は酸化されにく
い性質を持つので、その下部(活性領域)の基板表面の
酸化を防止するマスクとして利用される。
【0074】続いて、窒化シリコン膜をマスクにしたド
ライエッチングで素子分離領域の基板71に深さ350
nm程度の溝を形成した後、エッチングで溝の内壁に生
じたダメージ層を除去するために、基板71を1000
℃程度で熱処理して溝の内壁に膜厚10nm程度の薄い
酸化シリコン膜75を形成する。
ライエッチングで素子分離領域の基板71に深さ350
nm程度の溝を形成した後、エッチングで溝の内壁に生
じたダメージ層を除去するために、基板71を1000
℃程度で熱処理して溝の内壁に膜厚10nm程度の薄い
酸化シリコン膜75を形成する。
【0075】続いて、基板71上に膜厚380nm程度
の酸化シリコン膜76をCVD法で堆積し、次いで酸化
シリコン膜76の膜質を改善するために、基板71を熱
処理して酸化シリコン膜76をデンシファイ(焼締め)
する。その後、窒化シリコン膜をストッパに用いた化学
的機械研磨(Chemical Mechanical Polishing;CM
P)法で酸化シリコン膜76を研磨して溝の内部に残す
ことにより、表面が平坦化された素子分離溝74を形成
する。
の酸化シリコン膜76をCVD法で堆積し、次いで酸化
シリコン膜76の膜質を改善するために、基板71を熱
処理して酸化シリコン膜76をデンシファイ(焼締め)
する。その後、窒化シリコン膜をストッパに用いた化学
的機械研磨(Chemical Mechanical Polishing;CM
P)法で酸化シリコン膜76を研磨して溝の内部に残す
ことにより、表面が平坦化された素子分離溝74を形成
する。
【0076】続いて、熱リン酸を用いたウェットエッチ
ングで基板71の活性領域上に残った窒化シリコン膜を
除去した後、基板71のnチャネル型MISFETを形
成する領域にB(ホウ素)をイオン注入してp型ウェル
77を形成し、pチャネル型MISFETを形成する領
域にP(リン)をイオン注入してn型ウェル78を形成
する。
ングで基板71の活性領域上に残った窒化シリコン膜を
除去した後、基板71のnチャネル型MISFETを形
成する領域にB(ホウ素)をイオン注入してp型ウェル
77を形成し、pチャネル型MISFETを形成する領
域にP(リン)をイオン注入してn型ウェル78を形成
する。
【0077】続いて、p型ウェル77およびn型ウェル
78のそれぞれの表面の酸化シリコン膜をHF(フッ
酸)系の洗浄液を使って除去した後、基板71をウェッ
ト酸化してp型ウェル77およびn型ウェル78のそれ
ぞれの表面に膜厚3.5nm程度の清浄なゲート酸化膜
79を形成する。
78のそれぞれの表面の酸化シリコン膜をHF(フッ
酸)系の洗浄液を使って除去した後、基板71をウェッ
ト酸化してp型ウェル77およびn型ウェル78のそれ
ぞれの表面に膜厚3.5nm程度の清浄なゲート酸化膜
79を形成する。
【0078】次に、ゲート酸化膜79の上部にリン
(P)をドープした膜厚約100nm程度の低抵抗多結
晶シリコン膜をCVD法により堆積する。
(P)をドープした膜厚約100nm程度の低抵抗多結
晶シリコン膜をCVD法により堆積する。
【0079】次に、上記した多結晶シリコン膜の上部
に、膜厚約50nm程度のWSi膜をスパッタリング法
または六フッ化タングステン(WF6)とシラン(Si
H4)とを原料ガスとして用いたCVD法により堆積す
る。
に、膜厚約50nm程度のWSi膜をスパッタリング法
または六フッ化タングステン(WF6)とシラン(Si
H4)とを原料ガスとして用いたCVD法により堆積す
る。
【0080】続いて、上記したWSi膜の上部にCVD
法で膜厚約100nm程度の酸化シリコン膜を堆積す
る。
法で膜厚約100nm程度の酸化シリコン膜を堆積す
る。
【0081】次に、酸化シリコン膜の上部にCVD法に
より膜厚約100nm程度の窒化シリコン膜を堆積した
後、フォトレジスト膜(図示せず)をマスクとして窒化
シリコン膜をドライエッチングすることにより、ゲート
電極を形成する領域に窒化シリコン膜を残す。
より膜厚約100nm程度の窒化シリコン膜を堆積した
後、フォトレジスト膜(図示せず)をマスクとして窒化
シリコン膜をドライエッチングすることにより、ゲート
電極を形成する領域に窒化シリコン膜を残す。
【0082】次に、フォトレジスト膜を除去した後、窒
化シリコン膜をマスクにして酸化シリコン膜、WSi膜
および多結晶シリコン膜をドライエッチングすることに
より、多結晶シリコン膜およびWSi膜からなるゲート
電極(第1電極)80を形成し、このゲート電極80の
上部に酸化シリコン膜および窒化シリコン膜からなるキ
ャップ絶縁膜を形成する。
化シリコン膜をマスクにして酸化シリコン膜、WSi膜
および多結晶シリコン膜をドライエッチングすることに
より、多結晶シリコン膜およびWSi膜からなるゲート
電極(第1電極)80を形成し、このゲート電極80の
上部に酸化シリコン膜および窒化シリコン膜からなるキ
ャップ絶縁膜を形成する。
【0083】次に、p型ウェル77にn型不純物、たと
えばP(リン)をイオン注入してp型ウェル77にn-
型半導体領域82を形成し、n型ウェル78にp型不純
物、たとえばB(ホウ素)をイオン注入してn型ウェル
78にp-型半導体領域83を形成する。
えばP(リン)をイオン注入してp型ウェル77にn-
型半導体領域82を形成し、n型ウェル78にp型不純
物、たとえばB(ホウ素)をイオン注入してn型ウェル
78にp-型半導体領域83を形成する。
【0084】次に、基板71上に膜厚100nm程度の
酸化シリコン膜をCVD法で堆積し、反応性イオンエッ
チング(RIE)法を用いてこの酸化シリコン膜を異方
性エッチングすることにより、nチャネル型MISFE
Tおよびpチャネル型MISFETのそれぞれのゲート
電極80の側壁にサイドウォールスペーサ84を形成す
る。続いて、p型ウェル77にn型不純物、例えばAs
(ヒ素)をイオン注入してnチャネル型MISFETの
n+型半導体領域85(ソース、ドレイン(第1半導体
層))を形成し、n型ウェル78にp型不純物、たとえ
ばB(ホウ素)をイオン注入してpチャネル型MISF
ETのp+型半導体領域86(ソース、ドレイン(第1
半導体層))を形成する。これにより、nチャネル型M
ISFETおよびpチャネル型MISFETのそれぞれ
にLDD(Lightly Doped Drain)構造のソース、ドレ
イン領域が形成され、nチャネル型MISFETQn2
およびpチャネル型MISFETQp2が完成する。
酸化シリコン膜をCVD法で堆積し、反応性イオンエッ
チング(RIE)法を用いてこの酸化シリコン膜を異方
性エッチングすることにより、nチャネル型MISFE
Tおよびpチャネル型MISFETのそれぞれのゲート
電極80の側壁にサイドウォールスペーサ84を形成す
る。続いて、p型ウェル77にn型不純物、例えばAs
(ヒ素)をイオン注入してnチャネル型MISFETの
n+型半導体領域85(ソース、ドレイン(第1半導体
層))を形成し、n型ウェル78にp型不純物、たとえ
ばB(ホウ素)をイオン注入してpチャネル型MISF
ETのp+型半導体領域86(ソース、ドレイン(第1
半導体層))を形成する。これにより、nチャネル型M
ISFETおよびpチャネル型MISFETのそれぞれ
にLDD(Lightly Doped Drain)構造のソース、ドレ
イン領域が形成され、nチャネル型MISFETQn2
およびpチャネル型MISFETQp2が完成する。
【0085】次に、スパッタリング法を用いて基板71
の全面にチタン膜を堆積する。続いて、基板71を窒素
ガス雰囲気中、650〜700℃程度の温度でアニール
(第1アニール)することにより、ソース、ドレイン領
域(n+半導体領域85、p+半導体領域86)とチタン
膜との界面にシリサイド化反応を生じさせてシリサイド
膜87を形成する。
の全面にチタン膜を堆積する。続いて、基板71を窒素
ガス雰囲気中、650〜700℃程度の温度でアニール
(第1アニール)することにより、ソース、ドレイン領
域(n+半導体領域85、p+半導体領域86)とチタン
膜との界面にシリサイド化反応を生じさせてシリサイド
膜87を形成する。
【0086】次に、基板71上にCVD法で酸化シリコ
ン膜を堆積し、CMP法を用いてその表面を平坦化する
ことにより絶縁膜88を形成する。さらに、絶縁膜88
にフォトリソグラフィ技術を用いて、nチャネル型MI
SFETQn2のソース、ドレイン(n+型半導体領域8
5)の上部にコンタクトホール(第2接続孔)89を形
成し、pチャネル型MISFETQp2のソース、ドレ
イン(p+型半導体領域86)の上部にコンタクトホー
ル(第2接続孔)90を形成する。このコンタクトホー
ル89、90は、たとえばその径を約0.213μmと
し、その深さを約0.625μm程度とする。
ン膜を堆積し、CMP法を用いてその表面を平坦化する
ことにより絶縁膜88を形成する。さらに、絶縁膜88
にフォトリソグラフィ技術を用いて、nチャネル型MI
SFETQn2のソース、ドレイン(n+型半導体領域8
5)の上部にコンタクトホール(第2接続孔)89を形
成し、pチャネル型MISFETQp2のソース、ドレ
イン(p+型半導体領域86)の上部にコンタクトホー
ル(第2接続孔)90を形成する。このコンタクトホー
ル89、90は、たとえばその径を約0.213μmと
し、その深さを約0.625μm程度とする。
【0087】また、このとき同時に、nチャネル型MI
SFETQn2のゲート電極80およびpチャネル型M
ISFETQp2のゲート電極80の上部にコンタクト
ホール(第1接続孔)91を形成する。このコンタクト
ホール91は、たとえばその径を約0.213μmと
し、その深さを約0.467μm程度とする。
SFETQn2のゲート電極80およびpチャネル型M
ISFETQp2のゲート電極80の上部にコンタクト
ホール(第1接続孔)91を形成する。このコンタクト
ホール91は、たとえばその径を約0.213μmと
し、その深さを約0.467μm程度とする。
【0088】続いて、コンタクトホール89、90、9
1の内部を含む絶縁膜88の表面をスパッタエッチング
し、コンタクトホール89、90、91の内部を含む絶
縁膜88の表面に形成された自然酸化膜を除去する。こ
のスパッタエッチングにより、後の工程においてコンタ
クトホール89、90の内部に形成されるプラグ93
と、コンタクトホール89、90の底部のチタンシリサ
イド膜87との界面における抵抗が低減される。
1の内部を含む絶縁膜88の表面をスパッタエッチング
し、コンタクトホール89、90、91の内部を含む絶
縁膜88の表面に形成された自然酸化膜を除去する。こ
のスパッタエッチングにより、後の工程においてコンタ
クトホール89、90の内部に形成されるプラグ93
と、コンタクトホール89、90の底部のチタンシリサ
イド膜87との界面における抵抗が低減される。
【0089】ここで、図18は、図17を用いて説明し
た本実施の形態2の半導体集積回路装置の製造工程中の
nチャネル型MISFETQn2およびpチャネル型M
ISFETQp2付近を示した要部平面図である。上記
した図17は、図18中のE−E線における断面図であ
る。
た本実施の形態2の半導体集積回路装置の製造工程中の
nチャネル型MISFETQn2およびpチャネル型M
ISFETQp2付近を示した要部平面図である。上記
した図17は、図18中のE−E線における断面図であ
る。
【0090】次に、図19に示すように、コンタクトホ
ール89、90、91の内部を含む絶縁膜88の上部に
フォトレジスト膜(マスキング層)92を塗布する。
ール89、90、91の内部を含む絶縁膜88の上部に
フォトレジスト膜(マスキング層)92を塗布する。
【0091】次に、図20に示すように、フォトレジス
ト膜92に露光処理を施す。この露光処理は、i線(波
長360nm)ステッパーを用い、露光量約900J/
m2程度および露光時間約0.15秒程度の露光条件に
て行う。本実施の形態2の半導体集積回路装置において
は、この露光条件下における露光処理により、コンタク
トホール89、90の内部にのみフォトレジスト膜92
を残し、それ以外のフォトレジスト膜92を除去するこ
とができる。
ト膜92に露光処理を施す。この露光処理は、i線(波
長360nm)ステッパーを用い、露光量約900J/
m2程度および露光時間約0.15秒程度の露光条件に
て行う。本実施の形態2の半導体集積回路装置において
は、この露光条件下における露光処理により、コンタク
トホール89、90の内部にのみフォトレジスト膜92
を残し、それ以外のフォトレジスト膜92を除去するこ
とができる。
【0092】本実施の形態2の半導体集積回路装置にお
いては、コンタクトホール89、90の内部にフォトレ
ジスト膜92を残し、それ以外の部分のフォトレジスト
膜を除去するのに、フォトマスクを用いず露光条件の調
節のみで行っているため、次の工程でイオン打ち込みが
必要なコンタクトホール91とイオン打ち込みが不要な
コンタクトホール89、90とが形成されている部分
に、高精度にフォトマスクを合わせる必要がなくなる。
つまり、フォトマスクを用いる工程がなくなるので、本
実施の形態2の半導体集積回路装置の製造工程数を低減
することができる。また、上記したように、そのフォト
マスクおよびフォトマスクを高精度で合わせるための装
置が不要となるため、本実施の形態2の半導体集積回路
装置の製造コストを低減することが可能となる。
いては、コンタクトホール89、90の内部にフォトレ
ジスト膜92を残し、それ以外の部分のフォトレジスト
膜を除去するのに、フォトマスクを用いず露光条件の調
節のみで行っているため、次の工程でイオン打ち込みが
必要なコンタクトホール91とイオン打ち込みが不要な
コンタクトホール89、90とが形成されている部分
に、高精度にフォトマスクを合わせる必要がなくなる。
つまり、フォトマスクを用いる工程がなくなるので、本
実施の形態2の半導体集積回路装置の製造工程数を低減
することができる。また、上記したように、そのフォト
マスクおよびフォトマスクを高精度で合わせるための装
置が不要となるため、本実施の形態2の半導体集積回路
装置の製造コストを低減することが可能となる。
【0093】続いて、残ったフォトレジスト膜92をマ
スクにし、コンタクトホール91を通して、周辺回路領
域のpチャネル型MISFETQp2のゲート電極80
およびnチャネル型MISFETQn2のゲート電極8
0に、たとえばリンまたはヒ素(不純物)をイオン打ち
込みにより注入する。この時のイオン注入量は、たとえ
ば約7×1015ions/cm2程度とし、イオン打ち
込み強度は、たとえば約70keV程度とする。このイ
オン打ち込みにより、ゲート電極80を低抵抗化するこ
とができる。それにより、後の工程においてコンタクト
ホール91の内部に形成されるプラグ93とゲート電極
80の界面における抵抗を低減することが可能となる。
スクにし、コンタクトホール91を通して、周辺回路領
域のpチャネル型MISFETQp2のゲート電極80
およびnチャネル型MISFETQn2のゲート電極8
0に、たとえばリンまたはヒ素(不純物)をイオン打ち
込みにより注入する。この時のイオン注入量は、たとえ
ば約7×1015ions/cm2程度とし、イオン打ち
込み強度は、たとえば約70keV程度とする。このイ
オン打ち込みにより、ゲート電極80を低抵抗化するこ
とができる。それにより、後の工程においてコンタクト
ホール91の内部に形成されるプラグ93とゲート電極
80の界面における抵抗を低減することが可能となる。
【0094】また、上記したイオン打ち込みの際には、
コンタクトホール89、90の内部にはフォトレジスト
膜92が残されている。そのため、このフォトレジスト
膜92により、nチャネル型MISFETQn2のソー
ス、ドレイン(n+型半導体領域85)、pチャネル型
MISFETQp2のソース、ドレイン(p+型半導体領
域86)にイオンが打ち込まれることを防ぐことができ
る。その結果、nチャネル型MISFETQn2および
pチャネル型MISFETQp2のしきい値電圧などの
特性の変動を防ぐことができる。つまり、nチャネル型
MISFETQn2およびpチャネル型MISFETQ
p2のしきい値電圧などの特性の変動を防ぐことによ
り、本実施の形態2の半導体集積回路装置の動作不良を
防ぐことが可能となる。
コンタクトホール89、90の内部にはフォトレジスト
膜92が残されている。そのため、このフォトレジスト
膜92により、nチャネル型MISFETQn2のソー
ス、ドレイン(n+型半導体領域85)、pチャネル型
MISFETQp2のソース、ドレイン(p+型半導体領
域86)にイオンが打ち込まれることを防ぐことができ
る。その結果、nチャネル型MISFETQn2および
pチャネル型MISFETQp2のしきい値電圧などの
特性の変動を防ぐことができる。つまり、nチャネル型
MISFETQn2およびpチャネル型MISFETQ
p2のしきい値電圧などの特性の変動を防ぐことによ
り、本実施の形態2の半導体集積回路装置の動作不良を
防ぐことが可能となる。
【0095】次に、コンタクトホール89、90を含む
基板1上に残ったフォトレジスト膜92を除去した後、
図21に示すように、コンタクトホール89、90、9
1の内部にプラグ93を形成する。
基板1上に残ったフォトレジスト膜92を除去した後、
図21に示すように、コンタクトホール89、90、9
1の内部にプラグ93を形成する。
【0096】上記したプラグ93は、たとえばコンタク
トホール89、90、91の内部を含む基板1上に、た
とえばCVD法により膜厚約50nm程度のTiN膜お
よび膜厚約300nm程度のW膜を順次堆積した後、絶
縁膜88の上部のW膜およびTiN膜をCMP法により
研磨し、これらの膜をコンタクトホール89、90、9
1の内部にのみ残すことによって形成する。
トホール89、90、91の内部を含む基板1上に、た
とえばCVD法により膜厚約50nm程度のTiN膜お
よび膜厚約300nm程度のW膜を順次堆積した後、絶
縁膜88の上部のW膜およびTiN膜をCMP法により
研磨し、これらの膜をコンタクトホール89、90、9
1の内部にのみ残すことによって形成する。
【0097】次に、図22に示すように、絶縁膜88の
上部に配線94〜99を形成して、本実施の形態2の半
導体集積回路装置を製造する。配線94〜99は、たと
えば絶縁膜88の上部にスパッタリング法で膜厚約50
nm程度のTiN膜、膜厚約500nm程度のAl合金
膜および膜厚約50nm程度のTi膜を堆積した後、フ
ォトレジスト膜(図示せず)をマスクにしてこれらの膜
をドライエッチングすることによって形成する。なお、
配線94〜99の上部に、さらに多層に配線を形成して
もよい。
上部に配線94〜99を形成して、本実施の形態2の半
導体集積回路装置を製造する。配線94〜99は、たと
えば絶縁膜88の上部にスパッタリング法で膜厚約50
nm程度のTiN膜、膜厚約500nm程度のAl合金
膜および膜厚約50nm程度のTi膜を堆積した後、フ
ォトレジスト膜(図示せず)をマスクにしてこれらの膜
をドライエッチングすることによって形成する。なお、
配線94〜99の上部に、さらに多層に配線を形成して
もよい。
【0098】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【0099】前記実施の形態1では本発明をDRAMに
適用した場合について説明し、前記実施の形態2では本
発明をnチャネル型MISFETとpチャネル型MIS
FETとで構成した半導体集積回路装置に適用した場合
について説明したが、フォトレジスト膜を用いてMIS
FETのソース、ドレインへのイオン打ち込みを防ぎつ
つ、ゲート電極へのイオン打ち込みを行う製造工程を含
むLSIについて広く適用することができる。
適用した場合について説明し、前記実施の形態2では本
発明をnチャネル型MISFETとpチャネル型MIS
FETとで構成した半導体集積回路装置に適用した場合
について説明したが、フォトレジスト膜を用いてMIS
FETのソース、ドレインへのイオン打ち込みを防ぎつ
つ、ゲート電極へのイオン打ち込みを行う製造工程を含
むLSIについて広く適用することができる。
【0100】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 (1)本発明によれば、フォトマスクを用いずにフォト
レジスト膜の露光処理を行い、所定のコンタクトホール
の内部のみにフォトレジスト膜を残すことができるの
で、半導体集積回路装置の製造工程数を低減することが
できる。 (2)本発明によれば、フォトレジスト膜に露光処理を
施す際にフォトマスクを用いる場合においても、フォト
マスクをフォトレジスト膜の露光処理を施す部分に高精
度に合わせることなく露光処理を行うことができるの
で、フォトマスクを露光処理を施す部分に合わせるマー
ジンを拡大することができる。 (3)本発明によれば、フォトマスクおよびフォトマス
クを高精度に合わせるための装置が不要となり、半導体
集積回路装置の製造工程数を低減することができるの
で、半導体集積回路装置の製造コストを低減することが
できる。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 (1)本発明によれば、フォトマスクを用いずにフォト
レジスト膜の露光処理を行い、所定のコンタクトホール
の内部のみにフォトレジスト膜を残すことができるの
で、半導体集積回路装置の製造工程数を低減することが
できる。 (2)本発明によれば、フォトレジスト膜に露光処理を
施す際にフォトマスクを用いる場合においても、フォト
マスクをフォトレジスト膜の露光処理を施す部分に高精
度に合わせることなく露光処理を行うことができるの
で、フォトマスクを露光処理を施す部分に合わせるマー
ジンを拡大することができる。 (3)本発明によれば、フォトマスクおよびフォトマス
クを高精度に合わせるための装置が不要となり、半導体
集積回路装置の製造工程数を低減することができるの
で、半導体集積回路装置の製造コストを低減することが
できる。
【図1】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示した要部断面図である。
置の製造方法の一例を示した要部断面図である。
【図2】図1に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図3】図2に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図4】図3に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図5】図4に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図6】(a)および(b)は図5に続く半導体集積回
路装置の製造工程中の要部断面図である。
路装置の製造工程中の要部断面図である。
【図7】図5に続く半導体集積回路装置の製造工程中の
要部平面図である。
要部平面図である。
【図8】(a)および(b)は図6に続く半導体集積回
路装置の製造工程中の要部断面図である。
路装置の製造工程中の要部断面図である。
【図9】(a)および(b)は図8に続く半導体集積回
路装置の製造工程中の要部断面図である。
路装置の製造工程中の要部断面図である。
【図10】図9に続く半導体集積回路装置の製造工程中
の要部断面図である。
の要部断面図である。
【図11】図10に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図12】図11に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図13】図12に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図14】図13に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図15】図14に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図16】図15に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図17】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示した要部断面図である。
装置の製造方法の一例を示した要部断面図である。
【図18】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示した要部平面図である。
装置の製造方法の一例を示した要部平面図である。
【図19】図17に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図20】図19に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図21】図20に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図22】図21に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
1 半導体基板 2 素子分離溝 3 p型ウェル 4 n型ウェル 5 n型ウェル 6 酸化シリコン膜 7 酸化シリコン膜 8 ゲート酸化膜 9 ゲート電極(第1電極) 9a 多結晶シリコン膜 9b WSi膜 10 キャップ絶縁膜 10a 酸化シリコン膜 10b 窒化シリコン膜 11 n-型半導体領域 12 p-型半導体領域 13 窒化シリコン膜 13a サイドウォールスペーサ 14 n+型半導体領域(ソース、ドレイン(第1半導
体層)) 15 p+型半導体領域(ソース、ドレイン(第1半導
体層)) 16 酸化シリコン膜(絶縁膜) 17 n+型半導体領域(ソース、ドレイン(第2半導
体層)) 18、19 コンタクトホール(第3接続孔) 20 プラグ 21 酸化シリコン膜 22 コンタクトホール(第2接続孔) 23 コンタクトホール(第2接続孔) 24 コンタクトホール(第1接続孔) 25 スルーホール 26 シリサイド膜 27 フォトレジスト膜(マスキング層) 28 プラグ 30〜33 配線 34 酸化シリコン膜 35 多結晶シリコン膜 36 溝 37 サイドウォールスペーサ 38 スルーホール 39 プラグ 40 窒化シリコン膜 41 酸化シリコン膜 42 溝 43 多結晶シリコン膜 44 酸化タンタル膜 45 TiN膜 50 酸化シリコン膜 51 スルーホール 52 スルーホール 53 プラグ 54〜56 配線 57 酸化シリコン膜 58、59 スルーホール 61 プラグ 62、63 配線 71 半導体基板 74 素子分離溝 75 酸化シリコン膜 76 酸化シリコン膜 77 p型ウェル 78 n型ウェル 79 ゲート酸化膜 80 ゲート電極(第1電極) 82 n-型半導体領域 83 p-型半導体領域 84 サイドウォールスペーサ 85 n+型半導体領域(ソース、ドレイン(第1半導
体層)) 86 p+型半導体領域(ソース、ドレイン(第1半導
体層)) 87 シリサイド膜 88 絶縁膜 89 コンタクトホール(第2接続孔) 90 コンタクトホール(第2接続孔) 91 コンタクトホール(第1接続孔) 92 フォトレジスト膜(マスキング層) 93 プラグ 94〜99 配線 BL ビット線 C 情報蓄積用容量素子 D 領域 Qn nチャネル型MISFET Qn2 nチャネル型MISFET Qp pチャネル型MISFET Qp2 pチャネル型MISFET Qs メモリセル選択用MISFET WL ワード線(第2電極)
体層)) 15 p+型半導体領域(ソース、ドレイン(第1半導
体層)) 16 酸化シリコン膜(絶縁膜) 17 n+型半導体領域(ソース、ドレイン(第2半導
体層)) 18、19 コンタクトホール(第3接続孔) 20 プラグ 21 酸化シリコン膜 22 コンタクトホール(第2接続孔) 23 コンタクトホール(第2接続孔) 24 コンタクトホール(第1接続孔) 25 スルーホール 26 シリサイド膜 27 フォトレジスト膜(マスキング層) 28 プラグ 30〜33 配線 34 酸化シリコン膜 35 多結晶シリコン膜 36 溝 37 サイドウォールスペーサ 38 スルーホール 39 プラグ 40 窒化シリコン膜 41 酸化シリコン膜 42 溝 43 多結晶シリコン膜 44 酸化タンタル膜 45 TiN膜 50 酸化シリコン膜 51 スルーホール 52 スルーホール 53 プラグ 54〜56 配線 57 酸化シリコン膜 58、59 スルーホール 61 プラグ 62、63 配線 71 半導体基板 74 素子分離溝 75 酸化シリコン膜 76 酸化シリコン膜 77 p型ウェル 78 n型ウェル 79 ゲート酸化膜 80 ゲート電極(第1電極) 82 n-型半導体領域 83 p-型半導体領域 84 サイドウォールスペーサ 85 n+型半導体領域(ソース、ドレイン(第1半導
体層)) 86 p+型半導体領域(ソース、ドレイン(第1半導
体層)) 87 シリサイド膜 88 絶縁膜 89 コンタクトホール(第2接続孔) 90 コンタクトホール(第2接続孔) 91 コンタクトホール(第1接続孔) 92 フォトレジスト膜(マスキング層) 93 プラグ 94〜99 配線 BL ビット線 C 情報蓄積用容量素子 D 領域 Qn nチャネル型MISFET Qn2 nチャネル型MISFET Qp pチャネル型MISFET Qp2 pチャネル型MISFET Qs メモリセル選択用MISFET WL ワード線(第2電極)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 満彦 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 金子 義之 茨城県ひたちなか市大字市毛1040番地 株 式会社日立サイエンスシステムズ内 (72)発明者 田崎 誠 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 5F033 HH04 HH09 HH18 HH19 HH33 JJ04 JJ18 JJ19 JJ27 JJ33 KK01 KK04 KK09 KK18 KK19 KK27 KK28 KK33 LL04 MM07 MM08 NN06 NN07 NN37 PP01 PP04 PP06 PP15 QQ08 QQ09 QQ11 QQ16 QQ19 QQ27 QQ28 QQ30 QQ31 QQ37 QQ48 QQ59 QQ65 QQ70 QQ73 QQ92 RR04 RR06 SS11 TT08 VV16 XX09 5F048 AB01 AC03 BA01 BB06 BB12 BC06 BE03 BF06 BF12 BF15 BF16 BG13 DA27 5F083 AD24 AD48 AD62 GA28 JA06 JA13 JA14 JA15 JA35 JA39 JA40 MA06 MA17 MA19 MA20 NA01 NA08 PR07 PR09 PR36 PR39 PR40
Claims (5)
- 【請求項1】 (a)主面上に第1電極と第1半導体層
とを有する半導体素子が形成された半導体基板上に絶縁
膜を形成する工程、(b)前記絶縁膜に前記第1電極に
達する第1接続孔を形成する工程、(c)前記絶縁膜に
前記第1半導体層に達し前記第1接続孔より深い第2接
続孔を形成する工程、(d)前記第1接続孔および前記
第2接続孔の内部を含む前記絶縁膜上にマスキング層を
形成する工程、(e)所定の露光量の露光処理により前
記第2接続孔の内部に前記マスキング層を残し、それ以
外の前記マスキング層を除去する工程、(f)イオン注
入法により前記第1接続孔を通して前記第1電極に不純
物を導入する工程、(g)前記第2接続孔の内部に残っ
た前記マスキング層を除去する工程、(h)前記第1接
続孔を通して前記第1電極と電気的に接続される配線
と、前記第2接続孔を通して前記第1半導体層と電気的
に接続される配線とを形成する工程、を含むことを特徴
とする半導体集積回路装置の製造方法。 - 【請求項2】 (a)主面上の第1領域に第2電極およ
び第2半導体層を有する半導体素子と、主面上の第2領
域に第1電極および第1半導体層を有する半導体素子と
が形成された半導体基板上に絶縁膜を形成する工程、
(b)前記絶縁膜に前記第2半導体層に達する第3接続
孔を形成する工程、(c)前記第3接続孔に導電性膜を
埋め込みプラグを形成する工程、(d)前記絶縁膜に前
記第1電極および前記第2電極に達する第1接続孔を形
成する工程、(e)前記絶縁膜に前記第1半導体層に達
し前記第1接続孔より深い第2接続孔を形成する工程、
(f)前記第1接続孔および前記第2接続孔の内部を含
む前記絶縁膜上にマスキング層を形成する工程、(g)
前記第2電極に達する前記第1接続孔の上部以外の前記
第1領域上の前記マスキング層をフォトマスクにより覆
い、所定の露光量の露光処理により前記第2接続孔の内
部の前記マスキング層および前記フォトマスクに覆われ
た前記第1領域上の前記マスキング層を残し、それ以外
の前記マスキング層を除去する工程、(h)イオン注入
法により前記第1接続孔を通して前記第1電極および前
記第2電極に不純物を導入する工程、(i)前記第2接
続孔の内部に残った前記マスキング層を除去する工程、
(j)前記第1接続孔を通して前記第1電極と電気的に
接続される配線と、前記第1接続孔を通して前記第2電
極と電気的に接続される配線と、前記第2接続孔を通し
て前記第1半導体層と電気的に接続される配線とを形成
する工程、を含むことを特徴とする半導体集積回路装置
の製造方法。 - 【請求項3】 (a)主面上に第1電極と第1半導体層
とを有する半導体素子が形成された半導体基板上に絶縁
膜を形成する工程、(b)前記絶縁膜に前記第1電極に
達する第1接続孔を形成する工程、(c)前記絶縁膜に
前記第1半導体層に達し前記第1接続孔より深い第2接
続孔を形成する工程、(d)前記第1接続孔および前記
第2接続孔の内部を含む前記絶縁膜上にマスキング層を
形成する工程、(e)所定の露光量の露光処理により前
記第2接続孔の内部に前記マスキング層を残し、それ以
外の前記マスキング層を除去する工程、(f)イオン注
入法により前記第1接続孔を通して前記第1電極に不純
物を導入する工程、(g)前記第2接続孔の内部に残っ
た前記マスキング層を除去する工程、(h)前記第1接
続孔を通して前記第1電極と電気的に接続される配線
と、前記第2接続孔を通して前記第1半導体層と電気的
に接続される配線とを形成する工程、を含み、前記第1
電極は金属シリサイド膜を含むことを特徴とする半導体
集積回路装置の製造方法。 - 【請求項4】 (a)主面上の第1領域に第2電極およ
び第2半導体層を有する半導体素子と、主面上の第2領
域に第1電極および第1半導体層を有する半導体素子と
が形成された半導体基板上に絶縁膜を形成する工程、
(b)前記絶縁膜に前記第2半導体層に達する第3接続
孔を形成する工程、(c)前記第3接続孔に導電性膜を
埋め込みプラグを形成する工程、(d)前記絶縁膜に前
記第1電極および前記第2電極に達する第1接続孔を形
成する工程、(e)前記絶縁膜に前記第1半導体層に達
し前記第1接続孔より深い第2接続孔を形成する工程、
(f)前記第1接続孔および前記第2接続孔の内部を含
む前記絶縁膜上にマスキング層を形成する工程、(g)
前記第2電極に達する前記第1接続孔の上部以外の前記
第1領域上の前記マスキング層をフォトマスクにより覆
い、所定の露光量の露光処理により前記第2接続孔の内
部の前記マスキング層および前記フォトマスクに覆われ
た前記第1領域上の前記マスキング層を残し、それ以外
の前記マスキング層を除去する工程、(h)イオン注入
法により前記第1接続孔を通して前記第1電極および第
2電極に不純物を導入する工程、(i)前記第2接続孔
の内部に残った前記マスキング層を除去する工程、
(j)前記第1接続孔を通して前記第1電極と電気的に
接続される配線と、前記第1接続孔を通して前記第2電
極と電気的に接続される配線と、前記第2接続孔を通し
て前記第1半導体層と電気的に接続される配線とを形成
する工程、を含み、前記第1電極および前記第2電極は
金属シリサイド膜を含むことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項5】 (a)主面上に第1電極と第1半導体層
とを有する半導体素子が形成された半導体基板上に絶縁
膜を形成する工程、(b)前記絶縁膜に前記第1電極に
達する第1接続孔を形成する工程、(c)前記絶縁膜に
前記第1半導体層に達し前記第1接続孔より深い第2接
続孔を形成する工程、(d)前記第1接続孔および前記
第2接続孔の内部を含む前記絶縁膜上にマスキング層を
形成する工程、(e)所定の露光量の露光処理により前
記第2接続孔の内部に前記マスキング層を残し、それ以
外の前記マスキング層を除去する工程、(f)イオン注
入法により前記第1接続孔を通して前記第1電極に不純
物を導入する工程、(g)前記第2接続孔の内部に残っ
た前記マスキング層を除去する工程、(h)前記第1接
続孔を通して前記第1電極と電気的に接続される配線
と、前記第2接続孔を通して前記第1半導体層と電気的
に接続される配線とを形成する工程、を含み、前記第1
電極は金属シリサイド膜を含み、前記不純物はリン、ヒ
素またはホウ素であることを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000255193A JP2002076301A (ja) | 2000-08-25 | 2000-08-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000255193A JP2002076301A (ja) | 2000-08-25 | 2000-08-25 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002076301A true JP2002076301A (ja) | 2002-03-15 |
Family
ID=18744026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000255193A Pending JP2002076301A (ja) | 2000-08-25 | 2000-08-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002076301A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004119958A (ja) * | 2002-09-26 | 2004-04-15 | Sharp Corp | 1t1r型抵抗メモリアレイを製造する方法 |
-
2000
- 2000-08-25 JP JP2000255193A patent/JP2002076301A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2004119958A (ja) * | 2002-09-26 | 2004-04-15 | Sharp Corp | 1t1r型抵抗メモリアレイを製造する方法 |
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