JP2002076301A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 フォトマスクを用いずにＭＩＳＦＥＴのソー
ス、ドレイン領域へつながるコンタクトホールにのみフ
ォトレジスト膜を残し、それ以外のフォトレジスト膜を
除去する。 【解決手段】 コンタクトホール２４の内部のフォトレ
ジスト膜２７が除去され、コンタクトホール２２、２３
の内部にはフォトレジスト膜２７の一部が残る露光量で
フォトレジスト膜２７に露光処理を施すことでコンタク
トホール２２、２３の内部にのみフォトレジスト膜２７
を残し、それ以外のフォトレジスト膜２７を除去する。
ス、ドレイン領域へつながるコンタクトホールにのみフ
ォトレジスト膜を残し、それ以外のフォトレジスト膜を
除去する。 【解決手段】 コンタクトホール２４の内部のフォトレ
ジスト膜２７が除去され、コンタクトホール２２、２３
の内部にはフォトレジスト膜２７の一部が残る露光量で
フォトレジスト膜２７に露光処理を施すことでコンタク
トホール２２、２３の内部にのみフォトレジスト膜２７
を残し、それ以外のフォトレジスト膜２７を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体集積回路装置の製造方
法に適用して有効な技術に関するものである。
置の製造方法に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体集積回路装置の製造方
法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴとこれに直列に接続された１個の情報
蓄積用容量素子（キャパシタ）とで構成されている。メ
モリセル選択用ＭＩＳＦＥＴは、主としてゲート酸化
膜、ワード線と一体に構成されたゲート電極、ソースお
よびドレインを構成する一対の半導体領域によって構成
されている。ビット線は、メモリセル選択用ＭＩＳＦＥ
Ｔの上部に配置され、ソース、ドレインの一方と電気的
に接続されている。情報蓄積用容量素子は、同じくメモ
リセル選択用ＭＩＳＦＥＴの上部に配置され、ソース、
ドレインの他方と電気的に接続されている。
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴとこれに直列に接続された１個の情報
蓄積用容量素子（キャパシタ）とで構成されている。メ
モリセル選択用ＭＩＳＦＥＴは、主としてゲート酸化
膜、ワード線と一体に構成されたゲート電極、ソースお
よびドレインを構成する一対の半導体領域によって構成
されている。ビット線は、メモリセル選択用ＭＩＳＦＥ
Ｔの上部に配置され、ソース、ドレインの一方と電気的
に接続されている。情報蓄積用容量素子は、同じくメモ
リセル選択用ＭＩＳＦＥＴの上部に配置され、ソース、
ドレインの他方と電気的に接続されている。
【０００３】近年のＤＲＡＭは、情報蓄積用容量素子を
メモリセル選択用ＭＩＳＦＥＴの上方に配置する、いわ
ゆるスタックド・キャパシタ構造を採用すると共に、情
報蓄積用容量素子を立体化してその表面積を増やすこと
でメモリセルの微細化に伴う情報蓄積用容量素子の蓄積
電荷量の減少を補っている。
メモリセル選択用ＭＩＳＦＥＴの上方に配置する、いわ
ゆるスタックド・キャパシタ構造を採用すると共に、情
報蓄積用容量素子を立体化してその表面積を増やすこと
でメモリセルの微細化に伴う情報蓄積用容量素子の蓄積
電荷量の減少を補っている。
【０００４】この種のスタックド・キャパシタ構造を採
用するＤＲＡＭについては、たとえば特開平７−１９２
７２３号公報、特開平８−２０４１４４号公報、特開平
７−１２２６５４号公報、特開平７−１０６４３７号公
報など記載がある。
用するＤＲＡＭについては、たとえば特開平７−１９２
７２３号公報、特開平８−２０４１４４号公報、特開平
７−１２２６５４号公報、特開平７−１０６４３７号公
報など記載がある。
【０００５】
【発明が解決しようとする課題】ＤＲＡＭの製造工程に
おいては、半導体基板上にメモリセル選択用ＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）や周辺回路のＭＩＳＦＥＴを形成し、続い
て、ＭＩＳＦＥＴのゲート電極の上部に絶縁膜を形成す
る。さらに、その絶縁膜をエッチングすることにより、
上記したＭＩＳＦＥＴのゲート電極および半導体領域に
達する接続孔を形成した後、その接続孔内にプラグを形
成している。
おいては、半導体基板上にメモリセル選択用ＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）や周辺回路のＭＩＳＦＥＴを形成し、続い
て、ＭＩＳＦＥＴのゲート電極の上部に絶縁膜を形成す
る。さらに、その絶縁膜をエッチングすることにより、
上記したＭＩＳＦＥＴのゲート電極および半導体領域に
達する接続孔を形成した後、その接続孔内にプラグを形
成している。
【０００６】本発明者らは、上記したプラグとゲート電
極との接続部における抵抗値は高くなり、ＤＲＡＭの動
作不良となる問題を見出した。そこで、本発明者らは、
その抵抗値を低減する手段として、ゲート電極に不純物
イオンを打ち込む技術を検討した。
極との接続部における抵抗値は高くなり、ＤＲＡＭの動
作不良となる問題を見出した。そこで、本発明者らは、
その抵抗値を低減する手段として、ゲート電極に不純物
イオンを打ち込む技術を検討した。
【０００７】ここで、不純物イオンの打ち込みが必要な
のは、上記したゲート電極とプラグとが接続する部分の
みであり、それ以外の部分、たとえばＭＩＳＦＥＴの半
導体領域に不純物イオンが打ち込まれた場合には、ＭＩ
ＳＦＥＴのしきい値電圧などの特性が変動し、ＤＲＡＭ
の動作不良につながる問題がある。
のは、上記したゲート電極とプラグとが接続する部分の
みであり、それ以外の部分、たとえばＭＩＳＦＥＴの半
導体領域に不純物イオンが打ち込まれた場合には、ＭＩ
ＳＦＥＴのしきい値電圧などの特性が変動し、ＤＲＡＭ
の動作不良につながる問題がある。
【０００８】そこで、上記した不純物イオンの打ち込み
をする必要のない部分は、不純物イオンを打ち込む際に
フォトレジスト膜で覆うことになる。しかしながら、フ
ォトレジスト膜を形成するためのフォトマスクが必要と
なり、ＤＲＡＭの製造工程数が増加する問題となってい
る。また、上記したフォトマスクが必要となることか
ら、ＤＲＡＭの製造コストが高くなる問題がある。
をする必要のない部分は、不純物イオンを打ち込む際に
フォトレジスト膜で覆うことになる。しかしながら、フ
ォトレジスト膜を形成するためのフォトマスクが必要と
なり、ＤＲＡＭの製造工程数が増加する問題となってい
る。また、上記したフォトマスクが必要となることか
ら、ＤＲＡＭの製造コストが高くなる問題がある。
【０００９】さらに、上記したフォトレジスト膜を形成
する際には、不純物イオンの打ち込みが必要な部分とそ
れ以外の部分とに精度良くフォトマスクを合わせる必要
がある。そのため、そのフォトマスクを所定の位置に高
い精度で合わせるための装置が必要となり、ＤＲＡＭの
製造コストが高くなる問題がある。
する際には、不純物イオンの打ち込みが必要な部分とそ
れ以外の部分とに精度良くフォトマスクを合わせる必要
がある。そのため、そのフォトマスクを所定の位置に高
い精度で合わせるための装置が必要となり、ＤＲＡＭの
製造コストが高くなる問題がある。
【００１０】本発明の目的は、ＤＲＡＭの製造工程で使
用するフォトマスクの枚数を減らすことによって、その
製造工程数を低減する技術を提供することにある。
用するフォトマスクの枚数を減らすことによって、その
製造工程数を低減する技術を提供することにある。
【００１１】本発明の他の目的は、ＤＲＡＭの製造工程
で使用するフォトマスクの枚数を減らすことによって、
その製造コストを低減することにある。
で使用するフォトマスクの枚数を減らすことによって、
その製造コストを低減することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】すなわち、本発明は、主面上に第１電極と
第１半導体層とを有する半導体素子が形成された半導体
基板上に絶縁膜を形成する工程と、前記絶縁膜に前記第
１電極に達する第１接続孔を形成する工程と、前記絶縁
膜に前記第１半導体層に達し前記第１接続孔より深い第
２接続孔を形成する工程と、前記第１接続孔および前記
第２接続孔の内部を含む前記絶縁膜上にマスキング層を
形成する工程と、所定の露光量の露光処理により前記第
２接続孔の内部に前記マスキング層を残し、それ以外の
前記マスキング層を除去する工程と、イオン注入法によ
り前記第１接続孔を通して前記第１電極に不純物を導入
する工程と、前記第２接続孔の内部に残った前記マスキ
ング層を除去する工程と、前記第１接続孔を通して前記
第１電極と電気的に接続される配線と前記第２接続孔を
通して前記第１半導体層と電気的に接続される配線とを
形成する工程とを含むものである。
第１半導体層とを有する半導体素子が形成された半導体
基板上に絶縁膜を形成する工程と、前記絶縁膜に前記第
１電極に達する第１接続孔を形成する工程と、前記絶縁
膜に前記第１半導体層に達し前記第１接続孔より深い第
２接続孔を形成する工程と、前記第１接続孔および前記
第２接続孔の内部を含む前記絶縁膜上にマスキング層を
形成する工程と、所定の露光量の露光処理により前記第
２接続孔の内部に前記マスキング層を残し、それ以外の
前記マスキング層を除去する工程と、イオン注入法によ
り前記第１接続孔を通して前記第１電極に不純物を導入
する工程と、前記第２接続孔の内部に残った前記マスキ
ング層を除去する工程と、前記第１接続孔を通して前記
第１電極と電気的に接続される配線と前記第２接続孔を
通して前記第１半導体層と電気的に接続される配線とを
形成する工程とを含むものである。
【００１５】上記の本発明によれば、フォトマスクを用
いずにマスキング層の露光処理を行い、第２接続孔の内
部のみにマスキング層を残すことができるので、半導体
集積回路装置の製造工程数を低減することが可能とな
る。
いずにマスキング層の露光処理を行い、第２接続孔の内
部のみにマスキング層を残すことができるので、半導体
集積回路装置の製造工程数を低減することが可能とな
る。
【００１６】また、上記の本発明によれば、マスキング
層に露光処理を施す際にフォトマスクを用いる場合にお
いても、フォトマスクをマスキング層の露光処理を施す
部分に高精度に合わせることなく露光処理を行うことが
できるので、フォトマスクを露光処理を施す部分に合わ
せるマージンを拡大することが可能となる。
層に露光処理を施す際にフォトマスクを用いる場合にお
いても、フォトマスクをマスキング層の露光処理を施す
部分に高精度に合わせることなく露光処理を行うことが
できるので、フォトマスクを露光処理を施す部分に合わ
せるマージンを拡大することが可能となる。
【００１７】また、上記の本発明によれば、フォトマス
クおよびフォトマスクを露光処理を施す部分に高精度に
合わせるための装置が不要となり、半導体集積回路装置
の製造工程数を低減することができるので、半導体集積
回路装置の製造コストを低減することが可能となる。
クおよびフォトマスクを露光処理を施す部分に高精度に
合わせるための装置が不要となり、半導体集積回路装置
の製造工程数を低減することができるので、半導体集積
回路装置の製造コストを低減することが可能となる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１９】（実施の形態１）本発明の実施の形態１で
あるＤＲＡＭの製造方法を図１〜図１６を用いて工程順
に説明する。なお、基板の断面を示す各図の左側部分は
ＤＲＡＭのメモリセルが形成される領域（メモリセルア
レイ（第１領域））を示し、右側部分は周辺回路領域
（第２領域）を示している。
あるＤＲＡＭの製造方法を図１〜図１６を用いて工程順
に説明する。なお、基板の断面を示す各図の左側部分は
ＤＲＡＭのメモリセルが形成される領域（メモリセルア
レイ（第１領域））を示し、右側部分は周辺回路領域
（第２領域）を示している。
【００２０】まず、図１に示すように、たとえば約１〜
１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン
からなる半導体基板（以下、単に基板という）１に素子
分離溝２を形成する。
１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン
からなる半導体基板（以下、単に基板という）１に素子
分離溝２を形成する。
【００２１】上記素子分離溝２を形成するには、まず素
子分離領域の基板１をエッチングして深さ約３５０ｎｍ
程度の溝を形成した後、基板１を約１０００℃で熱酸化
することによって、溝の内壁に膜厚約１０ｎｍ程度の薄
い酸化シリコン膜６を形成する。この酸化シリコン膜６
は、溝の内壁に生じたドライエッチングのダメージを回
復すると共に、次の工程で溝の内部に埋め込まれる酸化
シリコン膜７と基板との界面に生じるストレスを緩和す
るために形成する。
子分離領域の基板１をエッチングして深さ約３５０ｎｍ
程度の溝を形成した後、基板１を約１０００℃で熱酸化
することによって、溝の内壁に膜厚約１０ｎｍ程度の薄
い酸化シリコン膜６を形成する。この酸化シリコン膜６
は、溝の内壁に生じたドライエッチングのダメージを回
復すると共に、次の工程で溝の内部に埋め込まれる酸化
シリコン膜７と基板との界面に生じるストレスを緩和す
るために形成する。
【００２２】続いて、基板１上に膜厚約３８０ｎｍ程度
の酸化シリコン膜７をＣＶＤ法で堆積し、次いで酸化シ
リコン膜７の膜質を改善するために、基板１を熱処理し
て酸化シリコン膜７をデンシファイ（焼締め）する。そ
の後、化学的機械研磨（Chemical Mechanical Polishin
g；ＣＭＰ）法で酸化シリコン膜７を研磨して溝の内部
に残すことにより、表面が平坦化された素子分離溝２を
形成する。
の酸化シリコン膜７をＣＶＤ法で堆積し、次いで酸化シ
リコン膜７の膜質を改善するために、基板１を熱処理し
て酸化シリコン膜７をデンシファイ（焼締め）する。そ
の後、化学的機械研磨（Chemical Mechanical Polishin
g；ＣＭＰ）法で酸化シリコン膜７を研磨して溝の内部
に残すことにより、表面が平坦化された素子分離溝２を
形成する。
【００２３】次に、基板１にｐ型不純物（たとえばホウ
素）およびｎ型不純物（たとえばリン）をイオン打ち込
みした後、約１０００℃の熱処理で上記不純物を拡散さ
せることによって、メモリセルアレイの基板１にｐ型ウ
ェル３およびｎ型ウェル５を形成し、周辺回路領域の基
板１にｐ型ウェル３およびｎ型ウェル４を形成する。
素）およびｎ型不純物（たとえばリン）をイオン打ち込
みした後、約１０００℃の熱処理で上記不純物を拡散さ
せることによって、メモリセルアレイの基板１にｐ型ウ
ェル３およびｎ型ウェル５を形成し、周辺回路領域の基
板１にｐ型ウェル３およびｎ型ウェル４を形成する。
【００２４】次に、フッ酸系の洗浄液を用いて基板１
（ｐ型ウェル３およびｎ型ウェル４）の表面をウェット
洗浄した後、約８００度程度の熱酸化でｐ型ウェル３お
よびｎ型ウェル４のそれぞれの表面に膜厚約６ｎｍ程度
の清浄なゲート酸化膜８を形成する。このゲート酸化膜
８は、その一部に窒化シリコンを含んだ酸窒化シリコン
膜で構成してもよい。酸窒化シリコン膜は、酸化シリコ
ン膜に比べて膜中における界面順位の発生を抑制した
り、電子トラップを低減したりする効果が高いので、ゲ
ート酸化膜８のホットキャリア耐性を向上させることが
できる。酸窒化シリコン膜を形成するには、たとえば基
板１をＮＯやＮＯ2などの含窒素ガス雰囲気中で熱酸化
する。
（ｐ型ウェル３およびｎ型ウェル４）の表面をウェット
洗浄した後、約８００度程度の熱酸化でｐ型ウェル３お
よびｎ型ウェル４のそれぞれの表面に膜厚約６ｎｍ程度
の清浄なゲート酸化膜８を形成する。このゲート酸化膜
８は、その一部に窒化シリコンを含んだ酸窒化シリコン
膜で構成してもよい。酸窒化シリコン膜は、酸化シリコ
ン膜に比べて膜中における界面順位の発生を抑制した
り、電子トラップを低減したりする効果が高いので、ゲ
ート酸化膜８のホットキャリア耐性を向上させることが
できる。酸窒化シリコン膜を形成するには、たとえば基
板１をＮＯやＮＯ2などの含窒素ガス雰囲気中で熱酸化
する。
【００２５】次に、ゲート酸化膜８の上部にリン（Ｐ）
をドープした膜厚約１００ｎｍ程度の低抵抗多結晶シリ
コン膜９ａをＣＶＤ法により堆積する。
をドープした膜厚約１００ｎｍ程度の低抵抗多結晶シリ
コン膜９ａをＣＶＤ法により堆積する。
【００２６】次に、上記した多結晶シリコン膜９ａの上
部に、膜厚約５０ｎｍ程度のＷＳｉ膜９ｂをスパッタリ
ング法または六フッ化タングステン（ＷＦ6）とシラン
（ＳｉＨ4）とを原料ガスとして用いたＣＶＤ法により
堆積する。
部に、膜厚約５０ｎｍ程度のＷＳｉ膜９ｂをスパッタリ
ング法または六フッ化タングステン（ＷＦ6）とシラン
（ＳｉＨ4）とを原料ガスとして用いたＣＶＤ法により
堆積する。
【００２７】続いて、上記したＷＳｉ膜９ｂの上部にＣ
ＶＤ法で膜厚約１００ｎｍ程度の酸化シリコン膜１０ａ
を堆積する。
ＶＤ法で膜厚約１００ｎｍ程度の酸化シリコン膜１０ａ
を堆積する。
【００２８】次に、酸化シリコン膜１０ａの上部にＣＶ
Ｄ法により膜厚約１００ｎｍ程度の窒化シリコン膜１０
ｂを堆積した後、フォトレジスト膜（図示せず）をマス
クとして窒化シリコン膜１０ｂをドライエッチングする
ことにより、ゲート電極を形成する領域に窒化シリコン
膜１０ｂを残す。
Ｄ法により膜厚約１００ｎｍ程度の窒化シリコン膜１０
ｂを堆積した後、フォトレジスト膜（図示せず）をマス
クとして窒化シリコン膜１０ｂをドライエッチングする
ことにより、ゲート電極を形成する領域に窒化シリコン
膜１０ｂを残す。
【００２９】次に、フォトレジスト膜を除去した後、図
２に示すように、窒化シリコン膜１０ｂをマスクにして
酸化シリコン膜１０ａ、ＷＳｉ膜９ｂおよび多結晶シリ
コン膜９ａをドライエッチングすることにより、メモリ
セルアレイおよび周辺回路領域に多結晶シリコン膜９ａ
およびＷＳｉ膜９ｂからなるゲート電極（第１電極）９
を形成し、これらのゲート電極９の上部に酸化シリコン
膜１０ａおよび窒化シリコン膜１０ｂからなるキャップ
絶縁膜１０を形成する。なお、メモリセルアレイに形成
されたゲート電極９は、ワード線（第２電極）ＷＬとし
て機能する。
２に示すように、窒化シリコン膜１０ｂをマスクにして
酸化シリコン膜１０ａ、ＷＳｉ膜９ｂおよび多結晶シリ
コン膜９ａをドライエッチングすることにより、メモリ
セルアレイおよび周辺回路領域に多結晶シリコン膜９ａ
およびＷＳｉ膜９ｂからなるゲート電極（第１電極）９
を形成し、これらのゲート電極９の上部に酸化シリコン
膜１０ａおよび窒化シリコン膜１０ｂからなるキャップ
絶縁膜１０を形成する。なお、メモリセルアレイに形成
されたゲート電極９は、ワード線（第２電極）ＷＬとし
て機能する。
【００３０】続いて、ゲート電極９の両側のｐ型ウェル
３にｎ型不純物（リンまたはヒ素）をイオン打ち込みす
ることによってｎ-型半導体領域１１を形成し、ｎ型ウ
ェル４にｐ型不純物（ホウ素）をイオン打ち込みするこ
とによってｐ-型半導体領域１２を形成する。
３にｎ型不純物（リンまたはヒ素）をイオン打ち込みす
ることによってｎ-型半導体領域１１を形成し、ｎ型ウ
ェル４にｐ型不純物（ホウ素）をイオン打ち込みするこ
とによってｐ-型半導体領域１２を形成する。
【００３１】次に、図３に示すように、基板１上にＣＶ
Ｄ法にて膜厚約５０ｎｍ程度の窒化シリコン膜１３を堆
積した後、メモリセルアレイの基板１上をフォトレジス
ト膜（図示せず）で覆い、周辺回路領域の窒化シリコン
膜１３を異方的にエッチングすることによって、周辺回
路領域のゲート電極９の側壁にサイドウォールスペーサ
１３ａを形成する。
Ｄ法にて膜厚約５０ｎｍ程度の窒化シリコン膜１３を堆
積した後、メモリセルアレイの基板１上をフォトレジス
ト膜（図示せず）で覆い、周辺回路領域の窒化シリコン
膜１３を異方的にエッチングすることによって、周辺回
路領域のゲート電極９の側壁にサイドウォールスペーサ
１３ａを形成する。
【００３２】続いて、周辺回路領域のｐ型ウェル３にｎ
型不純物（リンまたはヒ素）をイオン打ち込みすること
によってｎ+型半導体領域１４（ソース、ドレイン（第
１半導体層））を形成し、ｎ型ウェル４にｐ型不純物
（ホウ素）をイオン打ち込みすることによってｐ+型半
導体領域１５（ソース、ドレイン（第１半導体層））を
形成する。ここまでの工程で、周辺回路領域にＬＤＤ
（Lightly Doped Drain）構造のソース、ドレインを備
えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐが形成される。
型不純物（リンまたはヒ素）をイオン打ち込みすること
によってｎ+型半導体領域１４（ソース、ドレイン（第
１半導体層））を形成し、ｎ型ウェル４にｐ型不純物
（ホウ素）をイオン打ち込みすることによってｐ+型半
導体領域１５（ソース、ドレイン（第１半導体層））を
形成する。ここまでの工程で、周辺回路領域にＬＤＤ
（Lightly Doped Drain）構造のソース、ドレインを備
えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐが形成される。
【００３３】次に、図４に示すように、酸化シリコン膜
（絶縁膜）１６を堆積し、続いて酸化シリコン膜１６を
ＣＭＰ法で研磨してその表面を平坦化する。
（絶縁膜）１６を堆積し、続いて酸化シリコン膜１６を
ＣＭＰ法で研磨してその表面を平坦化する。
【００３４】続いて、フォトレジスト膜（図示せず）を
マスクにしてメモリセルアレイの酸化シリコン膜１６を
ドライエッチングした後、酸化シリコン膜１６の下層の
窒化シリコン膜１３をドライエッチングすることによっ
て、ｎ-型半導体領域１１の上部にコンタクトホール
（第３接続孔）１８、１９を形成する。
マスクにしてメモリセルアレイの酸化シリコン膜１６を
ドライエッチングした後、酸化シリコン膜１６の下層の
窒化シリコン膜１３をドライエッチングすることによっ
て、ｎ-型半導体領域１１の上部にコンタクトホール
（第３接続孔）１８、１９を形成する。
【００３５】続いて、上記したコンタクトホール１８、
１９を通じてメモリセルアレイのｐ型ウェル３（ｎ-型
半導体領域１１）にｎ型不純物（リンまたはヒ素）をイ
オン打ち込みすることによって、ｎ+型半導体領域１７
（ソース、ドレイン（第２半導体層））を形成する。こ
こまでの工程により、メモリセルアレイにｎチャネル型
で構成されるメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
１９を通じてメモリセルアレイのｐ型ウェル３（ｎ-型
半導体領域１１）にｎ型不純物（リンまたはヒ素）をイ
オン打ち込みすることによって、ｎ+型半導体領域１７
（ソース、ドレイン（第２半導体層））を形成する。こ
こまでの工程により、メモリセルアレイにｎチャネル型
で構成されるメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
【００３６】次に、図５に示すように、コンタクトホー
ル１８、１９の内部にプラグ２０を形成する。プラグ２
０を形成するには、まずフッ酸を含んだ洗浄液を用いて
コンタクトホール１８、１９の内部をウェット洗浄した
後、コンタクトホール１８、１９の内部を含む酸化シリ
コン膜１６の上部にリン（Ｐ）などのｎ型不純物をドー
プした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続
いてこの多結晶シリコン膜をエッチバック（またはＣＭ
Ｐ法で研磨）してコンタクトホール１８、１９の内部に
のみ残すことによって形成する。
ル１８、１９の内部にプラグ２０を形成する。プラグ２
０を形成するには、まずフッ酸を含んだ洗浄液を用いて
コンタクトホール１８、１９の内部をウェット洗浄した
後、コンタクトホール１８、１９の内部を含む酸化シリ
コン膜１６の上部にリン（Ｐ）などのｎ型不純物をドー
プした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続
いてこの多結晶シリコン膜をエッチバック（またはＣＭ
Ｐ法で研磨）してコンタクトホール１８、１９の内部に
のみ残すことによって形成する。
【００３７】次に、図６（ａ）および（ｂ）に示すよう
に、酸化シリコン膜１６の上部に、たとえばＣＶＤ法に
より膜厚約２０ｎｍ程度の酸化シリコン膜２１を堆積し
た後、フォトレジスト膜（図示せず）をマスクにしたド
ライエッチングにて周辺回路領域の酸化シリコン膜２１
およびその下層の酸化シリコン膜１６をドライエッチン
グすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎの
ソース、ドレイン（ｎ +型半導体領域１４）の上部にコ
ンタクトホール（第２接続孔）２２を形成し、ｐチャネ
ル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導
体領域１５）の上部にコンタクトホール（第２接続孔）
２３を形成する。このコンタクトホール２２、２３は、
たとえばその径を約０．２１３μｍとし、その深さを約
０．６２５μｍ程度とする。
に、酸化シリコン膜１６の上部に、たとえばＣＶＤ法に
より膜厚約２０ｎｍ程度の酸化シリコン膜２１を堆積し
た後、フォトレジスト膜（図示せず）をマスクにしたド
ライエッチングにて周辺回路領域の酸化シリコン膜２１
およびその下層の酸化シリコン膜１６をドライエッチン
グすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎの
ソース、ドレイン（ｎ +型半導体領域１４）の上部にコ
ンタクトホール（第２接続孔）２２を形成し、ｐチャネ
ル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導
体領域１５）の上部にコンタクトホール（第２接続孔）
２３を形成する。このコンタクトホール２２、２３は、
たとえばその径を約０．２１３μｍとし、その深さを約
０．６２５μｍ程度とする。
【００３８】また、このとき同時に、メモリセルアレイ
領域のメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極
９の上部と周辺回路領域のｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極９（とｎチャネル型ＭＩＳＦＥＴＱｎの
図示しない領域のゲート電極９）の上部とにコンタクト
ホール（第１接続孔）２４を形成する。このコンタクト
ホール２４は、たとえばその径を約０．２１３μｍと
し、その深さを約０．４６７μｍ程度とする。
領域のメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極
９の上部と周辺回路領域のｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極９（とｎチャネル型ＭＩＳＦＥＴＱｎの
図示しない領域のゲート電極９）の上部とにコンタクト
ホール（第１接続孔）２４を形成する。このコンタクト
ホール２４は、たとえばその径を約０．２１３μｍと
し、その深さを約０．４６７μｍ程度とする。
【００３９】さらに、上記したコンタクトホール２４を
形成するのと同時に、メモリセルアレイ領域のコンタク
トホール１８の上部にスルーホール２５を形成する。
形成するのと同時に、メモリセルアレイ領域のコンタク
トホール１８の上部にスルーホール２５を形成する。
【００４０】ここで、図７は、図６を用いて説明した本
実施の形態１のＤＲＡＭの製造工程中のメモリセルアレ
イ領域の要部平面図である。上記した図６（ａ）は、図
７中のＡ−Ａ線における断面図であり、図６（ｂ）中の
メモリセルアレイ領域は、図７中のＢ−Ｂ線における断
面図である。
実施の形態１のＤＲＡＭの製造工程中のメモリセルアレ
イ領域の要部平面図である。上記した図６（ａ）は、図
７中のＡ−Ａ線における断面図であり、図６（ｂ）中の
メモリセルアレイ領域は、図７中のＢ−Ｂ線における断
面図である。
【００４１】続いて、ｎチャネル型ＭＩＳＦＥＴＱｎの
ソース、ドレイン（ｎ+型半導体領域１４）の表面、ｐ
チャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+
型半導体領域１５）の表面およびコンタクトホール１８
の内部のプラグ２０の表面にそれぞれシリサイド膜２６
を形成する。このシリサイド膜２６は、たとえばコンタ
クトホール２２、２３、２４の内部およびスルーホール
２５の内部を含む酸化シリコン膜２１の上部にスパッタ
リング法にて膜厚約３０ｎｍ程度のＴｉ膜（図示せず）
と膜厚約２０ｎｍ程度のＴｉＮ膜（図示せず）を堆積し
た後、基板１を約６５０℃程度で熱処理することによっ
て形成する。
ソース、ドレイン（ｎ+型半導体領域１４）の表面、ｐ
チャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+
型半導体領域１５）の表面およびコンタクトホール１８
の内部のプラグ２０の表面にそれぞれシリサイド膜２６
を形成する。このシリサイド膜２６は、たとえばコンタ
クトホール２２、２３、２４の内部およびスルーホール
２５の内部を含む酸化シリコン膜２１の上部にスパッタ
リング法にて膜厚約３０ｎｍ程度のＴｉ膜（図示せず）
と膜厚約２０ｎｍ程度のＴｉＮ膜（図示せず）を堆積し
た後、基板１を約６５０℃程度で熱処理することによっ
て形成する。
【００４２】ソース、ドレイン（ｎ+型半導体領域１
４、ｐ+型半導体領域１５）と、後述するコンタクトホ
ール２２、２３の内部に形成されるプラグ２８との界面
にＴｉシリサイドからなる上記シリサイド膜２６を形成
することにより、ソース、ドレイン（ｎ+型半導体領域
１４、ｐ+型半導体領域１５）とプラグ２８とのコンタ
クト抵抗を低減することができる。そのため、周辺回路
を構成するＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱ
ｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）の動作速度を向上
することができる。
４、ｐ+型半導体領域１５）と、後述するコンタクトホ
ール２２、２３の内部に形成されるプラグ２８との界面
にＴｉシリサイドからなる上記シリサイド膜２６を形成
することにより、ソース、ドレイン（ｎ+型半導体領域
１４、ｐ+型半導体領域１５）とプラグ２８とのコンタ
クト抵抗を低減することができる。そのため、周辺回路
を構成するＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱ
ｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）の動作速度を向上
することができる。
【００４３】次に、図８に示すように、コンタクトホー
ル２２、２３、２４の内部およびスルーホール２５の内
部を含む酸化シリコン膜２１の上部にフォトレジスト膜
２７（マスキング層）を塗布する。
ル２２、２３、２４の内部およびスルーホール２５の内
部を含む酸化シリコン膜２１の上部にフォトレジスト膜
２７（マスキング層）を塗布する。
【００４４】次に、図９に示すように、フォトマスク
（図示せず）を用いてフォトレジスト膜２７に露光処理
を施す。この時、フォトマスクにより覆うのは、メモリ
セルアレイ領域におけるプラグ２０およびスルーホール
２５が形成された領域であり、図７中において示す領域
Ｄである。この露光処理は、コンタクトホール２４の内
部のフォトレジスト膜２７が除去され、コンタクトホー
ル２２、２３の内部にはフォトレジスト膜２７の一部が
残る露光量で行う。本実施の形態１のＤＲＡＭにおいて
は、ｉ線（波長３６０ｎｍ）ステッパーを用い、露光量
約９００Ｊ／ｍ2程度および露光時間約０．１５秒程度
の露光条件下における露光処理により、領域Ｄおよびコ
ンタクトホール２２、２３の内部にのみフォトレジスト
膜２７を残し、それ以外のフォトレジスト膜２７を除去
することができる。
（図示せず）を用いてフォトレジスト膜２７に露光処理
を施す。この時、フォトマスクにより覆うのは、メモリ
セルアレイ領域におけるプラグ２０およびスルーホール
２５が形成された領域であり、図７中において示す領域
Ｄである。この露光処理は、コンタクトホール２４の内
部のフォトレジスト膜２７が除去され、コンタクトホー
ル２２、２３の内部にはフォトレジスト膜２７の一部が
残る露光量で行う。本実施の形態１のＤＲＡＭにおいて
は、ｉ線（波長３６０ｎｍ）ステッパーを用い、露光量
約９００Ｊ／ｍ2程度および露光時間約０．１５秒程度
の露光条件下における露光処理により、領域Ｄおよびコ
ンタクトホール２２、２３の内部にのみフォトレジスト
膜２７を残し、それ以外のフォトレジスト膜２７を除去
することができる。
【００４５】本実施の形態１のＤＲＡＭの周辺回路部に
おいては、コンタクトホール２２、２３の内部にフォト
レジスト膜２７を残し、それ以外の部分のフォトレジス
ト膜を除去するのに、フォトマスクを用いず露光条件の
調節のみで行っているため、次の工程でイオン打ち込み
が必要なコンタクトホール２４とイオン打ち込みが不要
なコンタクトホール２２、２３とが形成されている部分
に、高精度にフォトマスクを合わせる必要がなくなる。
つまり、周辺回路部においては、フォトマスクを用いる
工程がなくなるので、本実施の形態１のＤＲＡＭの製造
工程数を低減することができる。また、周辺回路部にお
いては、そのフォトマスクおよびフォトマスクを高精度
に合わせるための装置が不要となり、本実施の形態１の
ＤＲＡＭの製造コストを低減することが可能となる。
おいては、コンタクトホール２２、２３の内部にフォト
レジスト膜２７を残し、それ以外の部分のフォトレジス
ト膜を除去するのに、フォトマスクを用いず露光条件の
調節のみで行っているため、次の工程でイオン打ち込み
が必要なコンタクトホール２４とイオン打ち込みが不要
なコンタクトホール２２、２３とが形成されている部分
に、高精度にフォトマスクを合わせる必要がなくなる。
つまり、周辺回路部においては、フォトマスクを用いる
工程がなくなるので、本実施の形態１のＤＲＡＭの製造
工程数を低減することができる。また、周辺回路部にお
いては、そのフォトマスクおよびフォトマスクを高精度
に合わせるための装置が不要となり、本実施の形態１の
ＤＲＡＭの製造コストを低減することが可能となる。
【００４６】また、フォトレジスト膜２７に露光処理を
施す際に、メモリアレイ領域においてはフォトマスクを
用いているが、周辺回路部においてフォトマスクが不要
になることから、フォトマスクをフォトレジスト膜２７
の露光処理を施す部分に高精度に合わせることなく露光
処理を行うことが可能となる。その結果、メモリアレイ
領域においては、フォトマスクを合わせるマージンを拡
大することが可能となる。
施す際に、メモリアレイ領域においてはフォトマスクを
用いているが、周辺回路部においてフォトマスクが不要
になることから、フォトマスクをフォトレジスト膜２７
の露光処理を施す部分に高精度に合わせることなく露光
処理を行うことが可能となる。その結果、メモリアレイ
領域においては、フォトマスクを合わせるマージンを拡
大することが可能となる。
【００４７】続いて、残ったフォトレジスト膜２７をマ
スクにし、コンタクトホール２４を通して、メモリセル
アレイ領域のメモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極９、周辺回路領域のｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極９およびｎチャネル型ＭＩＳＦＥＴＱｎ
の図示しない領域のゲート電極９に、たとえばリン、ヒ
素またはホウ素（不純物）をイオン打ち込みにより注入
する。この時のイオン注入量は、たとえば約７×１０15
ｉｏｎｓ／ｃｍ2程度とし、イオン打ち込み強度は、た
とえば約７０ｋｅＶ程度とする。このイオン打ち込みに
より、ゲート電極９を低抵抗化することができる。それ
により、後の工程においてコンタクトホール２４の内部
に形成されるプラグ２８とゲート電極９との界面におけ
る抵抗を低減することが可能となる。
スクにし、コンタクトホール２４を通して、メモリセル
アレイ領域のメモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極９、周辺回路領域のｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極９およびｎチャネル型ＭＩＳＦＥＴＱｎ
の図示しない領域のゲート電極９に、たとえばリン、ヒ
素またはホウ素（不純物）をイオン打ち込みにより注入
する。この時のイオン注入量は、たとえば約７×１０15
ｉｏｎｓ／ｃｍ2程度とし、イオン打ち込み強度は、た
とえば約７０ｋｅＶ程度とする。このイオン打ち込みに
より、ゲート電極９を低抵抗化することができる。それ
により、後の工程においてコンタクトホール２４の内部
に形成されるプラグ２８とゲート電極９との界面におけ
る抵抗を低減することが可能となる。
【００４８】また、上記したイオン打ち込みの際には、
コンタクトホール２２、２３の内部にはフォトレジスト
膜２７が残されている。そのため、このフォトレジスト
膜２７により、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレイン（ｎ+型半導体領域１４）、ｐチャネル型
ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領
域１５）にイオンが打ち込まれることを防ぐことができ
る。その結果、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのしきい値電圧などの特性
の変動を防ぐことができる。つまり、ｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのし
きい値電圧などの特性の変動を防ぐことにより、本実施
の形態１のＤＲＡＭの動作不良を防ぐことが可能とな
る。
コンタクトホール２２、２３の内部にはフォトレジスト
膜２７が残されている。そのため、このフォトレジスト
膜２７により、ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス、ドレイン（ｎ+型半導体領域１４）、ｐチャネル型
ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領
域１５）にイオンが打ち込まれることを防ぐことができ
る。その結果、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのしきい値電圧などの特性
の変動を防ぐことができる。つまり、ｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのし
きい値電圧などの特性の変動を防ぐことにより、本実施
の形態１のＤＲＡＭの動作不良を防ぐことが可能とな
る。
【００４９】さらに、メモリセルアレイ部のフォトレジ
スト膜２７により、プラグ２０へのイオン打ち込みを防
ぐことができるので、メモリセルアレイの動作不良を防
ぐことができる。
スト膜２７により、プラグ２０へのイオン打ち込みを防
ぐことができるので、メモリセルアレイの動作不良を防
ぐことができる。
【００５０】次に、コンタクトホール２２、２３を含む
基板１上に残ったフォトレジスト膜２７を除去した後、
図１０に示すように、コンタクトホール２２、２３、２
４の内部およびスルーホール２５の内部にプラグ２８を
形成する。
基板１上に残ったフォトレジスト膜２７を除去した後、
図１０に示すように、コンタクトホール２２、２３、２
４の内部およびスルーホール２５の内部にプラグ２８を
形成する。
【００５１】上記したプラグ２８は、たとえばコンタク
トホール２２、２３、２４の内部およびスルーホール２
５の内部を含む基板１上に、たとえばＣＶＤ法により膜
厚約５０ｎｍ程度のＴｉＮ膜および膜厚約３００ｎｍ程
度のＷ膜を順次堆積した後、酸化シリコン膜２１の上部
のＷ膜、ＴｉＮ膜およびシリサイド膜２６を形成する際
に堆積したＴｉ膜をＣＭＰ法により研磨し、これらの膜
をコンタクトホール２２、２３、２４の内部およびスル
ーホール２５の内部にのみ残すことによって形成する。
トホール２２、２３、２４の内部およびスルーホール２
５の内部を含む基板１上に、たとえばＣＶＤ法により膜
厚約５０ｎｍ程度のＴｉＮ膜および膜厚約３００ｎｍ程
度のＷ膜を順次堆積した後、酸化シリコン膜２１の上部
のＷ膜、ＴｉＮ膜およびシリサイド膜２６を形成する際
に堆積したＴｉ膜をＣＭＰ法により研磨し、これらの膜
をコンタクトホール２２、２３、２４の内部およびスル
ーホール２５の内部にのみ残すことによって形成する。
【００５２】次に、図１１に示すように、メモリセルア
レイの酸化シリコン膜の上部にビット線ＢＬを形成し、
周辺回路領域の酸化シリコン膜２１の上部に第１層目の
配線３０〜３３を形成する。ビット線ＢＬおよび第１層
目の配線３０〜３３は、たとえば酸化シリコン膜２１の
上部にスパッタリング法にて膜厚約１００ｎｍ程度のＷ
膜を堆積した後、フォトレジスト膜をマスクにしてこの
Ｗ膜をドライエッチングすることによって形成する。
レイの酸化シリコン膜の上部にビット線ＢＬを形成し、
周辺回路領域の酸化シリコン膜２１の上部に第１層目の
配線３０〜３３を形成する。ビット線ＢＬおよび第１層
目の配線３０〜３３は、たとえば酸化シリコン膜２１の
上部にスパッタリング法にて膜厚約１００ｎｍ程度のＷ
膜を堆積した後、フォトレジスト膜をマスクにしてこの
Ｗ膜をドライエッチングすることによって形成する。
【００５３】次に、図１２に示すように、ビット線ＢＬ
および配線３０〜３３の上部に膜厚約３００ｎｍ程度の
酸化シリコン膜３４を形成する。この酸化シリコン膜３
４は、前記酸化シリコン膜１６と同様の方法で形成す
る。
および配線３０〜３３の上部に膜厚約３００ｎｍ程度の
酸化シリコン膜３４を形成する。この酸化シリコン膜３
４は、前記酸化シリコン膜１６と同様の方法で形成す
る。
【００５４】続いて、酸化シリコン膜３４の上部に、た
とえばＣＶＤ法により膜厚約２００ｎｍ程度の多結晶シ
リコン膜３５を堆積した後、フォトレジスト膜をマスク
にしてメモリセルアレイの多結晶シリコン膜３５をドラ
イエッチングすることによって、コンタクトホール１９
の上方の多結晶シリコン膜３５に溝３６を形成する。
とえばＣＶＤ法により膜厚約２００ｎｍ程度の多結晶シ
リコン膜３５を堆積した後、フォトレジスト膜をマスク
にしてメモリセルアレイの多結晶シリコン膜３５をドラ
イエッチングすることによって、コンタクトホール１９
の上方の多結晶シリコン膜３５に溝３６を形成する。
【００５５】続いて、上記した溝３６の側壁にサイドウ
ォールスペーサ３７を形成した後、このサイドウォール
スペーサ３７と多結晶シリコン膜３５とをマスクにして
酸化シリコン膜３４およびその下層の酸化シリコン膜２
１とをドライエッチングすることによって、コンタクト
ホール１９の上部にスルーホール３８を形成する。溝３
６の側壁のサイドウォールスペーサ３７は、たとえば溝
３６の内部を含む多結晶シリコン膜３５の上部にＣＶＤ
法により多結晶シリコン膜を堆積した後、この多結晶シ
リコン膜を異方的にエッチングして溝３６の内側に残す
ことによって形成する。
ォールスペーサ３７を形成した後、このサイドウォール
スペーサ３７と多結晶シリコン膜３５とをマスクにして
酸化シリコン膜３４およびその下層の酸化シリコン膜２
１とをドライエッチングすることによって、コンタクト
ホール１９の上部にスルーホール３８を形成する。溝３
６の側壁のサイドウォールスペーサ３７は、たとえば溝
３６の内部を含む多結晶シリコン膜３５の上部にＣＶＤ
法により多結晶シリコン膜を堆積した後、この多結晶シ
リコン膜を異方的にエッチングして溝３６の内側に残す
ことによって形成する。
【００５６】側壁にサイドウォールスペーサ３７が形成
された上記溝３６の底部にスルーホール３８を形成する
ことにより、スルーホール３８の径は、その下部のコン
タクトホール１９の径よりも小さくなる。これにより、
メモリセルサイズを縮小しても、ビット線ＢＬとスルー
ホール３８とのあわせマージンが確保されるので、次の
工程でスルーホール３８の内部に埋め込まれるプラグ３
９とビット線ＢＬとの短絡を確実に防止することができ
る。
された上記溝３６の底部にスルーホール３８を形成する
ことにより、スルーホール３８の径は、その下部のコン
タクトホール１９の径よりも小さくなる。これにより、
メモリセルサイズを縮小しても、ビット線ＢＬとスルー
ホール３８とのあわせマージンが確保されるので、次の
工程でスルーホール３８の内部に埋め込まれるプラグ３
９とビット線ＢＬとの短絡を確実に防止することができ
る。
【００５７】次に、図１３に示すように、上記した多結
晶シリコン膜３５とサイドウォールスペーサ３７とをド
ライエッチングにて除去した後、スルーホール３８の内
部にプラグ３９を形成する。このプラグ３９は、たとえ
ばスルーホール３８の内部を含む酸化シリコン膜３４の
上部にｎ型不純物（たとえばリン）をドープした低抵抗
多結晶シリコン膜をＣＶＤ法にて堆積した後、この多結
晶シリコン膜をエッチバックしてスルーホール３８の内
部のみに残すことによって形成する。
晶シリコン膜３５とサイドウォールスペーサ３７とをド
ライエッチングにて除去した後、スルーホール３８の内
部にプラグ３９を形成する。このプラグ３９は、たとえ
ばスルーホール３８の内部を含む酸化シリコン膜３４の
上部にｎ型不純物（たとえばリン）をドープした低抵抗
多結晶シリコン膜をＣＶＤ法にて堆積した後、この多結
晶シリコン膜をエッチバックしてスルーホール３８の内
部のみに残すことによって形成する。
【００５８】次に、酸化シリコン膜３４の上部にＣＶＤ
法にて膜厚約１００ｎｍ程度の窒化シリコン膜４０を堆
積し、続いて窒化シリコン膜４０の上部にＣＶＤ法にて
酸化シリコン膜４１を堆積した後、フォトレジスト膜
（図示せず）をマスクにしてメモリアレイの酸化シリコ
ン膜４１をドライエッチングし、続いてこの酸化シリコ
ン膜４１の下層の窒化シリコン膜４０をドライエッチン
グすることにより、スルーホール３８の上部に溝４２を
形成する。情報蓄積用容量素子の下部電極は、この溝４
２の内側に沿って形成されるので、下部電極の表面積を
大きくして蓄積電荷量を増やすためには、溝４２を形成
する酸化シリコン膜４１を厚い膜厚（たとえば約１．３
μｍ程度）で形成する必要がある。
法にて膜厚約１００ｎｍ程度の窒化シリコン膜４０を堆
積し、続いて窒化シリコン膜４０の上部にＣＶＤ法にて
酸化シリコン膜４１を堆積した後、フォトレジスト膜
（図示せず）をマスクにしてメモリアレイの酸化シリコ
ン膜４１をドライエッチングし、続いてこの酸化シリコ
ン膜４１の下層の窒化シリコン膜４０をドライエッチン
グすることにより、スルーホール３８の上部に溝４２を
形成する。情報蓄積用容量素子の下部電極は、この溝４
２の内側に沿って形成されるので、下部電極の表面積を
大きくして蓄積電荷量を増やすためには、溝４２を形成
する酸化シリコン膜４１を厚い膜厚（たとえば約１．３
μｍ程度）で形成する必要がある。
【００５９】次に、図１４に示すように、溝４２の内部
を含む酸化シリコン膜４１の上部に、ｎ型不純物（リ
ン）をドープした膜厚約５０ｎｍ程度のアモルファスシ
リコン膜をＣＶＤ法にて堆積した後、酸化シリコン膜４
１の上部のアモルファスシリコン膜をエッチバックする
ことにより、溝４２の内壁に沿ってアモルファスシリコ
ン膜を残す。
を含む酸化シリコン膜４１の上部に、ｎ型不純物（リ
ン）をドープした膜厚約５０ｎｍ程度のアモルファスシ
リコン膜をＣＶＤ法にて堆積した後、酸化シリコン膜４
１の上部のアモルファスシリコン膜をエッチバックする
ことにより、溝４２の内壁に沿ってアモルファスシリコ
ン膜を残す。
【００６０】続いて、溝４２の内部に残った上記アモル
ファスシリコン膜の表面をフッ酸系の洗浄液でウェット
洗浄した後、減圧雰囲気中でアモルファスシリコン膜の
表面にモノシラン（ＳｉＨ4）を供給し、続いて基板１
を熱処理してアモルファスシリコン膜を多結晶化すると
共に、その表面にシリコン粒を成長させる。これによ
り、表面が粗面化された多結晶シリコン膜４３が溝４２
の内壁に沿って形成される。この多結晶シリコン膜４３
は、情報蓄積用容量素子の下部電極として使用される。
ファスシリコン膜の表面をフッ酸系の洗浄液でウェット
洗浄した後、減圧雰囲気中でアモルファスシリコン膜の
表面にモノシラン（ＳｉＨ4）を供給し、続いて基板１
を熱処理してアモルファスシリコン膜を多結晶化すると
共に、その表面にシリコン粒を成長させる。これによ
り、表面が粗面化された多結晶シリコン膜４３が溝４２
の内壁に沿って形成される。この多結晶シリコン膜４３
は、情報蓄積用容量素子の下部電極として使用される。
【００６１】次に、溝４２の内部を含む酸化シリコン膜
４１の上部にＣＶＤ法にて膜厚約１５ｎｍ程度の酸化タ
ンタル（Ｔａ2Ｏ5）膜４４を堆積した後、酸素雰囲気
中、約８００℃程度、約３分程度の熱処理を施すことに
より、酸化タンタル膜４４を結晶化すると共に、膜に酸
素を供給することによって欠陥を修復する。この酸化タ
ンタル膜４４は、情報蓄積用容量素子の容量絶縁膜とし
て使用される。
４１の上部にＣＶＤ法にて膜厚約１５ｎｍ程度の酸化タ
ンタル（Ｔａ2Ｏ5）膜４４を堆積した後、酸素雰囲気
中、約８００℃程度、約３分程度の熱処理を施すことに
より、酸化タンタル膜４４を結晶化すると共に、膜に酸
素を供給することによって欠陥を修復する。この酸化タ
ンタル膜４４は、情報蓄積用容量素子の容量絶縁膜とし
て使用される。
【００６２】次に、溝４２の内部を含む酸化タンタル膜
４４の上部にＣＶＤ法とスパッタリング法とを併用して
膜厚約１５０ｎｍ程度のＴｉＮ膜４５を堆積した後、フ
ォトレジスト膜（図示せず）をマスクにしてＴｉＮ膜４
５と酸化タンタル膜４４とをドライエッチングすること
により、ＴｉＮ膜４５からなる上部電極、酸化タンタル
膜４４からなる容量絶縁膜および多結晶シリコン膜４３
からなる下部電極で構成される情報蓄積用容量素子Ｃを
形成する。ここまでの工程により、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容
量素子ＣとからなるＤＲＡＭのメモリセルが完成する。
４４の上部にＣＶＤ法とスパッタリング法とを併用して
膜厚約１５０ｎｍ程度のＴｉＮ膜４５を堆積した後、フ
ォトレジスト膜（図示せず）をマスクにしてＴｉＮ膜４
５と酸化タンタル膜４４とをドライエッチングすること
により、ＴｉＮ膜４５からなる上部電極、酸化タンタル
膜４４からなる容量絶縁膜および多結晶シリコン膜４３
からなる下部電極で構成される情報蓄積用容量素子Ｃを
形成する。ここまでの工程により、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容
量素子ＣとからなるＤＲＡＭのメモリセルが完成する。
【００６３】情報蓄積用容量素子Ｃの容量絶縁膜は、上
記酸化タンタル膜４４だけでなく、ＰＺＴ、ＰＬＴ、Ｐ
ＬＺＴ、ＰｂＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、Ｂ
ＳＴ、ＳＢＴまたはＴａ2Ｏ5など、ペロブスカイト型ま
たは複合ペロブスカイト型の結晶構造を有する高誘電体
または強誘電体を主成分とする膜によって構成してもよ
い。
記酸化タンタル膜４４だけでなく、ＰＺＴ、ＰＬＴ、Ｐ
ＬＺＴ、ＰｂＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、Ｂ
ＳＴ、ＳＢＴまたはＴａ2Ｏ5など、ペロブスカイト型ま
たは複合ペロブスカイト型の結晶構造を有する高誘電体
または強誘電体を主成分とする膜によって構成してもよ
い。
【００６４】次に、情報蓄積用容量素子Ｃの上部に以下
のような方法で２層のＡｌ配線を形成する。
のような方法で２層のＡｌ配線を形成する。
【００６５】まず、図１５に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法にて膜厚約１００ｎｍ程度の
酸化シリコン膜５０を堆積する。このとき、周辺回路領
域には厚い膜厚の酸化シリコン膜４１が残っているの
で、基板１の表面から酸化シリコン膜５０の表面までの
高さ（標高）は、メモリセルアレイと周辺回路領域とで
ほぼ同じになる。
量素子Ｃの上部にＣＶＤ法にて膜厚約１００ｎｍ程度の
酸化シリコン膜５０を堆積する。このとき、周辺回路領
域には厚い膜厚の酸化シリコン膜４１が残っているの
で、基板１の表面から酸化シリコン膜５０の表面までの
高さ（標高）は、メモリセルアレイと周辺回路領域とで
ほぼ同じになる。
【００６６】次に、フォトレジスト膜（図示せず）をマ
スクにして周辺回路領域の第１層配線３０、３３の上部
の酸化シリコン膜５０、４１、３４および窒化シリコン
膜４０をドライエッチングすることによってスルーホー
ル５１、５２を形成した後、スルーホール５１、５２の
内部にプラグ５３を形成する。このプラグ５３は、たと
えば酸化シリコン膜５０の上部にスパッタリング法にて
膜厚約１００ｎｍ程度のＴｉＮ膜を堆積し、さらにその
上部にＣＶＤ法にて膜厚約５００ｎｍ程度のＷ膜を堆積
した後、これらの膜をエッチバックしてスルーホール５
１、５２の内部に残すことによって形成する。
スクにして周辺回路領域の第１層配線３０、３３の上部
の酸化シリコン膜５０、４１、３４および窒化シリコン
膜４０をドライエッチングすることによってスルーホー
ル５１、５２を形成した後、スルーホール５１、５２の
内部にプラグ５３を形成する。このプラグ５３は、たと
えば酸化シリコン膜５０の上部にスパッタリング法にて
膜厚約１００ｎｍ程度のＴｉＮ膜を堆積し、さらにその
上部にＣＶＤ法にて膜厚約５００ｎｍ程度のＷ膜を堆積
した後、これらの膜をエッチバックしてスルーホール５
１、５２の内部に残すことによって形成する。
【００６７】次に、酸化シリコン膜５０の上部に第２層
目の配線５４〜５６を形成する。配線５４〜５６は、た
とえば酸化シリコン膜５０の上部にスパッタリング法で
膜厚約５０ｎｍ程度のＴｉＮ膜、膜厚約５００ｎｍ程度
のＡｌ（アルミニウム）合金膜および膜厚約５０ｎｍ程
度のＴｉ膜を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにしてこれらの膜をドライエッチングする
ことによって形成する。この時、配線５４〜５６の下層
の酸化シリコン膜５０は、その標高がメモリセルアレイ
と周辺回路領域とでほぼ同じになっているため、配線５
４〜５６を高い寸法精度でパターニングすることができ
る。
目の配線５４〜５６を形成する。配線５４〜５６は、た
とえば酸化シリコン膜５０の上部にスパッタリング法で
膜厚約５０ｎｍ程度のＴｉＮ膜、膜厚約５００ｎｍ程度
のＡｌ（アルミニウム）合金膜および膜厚約５０ｎｍ程
度のＴｉ膜を堆積した後、フォトレジスト膜（図示せ
ず）をマスクにしてこれらの膜をドライエッチングする
ことによって形成する。この時、配線５４〜５６の下層
の酸化シリコン膜５０は、その標高がメモリセルアレイ
と周辺回路領域とでほぼ同じになっているため、配線５
４〜５６を高い寸法精度でパターニングすることができ
る。
【００６８】次に、図１６に示すように、第２層目の配
線５４〜５６の上部に酸化シリコン膜５７を形成する。
続いて、フォトレジスト膜（図示せず）をマスクにして
メモリセルアレイの酸化シリコン膜５７とその下層の酸
化シリコン膜５０とをドライエッチングすることによ
り、情報蓄積用容量素子Ｃの上部にスルーホール５８を
形成する。またこの時、周辺回路領域の酸化シリコン膜
５７をドライエッチングすることにより、配線５６の上
部にスルーホール５９を形成する。
線５４〜５６の上部に酸化シリコン膜５７を形成する。
続いて、フォトレジスト膜（図示せず）をマスクにして
メモリセルアレイの酸化シリコン膜５７とその下層の酸
化シリコン膜５０とをドライエッチングすることによ
り、情報蓄積用容量素子Ｃの上部にスルーホール５８を
形成する。またこの時、周辺回路領域の酸化シリコン膜
５７をドライエッチングすることにより、配線５６の上
部にスルーホール５９を形成する。
【００６９】次に、スルーホール５８、５９の内部にプ
ラグ６１を形成した後、酸化シリコン膜５７の上部に第
３層目の配線６２、６３を形成する。プラグ６１は、ス
ルーホール５８、５９の内部を含む酸化シリコン膜５７
の上部にＣＶＤ法にてＷ膜またはＴｉＮ膜とＷ膜を堆積
した後、酸化シリコン膜５７の上部の膜をエッチバック
してスルーホール５８、５９の内部に残すことによって
形成する。また、配線６２、６３は、酸化シリコン膜５
７の上部にスパッタリング法にて膜厚約５０ｎｍ程度の
ＴｉＮ膜、膜厚約５００ｎｍ程度のＡｌ膜および膜厚約
５０ｎｍ程度のＴｉ膜を堆積した後、フォトレジスト膜
（図示せず）をマスクにしてこれらの膜をドライエッチ
ングすることにより形成する。
ラグ６１を形成した後、酸化シリコン膜５７の上部に第
３層目の配線６２、６３を形成する。プラグ６１は、ス
ルーホール５８、５９の内部を含む酸化シリコン膜５７
の上部にＣＶＤ法にてＷ膜またはＴｉＮ膜とＷ膜を堆積
した後、酸化シリコン膜５７の上部の膜をエッチバック
してスルーホール５８、５９の内部に残すことによって
形成する。また、配線６２、６３は、酸化シリコン膜５
７の上部にスパッタリング法にて膜厚約５０ｎｍ程度の
ＴｉＮ膜、膜厚約５００ｎｍ程度のＡｌ膜および膜厚約
５０ｎｍ程度のＴｉ膜を堆積した後、フォトレジスト膜
（図示せず）をマスクにしてこれらの膜をドライエッチ
ングすることにより形成する。
【００７０】その後、第３層目の配線６２、６３の上部
に酸化シリコン膜と窒化シリコン膜とで構成されたパッ
シベーション膜を堆積するが、その図示は省略する。以
上の工程により、本実施の形態１のＤＲＡＭを製造す
る。
に酸化シリコン膜と窒化シリコン膜とで構成されたパッ
シベーション膜を堆積するが、その図示は省略する。以
上の工程により、本実施の形態１のＤＲＡＭを製造す
る。
【００７１】（実施の形態２）本実施の形態２は、ｎチ
ャネル型ＭＩＳＦＥＴＱｎ2とｐチャネル型ＭＩＳＦＥ
ＴＱｐ2とで構成した半導体集積回路装置の製造方法に
本発明を適用したものである。
ャネル型ＭＩＳＦＥＴＱｎ2とｐチャネル型ＭＩＳＦＥ
ＴＱｐ2とで構成した半導体集積回路装置の製造方法に
本発明を適用したものである。
【００７２】以下、上記した半導体集積回路装置の製造
方法を図１７〜図２０を用いて工程順に説明する。
方法を図１７〜図２０を用いて工程順に説明する。
【００７３】まず、図１７に示すように、比抵抗が１０
Ωｃｍ程度の単結晶シリコンからなる半導体基板（以
下、単に基板という）７１を８５０℃程度で熱処理し
て、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜
（パッド酸化膜）を形成し、次いでこの酸化シリコン膜
の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ
（Chemical Vapor Deposition）法で堆積した後、フォ
トレジスト膜をマスクにしたドライエッチングで素子分
離領域の窒化シリコン膜と酸化シリコン膜とを除去す
る。酸化シリコン膜は、後の工程で素子分離溝の内部に
埋め込まれる酸化シリコン膜をデンシファイ（焼き締
め）するときなどに基板に加わるストレスを緩和する目
的で形成される。また、窒化シリコン膜は酸化されにく
い性質を持つので、その下部（活性領域）の基板表面の
酸化を防止するマスクとして利用される。
Ωｃｍ程度の単結晶シリコンからなる半導体基板（以
下、単に基板という）７１を８５０℃程度で熱処理し
て、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜
（パッド酸化膜）を形成し、次いでこの酸化シリコン膜
の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ
（Chemical Vapor Deposition）法で堆積した後、フォ
トレジスト膜をマスクにしたドライエッチングで素子分
離領域の窒化シリコン膜と酸化シリコン膜とを除去す
る。酸化シリコン膜は、後の工程で素子分離溝の内部に
埋め込まれる酸化シリコン膜をデンシファイ（焼き締
め）するときなどに基板に加わるストレスを緩和する目
的で形成される。また、窒化シリコン膜は酸化されにく
い性質を持つので、その下部（活性領域）の基板表面の
酸化を防止するマスクとして利用される。
【００７４】続いて、窒化シリコン膜をマスクにしたド
ライエッチングで素子分離領域の基板７１に深さ３５０
ｎｍ程度の溝を形成した後、エッチングで溝の内壁に生
じたダメージ層を除去するために、基板７１を１０００
℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い
酸化シリコン膜７５を形成する。
ライエッチングで素子分離領域の基板７１に深さ３５０
ｎｍ程度の溝を形成した後、エッチングで溝の内壁に生
じたダメージ層を除去するために、基板７１を１０００
℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い
酸化シリコン膜７５を形成する。
【００７５】続いて、基板７１上に膜厚３８０ｎｍ程度
の酸化シリコン膜７６をＣＶＤ法で堆積し、次いで酸化
シリコン膜７６の膜質を改善するために、基板７１を熱
処理して酸化シリコン膜７６をデンシファイ（焼締め）
する。その後、窒化シリコン膜をストッパに用いた化学
的機械研磨（Chemical Mechanical Polishing；ＣＭ
Ｐ）法で酸化シリコン膜７６を研磨して溝の内部に残す
ことにより、表面が平坦化された素子分離溝７４を形成
する。
の酸化シリコン膜７６をＣＶＤ法で堆積し、次いで酸化
シリコン膜７６の膜質を改善するために、基板７１を熱
処理して酸化シリコン膜７６をデンシファイ（焼締め）
する。その後、窒化シリコン膜をストッパに用いた化学
的機械研磨（Chemical Mechanical Polishing；ＣＭ
Ｐ）法で酸化シリコン膜７６を研磨して溝の内部に残す
ことにより、表面が平坦化された素子分離溝７４を形成
する。
【００７６】続いて、熱リン酸を用いたウェットエッチ
ングで基板７１の活性領域上に残った窒化シリコン膜を
除去した後、基板７１のｎチャネル型ＭＩＳＦＥＴを形
成する領域にＢ（ホウ素）をイオン注入してｐ型ウェル
７７を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領
域にＰ（リン）をイオン注入してｎ型ウェル７８を形成
する。
ングで基板７１の活性領域上に残った窒化シリコン膜を
除去した後、基板７１のｎチャネル型ＭＩＳＦＥＴを形
成する領域にＢ（ホウ素）をイオン注入してｐ型ウェル
７７を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領
域にＰ（リン）をイオン注入してｎ型ウェル７８を形成
する。
【００７７】続いて、ｐ型ウェル７７およびｎ型ウェル
７８のそれぞれの表面の酸化シリコン膜をＨＦ（フッ
酸）系の洗浄液を使って除去した後、基板７１をウェッ
ト酸化してｐ型ウェル７７およびｎ型ウェル７８のそれ
ぞれの表面に膜厚３.５ｎｍ程度の清浄なゲート酸化膜
７９を形成する。
７８のそれぞれの表面の酸化シリコン膜をＨＦ（フッ
酸）系の洗浄液を使って除去した後、基板７１をウェッ
ト酸化してｐ型ウェル７７およびｎ型ウェル７８のそれ
ぞれの表面に膜厚３.５ｎｍ程度の清浄なゲート酸化膜
７９を形成する。
【００７８】次に、ゲート酸化膜７９の上部にリン
（Ｐ）をドープした膜厚約１００ｎｍ程度の低抵抗多結
晶シリコン膜をＣＶＤ法により堆積する。
（Ｐ）をドープした膜厚約１００ｎｍ程度の低抵抗多結
晶シリコン膜をＣＶＤ法により堆積する。
【００７９】次に、上記した多結晶シリコン膜の上部
に、膜厚約５０ｎｍ程度のＷＳｉ膜をスパッタリング法
または六フッ化タングステン（ＷＦ6）とシラン（Ｓｉ
Ｈ4）とを原料ガスとして用いたＣＶＤ法により堆積す
る。
に、膜厚約５０ｎｍ程度のＷＳｉ膜をスパッタリング法
または六フッ化タングステン（ＷＦ6）とシラン（Ｓｉ
Ｈ4）とを原料ガスとして用いたＣＶＤ法により堆積す
る。
【００８０】続いて、上記したＷＳｉ膜の上部にＣＶＤ
法で膜厚約１００ｎｍ程度の酸化シリコン膜を堆積す
る。
法で膜厚約１００ｎｍ程度の酸化シリコン膜を堆積す
る。
【００８１】次に、酸化シリコン膜の上部にＣＶＤ法に
より膜厚約１００ｎｍ程度の窒化シリコン膜を堆積した
後、フォトレジスト膜（図示せず）をマスクとして窒化
シリコン膜をドライエッチングすることにより、ゲート
電極を形成する領域に窒化シリコン膜を残す。
より膜厚約１００ｎｍ程度の窒化シリコン膜を堆積した
後、フォトレジスト膜（図示せず）をマスクとして窒化
シリコン膜をドライエッチングすることにより、ゲート
電極を形成する領域に窒化シリコン膜を残す。
【００８２】次に、フォトレジスト膜を除去した後、窒
化シリコン膜をマスクにして酸化シリコン膜、ＷＳｉ膜
および多結晶シリコン膜をドライエッチングすることに
より、多結晶シリコン膜およびＷＳｉ膜からなるゲート
電極（第１電極）８０を形成し、このゲート電極８０の
上部に酸化シリコン膜および窒化シリコン膜からなるキ
ャップ絶縁膜を形成する。
化シリコン膜をマスクにして酸化シリコン膜、ＷＳｉ膜
および多結晶シリコン膜をドライエッチングすることに
より、多結晶シリコン膜およびＷＳｉ膜からなるゲート
電極（第１電極）８０を形成し、このゲート電極８０の
上部に酸化シリコン膜および窒化シリコン膜からなるキ
ャップ絶縁膜を形成する。
【００８３】次に、ｐ型ウェル７７にｎ型不純物、たと
えばＰ（リン）をイオン注入してｐ型ウェル７７にｎ-
型半導体領域８２を形成し、ｎ型ウェル７８にｐ型不純
物、たとえばＢ（ホウ素）をイオン注入してｎ型ウェル
７８にｐ-型半導体領域８３を形成する。
えばＰ（リン）をイオン注入してｐ型ウェル７７にｎ-
型半導体領域８２を形成し、ｎ型ウェル７８にｐ型不純
物、たとえばＢ（ホウ素）をイオン注入してｎ型ウェル
７８にｐ-型半導体領域８３を形成する。
【００８４】次に、基板７１上に膜厚１００ｎｍ程度の
酸化シリコン膜をＣＶＤ法で堆積し、反応性イオンエッ
チング（ＲＩＥ）法を用いてこの酸化シリコン膜を異方
性エッチングすることにより、ｎチャネル型ＭＩＳＦＥ
Ｔおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート
電極８０の側壁にサイドウォールスペーサ８４を形成す
る。続いて、ｐ型ウェル７７にｎ型不純物、例えばＡｓ
（ヒ素）をイオン注入してｎチャネル型ＭＩＳＦＥＴの
ｎ+型半導体領域８５（ソース、ドレイン（第１半導体
層））を形成し、ｎ型ウェル７８にｐ型不純物、たとえ
ばＢ（ホウ素）をイオン注入してｐチャネル型ＭＩＳＦ
ＥＴのｐ+型半導体領域８６（ソース、ドレイン（第１
半導体層））を形成する。これにより、ｎチャネル型Ｍ
ＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれ
にＬＤＤ（Lightly Doped Drain）構造のソース、ドレ
イン領域が形成され、ｎチャネル型ＭＩＳＦＥＴＱｎ2
およびｐチャネル型ＭＩＳＦＥＴＱｐ2が完成する。
酸化シリコン膜をＣＶＤ法で堆積し、反応性イオンエッ
チング（ＲＩＥ）法を用いてこの酸化シリコン膜を異方
性エッチングすることにより、ｎチャネル型ＭＩＳＦＥ
Ｔおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのゲート
電極８０の側壁にサイドウォールスペーサ８４を形成す
る。続いて、ｐ型ウェル７７にｎ型不純物、例えばＡｓ
（ヒ素）をイオン注入してｎチャネル型ＭＩＳＦＥＴの
ｎ+型半導体領域８５（ソース、ドレイン（第１半導体
層））を形成し、ｎ型ウェル７８にｐ型不純物、たとえ
ばＢ（ホウ素）をイオン注入してｐチャネル型ＭＩＳＦ
ＥＴのｐ+型半導体領域８６（ソース、ドレイン（第１
半導体層））を形成する。これにより、ｎチャネル型Ｍ
ＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれ
にＬＤＤ（Lightly Doped Drain）構造のソース、ドレ
イン領域が形成され、ｎチャネル型ＭＩＳＦＥＴＱｎ2
およびｐチャネル型ＭＩＳＦＥＴＱｐ2が完成する。
【００８５】次に、スパッタリング法を用いて基板７１
の全面にチタン膜を堆積する。続いて、基板７１を窒素
ガス雰囲気中、６５０〜７００℃程度の温度でアニール
（第１アニール）することにより、ソース、ドレイン領
域（ｎ+半導体領域８５、ｐ+半導体領域８６）とチタン
膜との界面にシリサイド化反応を生じさせてシリサイド
膜８７を形成する。
の全面にチタン膜を堆積する。続いて、基板７１を窒素
ガス雰囲気中、６５０〜７００℃程度の温度でアニール
（第１アニール）することにより、ソース、ドレイン領
域（ｎ+半導体領域８５、ｐ+半導体領域８６）とチタン
膜との界面にシリサイド化反応を生じさせてシリサイド
膜８７を形成する。
【００８６】次に、基板７１上にＣＶＤ法で酸化シリコ
ン膜を堆積し、ＣＭＰ法を用いてその表面を平坦化する
ことにより絶縁膜８８を形成する。さらに、絶縁膜８８
にフォトリソグラフィ技術を用いて、ｎチャネル型ＭＩ
ＳＦＥＴＱｎ2のソース、ドレイン（ｎ+型半導体領域８
５）の上部にコンタクトホール（第２接続孔）８９を形
成し、ｐチャネル型ＭＩＳＦＥＴＱｐ2のソース、ドレ
イン（ｐ+型半導体領域８６）の上部にコンタクトホー
ル（第２接続孔）９０を形成する。このコンタクトホー
ル８９、９０は、たとえばその径を約０．２１３μｍと
し、その深さを約０．６２５μｍ程度とする。
ン膜を堆積し、ＣＭＰ法を用いてその表面を平坦化する
ことにより絶縁膜８８を形成する。さらに、絶縁膜８８
にフォトリソグラフィ技術を用いて、ｎチャネル型ＭＩ
ＳＦＥＴＱｎ2のソース、ドレイン（ｎ+型半導体領域８
５）の上部にコンタクトホール（第２接続孔）８９を形
成し、ｐチャネル型ＭＩＳＦＥＴＱｐ2のソース、ドレ
イン（ｐ+型半導体領域８６）の上部にコンタクトホー
ル（第２接続孔）９０を形成する。このコンタクトホー
ル８９、９０は、たとえばその径を約０．２１３μｍと
し、その深さを約０．６２５μｍ程度とする。
【００８７】また、このとき同時に、ｎチャネル型ＭＩ
ＳＦＥＴＱｎ2のゲート電極８０およびｐチャネル型Ｍ
ＩＳＦＥＴＱｐ2のゲート電極８０の上部にコンタクト
ホール（第１接続孔）９１を形成する。このコンタクト
ホール９１は、たとえばその径を約０．２１３μｍと
し、その深さを約０．４６７μｍ程度とする。
ＳＦＥＴＱｎ2のゲート電極８０およびｐチャネル型Ｍ
ＩＳＦＥＴＱｐ2のゲート電極８０の上部にコンタクト
ホール（第１接続孔）９１を形成する。このコンタクト
ホール９１は、たとえばその径を約０．２１３μｍと
し、その深さを約０．４６７μｍ程度とする。
【００８８】続いて、コンタクトホール８９、９０、９
１の内部を含む絶縁膜８８の表面をスパッタエッチング
し、コンタクトホール８９、９０、９１の内部を含む絶
縁膜８８の表面に形成された自然酸化膜を除去する。こ
のスパッタエッチングにより、後の工程においてコンタ
クトホール８９、９０の内部に形成されるプラグ９３
と、コンタクトホール８９、９０の底部のチタンシリサ
イド膜８７との界面における抵抗が低減される。
１の内部を含む絶縁膜８８の表面をスパッタエッチング
し、コンタクトホール８９、９０、９１の内部を含む絶
縁膜８８の表面に形成された自然酸化膜を除去する。こ
のスパッタエッチングにより、後の工程においてコンタ
クトホール８９、９０の内部に形成されるプラグ９３
と、コンタクトホール８９、９０の底部のチタンシリサ
イド膜８７との界面における抵抗が低減される。
【００８９】ここで、図１８は、図１７を用いて説明し
た本実施の形態２の半導体集積回路装置の製造工程中の
ｎチャネル型ＭＩＳＦＥＴＱｎ2およびｐチャネル型Ｍ
ＩＳＦＥＴＱｐ2付近を示した要部平面図である。上記
した図１７は、図１８中のＥ−Ｅ線における断面図であ
る。
た本実施の形態２の半導体集積回路装置の製造工程中の
ｎチャネル型ＭＩＳＦＥＴＱｎ2およびｐチャネル型Ｍ
ＩＳＦＥＴＱｐ2付近を示した要部平面図である。上記
した図１７は、図１８中のＥ−Ｅ線における断面図であ
る。
【００９０】次に、図１９に示すように、コンタクトホ
ール８９、９０、９１の内部を含む絶縁膜８８の上部に
フォトレジスト膜（マスキング層）９２を塗布する。
ール８９、９０、９１の内部を含む絶縁膜８８の上部に
フォトレジスト膜（マスキング層）９２を塗布する。
【００９１】次に、図２０に示すように、フォトレジス
ト膜９２に露光処理を施す。この露光処理は、ｉ線（波
長３６０ｎｍ）ステッパーを用い、露光量約９００Ｊ／
ｍ2程度および露光時間約０．１５秒程度の露光条件に
て行う。本実施の形態２の半導体集積回路装置において
は、この露光条件下における露光処理により、コンタク
トホール８９、９０の内部にのみフォトレジスト膜９２
を残し、それ以外のフォトレジスト膜９２を除去するこ
とができる。
ト膜９２に露光処理を施す。この露光処理は、ｉ線（波
長３６０ｎｍ）ステッパーを用い、露光量約９００Ｊ／
ｍ2程度および露光時間約０．１５秒程度の露光条件に
て行う。本実施の形態２の半導体集積回路装置において
は、この露光条件下における露光処理により、コンタク
トホール８９、９０の内部にのみフォトレジスト膜９２
を残し、それ以外のフォトレジスト膜９２を除去するこ
とができる。
【００９２】本実施の形態２の半導体集積回路装置にお
いては、コンタクトホール８９、９０の内部にフォトレ
ジスト膜９２を残し、それ以外の部分のフォトレジスト
膜を除去するのに、フォトマスクを用いず露光条件の調
節のみで行っているため、次の工程でイオン打ち込みが
必要なコンタクトホール９１とイオン打ち込みが不要な
コンタクトホール８９、９０とが形成されている部分
に、高精度にフォトマスクを合わせる必要がなくなる。
つまり、フォトマスクを用いる工程がなくなるので、本
実施の形態２の半導体集積回路装置の製造工程数を低減
することができる。また、上記したように、そのフォト
マスクおよびフォトマスクを高精度で合わせるための装
置が不要となるため、本実施の形態２の半導体集積回路
装置の製造コストを低減することが可能となる。
いては、コンタクトホール８９、９０の内部にフォトレ
ジスト膜９２を残し、それ以外の部分のフォトレジスト
膜を除去するのに、フォトマスクを用いず露光条件の調
節のみで行っているため、次の工程でイオン打ち込みが
必要なコンタクトホール９１とイオン打ち込みが不要な
コンタクトホール８９、９０とが形成されている部分
に、高精度にフォトマスクを合わせる必要がなくなる。
つまり、フォトマスクを用いる工程がなくなるので、本
実施の形態２の半導体集積回路装置の製造工程数を低減
することができる。また、上記したように、そのフォト
マスクおよびフォトマスクを高精度で合わせるための装
置が不要となるため、本実施の形態２の半導体集積回路
装置の製造コストを低減することが可能となる。
【００９３】続いて、残ったフォトレジスト膜９２をマ
スクにし、コンタクトホール９１を通して、周辺回路領
域のｐチャネル型ＭＩＳＦＥＴＱｐ2のゲート電極８０
およびｎチャネル型ＭＩＳＦＥＴＱｎ2のゲート電極８
０に、たとえばリンまたはヒ素（不純物）をイオン打ち
込みにより注入する。この時のイオン注入量は、たとえ
ば約７×１０15ｉｏｎｓ／ｃｍ2程度とし、イオン打ち
込み強度は、たとえば約７０ｋｅＶ程度とする。このイ
オン打ち込みにより、ゲート電極８０を低抵抗化するこ
とができる。それにより、後の工程においてコンタクト
ホール９１の内部に形成されるプラグ９３とゲート電極
８０の界面における抵抗を低減することが可能となる。
スクにし、コンタクトホール９１を通して、周辺回路領
域のｐチャネル型ＭＩＳＦＥＴＱｐ2のゲート電極８０
およびｎチャネル型ＭＩＳＦＥＴＱｎ2のゲート電極８
０に、たとえばリンまたはヒ素（不純物）をイオン打ち
込みにより注入する。この時のイオン注入量は、たとえ
ば約７×１０15ｉｏｎｓ／ｃｍ2程度とし、イオン打ち
込み強度は、たとえば約７０ｋｅＶ程度とする。このイ
オン打ち込みにより、ゲート電極８０を低抵抗化するこ
とができる。それにより、後の工程においてコンタクト
ホール９１の内部に形成されるプラグ９３とゲート電極
８０の界面における抵抗を低減することが可能となる。
【００９４】また、上記したイオン打ち込みの際には、
コンタクトホール８９、９０の内部にはフォトレジスト
膜９２が残されている。そのため、このフォトレジスト
膜９２により、ｎチャネル型ＭＩＳＦＥＴＱｎ2のソー
ス、ドレイン（ｎ+型半導体領域８５）、ｐチャネル型
ＭＩＳＦＥＴＱｐ2のソース、ドレイン（ｐ+型半導体領
域８６）にイオンが打ち込まれることを防ぐことができ
る。その結果、ｎチャネル型ＭＩＳＦＥＴＱｎ2および
ｐチャネル型ＭＩＳＦＥＴＱｐ2のしきい値電圧などの
特性の変動を防ぐことができる。つまり、ｎチャネル型
ＭＩＳＦＥＴＱｎ2およびｐチャネル型ＭＩＳＦＥＴＱ
ｐ2のしきい値電圧などの特性の変動を防ぐことによ
り、本実施の形態２の半導体集積回路装置の動作不良を
防ぐことが可能となる。
コンタクトホール８９、９０の内部にはフォトレジスト
膜９２が残されている。そのため、このフォトレジスト
膜９２により、ｎチャネル型ＭＩＳＦＥＴＱｎ2のソー
ス、ドレイン（ｎ+型半導体領域８５）、ｐチャネル型
ＭＩＳＦＥＴＱｐ2のソース、ドレイン（ｐ+型半導体領
域８６）にイオンが打ち込まれることを防ぐことができ
る。その結果、ｎチャネル型ＭＩＳＦＥＴＱｎ2および
ｐチャネル型ＭＩＳＦＥＴＱｐ2のしきい値電圧などの
特性の変動を防ぐことができる。つまり、ｎチャネル型
ＭＩＳＦＥＴＱｎ2およびｐチャネル型ＭＩＳＦＥＴＱ
ｐ2のしきい値電圧などの特性の変動を防ぐことによ
り、本実施の形態２の半導体集積回路装置の動作不良を
防ぐことが可能となる。
【００９５】次に、コンタクトホール８９、９０を含む
基板１上に残ったフォトレジスト膜９２を除去した後、
図２１に示すように、コンタクトホール８９、９０、９
１の内部にプラグ９３を形成する。
基板１上に残ったフォトレジスト膜９２を除去した後、
図２１に示すように、コンタクトホール８９、９０、９
１の内部にプラグ９３を形成する。
【００９６】上記したプラグ９３は、たとえばコンタク
トホール８９、９０、９１の内部を含む基板１上に、た
とえばＣＶＤ法により膜厚約５０ｎｍ程度のＴｉＮ膜お
よび膜厚約３００ｎｍ程度のＷ膜を順次堆積した後、絶
縁膜８８の上部のＷ膜およびＴｉＮ膜をＣＭＰ法により
研磨し、これらの膜をコンタクトホール８９、９０、９
１の内部にのみ残すことによって形成する。
トホール８９、９０、９１の内部を含む基板１上に、た
とえばＣＶＤ法により膜厚約５０ｎｍ程度のＴｉＮ膜お
よび膜厚約３００ｎｍ程度のＷ膜を順次堆積した後、絶
縁膜８８の上部のＷ膜およびＴｉＮ膜をＣＭＰ法により
研磨し、これらの膜をコンタクトホール８９、９０、９
１の内部にのみ残すことによって形成する。
【００９７】次に、図２２に示すように、絶縁膜８８の
上部に配線９４〜９９を形成して、本実施の形態２の半
導体集積回路装置を製造する。配線９４〜９９は、たと
えば絶縁膜８８の上部にスパッタリング法で膜厚約５０
ｎｍ程度のＴｉＮ膜、膜厚約５００ｎｍ程度のＡｌ合金
膜および膜厚約５０ｎｍ程度のＴｉ膜を堆積した後、フ
ォトレジスト膜（図示せず）をマスクにしてこれらの膜
をドライエッチングすることによって形成する。なお、
配線９４〜９９の上部に、さらに多層に配線を形成して
もよい。
上部に配線９４〜９９を形成して、本実施の形態２の半
導体集積回路装置を製造する。配線９４〜９９は、たと
えば絶縁膜８８の上部にスパッタリング法で膜厚約５０
ｎｍ程度のＴｉＮ膜、膜厚約５００ｎｍ程度のＡｌ合金
膜および膜厚約５０ｎｍ程度のＴｉ膜を堆積した後、フ
ォトレジスト膜（図示せず）をマスクにしてこれらの膜
をドライエッチングすることによって形成する。なお、
配線９４〜９９の上部に、さらに多層に配線を形成して
もよい。
【００９８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００９９】前記実施の形態１では本発明をＤＲＡＭに
適用した場合について説明し、前記実施の形態２では本
発明をｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳ
ＦＥＴとで構成した半導体集積回路装置に適用した場合
について説明したが、フォトレジスト膜を用いてＭＩＳ
ＦＥＴのソース、ドレインへのイオン打ち込みを防ぎつ
つ、ゲート電極へのイオン打ち込みを行う製造工程を含
むＬＳＩについて広く適用することができる。
適用した場合について説明し、前記実施の形態２では本
発明をｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳ
ＦＥＴとで構成した半導体集積回路装置に適用した場合
について説明したが、フォトレジスト膜を用いてＭＩＳ
ＦＥＴのソース、ドレインへのイオン打ち込みを防ぎつ
つ、ゲート電極へのイオン打ち込みを行う製造工程を含
むＬＳＩについて広く適用することができる。
【０１００】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）本発明によれば、フォトマスクを用いずにフォト
レジスト膜の露光処理を行い、所定のコンタクトホール
の内部のみにフォトレジスト膜を残すことができるの
で、半導体集積回路装置の製造工程数を低減することが
できる。 （２）本発明によれば、フォトレジスト膜に露光処理を
施す際にフォトマスクを用いる場合においても、フォト
マスクをフォトレジスト膜の露光処理を施す部分に高精
度に合わせることなく露光処理を行うことができるの
で、フォトマスクを露光処理を施す部分に合わせるマー
ジンを拡大することができる。 （３）本発明によれば、フォトマスクおよびフォトマス
クを高精度に合わせるための装置が不要となり、半導体
集積回路装置の製造工程数を低減することができるの
で、半導体集積回路装置の製造コストを低減することが
できる。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）本発明によれば、フォトマスクを用いずにフォト
レジスト膜の露光処理を行い、所定のコンタクトホール
の内部のみにフォトレジスト膜を残すことができるの
で、半導体集積回路装置の製造工程数を低減することが
できる。 （２）本発明によれば、フォトレジスト膜に露光処理を
施す際にフォトマスクを用いる場合においても、フォト
マスクをフォトレジスト膜の露光処理を施す部分に高精
度に合わせることなく露光処理を行うことができるの
で、フォトマスクを露光処理を施す部分に合わせるマー
ジンを拡大することができる。 （３）本発明によれば、フォトマスクおよびフォトマス
クを高精度に合わせるための装置が不要となり、半導体
集積回路装置の製造工程数を低減することができるの
で、半導体集積回路装置の製造コストを低減することが
できる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を示した要部断面図である。
置の製造方法の一例を示した要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。
要部断面図である。
【図６】（ａ）および（ｂ）は図５に続く半導体集積回
路装置の製造工程中の要部断面図である。
路装置の製造工程中の要部断面図である。
【図７】図５に続く半導体集積回路装置の製造工程中の
要部平面図である。
要部平面図である。
【図８】（ａ）および（ｂ）は図６に続く半導体集積回
路装置の製造工程中の要部断面図である。
路装置の製造工程中の要部断面図である。
【図９】（ａ）および（ｂ）は図８に続く半導体集積回
路装置の製造工程中の要部断面図である。
路装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中
の要部断面図である。
の要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１５】図１４に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１６】図１５に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示した要部断面図である。
装置の製造方法の一例を示した要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を示した要部平面図である。
装置の製造方法の一例を示した要部平面図である。
【図１９】図１７に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図２０】図１９に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図２１】図２０に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
【図２２】図２１に続く半導体集積回路装置の製造工程
中の要部断面図である。
中の要部断面図である。
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウェル ４ ｎ型ウェル ５ ｎ型ウェル ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ ゲート酸化膜 ９ ゲート電極（第１電極） ９ａ 多結晶シリコン膜 ９ｂ ＷＳｉ膜 １０ キャップ絶縁膜 １０ａ 酸化シリコン膜 １０ｂ 窒化シリコン膜 １１ ｎ-型半導体領域 １２ ｐ-型半導体領域 １３ 窒化シリコン膜 １３ａ サイドウォールスペーサ １４ ｎ+型半導体領域（ソース、ドレイン（第１半導
体層）） １５ ｐ+型半導体領域（ソース、ドレイン（第１半導
体層）） １６ 酸化シリコン膜（絶縁膜） １７ ｎ+型半導体領域（ソース、ドレイン（第２半導
体層）） １８、１９ コンタクトホール（第３接続孔） ２０ プラグ ２１ 酸化シリコン膜 ２２ コンタクトホール（第２接続孔） ２３ コンタクトホール（第２接続孔） ２４ コンタクトホール（第１接続孔） ２５ スルーホール ２６ シリサイド膜 ２７ フォトレジスト膜（マスキング層） ２８ プラグ ３０〜３３ 配線 ３４ 酸化シリコン膜 ３５ 多結晶シリコン膜 ３６ 溝 ３７ サイドウォールスペーサ ３８ スルーホール ３９ プラグ ４０ 窒化シリコン膜 ４１ 酸化シリコン膜 ４２ 溝 ４３ 多結晶シリコン膜 ４４ 酸化タンタル膜 ４５ ＴｉＮ膜 ５０ 酸化シリコン膜 ５１ スルーホール ５２ スルーホール ５３ プラグ ５４〜５６ 配線 ５７ 酸化シリコン膜 ５８、５９ スルーホール ６１ プラグ ６２、６３ 配線 ７１ 半導体基板 ７４ 素子分離溝 ７５ 酸化シリコン膜 ７６ 酸化シリコン膜 ７７ ｐ型ウェル ７８ ｎ型ウェル ７９ ゲート酸化膜 ８０ ゲート電極（第１電極） ８２ ｎ-型半導体領域 ８３ ｐ-型半導体領域 ８４ サイドウォールスペーサ ８５ ｎ+型半導体領域（ソース、ドレイン（第１半導
体層）） ８６ ｐ+型半導体領域（ソース、ドレイン（第１半導
体層）） ８７ シリサイド膜 ８８ 絶縁膜 ８９ コンタクトホール（第２接続孔） ９０ コンタクトホール（第２接続孔） ９１ コンタクトホール（第１接続孔） ９２ フォトレジスト膜（マスキング層） ９３ プラグ ９４〜９９ 配線 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｄ 領域 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｎ2 ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｐ2 ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線（第２電極）
体層）） １５ ｐ+型半導体領域（ソース、ドレイン（第１半導
体層）） １６ 酸化シリコン膜（絶縁膜） １７ ｎ+型半導体領域（ソース、ドレイン（第２半導
体層）） １８、１９ コンタクトホール（第３接続孔） ２０ プラグ ２１ 酸化シリコン膜 ２２ コンタクトホール（第２接続孔） ２３ コンタクトホール（第２接続孔） ２４ コンタクトホール（第１接続孔） ２５ スルーホール ２６ シリサイド膜 ２７ フォトレジスト膜（マスキング層） ２８ プラグ ３０〜３３ 配線 ３４ 酸化シリコン膜 ３５ 多結晶シリコン膜 ３６ 溝 ３７ サイドウォールスペーサ ３８ スルーホール ３９ プラグ ４０ 窒化シリコン膜 ４１ 酸化シリコン膜 ４２ 溝 ４３ 多結晶シリコン膜 ４４ 酸化タンタル膜 ４５ ＴｉＮ膜 ５０ 酸化シリコン膜 ５１ スルーホール ５２ スルーホール ５３ プラグ ５４〜５６ 配線 ５７ 酸化シリコン膜 ５８、５９ スルーホール ６１ プラグ ６２、６３ 配線 ７１ 半導体基板 ７４ 素子分離溝 ７５ 酸化シリコン膜 ７６ 酸化シリコン膜 ７７ ｐ型ウェル ７８ ｎ型ウェル ７９ ゲート酸化膜 ８０ ゲート電極（第１電極） ８２ ｎ-型半導体領域 ８３ ｐ-型半導体領域 ８４ サイドウォールスペーサ ８５ ｎ+型半導体領域（ソース、ドレイン（第１半導
体層）） ８６ ｐ+型半導体領域（ソース、ドレイン（第１半導
体層）） ８７ シリサイド膜 ８８ 絶縁膜 ８９ コンタクトホール（第２接続孔） ９０ コンタクトホール（第２接続孔） ９１ コンタクトホール（第１接続孔） ９２ フォトレジスト膜（マスキング層） ９３ プラグ ９４〜９９ 配線 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｄ 領域 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｎ2 ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｐ2 ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線（第２電極）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 満彦 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 金子 義之 茨城県ひたちなか市大字市毛1040番地 株 式会社日立サイエンスシステムズ内 (72)発明者 田崎 誠 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F033 HH04 HH09 HH18 HH19 HH33 JJ04 JJ18 JJ19 JJ27 JJ33 KK01 KK04 KK09 KK18 KK19 KK27 KK28 KK33 LL04 MM07 MM08 NN06 NN07 NN37 PP01 PP04 PP06 PP15 QQ08 QQ09 QQ11 QQ16 QQ19 QQ27 QQ28 QQ30 QQ31 QQ37 QQ48 QQ59 QQ65 QQ70 QQ73 QQ92 RR04 RR06 SS11 TT08 VV16 XX09 5F048 AB01 AC03 BA01 BB06 BB12 BC06 BE03 BF06 BF12 BF15 BF16 BG13 DA27 5F083 AD24 AD48 AD62 GA28 JA06 JA13 JA14 JA15 JA35 JA39 JA40 MA06 MA17 MA19 MA20 NA01 NA08 PR07 PR09 PR36 PR39 PR40
Claims (5)
- 【請求項１】 （ａ）主面上に第１電極と第１半導体層
とを有する半導体素子が形成された半導体基板上に絶縁
膜を形成する工程、（ｂ）前記絶縁膜に前記第１電極に
達する第１接続孔を形成する工程、（ｃ）前記絶縁膜に
前記第１半導体層に達し前記第１接続孔より深い第２接
続孔を形成する工程、（ｄ）前記第１接続孔および前記
第２接続孔の内部を含む前記絶縁膜上にマスキング層を
形成する工程、（ｅ）所定の露光量の露光処理により前
記第２接続孔の内部に前記マスキング層を残し、それ以
外の前記マスキング層を除去する工程、（ｆ）イオン注
入法により前記第１接続孔を通して前記第１電極に不純
物を導入する工程、（ｇ）前記第２接続孔の内部に残っ
た前記マスキング層を除去する工程、（ｈ）前記第１接
続孔を通して前記第１電極と電気的に接続される配線
と、前記第２接続孔を通して前記第１半導体層と電気的
に接続される配線とを形成する工程、を含むことを特徴
とする半導体集積回路装置の製造方法。 - 【請求項２】 （ａ）主面上の第１領域に第２電極およ
び第２半導体層を有する半導体素子と、主面上の第２領
域に第１電極および第１半導体層を有する半導体素子と
が形成された半導体基板上に絶縁膜を形成する工程、
（ｂ）前記絶縁膜に前記第２半導体層に達する第３接続
孔を形成する工程、（ｃ）前記第３接続孔に導電性膜を
埋め込みプラグを形成する工程、（ｄ）前記絶縁膜に前
記第１電極および前記第２電極に達する第１接続孔を形
成する工程、（ｅ）前記絶縁膜に前記第１半導体層に達
し前記第１接続孔より深い第２接続孔を形成する工程、
（ｆ）前記第１接続孔および前記第２接続孔の内部を含
む前記絶縁膜上にマスキング層を形成する工程、（ｇ）
前記第２電極に達する前記第１接続孔の上部以外の前記
第１領域上の前記マスキング層をフォトマスクにより覆
い、所定の露光量の露光処理により前記第２接続孔の内
部の前記マスキング層および前記フォトマスクに覆われ
た前記第１領域上の前記マスキング層を残し、それ以外
の前記マスキング層を除去する工程、（ｈ）イオン注入
法により前記第１接続孔を通して前記第１電極および前
記第２電極に不純物を導入する工程、（ｉ）前記第２接
続孔の内部に残った前記マスキング層を除去する工程、
（ｊ）前記第１接続孔を通して前記第１電極と電気的に
接続される配線と、前記第１接続孔を通して前記第２電
極と電気的に接続される配線と、前記第２接続孔を通し
て前記第１半導体層と電気的に接続される配線とを形成
する工程、を含むことを特徴とする半導体集積回路装置
の製造方法。 - 【請求項３】 （ａ）主面上に第１電極と第１半導体層
とを有する半導体素子が形成された半導体基板上に絶縁
膜を形成する工程、（ｂ）前記絶縁膜に前記第１電極に
達する第１接続孔を形成する工程、（ｃ）前記絶縁膜に
前記第１半導体層に達し前記第１接続孔より深い第２接
続孔を形成する工程、（ｄ）前記第１接続孔および前記
第２接続孔の内部を含む前記絶縁膜上にマスキング層を
形成する工程、（ｅ）所定の露光量の露光処理により前
記第２接続孔の内部に前記マスキング層を残し、それ以
外の前記マスキング層を除去する工程、（ｆ）イオン注
入法により前記第１接続孔を通して前記第１電極に不純
物を導入する工程、（ｇ）前記第２接続孔の内部に残っ
た前記マスキング層を除去する工程、（ｈ）前記第１接
続孔を通して前記第１電極と電気的に接続される配線
と、前記第２接続孔を通して前記第１半導体層と電気的
に接続される配線とを形成する工程、を含み、前記第１
電極は金属シリサイド膜を含むことを特徴とする半導体
集積回路装置の製造方法。 - 【請求項４】 （ａ）主面上の第１領域に第２電極およ
び第２半導体層を有する半導体素子と、主面上の第２領
域に第１電極および第１半導体層を有する半導体素子と
が形成された半導体基板上に絶縁膜を形成する工程、
（ｂ）前記絶縁膜に前記第２半導体層に達する第３接続
孔を形成する工程、（ｃ）前記第３接続孔に導電性膜を
埋め込みプラグを形成する工程、（ｄ）前記絶縁膜に前
記第１電極および前記第２電極に達する第１接続孔を形
成する工程、（ｅ）前記絶縁膜に前記第１半導体層に達
し前記第１接続孔より深い第２接続孔を形成する工程、
（ｆ）前記第１接続孔および前記第２接続孔の内部を含
む前記絶縁膜上にマスキング層を形成する工程、（ｇ）
前記第２電極に達する前記第１接続孔の上部以外の前記
第１領域上の前記マスキング層をフォトマスクにより覆
い、所定の露光量の露光処理により前記第２接続孔の内
部の前記マスキング層および前記フォトマスクに覆われ
た前記第１領域上の前記マスキング層を残し、それ以外
の前記マスキング層を除去する工程、（ｈ）イオン注入
法により前記第１接続孔を通して前記第１電極および第
２電極に不純物を導入する工程、（ｉ）前記第２接続孔
の内部に残った前記マスキング層を除去する工程、
（ｊ）前記第１接続孔を通して前記第１電極と電気的に
接続される配線と、前記第１接続孔を通して前記第２電
極と電気的に接続される配線と、前記第２接続孔を通し
て前記第１半導体層と電気的に接続される配線とを形成
する工程、を含み、前記第１電極および前記第２電極は
金属シリサイド膜を含むことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項５】 （ａ）主面上に第１電極と第１半導体層
とを有する半導体素子が形成された半導体基板上に絶縁
膜を形成する工程、（ｂ）前記絶縁膜に前記第１電極に
達する第１接続孔を形成する工程、（ｃ）前記絶縁膜に
前記第１半導体層に達し前記第１接続孔より深い第２接
続孔を形成する工程、（ｄ）前記第１接続孔および前記
第２接続孔の内部を含む前記絶縁膜上にマスキング層を
形成する工程、（ｅ）所定の露光量の露光処理により前
記第２接続孔の内部に前記マスキング層を残し、それ以
外の前記マスキング層を除去する工程、（ｆ）イオン注
入法により前記第１接続孔を通して前記第１電極に不純
物を導入する工程、（ｇ）前記第２接続孔の内部に残っ
た前記マスキング層を除去する工程、（ｈ）前記第１接
続孔を通して前記第１電極と電気的に接続される配線
と、前記第２接続孔を通して前記第１半導体層と電気的
に接続される配線とを形成する工程、を含み、前記第１
電極は金属シリサイド膜を含み、前記不純物はリン、ヒ
素またはホウ素であることを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255193A JP2002076301A (ja) | 2000-08-25 | 2000-08-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255193A JP2002076301A (ja) | 2000-08-25 | 2000-08-25 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076301A true JP2002076301A (ja) | 2002-03-15 |
Family
ID=18744026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000255193A Pending JP2002076301A (ja) | 2000-08-25 | 2000-08-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004119958A (ja) * | 2002-09-26 | 2004-04-15 | Sharp Corp | １ｔ１ｒ型抵抗メモリアレイを製造する方法 |
-
2000
- 2000-08-25 JP JP2000255193A patent/JP2002076301A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004119958A (ja) * | 2002-09-26 | 2004-04-15 | Sharp Corp | １ｔ１ｒ型抵抗メモリアレイを製造する方法 |
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