JP2002064370A - エッジ検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 チャタリングによる誤動作を防止できるエッ
ジ検出回路を提供する。 【解決手段】 チャタリング検出部１００によってエッ
ジ検出対象信号ＩＮの状態を検出する。タイマ部２００
は、チャタリング検出部１００の出力信号に基づき、エ
ッジ検出対象信号ＩＮがローレベルのときにリセットさ
れるとともに、エッジ検出対象信号ＩＮがハイレベルの
ときにリセットが解除されて計時を行うことにより、エ
ッジ検出対象信号ＩＮがハイレベルとなっている時間を
計測し、エッジ検出対象信号ＩＮが継続してハイレベル
となっている時間が所定時間を超えた後出力信号をアク
ティブとする。エッジ検出信号作成部３００は、タイマ
部２００の出力信号がアクティブ状態となっている時間
がさらに所定時間継続したときにエッジ検出信号を作成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャタリングを含
んだ入力信号、すなわちエッジ検出対象信号をデジタル
システムに取り込む際に、チャタリングによる誤動作を
発生させないエッジ検出回路に関するものである。

【０００２】

【従来の技術】デジタルシステムに非同期な入力信号の
到来をデジタルシステムに取り込む場合、入力信号のエ
ッジ検出を行い、その出力信号をよく利用する。ところ
が、入力信号のエッジにチャタリングがあるとエッジ検
出が誤動作し、その結果デジタルシステムも誤動作に到
ってしまう。

【０００３】非同期な入力信号というのは、例えば図６
でクロック信号ＣＬＫの周期に対して、入力信号ＩＮの
到来エッジが任意の時刻であるということである。外部
入力信号と内部クロック（ＣＬＫ）とが非同期である場
合が多いので、非同期な入力信号と記述している。

【０００４】図５は従来のエッジ検出回路の構成を示す
回路図である。このエッジ検出回路は、２個のＤフリッ
プフロップ１，２で構成されている。Ｄフリップフロッ
プ１は、電源電圧Ｖ_CCをデータ入力Ｄとし、入力端子５
０より入力されるエッジ検出対象信号ＩＮをクロック入
力ＣＫとしている。また、Ｄフリップフロップ２は、Ｄ
フリップフロップ１の非反転出力Ｑをデータ入力Ｄと
し、クロック端子６０より入力されるクロック信号ＣＬ
Ｋをクロック入力ＣＫとし、非反転出力Ｑを出力端子７
０よりエッジ検出信号ＯＵＴとして外部へ出力するよう
にしている。Ｄフリップフロップ２の非反転出力ＱはＤ
フリップフロップ１のリセット入力Ｒとして与えられ
る。

【０００５】このように構成された従来のエッジ検出回
路の動作を図６に示す波形図を用いて説明する。図６に
は、クロック端子６０より入力されるクロック信号ＣＬ
Ｋと、入力端子５０より入力されるエッジ検出対象信号
ＩＮと、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ
１と表記している）と、Ｄフリップフロップ２の非反転
出力Ｑすなわちエッジ検出信号ＯＵＴとを示している。
図６において、クロック信号ＣＬＫの波形の各立ち上が
りエッジに近接して示している数字ｎ（ｎ＝１〜２０）
はクロック信号ＣＬＫのｎ番目のパルスの時刻を意味
し、以下の説明で用いている時刻ｔｎ（ｎ＝１〜２０）
に対応している。

【０００６】時刻ｔ２から時刻ｔ３までの間に到来した
エッジ検出対象信号ＩＮの立ち上がりエッジがＤフリッ
プフロップ１のクロック入力ＣＫとなるので、Ｄフリッ
プフロップ１の非反転出力Ｑ、すなわち信号Ｓ１はロー
レベルからハイレベルへ移行する。

【０００７】時刻ｔ３の直前ではＤフリップフロップ２
のデータ入力Ｄ（信号Ｓ１）がハイレベルとなっている
ので、時刻ｔ３のクロック信号ＣＬＫの立ち上がりエッ
ジでＤフリップフロップ２の非反転出力Ｑ、すなわちエ
ッジ検出信号ＯＵＴがローレベルからハイレベルへ移行
する。このとき、Ｄフリップフロップ２の非反転出力Ｑ
がＤフリップフロップ１にリセット入力Ｒとして加えら
れるので、Ｄフリップフロップ１の非反転出力Ｑ、すな
わち信号Ｓ１がハイレベルからローレベルへ復帰する。

【０００８】つぎに、時刻ｔ４のクロック信号ＣＬＫの
立ち上がりエッジでＤフリップフロップ２の非反転出力
Ｑもハイレベルからローレベルへ復帰する。

【０００９】したがって、エッジ検出対象信号ＩＮの立
ち上がりエッジを検出しクロック信号ＣＬＫの１周期を
パルス幅とするエッジ検出信号ＯＵＴを得ることができ
ている。

【００１０】このエッジ検出信号ＯＵＴがエッジ検出対
象信号ＩＮのエッジに対応した信号としてデジタルシス
テムに用いられることになる。

【００１１】

【発明が解決しようとする課題】ところが、従来のエッ
ジ検出回路は、エッジ検出対象信号ＩＮのエッジにチャ
タリングがあると、エッジ検出に誤動作が発生し、その
結果デジタルシステムも誤動作に到ってしまうという問
題があった。

【００１２】図６に示すように、時刻ｔ１１から時刻ｔ
１２までの間にエッジ検出対象信号ＩＮの立ち上がりエ
ッジが到来し、時刻ｔ１３以後エッジ検出対象信号ＩＮ
がローレベルに戻り、再度時刻ｔ１４から時刻ｔ１５ま
での間に立ち上がりエッジが到来するというチャタリン
グが含まれた場合、エッジ検出対象信号ＩＮの各々の立
ち上がりエッジで、時刻ｔ２から時刻ｔ３までの間に到
来したエッジ検出対象信号ＩＮの立ち上がりエッジと同
様にしてエッジ検出が行われ、エッジ検出信号ＯＵＴが
出力されることになる。

【００１３】このエッジ検出信号ＯＵＴをデジタルシス
テムに用いると、システムとして誤動作をまねく場合が
ある。たとえば、エッジ検出対象信号ＩＮの周波数をエ
ッジ検出信号ＯＵＴをカウントすることにより計測する
ようなシステムでは、本来より多くのカウントがなさ
れ、エッジ検出対象信号ＩＮの正確な周波数を取り込め
なくなってしまっていた。

【００１４】したがって、本発明の目的は、チャタリン
グによる誤動作を防止できるエッジ検出回路を提供する
ことである。

【００１５】

【課題を解決するための手段】本発明の請求項１記載の
エッジ検出回路は、チャタリング検出部と、タイマ部
と、エッジ検出信号作成部とを備えている。

【００１６】チャタリング検出部は、エッジ検出対象信
号の状態を検出する機能を有する。

【００１７】タイマ部は、チャタリング検出部の出力信
号に基づきエッジ検出対象信号が非アクティブ状態のと
きにリセットされるとともに、エッジ検出対象信号がア
クティブ状態のときにリセットが解除されて計時を行う
ことにより、エッジ検出対象信号がアクティブ状態とな
っている時間を計測し、エッジ検出対象信号が継続して
アクティブ状態となっている時間が所定時間を超えた後
出力信号をアクティブ状態とする機能を有する。

【００１８】エッジ検出信号作成部は、タイマ部の出力
信号がアクティブ状態となっている時間が所定時間を超
えたときにエッジ検出信号を作成する機能を有する。

【００１９】以上の構成によれば、エッジ検出対象信号
がアクティブ状態となっている時間を計測し、その時間
が所定時間を超えたときに、タイマ部の出力信号をアク
ティブ状態とし、タイマ部の出力信号がアクティブ状態
となっている時間が所定時間を超えたときにエッジ検出
信号を作成するので、チャタリングが収まった後でエッ
ジ検出信号が作成されることになる。その結果、エッジ
検出対象信号にチャタリングが含まれている場合でもエ
ッジ検出が正確に行われるという作用があり、デジタル
システムに用いてもシステムが誤動作しないという利点
を有する。

【００２０】本発明の請求項２記載のエッジ検出回路
は、請求項１記載のエッジ検出回路において、チャタリ
ング検出部とエッジ検出信号作成部とが以下のように構
成されている。

【００２１】上記のチャタリング検出部は、電源電圧を
データ入力としエッジ検出対象信号をクロック入力とす
る第１のＤフリップフロップと、エッジ検出対象信号と
第１のＤフリップフロップの非反転出力を入力とする２
入力否定論理積回路とからなり、２入力否定論理積回路
の出力をチャタリング検出部の出力とする。

【００２２】エッジ検出信号作成部は、タイマ部の出力
信号をデータ入力としクロック信号をクロック入力とす
る第２のＤフリップフロップからなり、第２のＤフリッ
プフロップの非反転出力を第１のＤフリップフロップへ
リセット入力として供給し、第２のＤフリップフロップ
の非反転出力をエッジ検出信号作成部の出力とする。

【００２３】この構成によれば、タイマ部の出力信号が
アクティブ状態となっている時間が所定時間（クロック
信号が発生するまで）継続すると、そのときに発生する
クロック信号に応答してエッジ検出信号が発生すること
になる。その他の作用は請求項１と同様である。

【００２４】本発明の請求項３記載のエッジ検出回路
は、請求項２記載のエッジ検出回路において、タイマ部
が以下のように構成されている。

【００２５】タイマ部は、反転出力とデータ入力とを各
々接続するとともに２入力否定論理積回路の出力をそれ
ぞれリセット入力とする複数段のＤフリップフロップか
らなり、クロック信号を初段のＤフリップフロップのク
ロック入力とし、初段以降の各段のＤフリップフロップ
の反転出力を各々次段のＤフリップフロップのクロック
入力とし、最終段のＤフリップフロップの非反転出力を
タイマ部の出力信号としている。

【００２６】この構成によれば、請求項２と同様の作用
を有する。

【００２７】本発明の請求項４記載のエッジ検出回路
は、チャタリング検出部と、タイマ部と、エッジ検出信
号作成部とを備えている。

【００２８】チャタリング検出部は、エッジ検出対象信
号の状態を検出する機能を有する。

【００２９】タイマ部は、チャタリング検出部の出力信
号に基づきエッジ検出対象信号が非アクティブ状態のと
きにリセットされるとともに、エッジ検出対象信号がア
クティブ状態のときにリセットが解除されて計時を行う
ことにより、エッジ検出対象信号がアクティブ状態とな
っている時間を計測し、エッジ検出対象信号が継続して
アクティブ状態となっている時間が所定時間を超えた後
出力信号をアクティブ状態とする機能を有する。

【００３０】エッジ検出信号作成部は、タイマ部の出力
信号がアクティブ状態となったときにエッジ検出信号を
作成する機能を有する。

【００３１】以上の構成によれば、エッジ検出対象信号
がアクティブ状態となっている時間を計測し、その時間
が所定時間を超えたときに、タイマ部の出力信号をアク
ティブ状態とし、タイマ部の出力信号がアクティブ状態
となったときにエッジ検出信号を作成するので、チャタ
リングが収まった後でエッジ検出信号が作成されること
になる。その結果、エッジ検出対象信号にチャタリング
が含まれている場合でもエッジ検出が正確に行われると
いう作用があり、デジタルシステムに用いてもシステム
が誤動作しないという利点を有する。

【００３２】本発明の請求項５記載のエッジ検出回路
は、請求項４記載のエッジ検出回路において、チャタリ
ング検出部とエッジ検出信号作成部とが以下のように構
成されている。

【００３３】上記のチャタリング検出部は、電源電圧を
データ入力としエッジ検出対象信号をクロック入力とす
る第１のＤフリップフロップと、エッジ検出対象信号と
第１のＤフリップフロップの非反転出力を入力とする２
入力否定論理積回路とからなり、２入力否定論理積回路
の出力をチャタリング検出部の出力とする。

【００３４】エッジ検出信号作成部は、電源電圧をデー
タ入力としタイマ部の出力信号をクロック入力とする第
２のＤフリップフロップと、第２のＤフリップフロップ
の非反転出力をデータ入力としクロック信号をクロック
入力とする第３のＤフリップフロップとからなり、第３
のＤフリップフロップの非反転出力を第１および第２の
Ｄフリップフロップへリセット入力として供給し、第２
のＤフリップフロップの非反転出力をエッジ検出信号作
成部の出力とする。

【００３５】この構成によれば、タイマ部の出力信号が
アクティブ状態となった直後にエッジ検出信号が発生す
ることになる。その他の作用は請求項４と同様である。

【００３６】本発明の請求項６記載のエッジ検出回路
は、請求項５記載のエッジ検出回路において、タイマ部
が以下のように構成されている。

【００３７】タイマ部は、反転出力とデータ入力とを各
々接続するとともに２入力否定論理積回路の出力をそれ
ぞれリセット入力とする複数段のＤフリップフロップか
らなり、クロック信号を初段のＤフリップフロップのク
ロック入力とし、初段以降の各段のＤフリップフロップ
の反転出力を各々次段のＤフリップフロップのクロック
入力とし、最終段のＤフリップフロップの非反転出力を
タイマ部の出力信号としている。

【００３８】この構成によれば、請求項５と同様の作用
を有する。

【００３９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００４０】〔第１の実施の形態〕図１は、本発明の第
１の実施の形態に係るエッジ検出回路の構成を示す回路
図である。このエッジ検出回路は、チャタリング検出部
１００と、タイマ部２００とエッジ検出信号作成部３０
０とで構成されている。

【００４１】チャタリング検出部１００は、エッジ検出
対象信号ＩＮの状態を検出する機能を有する。

【００４２】タイマ部２００は、チャタリング検出部１
００の出力信号に基づきエッジ検出対象信号ＩＮが非ア
クティブ状態（例えば、ローレベル）のときにリセット
されるとともに、エッジ検出対象信号ＩＮがアクティブ
状態（例えば、ハイレベル）のときにリセットが解除さ
れて計時を行うことにより、エッジ検出対象信号ＩＮが
アクティブ状態となっている時間を計測し、エッジ検出
対象信号ＩＮが継続してアクティブ状態となっている時
間が所定時間を超えた後出力信号をアクティブ状態とす
る機能を有する。

【００４３】エッジ検出信号作成部３００は、タイマ部
２００の出力信号がアクティブ状態となっている時間が
所定時間を超えたときにエッジ検出信号ＯＵＴを作成す
る。

【００４４】ここで、チャタリング検出部１００と、タ
イマ部２００とエッジ検出信号作成部３００の各構成を
具体的に説明する。

【００４５】上記のチャタリング検出部１００は、電源
電圧Ｖ_CCをデータ入力Ｄとし入力端子５０より入力され
るエッジ検出対象信号ＩＮをクロック入力ＣＫとする第
１のＤフリップフロップ１と、エッジ検出対象信号ＩＮ
と第１のＤフリップフロップ１の非反転出力Ｑを入力と
する２入力否定論理積回路４０とからなり、２入力否定
論理積回路４０の出力をチャタリング検出部１００の出
力とする。

【００４６】エッジ検出信号作成部３００は、タイマ部
２００の出力信号をデータ入力Ｄとし、クロック端子６
０より入力されるクロック信号ＣＬＫをクロック入力Ｃ
Ｋとする第２のＤフリップフロップ２からなり、第２の
Ｄフリップフロップ２の非反転出力Ｑを第１のＤフリッ
プフロップ１へリセット入力Ｒとして供給し、第２のＤ
フリップフロップ２の非反転出力Ｑをエッジ検出信号作
成部３００の出力とし、出力端子７０へ供給する。

【００４７】タイマ部２００は、反転出力／Ｑ（／は反
転を意味する）とデータ入力Ｄとを各々接続するととも
に２入力否定論理積回路４０の出力をそれぞれリセット
入力Ｒとする複数段（２以上）のＤフリップフロップ１
０，２０，３０からなり、クロック信号ＣＬＫを初段の
Ｄフリップフロップ１０のクロック入力ＣＫとし、初段
以降の各段のＤフリップフロップ１０，２０の反転出力
／Ｑを各々次段のＤフリップフロップ２０，３０のクロ
ック入力ＣＫとし、最終段のＤフリップフロップ３０の
非反転出力Ｑをタイマ部２００の出力信号としている。
上記のタイマ部２００はクロック信号ＣＬＫの個数を計
数するカウンタとして機能している。

【００４８】以上のように構成された本発明の第１の実
施の形態のエッジ検出回路の動作を図２の波形図を用い
て説明する。

【００４９】なお、図２では図１の回路構成図における
タイマ部２００を構成するカウンタとして説明を簡単に
するためＤフリップフロップ１０とＤフリップフロップ
２０のみとしている。

【００５０】図２には、クロック端子６０より入力され
るクロック信号ＣＬＫと、入力端子５０より入力される
エッジ検出対象信号ＩＮと、Ｄフリップフロップ１の非
反転出力Ｑ（信号Ｓ１と表記している）と、２入力否定
論理積回路４０の出力信号（信号Ｓ４０と表記してい
る）と、Ｄフリップフロップ１０，２０の非反転出力Ｑ
（それぞれ信号Ｓ１０，Ｓ２０と表記している）と、Ｄ
フリップフロップ２の非反転出力Ｑすなわちエッジ検出
信号ＯＵＴとを示している。図２において、クロック信
号ＣＬＫの波形の各立ち上がりエッジに近接して示して
いる数字ｎ（ｎ＝１〜２０）はクロック信号ＣＬＫのｎ
番目のパルスの時刻を意味し、以下の説明で用いている
時刻ｔｎ（ｎ＝１〜２０）に対応している。

【００５１】まず、チャタリングがない場合の動作を説
明する。

【００５２】時刻ｔ２，ｔ３間にエッジ検出対象信号Ｉ
Ｎの立ち上がりが到来すると、Ｄフリップフロップ１の
非反転出力Ｑ（信号Ｓ１）はローレベルからハイレベル
へ移行するとともに２入力否定論理積回路４０の出力は
ハイレベルからローレベルに移行する。するとタイマ部
２００のＤフリップフロップ１０、Ｄフリップフロップ
２０はリセットが解除される。

【００５３】その後時刻ｔ３でＤフリップフロップ１０
の非反転出力Ｑが、時刻ｔ４でＤフリップフロップ２０
の非反転出力Ｑがローレベルからハイレベルに移行す
る。

【００５４】つぎに、時刻ｔ４でタイマ部２００の出力
すなわちＤフリップフロップ２０の非反転出力Ｑがハイ
レベルとなっているので、時刻ｔ５ではエッジ検出信号
作成部３００のＤフリップフロップ２の非反転出力Ｑが
ローレベルからハイレベルへ移行するとともに、チャタ
リング検出部１００のＤフリップフロップ１がリセット
され、２入力否定論理積回路４０を介してタイマ部２０
０もリセットされる。

【００５５】時刻ｔ５でタイマ部２００の出力すなわち
Ｄフリップフロップ２０の非反転出力Ｑはローレベルと
なっているので、時刻ｔ６ではエッジ検出信号作成部３
００のＤフリップフロップ２の非反転出力Ｑがハイレベ
ルからローレベルへ戻ることになる。

【００５６】このように、時刻ｔ５から時刻ｔ６の期
間、エッジ検出信号ＯＵＴがハイレベルとなって出力端
子７０より出力されることになる。すなわち、エッジ検
出信号ＯＵＴは、タイマ部２００が出力信号を発生した
後に発生するクロック信号ＣＬＫに応答して発生するこ
とになる。

【００５７】つぎに、チャタリングがある場合の動作を
説明する。

【００５８】時刻ｔ１１，ｔ１２間にエッジ検出対象信
号ＩＮのチャタリングエッジである立ち上がりが到来す
ると、Ｄフリップフロップ１の非反転出力Ｑ（信号Ｓ
１）はローレベルからハイレベルへ移行するとともに２
入力否定論理積回路４０の出力はハイレベルからローレ
ベルに移行する。するとタイマ部２００のＤフリップフ
ロップ１０、Ｄフリップフロップ２０はリセットが解除
される。

【００５９】その後時刻ｔ１２でＤフリップフロップ１
０の非反転出力Ｑが、時刻ｔ１３でＤフリップフロップ
２０の非反転出力Ｑがローレベルからハイレベルに移行
する。

【００６０】しかし、時刻ｔ１３の後にエッジ検出対象
信号ＩＮにローレベルレベルが到来するので、２入力否
定論理積回路４０の出力はローレベルからハイレベルに
戻り、Ｄフリップフロップ２０の非反転出力Ｑはハイレ
ベルからローレベルに復帰する。

【００６１】時刻ｔ１４，時刻ｔ１５間で再度エッジ検
出対象信号ＩＮの立ち上がりが到来すると、２入力否定
論理積回路ゲート４０の出力が再度ハイレベルからロー
レベルに移行し、Ｄフリップフロップ１０、Ｄフリップ
フロップ２０のリセットが再び解除される。

【００６２】その後時刻ｔ１５、時刻ｔ１６でＤフリッ
プフロップ１０、Ｄフリップフロップ２０の非反転出力
Ｑが各々ローレベルからハイレベルへ移行する。

【００６３】つぎに、時刻ｔ１６でタイマ部２００の出
力すなわちＤフリップフロップ２０の非反転出力Ｑがハ
イレベルとなっているので、時刻ｔ１７ではエッジ検出
信号作成部３００のＤフリップフロップ２の非反転出力
Ｑがローレベルからハイレベルへ移行するとともに、チ
ャタリング検出部１００のＤフリップフロップ１がリセ
ットされ、２入力否定論理積回路４０を介してタイマ部
２００もリセットされる。

【００６４】時刻ｔ１７でタイマ部２００の出力すなわ
ちＤフリップフロップ２０の非反転出力Ｑはローレベル
となっているので、時刻ｔ１８ではエッジ検出信号作成
部３００のＤフリップフロップ２の非反転出力Ｑがハイ
レベルからローレベルへ戻ることになる。

【００６５】このように、時刻ｔ１７から時刻ｔ１８の
期間、エッジ検出信号ＯＵＴがハイレベルとなって出力
端子７０より出力されることになる。すなわち、エッジ
検出信号ＯＵＴは、タイマ部２００が出力信号を発生し
た後に発生するクロック信号ＣＬＫに応答して発生する
ことになる。

【００６６】以上の説明のように、本発明の第１の実施
の形態のエッジ検出回路におけるエッジ検出信号ＯＵＴ
はタイマ部２００での時間設定の分だけ出力されるタイ
ミングが遅れることになるが、デジタルシステムにとっ
てこの遅延が問題になることはない。非同期で入力され
る信号ＩＮをクロック信号ＣＬＫでデジタルシステムに
取り込む場合、いったん取り込んだ後はすべて同期化さ
れるからである。

【００６７】なお、この実施の形態の場合、タイマ部２
００の出力信号がアクティブ状態となっている時間が所
定時間（クロック信号ＣＬＫが発生するまで）継続する
と、そのときに発生するクロック信号ＣＬＫに応答して
エッジ検出信号が発生することになる。

【００６８】この実施の形態のエッジ検出回路によれ
ば、エッジ検出対象信号ＩＮがアクティブ状態となって
いる時間を計測し、その時間が所定時間を超えたとき
に、タイマ部２００の出力信号をアクティブ状態とし、
タイマ部２００の出力信号がアクティブ状態となってい
る時間がさらに所定時間を超えたときにエッジ検出信号
ＯＵＴを作成するので、チャタリングが収まった後でエ
ッジ検出信号が作成されることになる。その結果、エッ
ジ検出対象信号ＩＮにチャタリングが含まれている場合
でもエッジ検出が正確に行われることになり、デジタル
システムに用いてもシステムが誤動作しないという利点
を有する。

【００６９】〔第２の実施の形態〕図３は、本発明の第
２の実施の形態に係るエッジ検出回路の構成を示す回路
図である。このエッジ検出回路では、チャタリング検出
部１００と、タイマ部２００とは図１の実施の形態と同
一であり、エッジ検出信号作成部３１０だけが異なって
いる。

【００７０】すなわち、このエッジ検出信号作成部３１
０は、タイマ部２００の出力信号がアクティブ状態とな
ったときにエッジ検出信号ＯＵＴを作成する。

【００７１】具体的に説明すると、電源電圧Ｖ_CCをデー
タ入力Ｄとしタイマ部２００の出力信号をクロック入力
ＣＫとする第２のＤフリップフロップ２Ａと、第２のＤ
フリップフロップ２Ａの非反転出力Ｑをデータ入力Ｄと
しクロック信号ＣＬＫをクロック入力ＣＫとする第３の
Ｄフリップフロップ３Ａとからなり、第３のＤフリップ
フロップ３Ａの非反転出力Ｑを第１および第２のＤフリ
ップフロップ１，２Ａへリセット入力Ｒとして供給し、
第２のＤフリップフロップ２Ａの非反転出力Ｑをエッジ
検出信号作成部３１０の出力とする。

【００７２】このエッジ検出信号作成部３１０はタイマ
部２００の出力でトリガされた出力がエッジ検出出力信
号ＯＵＴとなるので、タイマ部２００が出力信号を発生
した直後にＤフリップフロップ２Ａがエッジ検出信号が
発生することになり、図１の実施の形態のエッジ検出信
号ＯＵＴよりクロック信号ＣＬＫの１周期分だけ早く出
力されることになる。

【００７３】つぎのクロック信号ＣＬＫでフリップフロ
ップ３Ａの出力信号によりフリップフロップ２Ａを含め
て、チャタリング検出部１００のＤフリップフロップ１
がリセットされ、エッジ検出信号作成部３１０以外は図
１の実施の形態と同じ動作となる。

【００７４】図４に図３のエッジ検出回路の各部の波形
図を示す。図４には、クロック端子６０より入力される
クロック信号ＣＬＫと、入力端子５０より入力されるエ
ッジ検出対象信号ＩＮと、Ｄフリップフロップ１の非反
転出力Ｑ（信号Ｓ１と表記している）と、２入力否定論
理積回路４０の出力信号（信号Ｓ４０と表記している）
と、Ｄフリップフロップ１０，２０の非反転出力Ｑ（そ
れぞれ信号Ｓ１０，Ｓ２０と表記している）と、Ｄフリ
ップフロップ２Ａの非反転出力Ｑすなわちエッジ検出信
号ＯＵＴと、Ｄフリップフロップ３Ａの非反転出力Ｑと
を示している。図４において、クロック信号ＣＬＫの波
形の各立ち上がりエッジに近接して示している数字ｎ
（ｎ＝１〜２０）はクロック信号ＣＬＫのｎ番目のパル
スの時刻を意味し、以下の説明で用いている時刻ｔｎ
（ｎ＝１〜２０）に対応している。

【００７５】この実施の形態によれば、エッジ検出対象
信号がアクティブ状態となっている時間を計測し、その
時間が所定時間を超えたときに、タイマ部の出力信号を
アクティブ状態とし、タイマ部の出力信号がアクティブ
状態となったときにエッジ検出信号を作成するので、チ
ャタリングが収まった後でエッジ検出信号が作成される
ことになる。その結果、エッジ検出対象信号にチャタリ
ングが含まれている場合でもエッジ検出が正確に行われ
ることになり、デジタルシステムに用いてもシステムが
誤動作しないという利点を有する。この実施の形態のエ
ッジ検出回路の場合、エッジ検出信号ＯＵＴが第１の実
施の形態よりも１クロック分早く出力されることになる
ので、タイマ回路２００の設定時間が１クロック分短く
なる。

【００７６】

【発明の効果】上述したように本発明のエッジ検出回路
によれば、チャタリングを含んだエッジ検出対象信号に
おいてもタイマ部での設定時間を適切に設定することに
より安定なエッジ検出を行うことができ、デジタルシス
テムの誤動作を回避できるエッジ検出信号を得ることが
可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のエッジ検出回路の
構成を示す回路図である。

【図２】図１のエッジ検出回路の各部の波形図である。

【図３】本発明の第２の実施の形態のエッジ検出回路の
構成を示す回路図である。

【図４】図３のエッジ検出回路の各部の波形図である。

【図５】従来のエッジ検出回路の構成を示す回路図であ
る。

【図６】図５のエッジ検出回路の各部の波形図である。

【符号の説明】

１，２，２Ａ，３Ａ Ｄフリップフロップ １０，２０，３０ Ｄフリップフロップ ４０ ２入力否定論理積回路 ５０ 入力端子 ６０ クロック端子 ７０ 出力端子 １００ チャタリング検出部 ２００ タイマ部 ３００，３１０ エッジ検出信号作成部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 エッジ検出対象信号の状態を検出するチ
   ャタリング検出部と、 前記チャタリング検出部の出力信号に基づき前記エッジ
   検出対象信号が非アクティブ状態のときにリセットされ
   るとともに、前記エッジ検出対象信号がアクティブ状態
   のときにリセットが解除されて計時を行うことにより、
   前記エッジ検出対象信号がアクティブ状態となっている
   時間を計測し、前記エッジ検出対象信号が継続してアク
   ティブ状態となっている時間が所定時間を超えた後出力
   信号をアクティブ状態とするタイマ部と、 前記タイマ部の出力信号がアクティブ状態となっている
   時間が所定時間を超えたときにエッジ検出信号を作成す
   るエッジ検出信号作成部とを備えたエッジ検出回路。
2. 【請求項２】 チャタリング検出部は、電源電圧をデー
   タ入力としエッジ検出対象信号をクロック入力とする第
   １のＤフリップフロップと、前記エッジ検出対象信号と
   前記第１のＤフリップフロップの非反転出力を入力とす
   る２入力否定論理積回路とからなり、前記２入力否定論
   理積回路の出力を前記チャタリング検出部の出力とし、 前記エッジ検出信号作成部は、タイマ部の出力信号をデ
   ータ入力としクロック信号をクロック入力とする第２の
   Ｄフリップフロップからなり、前記第２のＤフリップフ
   ロップの非反転出力を前記第１のＤフリップフロップへ
   リセット入力として供給し、前記第２のＤフリップフロ
   ップの非反転出力を前記エッジ検出信号作成部の出力と
   した請求項１記載のエッジ検出回路。
3. 【請求項３】 タイマ部は、反転出力とデータ入力とを
   各々接続するとともに２入力否定論理積回路の出力をそ
   れぞれリセット入力とする複数段のＤフリップフロップ
   からなり、クロック信号を初段のＤフリップフロップの
   クロック入力とし、初段以降の各段のＤフリップフロッ
   プの反転出力を各々次段のＤフリップフロップのクロッ
   ク入力とし、最終段のＤフリップフロップの非反転出力
   を前記タイマ部の出力信号とした請求項２記載のエッジ
   検出回路。
4. 【請求項４】 エッジ検出対象信号の状態を検出するチ
   ャタリング検出部と、 前記チャタリング検出部の出力信号に基づき前記エッジ
   検出対象信号が非アクティブ状態のときにリセットされ
   るとともに、前記エッジ検出対象信号がアクティブ状態
   のときにリセットが解除されて計時を行うことにより、
   前記エッジ検出対象信号がアクティブ状態となっている
   時間を計測し、前記エッジ検出対象信号が継続してアク
   ティブ状態となっている時間が所定時間を超えた後出力
   信号をアクティブ状態とするタイマ部と、 前記タイマ部の出力信号がアクティブ状態となったとき
   にエッジ検出信号を作成するエッジ検出信号作成部とを
   備えたエッジ検出回路。
5. 【請求項５】 チャタリング検出部は、電源電圧をデー
   タ入力としエッジ検出対象信号をクロック入力とする第
   １のＤフリップフロップと、前記エッジ検出対象信号と
   前記第１のＤフリップフロップの非反転出力を入力とす
   る２入力否定論理積回路とからなり、前記２入力否定論
   理積回路の出力を前記チャタリング検出部の出力とし、 前記エッジ検出信号作成部は、電源電圧をデータ入力と
   しタイマ部の出力信号をクロック入力とする第２のＤフ
   リップフロップと、前記第２のＤフリップフロップの非
   反転出力をデータ入力としクロック信号をクロック入力
   とする第３のＤフリップフロップとからなり、前記第３
   のＤフリップフロップの非反転出力を前記第１および第
   ２のＤフリップフロップへリセット入力として供給し、
   前記第２のＤフリップフロップの非反転出力を前記エッ
   ジ検出信号作成部の出力とした請求項４記載のエッジ検
   出回路。
6. 【請求項６】 タイマ部は、反転出力とデータ入力とを
   各々接続するとともに２入力否定論理積回路の出力をそ
   れぞれリセット入力とする複数段のＤフリップフロップ
   からなり、クロック信号を初段のＤフリップフロップの
   クロック入力とし、初段以降の各段のＤフリップフロッ
   プの反転出力を各々次段のＤフリップフロップのクロッ
   ク入力とし、最終段のＤフリップフロップの非反転出力
   を前記タイマ部の出力信号とした請求項５記載のエッジ
   検出回路。