JP2002050784A - Bias circuit for avalanche photodiode - Google Patents
Bias circuit for avalanche photodiodeInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、アバランシェホト
ダイオード（以下、「ＡＰＤ」と称する）のバイアス回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias circuit for an avalanche photodiode (hereinafter referred to as "APD").
【０００２】[0002]
【従来の技術】従来のＡＰＤのバイアス回路は、特開平
７−１６２３６９号公報に記載されている。この回路に
おいては、ＡＰＤ駆動用のトランジスタとＡＰＤとの間
に高抵抗を接続し、この抵抗を流れる電流による電圧降
下を用いてＡＰＤのバイアス電位を低下させ、ＡＰＤを
保護している。2. Description of the Related Art A conventional bias circuit of an APD is disclosed in Japanese Patent Application Laid-Open No. 7-162369. In this circuit, a high resistance is connected between the transistor for driving the APD and the APD, and a bias potential of the APD is lowered by using a voltage drop due to a current flowing through the resistance to protect the APD.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
バイアス回路においては、ＡＰＤに高抵抗が直列接続さ
れているため、ＡＰＤ動作時の過電流破壊は抑制される
が、ＡＰＤで発生する光電流に対しても当該高抵抗が機
能するため、ＡＰＤ出力の線形性が低下し、したがっ
て、ダイナミックレンジを十分に広げることができない
という不具合が発生する。本発明は、このような課題に
鑑みてなされたものであり、ＡＰＤのダイナミックレン
ジを更に広げることが可能な線形性を有するＡＰＤのバ
イアス回路を提供することを目的とする。However, in the conventional bias circuit, since a high resistance is connected in series to the APD, overcurrent destruction during the APD operation is suppressed. On the other hand, since the high resistance functions, the linearity of the APD output decreases, and therefore, a problem occurs that the dynamic range cannot be sufficiently widened. The present invention has been made in view of such a problem, and an object of the present invention is to provide an APD bias circuit having linearity capable of further expanding the dynamic range of the APD.
【０００４】[0004]
【課題を解決するための手段】上述の課題を解決するた
め、本発明に係るＡＰＤのバイアス回路は、抵抗素子と
ＡＰＤとの間に電流経路が設定されるＡＰＤのバイアス
回路において、その制御端子の電位に応じて前記電流経
路を流れる電流を制御する第１トランジスタと、前記Ａ
ＰＤに対して並列であって前記第１トランジスタの一端
に接続された分圧抵抗と、前記分圧抵抗の分圧出力に応
じて前記制御端子の電位を制御する帰還制御回路とを備
えることを特徴とする。なお、抵抗素子はトランジスタ
等を用いて形成することもできる。In order to solve the above-mentioned problems, an APD bias circuit according to the present invention comprises an APD bias circuit in which a current path is set between a resistance element and an APD. A first transistor for controlling a current flowing through the current path in accordance with the potential of
A voltage dividing resistor connected in parallel with the PD to one end of the first transistor; and a feedback control circuit for controlling a potential of the control terminal according to a divided voltage output of the voltage dividing resistor. Features. Note that the resistor can also be formed using a transistor or the like.
【０００５】この場合、ＡＰＤの電流に対する電圧の変
化（出力抵抗）は帰還制御回路によって抑制されるた
め、出力抵抗を低下させ、すなわち線形性（リニアリテ
ィ）を向上して、そのダイナミックレンジを広げること
ができる。In this case, since the change in the voltage (output resistance) with respect to the current of the APD is suppressed by the feedback control circuit, the output resistance is reduced, that is, the linearity is improved, and the dynamic range is expanded. Can be.
【０００６】本発明のＡＰＤのバイアス回路において
は、前記制御端子は所定の抵抗要素を介して前記抵抗素
子に接続されており、前記帰還制御回路は、前記分圧出
力と基準電位が入力される比較器と、前記比較器の出力
が、その制御端子に入力される第２トランジスタとを備
え、前記第２トランジスタを流れる電流経路は前記第１
トランジスタの制御端子を介して前記抵抗素子に接続さ
れていることを特徴とする。In the APD bias circuit of the present invention, the control terminal is connected to the resistance element via a predetermined resistance element, and the feedback control circuit receives the divided output and a reference potential. A comparator, and a second transistor to which an output of the comparator is input to a control terminal thereof, wherein a current path flowing through the second transistor is the first transistor.
It is characterized by being connected to the resistance element via a control terminal of a transistor.
【０００７】この場合、ＡＰＤに流れる電流量に応じ
て、前記第２トランジスタの電流が変化し、ＡＰＤにか
かるバイアス電圧を一定に保つように帰還制御が働く。
ＡＰＤの電流が大きくなると前記第２トランジスタの電
流が減少する。さらにＡＰＤの電流が大きくなり、第２
トランジスタの電流が零となった時点で帰還制御が動作
しなくなり、バイアス回路は抵抗要素によって出力抵抗
が著しく増大する。これ以降はＡＰＤに流れる電流は抵
抗素子によるバイアス電圧効果が働き、ＡＰＤのバイア
ス電圧が低下して、ＡＰＤの破壊が抑制される。In this case, the current of the second transistor changes in accordance with the amount of current flowing through the APD, and feedback control operates so as to keep the bias voltage applied to the APD constant.
As the current of the APD increases, the current of the second transistor decreases. Further, the current of the APD increases,
When the current of the transistor becomes zero, the feedback control stops operating, and the output resistance of the bias circuit is significantly increased by the resistance element. Thereafter, a bias voltage effect of the resistance element acts on the current flowing through the APD, and the bias voltage of the APD decreases, thereby suppressing the destruction of the APD.
【０００８】本発明のＡＰＤのバイアス回路において
は、前記第１及び第２トランジスタは共にバイポーラト
ランジスタであって、これらの制御端子はそれぞれベー
スを構成することを特徴とする。この場合、トランジス
タがバイポーラトランジスタであるので、ＭＯＳ型トラ
ンジスタに比較して高速動作を行うことができる。In the APD bias circuit according to the present invention, the first and second transistors are both bipolar transistors, and their control terminals each constitute a base. In this case, since the transistor is a bipolar transistor, high-speed operation can be performed as compared with a MOS transistor.
【０００９】本発明のＡＰＤのバイアス回路において
は、前記ＡＰＤの出力は反転増幅器の反転入力端子に入
力されていることを特徴とする。この出力は反転増幅器
によって増幅される。また、反転増幅器はトランスイン
ピダンスアンプであることが好ましい。In the APD bias circuit according to the present invention, the output of the APD is input to an inverting input terminal of an inverting amplifier. This output is amplified by an inverting amplifier. Preferably, the inverting amplifier is a transimpedance amplifier.
【００１０】本発明のＡＰＤのバイアス回路において
は、前記ＡＰＤは多分割ホトダイオードであることを特
徴とする。この場合、ＤＶＤの光ピックアップ等に本回
路を適用することができる。In the APD bias circuit according to the present invention, the APD is a multi-division photodiode. In this case, the present circuit can be applied to a DVD optical pickup or the like.
【００１１】本発明のＡＰＤのバイアス回路において
は、前記比較器に入力される基準電圧は、固定電圧を温
度センサに入力することによって生成されることを特徴
とする。この場合、温度センサの出力は温度によって変
化するため、温度センサの温度特性を適当に選択すれ
ば、ＡＰＤ出力の温度依存性を低下させることができ
る。In the APD bias circuit according to the present invention, the reference voltage input to the comparator is generated by inputting a fixed voltage to a temperature sensor. In this case, since the output of the temperature sensor changes depending on the temperature, the temperature dependency of the APD output can be reduced by appropriately selecting the temperature characteristics of the temperature sensor.
【００１２】[0012]
【発明の実施の形態】以下、実施の形態に係るＡＰＤの
バイアス回路について説明する。同一要素には同一符号
を用い、重複する説明は省略する。なお、ＡＰＤは略称
及び符号を合せてＡＰＤとして記載する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A bias circuit of an APD according to an embodiment will be described below. The same reference numerals are used for the same elements, and duplicate description will be omitted. In addition, APD is described as APD by combining abbreviations and symbols.
【００１３】図１は実施の形態に係るＡＰＤのバイアス
回路の回路図である。この回路は、抵抗素子Ｒ２とＡＰ
Ｄとの間に電流経路が設定されるＡＰＤのバイアス回路
である。すなわち、高電圧（本例では１２０Ｖ程度）の
電源ＶＨと参照電位Ｖｒｅｆとの間には、抵抗素子Ｒ
２、第１トランジスタＱ１、ＡＰＤが直列に接続されて
おり、第１トランジスタ（本例ではバイポーラトランジ
スタ）は、その制御端子（本例ではベース）の電位（ベ
ース電流に比例する）に応じて前記電流経路を流れる電
流を制御する。FIG. 1 is a circuit diagram of an APD bias circuit according to an embodiment. This circuit comprises a resistor R2 and an AP
This is an APD bias circuit in which a current path is set between the APD and D. That is, the resistance element R is connected between the power supply VH of high voltage (about 120 V in this example) and the reference potential Vref.
2. The first transistor Q1 and the APD are connected in series, and the first transistor (bipolar transistor in this example) is connected to the control terminal (base in this example) in accordance with the potential (in proportion to the base current) of the control terminal. The current flowing through the current path is controlled.
【００１４】第１トランジスタＱ１のエミッタとグラン
ドとの間には、分圧抵抗Ｒ３、Ｒ４が接続されている。
すなわち、この分圧抵抗Ｒ３，Ｒ４はＡＰＤに対して並
列であって第１トランジスタＱ１の一端に接続されてい
る。Voltage dividing resistors R3 and R4 are connected between the emitter of the first transistor Q1 and the ground.
That is, the voltage dividing resistors R3 and R4 are connected in parallel with the APD to one end of the first transistor Q1.
【００１５】本回路は帰還制御回路ＦＢＣを備えてお
り、帰還制御回路ＦＢＣは分圧抵抗Ｒ３，Ｒ４の分圧出
力に応じて制御端子Ｂ１の電位を制御する。すなわち、
ＡＰＤのカソード側の電位Ｖｋが低下した場合には、こ
の電位の低下に応じて分圧抵抗Ｒ３，Ｒ４の分圧点の電
位が低下し、これに応じて帰還制御回路ＦＢＣが制御端
子Ｂ１の電位を上昇させて、第１トランジスタＱ１を流
れる電流を増加させ、分圧抵抗Ｒ３，Ｒ４に流れる電流
を増加させて、ＡＰＤのカソード側の電位Ｖｋを上昇さ
せる。This circuit includes a feedback control circuit FBC. The feedback control circuit FBC controls the potential of the control terminal B1 according to the divided output of the voltage dividing resistors R3 and R4. That is,
When the potential Vk on the cathode side of the APD decreases, the potential at the voltage dividing point of the voltage dividing resistors R3 and R4 decreases in accordance with the decrease in the potential, and the feedback control circuit FBC responds accordingly to the control terminal B1. The potential is increased to increase the current flowing through the first transistor Q1, and the current flowing through the voltage dividing resistors R3 and R4 to increase the potential Vk on the cathode side of the APD.
【００１６】帰還制御回路ＦＢＣは、前記分圧出力と基
準電位ＶＬ（本例では５Ｖ）が入力される比較器（誤差
アンプ）ＣＯＭＰと、比較器ＣＯＭＰの出力が、その制
御端子Ｂ２に入力される第２トランジスタＱ２とを備え
ている。制御端子Ｂ１は抵抗要素（抵抗素子）Ｒ１を介
して抵抗素子Ｒ２に接続されている。すなわち、第２ト
ランジスタＱ２を流れる電流経路は第１トランジスタＱ
１の制御端子Ｂ１及び抵抗素子Ｒ１を介して抵抗素子Ｒ
２に接続されている。The feedback control circuit FBC includes a comparator (error amplifier) COMP to which the divided output and the reference potential VL (5 V in this example) are input, and an output of the comparator COMP to a control terminal B2. And a second transistor Q2. The control terminal B1 is connected to the resistance element R2 via the resistance element (resistance element) R1. That is, the current path flowing through the second transistor Q2 is
1 through the control terminal B1 and the resistance element R1.
2 are connected.
【００１７】上記分圧出力と基準電圧ＶＬとの比較結果
が抵抗素子Ｒ９を介してトランジスタＱ２の制御端子Ｂ
２に入力される。ＡＰＤのカソードの電位Ｖｋの低下に
よって、制御端子Ｂ２の電位が低下するように設定する
と、トランジスタＱ２のコレクタ−エミッタ間を通じ抵
抗素子Ｒ８を介してグランドに流れる電流は、カソード
電位Ｖｋの低下によって減少し、したがって、抵抗素子
Ｒ１を流れる電流が減少し、その電圧降下が減少するの
で、制御端子Ｂ１の電位が上昇する。帰還制御回路ＦＢ
Ｃは、このようにして制御端子Ｂ１の電位を上昇させ
て、第１トランジスタＱ１を流れる電流を増加させ、分
圧抵抗Ｒ３，Ｒ４に流れる電流を増加させて、ＡＰＤの
カソード側の電位Ｖｋを上昇させる。The result of the comparison between the divided output and the reference voltage VL is supplied to the control terminal B of the transistor Q2 via the resistor R9.
2 is input. When the potential of the control terminal B2 is set to decrease by the decrease of the potential Vk of the cathode of the APD, the current flowing to the ground through the resistor R8 between the collector and the emitter of the transistor Q2 decreases due to the decrease of the cathode potential Vk. Therefore, the current flowing through the resistance element R1 decreases, and the voltage drop decreases, so that the potential of the control terminal B1 increases. Feedback control circuit FB
C increases the potential of the control terminal B1, increases the current flowing through the first transistor Q1, increases the current flowing through the voltage dividing resistors R3 and R4, and reduces the potential Vk on the cathode side of the APD. To raise.
【００１８】このような抵抗素子Ｒ１の両端間の電位差
は、零ボルト以下より高い電位に維持できるため、ＡＰ
Ｄを流れる電流が著しく増加した場合、すなわち、ＡＰ
Ｄのブレークダウン電圧を越える電流が流れている場合
において、帰還制御回路ＦＢＣによるフィードバック制
御は機能しなくなり、抵抗素子Ｒ２の電圧降下によって
ＡＰＤのカソード側の電位Ｖｋが低下し、すなわち、バ
イアス電圧が低下し、ＡＰＤに供給される電流が減少す
る。すなわち、ブレークダウン電圧（電流）を越える
と、抵抗素子Ｒ２がリミッタとして機能する。The potential difference between both ends of the resistance element R1 can be maintained at a potential higher than zero volts or less.
If the current through D increases significantly,
When a current exceeding the breakdown voltage of D flows, the feedback control by the feedback control circuit FBC does not function, and the voltage Vk on the cathode side of the APD decreases due to the voltage drop of the resistance element R2. And the current supplied to the APD decreases. That is, when the breakdown voltage (current) is exceeded, the resistance element R2 functions as a limiter.
【００１９】このように、本実施形態のバイアス回路で
は、ＡＰＤに流れる電流が小さい場合にはフィードバッ
ク機能を達成することによりカソード側の電位Ｖｋを一
定に保持し、換言すれば、電流に対する電圧の変化量
（出力抵抗）を小さくすると共に、ＡＰＤに流れる電流
が大きい場合にはフィードバック機能を停止させること
により出力抵抗を大きくしてＡＰＤの永久破壊を抑制す
ることができる。すなわち、ＡＰＤに入射する光パワー
が小さい領域においては出力抵抗（リニアリティ）を小
さく且つ一定とし、及びその光パワーに対する変動を小
さくすることができる。なお、上記いずれの抵抗素子も
トランジスタ等を用いて形成することができる。As described above, in the bias circuit of the present embodiment, when the current flowing through the APD is small, the potential Vk on the cathode side is maintained constant by achieving the feedback function. In addition to reducing the amount of change (output resistance) and stopping the feedback function when the current flowing through the APD is large, the output resistance can be increased to suppress permanent destruction of the APD. That is, in a region where the optical power incident on the APD is small, the output resistance (linearity) can be made small and constant, and the variation with respect to the optical power can be made small. Note that any of the above resistance elements can be formed using a transistor or the like.
【００２０】なお、ＡＰＤの出力は反転増幅器ＡＭＰの
反転入力端子に入力されるが、非反転入力端子は参照電
位Ｖｒｅｆに固定されている。これらの端子は仮想短絡
しているので、ＡＰＤのアノード側の電位はＶｒｅｆに
保持される。反転増幅器ＡＭＰはトランスインピダンス
アンプである。The output of the APD is input to the inverting input terminal of the inverting amplifier AMP, but the non-inverting input terminal is fixed at the reference potential Vref. Since these terminals are virtually short-circuited, the potential on the anode side of the APD is held at Vref. The inverting amplifier AMP is a transimpedance amplifier.
【００２１】また、上記第１及び第２トランジスタＱ
１，Ｑ２は共にバイポーラトランジスタであって、これ
らの制御端子Ｂ１，Ｂ２はそれぞれベースを構成してお
り、ＭＯＳ型トランジスタと比較して高速動作を行うこ
とができる。もちろん、第１及び第２トランジスタＱ
１，Ｑ２をＭＯＳ型トランジスタで構成することも可能
であるが、この場合には制御端子Ｂ１，Ｂ２はゲートと
なる。Further, the first and second transistors Q
1 and Q2 are both bipolar transistors, and these control terminals B1 and B2 constitute bases, respectively, and can perform high-speed operations as compared with MOS transistors. Of course, the first and second transistors Q
Although it is possible to configure the MOS transistors 1 and Q2 with MOS transistors, the control terminals B1 and B2 are gates in this case.
【００２２】かかる高速動作は、光ピックアップ等に有
用である。例えば、ＤＶＤ用の光ピックアップにおいて
は、ＡＰＤは多分割ホトダイオードであることが好まし
い。また、安定化等の必要に応じて容量素子Ｃ１、Ｃ２
を図示の如く挿入してもよい。Such a high-speed operation is useful for an optical pickup or the like. For example, in an optical pickup for DVD, the APD is preferably a multi-division photodiode. In addition, the capacitance elements C1, C2
May be inserted as shown.
【００２３】また、温度補償機能を有するように、比較
器ＣＯＭＰに入力される基準電位ＶＬは、固定電圧（例
えば、５Ｖ）を温度センサに入力することによって生成
されることにしてもよい。この場合、温度センサの出力
は温度によって変化するため、温度センサの温度特性を
適当に選択すれば、ＡＰＤ出力の温度依存性を低下させ
ることができる。The reference potential VL input to the comparator COMP may be generated by inputting a fixed voltage (for example, 5 V) to the temperature sensor so as to have a temperature compensation function. In this case, since the output of the temperature sensor changes depending on the temperature, the temperature dependency of the APD output can be reduced by appropriately selecting the temperature characteristics of the temperature sensor.
【００２４】図２は、このような場合のＡＰＤのバイア
ス回路である。図１のものとの違いは、（１）ＡＰＤが
４分割ホトダイオードであって４つのダイオードからな
る点、（２）それぞれのダイオードの出力は複数の反転
増幅器にそれぞれ入力されている点、（３）基準電圧Ｖ
Ｌを温度センサＳの出力から生成している点、（４）Ａ
ＰＤを含む回路の一部、すなわち、温度センサＳ、比較
器ＣＯＭＰ、分圧抵抗Ｒ３，Ｒ４を１つのパッケージＰ
ＫＧ内に収納している点、（５）パッケージの外周に幾
つかの端子（ピン）を設けている点である。なお、多分
割型のホトダイオードは、ＤＶＤの光ピックアップ等に
適用することができる。FIG. 2 shows an APD bias circuit in such a case. The difference from the one in FIG. 1 is that (1) the APD is a four-division photodiode and is composed of four diodes, (2) the output of each diode is input to a plurality of inverting amplifiers, respectively, and (3) ) Reference voltage V
L is generated from the output of the temperature sensor S, (4) A
A part of the circuit including the PD, that is, the temperature sensor S, the comparator COMP, and the voltage dividing resistors R3 and R4 are integrated into one package P
(5) Several terminals (pins) are provided on the outer periphery of the package. The multi-division type photodiode can be applied to a DVD optical pickup or the like.
【００２５】増幅器ＡＭＰからは、ＡＰＤを流れる電流
量に比例して出力Ａ、Ｂ、Ｃ、Ｄが出力される。Outputs A, B, C and D are output from the amplifier AMP in proportion to the amount of current flowing through the APD.
【００２６】図中の１番端子から１２番端子の役割は以
下の通りである。 １番端子：グランド接続用 ２番端子：電源（ＶＬ）接続用 ３番端子：温度センサＳの出力モニタ用 ４番端子：ＡＰＤゲイン設定抵抗用 ５番端子：ＡＰＤのアノード ６番端子：ＡＰＤのアノード ７番端子：ＡＰＤのアノード ８番端子：ＡＰＤのアノード ９番端子：誤差アンプ（比較器ＣＯＭＰ）の出力用 １０番端子：帰還電圧モニタ用 １１番端子：ＡＰＤのカソード １２番端子：カソード電圧入力The roles of the first to twelfth terminals in the figure are as follows. 1st terminal: For ground connection 2nd terminal: For power supply (VL) connection 3rd terminal: For monitoring the output of the temperature sensor S 4th terminal: For APD gain setting resistor 5th terminal: APD anode 6th terminal: For APD Anode 7th terminal: APD anode 8th terminal: APD anode 9th terminal: For output of error amplifier (comparator COMP) 10th terminal: For feedback voltage monitoring 11th terminal: APD cathode 12th terminal: Cathode voltage input
【００２７】なお、４番端子に接続される抵抗の温度係
数は１００ｐｐｍ／℃以下とする。また、回路素子の定
数は図示の如く設定されることが好ましい。これらの定
数の大小関係の説明は、図面から明らかであるので省略
する。The temperature coefficient of the resistor connected to the fourth terminal is 100 ppm / ° C. or less. Further, the constants of the circuit elements are preferably set as shown in the figure. The description of the magnitude relationship between these constants is clear from the drawings, and thus will be omitted.
【００２８】図３は、図２に示した回路における光パワ
ー（Ｗ）と、基準化したリニアリティの関係を示すグラ
フである。光の波長は４６６ｎｍである。同グラフに示
すように、光パワーの変動に対するＡＰＤのリニアリテ
ィの変化は、増倍率が４倍から２５５倍の間において、
著しく小さく、したがって、検出可能な光強度のダイナ
ミックレンジを増加させることができる。なお、本例の
出力抵抗は数Ωである。FIG. 3 is a graph showing the relationship between the optical power (W) and the normalized linearity in the circuit shown in FIG. The wavelength of the light is 466 nm. As shown in the graph, the change in the linearity of the APD with respect to the change in the optical power is as follows when the gain is between 4 and 255.
Significantly smaller, thus increasing the dynamic range of detectable light intensity. Note that the output resistance of this example is several Ω.
【００２９】なお、上記実施の形態に係るＡＰＤのバイ
アス回路と比較されるべき回路について説明しておく。A circuit to be compared with the APD bias circuit according to the above embodiment will be described.
【００３０】図４は、比較例に係るＡＰＤのバイアス回
路の回路図である。この回路においては、ＡＰＤに対し
て直列に抵抗素子Ｒが接続され、その出力を増幅器ＡＭ
Ｐによって増幅している。なお、安定化のため、容量素
子ＣがＡＰＤに対して並列に介在している。FIG. 4 is a circuit diagram of a bias circuit of an APD according to a comparative example. In this circuit, a resistance element R is connected in series with the APD, and the output is connected to an amplifier AM.
It is amplified by P. Note that, for stabilization, the capacitive element C is interposed in parallel with the APD.
【００３１】図５は、比較例に係る回路による光パワー
（Ｗ）と、基準化したリニアリティの関係を示すグラフ
である。抵抗素子Ｒの抵抗値は２２ｋΩである。同グラ
フに示すように、光パワーの変動に対するＡＰＤのリニ
アリティの変化は、増倍率が５倍から１２７倍の間にお
いて比較的大きく、検出可能な光強度のダイナミックレ
ンジを増加させることができない。FIG. 5 is a graph showing the relationship between the optical power (W) of the circuit according to the comparative example and the normalized linearity. The resistance value of the resistance element R is 22 kΩ. As shown in the graph, the change in the linearity of the APD with respect to the change in the optical power is relatively large when the multiplication factor is between 5 and 127, and the dynamic range of the detectable light intensity cannot be increased.
【００３２】図６は、別の比較例に係るＡＰＤのバイア
ス回路の回路図である。この回路は、特開平７−１６２
３６９号公報に記載されているものである。この回路に
おいても、ＡＰＤに対して直列に抵抗Ｒが接続され、そ
の出力を増幅器ＡＭＰによって増幅している。FIG. 6 is a circuit diagram of an APD bias circuit according to another comparative example. This circuit is disclosed in
No. 369. Also in this circuit, a resistor R is connected in series with the APD, and the output is amplified by the amplifier AMP.
【００３３】図７は、上記別の比較例に係る回路による
光パワー（受光電力（μＷ））と、基準化したリニアリ
ティの関係を示すグラフである。なお、図中には、増倍
率２〜１６６の場合の特性が示される。抵抗素子Ｒの抵
抗値は１ｋΩである。同グラフに示すように、光パワー
の変動に対するＡＰＤのリニアリティの変化は、増倍率
が大きい場合において大きく、検出可能な光強度のダイ
ナミックレンジを増加させることができない。FIG. 7 is a graph showing the relationship between the optical power (received power (μW)) of the circuit according to another comparative example and the normalized linearity. It should be noted that the characteristics in the case of a multiplication factor of 2 to 166 are shown in the drawing. The resistance value of the resistance element R is 1 kΩ. As shown in the graph, the change in the linearity of the APD with respect to the change in the optical power is large when the multiplication factor is large, and the dynamic range of the detectable light intensity cannot be increased.
【００３４】図８は、ＡＰＤを流れる電流と出力抵抗と
の関係を概略的に示すグラフである。図８（Ａ）は実施
形態に係るもの、図８（Ｂ）は比較例に係るもの、図８
（Ｃ）は別の比較例に係るもののグラフである。FIG. 8 is a graph schematically showing the relationship between the current flowing through the APD and the output resistance. FIG. 8 (A) relates to the embodiment, FIG. 8 (B) relates to the comparative example, FIG.
(C) is a graph according to another comparative example.
【００３５】実施形態に係るものにおいては、ＡＰＤ電
流が低い領域において出力抵抗が低い一方でＡＰＤ電流
が高い領域においては出力抵抗が急激に上昇し、リミッ
タ（保護回路）機能が発生する。比較例に係るものにお
いてはＡＰＤ電流に拘わらず出力抵抗が高く、別の比較
例においてはＡＰＤ電流が低い領域においても出力抵抗
が高い。出力抵抗が急激に上昇してリミッタ機能が生じ
る際のＡＰＤ電流をＩｓとする。Ｉｓは以下の式で与え
られる。なお、抵抗素子Ｒ１乃至Ｒ４の抵抗値、電源Ｖ
Ｈの電圧、カソード電位Ｖｋを、符号と同一記号で表記
する。第１トランジスタＱ１のベース−エミッタ間電圧
はＶｂｅとする。In the embodiment, the output resistance is low in the region where the APD current is low, while the output resistance is sharply increased in the region where the APD current is high, and the limiter (protection circuit) function is generated. In the comparative example, the output resistance is high regardless of the APD current, and in another comparative example, the output resistance is high even in a region where the APD current is low. The APD current when the output resistance sharply increases and the limiter function occurs is defined as Is. Is is given by the following equation. Note that the resistance values of the resistance elements R1 to R4 and the power supply V
The voltage of H and the cathode potential Vk are represented by the same symbols as the symbols. The base-emitter voltage of the first transistor Q1 is set to Vbe.
【００３６】 Ｉｓ＝（ＶＨ−（１＋Ｒ２／（Ｒ３＋Ｒ４））Ｖｋ−Ｖｂｅ）／Ｒ２Is = (VH− (1 + R2 / (R3 + R4)) Vk−Vbe) / R2
【００３７】分圧抵抗Ｒ３，Ｒ４の抵抗値が十分に大き
い場合には、Ｉｓは以下の式で与えられる。When the resistance values of the voltage dividing resistors R3 and R4 are sufficiently large, Is is given by the following equation.
【００３８】Ｉｓ＝（ＶＨ−Ｖｋ−Ｖｂｅ）／Ｒ２Is = (VH-Vk-Vbe) / R2
【００３９】以上、説明したように、上述の実施形態の
バイアス回路においては、ＡＰＤに流れる電流が小さい
場合にはフィードバック機能を達成することによりカソ
ード電位Ｖｋを一定に保持し、大きい場合にはフィード
バック機能を停止させ（リミッタ機能を有効とする）る
ことにより出力抵抗を大きくしてＡＰＤの永久破壊を抑
制することができる。As described above, in the bias circuit of the above-described embodiment, when the current flowing through the APD is small, the feedback function is achieved to maintain the cathode potential Vk constant. By stopping the function (enabling the limiter function), it is possible to increase the output resistance and suppress the permanent destruction of the APD.
【００４０】[0040]
【発明の効果】本発明のＡＰＤのバイアス回路によれ
ば、ＡＰＤのダイナミックレンジを更に広げることが可
能な線形性を有する。According to the APD bias circuit of the present invention, the APD has linearity capable of further expanding the dynamic range of the APD.
【図１】実施の形態に係るＡＰＤのバイアス回路の回路
図である。FIG. 1 is a circuit diagram of a bias circuit of an APD according to an embodiment.
【図２】４分割ＡＰＤのバイアス回路図である。FIG. 2 is a bias circuit diagram of a 4-split APD.
【図３】図２に示した回路における光パワー（Ｗ）と基
準化したリニアリティの関係を示すグラフである。FIG. 3 is a graph showing a relationship between optical power (W) and normalized linearity in the circuit shown in FIG. 2;
【図４】比較例に係るＡＰＤのバイアス回路の回路図で
ある。FIG. 4 is a circuit diagram of an APD bias circuit according to a comparative example.
【図５】比較例に係る回路による光パワー（Ｗ）と基準
化したリニアリティの関係を示すグラフである。FIG. 5 is a graph showing a relationship between optical power (W) and normalized linearity by a circuit according to a comparative example.
【図６】別の比較例に係るＡＰＤのバイアス回路の回路
図である。FIG. 6 is a circuit diagram of a bias circuit of an APD according to another comparative example.
【図７】上記別の比較例に係る回路による受光電力（μ
Ｗ）と基準化したリニアリティの関係を示すグラフであ
る。FIG. 7 shows the received light power (μ) of the circuit according to another comparative example.
14 is a graph showing the relationship between W) and normalized linearity.
【図８】ＡＰＤを流れる電流と出力抵抗との関係を概略
的に示すグラフである。FIG. 8 is a graph schematically showing a relationship between a current flowing through an APD and an output resistance.
ＡＭＰ…反転増幅器、Ｂ１，Ｂ２…制御端子、Ｃ…容量
素子、Ｃ１…容量素子、ＣＯＭＰ…比較器、ＦＢＣ…帰
還制御回路、ＰＫＧ…パッケージ、Ｑ１，Ｑ２…トラン
ジスタ、Ｒ…抵抗素子、Ｒ１…抵抗素子、Ｒ２…抵抗素
子、Ｒ３，Ｒ４…分圧抵抗、Ｒ８…抵抗素子、Ｒ９…抵
抗素子、Ｓ…温度センサ、ＶＨ…電源、ＶＬ…基準電
位、Ｖｋ…カソード電位、Ｖｒｅｆ…参照電位。AMP: inverting amplifier, B1, B2: control terminal, C: capacitive element, C1: capacitive element, COMP: comparator, FBC: feedback control circuit, PKG: package, Q1, Q2: transistor, R: resistor, R1 ... Resistance element, R2: resistance element, R3, R4: voltage dividing resistance, R8: resistance element, R9: resistance element, S: temperature sensor, VH: power supply, VL: reference potential, Vk: cathode potential, Vref: reference potential.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/14 10/04 10/06 // Ｈ０３Ｇ 11/04 Ｆターム(参考） 5F049 MA07 NA03 NA20 NB08 RA02 UA11 UA18 WA03 5J030 CB03 CC01 CC05 5J092 AA03 AA56 CA32 CA81 FA17 HA02 HA25 HA43 HA44 KA12 KA17 MA13 SA13 TA01 TA02 UL03 5K002 BA15 CA03 CA11 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H04B 10/14 10/04 10/06 // H03G 11/04 F term (Reference) 5F049 MA07 NA03 NA20 NB08 RA02 UA11 UA18 WA03 5J030 CB03 CC01 CC05 5J092 AA03 AA56 CA32 CA81 FA17 HA02 HA25 HA43 HA44 KA12 KA17 MA13 SA13 TA01 TA02 UL03 5K002 BA15 CA03 CA11
Claims (6)
との間に電流経路が設定されるアバランシェホトダイオ
ードのバイアス回路において、その制御端子の電位に応
じて前記電流経路を流れる電流を制御する第１トランジ
スタと、前記アバランシェホトダイオードに対して並列
であって前記第１トランジスタの一端に接続された分圧
抵抗と、前記分圧抵抗の分圧出力に応じて前記制御端子
の電位を制御する帰還制御回路とを備えることを特徴と
するアバランシェホトダイオードのバイアス回路。An avalanche photodiode bias circuit in which a current path is set between a resistance element and an avalanche photodiode, a first transistor for controlling a current flowing through the current path in accordance with a potential of a control terminal thereof, A voltage dividing resistor connected in parallel to the avalanche photodiode and connected to one end of the first transistor; and a feedback control circuit for controlling a potential of the control terminal according to a divided voltage output of the voltage dividing resistor. A bias circuit for an avalanche photodiode.
前記抵抗素子に接続されており、前記帰還制御回路は、
前記分圧出力と基準電位が入力される比較器と、前記比
較器の出力が、その制御端子に入力される第２トランジ
スタとを備え、前記第２トランジスタを流れる電流経路
は前記第１トランジスタの制御端子を介して前記抵抗素
子に接続されていることを特徴とする請求項１に記載の
アバランシェホトダイオードのバイアス回路。2. The control terminal according to claim 1, wherein the control terminal is connected to the resistance element via a predetermined resistance element.
A comparator to which the divided output and the reference potential are input, and a second transistor to which an output of the comparator is input to a control terminal thereof, wherein a current path flowing through the second transistor is a current path of the first transistor. 2. A bias circuit for an avalanche photodiode according to claim 1, wherein the bias circuit is connected to the resistance element via a control terminal.
イポーラトランジスタであって、これらの前記制御端子
はそれぞれベースを構成することを特徴とする請求項２
に記載のアバランシェホトダイオードのバイアス回路。3. The device according to claim 2, wherein said first and second transistors are both bipolar transistors, and said control terminals each constitute a base.
4. The bias circuit for an avalanche photodiode according to claim 1.
は反転増幅器の反転入力端子に入力されていることを特
徴とする請求項３に記載のアバランシェホトダイオード
のバイアス回路。4. The avalanche photodiode bias circuit according to claim 3, wherein an output of said avalanche photodiode is input to an inverting input terminal of an inverting amplifier.
割ホトダイオードであることを特徴とする請求項４に記
載のアバランシェホトダイオードのバイアス回路。5. The avalanche photodiode bias circuit according to claim 4, wherein said avalanche photodiode is a multi-division photodiode.
定電圧を温度センサに入力することによって生成される
ことを特徴とする請求項５に記載のアバランシェホトダ
イオードのバイアス回路。6. The avalanche photodiode bias circuit according to claim 5, wherein the reference voltage input to the comparator is generated by inputting a fixed voltage to a temperature sensor.
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| Application Number | Priority Date | Filing Date | Title |
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| JP2002050784A true JP2002050784A (en) | 2002-02-15 |
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|---|---|---|---|---|
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