JP2002050647A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2002050647A
JP2002050647A JP2000233551A JP2000233551A JP2002050647A JP 2002050647 A JP2002050647 A JP 2002050647A JP 2000233551 A JP2000233551 A JP 2000233551A JP 2000233551 A JP2000233551 A JP 2000233551A JP 2002050647 A JP2002050647 A JP 2002050647A
Authority
JP
Japan
Prior art keywords
layer
metal layer
main conductor
forming
resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000233551A
Other languages
English (en)
Inventor
Toshiya Ishio
俊也 石尾
Hiroyuki Nakanishi
宏之 中西
Katsunobu Mori
勝信 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2000233551A priority Critical patent/JP2002050647A/ja
Priority to US09/883,366 priority patent/US20020014705A1/en
Priority to KR10-2001-0036213A priority patent/KR100451593B1/ko
Publication of JP2002050647A publication Critical patent/JP2002050647A/ja
Priority to KR10-2004-0035857A priority patent/KR100538035B1/ko
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B7/00—Special arrangements or measures in connection with doors or windows
    • E06B7/14—Measures for draining-off condensed water or water leaking-in frame members for draining off condensation water, throats at the bottom of a sash
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • E—FIXED CONSTRUCTIONS
    • E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
    • E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
    • E05Y2800/00—Details, accessories and auxiliary operations not otherwise provided for
    • E05Y2800/40—Physical or chemical protection
    • E05Y2800/428—Physical or chemical protection against water or ice
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B3/00—Window sashes, door leaves, or like elements for closing wall or like openings; Layout of fixed or moving closures, e.g. windows in wall or like openings; Features of rigidly-mounted outer frames relating to the mounting of wing frames
    • E06B3/54—Fixing of glass panes or like plates
    • E06B3/58—Fixing of glass panes or like plates by means of borders, cleats, or the like
    • E06B3/62—Fixing of glass panes or like plates by means of borders, cleats, or the like of rubber-like elastic cleats
    • E06B2003/6238—Fixing of glass panes or like plates by means of borders, cleats, or the like of rubber-like elastic cleats having extra functions
    • E06B2003/6241—Fixing of glass panes or like plates by means of borders, cleats, or the like of rubber-like elastic cleats having extra functions with drainage means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 濡れ性が良好な金属を用いて外部接続用端子
の良好な接続信頼性を確保しつつ、外部接続用端子近傍
に空隙が生じることによる信頼性の低下を防止すること
ができる半導体装置を提供する。 【解決手段】 半導体基板１上には、電極パッド２と、
電極パッド２を露出させるような第１開口部３ｃを有す
る第１の絶縁層３とが形成されている。第１の絶縁層３
上には配線６が設けられ、その上面及び側面は第２の絶
縁層８に覆われている。また、第２の絶縁層８は配線６
上に配線６上面を露出させる第２開口部８ａを有し、配
線６のうち、第２開口部８ａから露出した領域上には第
３の金属層７が形成されている。また、第３の金属層７
を介して、配線６は外部接続用端子９に接続されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部接続用の突起
電極を再配置する構造を有する半導体装置に係り、特
に、突起電極に接する層を、濡れ性が良好な金属により
形成しても、信頼性の低下を防止することができる半導
体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】電子デバイスには、外部の配線との電気
的接続のためのパッドが形成されているが、そのパッド
の形成位置はＬＳＩチップの実装方法の違いによって異
なるので、パッドの形成位置やレイアウトは実装方法に
適した位置に予め定める必要がある。これにより、製品
が多品種化するため、製品の管理が煩雑化して経費が増
加し、その結果、製品の価格が高くなる。そこで、ＬＳ
Ｉチップのパッドを所定の位置に形成したあと、パッド
位置を再配置することにより、ＬＳＩチップの実装方法
が異なっていても同じＬＳＩチップで賄える、パッド再
配置構造が案出された。
【０００３】例えば、特開平１０−２６１６６３号公報
に開示された構造では、図９に示すように、半導体基板
１０１上には、素子及び電極パッド１０２が形成されて
いる。また、半導体基板１０１上には電極パッド１０２
を覆うように第１の保護絶縁膜１０３が形成されてい
る。第１の保護絶縁膜１０３には電極パッド１０２を露
出させる第１開口部１０３ａが形成されている。第１の
保護絶縁膜１０３上には、金属層１０４、主導体層１０
５、最上層１０６とから構成される引出配線１０９が配
されている。最上層１０６上、及び、引出配線１０９の
側面部には第２の保護絶縁膜１０７が形成されており、
第２の保護絶縁膜１０７は最上層１０６上に第２開口部
１０７ａを有する。引出配線１０９のうち、第２開口部
１０７ａから露出した領域はパッドとして使用され、こ
の領域上にはＳｎ−Ｐｂ半田からなるバンプ１０８が形
成されている。
【０００４】引出配線１０９の一端は電極パッド１０２
に接続されており、引出配線１０９において電極パッド
１０２と離れた領域の一部は、パッドとして第２開口部
１０７ａから露出している。また、主導体層１０５はＣ
ｕ等の導電率の高い金属から形成されており、最上層１
０６はＰｄ、Ｐｔ、Ｒｏ等の白金族の金属から形成され
ている。
【０００５】製造方法としては、まず、電極パッド１０
２が形成された半導体基板１０１上に、第１の保護絶縁
膜１０３を形成する。第１の保護絶縁膜１０３には、電
極パッド１０２を露出させるように第１開口部１０３ａ
を形成する。第１開口部１０３ａ内及び第１の保護絶縁
膜１０３上には、スパッタリング、蒸着等によって金属
層１０４を形成する。そして、その金属層１０４上には
レジストを塗布する。そのレジストを露光、現像するこ
とにより、引出配線１０９が形成される領域を空けるよ
うに、レジストに開口部を設ける。
【０００６】レジストの開口部内には、銅等の金属によ
り電解メッキ等の処理を行うことによって主導体層１０
５を形成する。主導体層１０５上面全体には、主導体層
１０５と同じ成膜法で白金族の金属を成膜することによ
り、最上層１０６を形成する。その後、レジストを溶剤
によって剥離する。さらに、主導体層１０５及び最上層
１０６をマスクとして、酸又はアルカリのエッチング液
により金属層１０４を除去する。そして、引出配線１０
９の上面及び側面に、ポリイミド等により第２の保護絶
縁膜１０７を形成する。最上層１０６の上面の一部を露
出させるように、第２の保護絶縁膜１０７に、パターニ
ングにより第２開口部１０７ａを形成する。この第２開
口部１０７ａから露出した領域に外部接続用の端子とし
てＳｎ−Ｐｂ半田よりなるバンプ１０８を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、この構
造では次のような問題がある。
【０００８】Ｓｎ−Ｐｂ半田においては、半田濡れ性試
験を行った結果、表面が白金族の金属であるＰｄからな
るサンプルよりも、表面がＡｕからなるサンプルの方
が、良好な濡れ性を示すことが確認された。
【０００９】半田濡れ性試験の手順としては、テストサ
ンプルをロジン系フラックスに５秒間浸漬する。続い
て、２３０℃に保たれた半田浴に５秒間浸漬した後、ア
ルコール洗浄する。そして、実体顕微鏡（２０倍）でリ
ード表面を観察する。
【００１０】その結果、判定は、表面がＰｄからなるサ
ンプルは、リード表面の９２％以上が半田で覆われてい
るGrade3であったが、表面がＡｕからなるサンプルは、
リード表面の９８％以上が半田で覆われているGrade5で
あった。
【００１１】上記の構造では、最上層１０６が白金族の
金属から形成されているので、Ａｕからなるバンプに対
しては濡れ性は良好であるが、バンプ１０８がＳｎ−Ｐ
ｂ半田からなるために、最上層１０６とバンプ１０８と
の接合部において、Ｓｎ−Ｐｂ半田の濡れ性は良くな
い。このため、半導体装置において、バンプ１０８を外
部接続用端子として設ける構造では、良好な接続信頼性
を確保することができない。従って、最上層１０６の材
料としては、Ｓｎ−Ｐｂ半田の濡れ性をさらに良好なも
のとする金属にする必要がある。
【００１２】一方、Ａｕとの組み合わせにより、Ｓｎ−
Ｐｂ半田に優れた濡れ性を持たせることができるもの
の、この組み合わせでは以下のような問題も発生する。
【００１３】例えば、ＩＣウェハ上にＣｕ配線を形成
し、配線全体にＡｕメッキを施す。その上に、さらに、
保護絶縁膜を形成し、外部接続用の端子を形成する配線
の領域上の保護絶縁膜に開口部を設け、その開口部にＳ
ｎ−Ｐｂ半田からなるバンプを形成する。この場合、Ａ
ｕ上におけるＳｎ−Ｐｂ半田の濡れ性が良好なために、
Ｓｎ−Ｐｂ半田が形成された近傍のＡｕもＳｎ−Ｐｂ半
田の中に取り込まれる現象が生じる。これにより、Ｓｎ
−Ｐｂ半田近傍の、Ａｕと保護絶縁膜とが接する面には
空隙ができ、この空隙に水分の凝集が生じる。このた
め、半導体装置の信頼性を大きく低下させることとな
る。また、近傍からＡｕを取り込んだＳｎ−Ｐｂ半田も
濡れ性が良好であるためにＡｕを取り込み過ぎて脆弱な
ものとなる。
【００１４】本発明は上記事情に鑑みてなされたもので
あり、その目的は、濡れ性が良好な金属を用いて外部接
続用端子の良好な接続信頼性を確保しつつ、外部接続用
端子近傍に空隙が生じることによる信頼性の低下を防止
することができる半導体装置を提供することである。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
上記の課題を解決するために、一端が電極パッドと電気
的に接続された主導体層と、主導体層上に開口部を有す
る絶縁層と、開口部を介して主導体層と電気的に接続さ
れた突起電極とを有する半導体装置において、開口部よ
り露出した主導体層上に、主導体層と突起電極との間に
介在する金属層を有することを特徴としている。
【００１６】上記の構成によれば、開口部より露出した
主導体層上に金属層を有することにより、金属層が突起
電極を構成する金属と合金層を形成し、金属層が突起電
極に取り込まれても、絶縁層と主導体層との間に空隙が
生じることはなく、空隙への水分の凝集を防止すること
ができる。
【００１７】前記記載の発明における半導体装置は、突
起電極は、ＳｎまたはＳｎを主成分とする金属からな
り、かつ、金属層がＡｕまたはＡｕを主成分とする金属
からなることが好ましい。
【００１８】上記の構成によれば、突起電極は、Ｓｎま
たはＳｎを主成分とする金属からなり、かつ、金属層が
ＡｕまたはＡｕを主成分とする金属からなることによ
り、突起電極の濡れ性が良好になり、突起電極と接する
金属層が白金族の金属からなる場合に比べ、突起電極の
接合力を高くすることができる。
【００１９】前記記載の発明における半導体装置は、金
属層の厚さが０．００３μｍ〜１μｍであることが好ま
しい。
【００２０】上記の構成によれば、金属層の厚さを０．
００３μｍ〜１μｍとすることにより、突起電極と金属
層との接合部分において、Ａｕを取り込み過ぎることに
よる突起電極の脆弱化を防止することができる。また、
突起電極と金属層とが十分に密着し、接合することがで
きる。
【００２１】前記記載の発明における半導体装置は、突
起電極は、ＳｎまたはＳｎを主成分とする金属からな
り、かつ、金属層が、無電解メッキにより形成されたＮ
ｉまたはＮｉを主成分とする金属からなるＮｉ層と、Ｎ
ｉ層上に形成されたＡｕまたはＡｕを主成分とする金属
からなるＡｕ層とからなることが好ましい。
【００２２】上記の構成によれば、突起電極と接する金
属層がＡｕ層であることにより、突起電極の濡れ性が良
好になり、突起電極と接する金属層が白金族の金属から
なる場合に比べ、突起電極の接合力を高くすることがで
きる。また、Ｎｉ層により、Ａｕの拡散を防止すること
ができる。
【００２３】前記記載の発明における半導体装置は、主
導体層が、ＣｕまたはＣｕを主成分とする金属からなる
ことが好ましい。
【００２４】上記の構成によれば、主導体層が、Ｃｕま
たはＣｕを主成分とする金属からなることにより、導電
率の高い主導体層となり、高速デバイスに対応すること
ができる。
【００２５】前記記載の発明における半導体装置は、主
導体層の上面全体に、電解メッキにより形成されたＮｉ
からなるバリア金属層を有することが好ましい。
【００２６】上記の構成によれば、主導体層の上面全体
に、Ｎｉ又はＮｉを主成分とする金属からなるバリア金
属層を有することにより、金属層と主導体層とのバリア
性を確保することができる。また、主導体層と絶縁層と
の反応を抑制することができ、絶縁層の特性劣化を防止
することができる。さらに、金属層にＮｉ層を形成する
必要がなくなるので、金属層の厚さを薄くすることがで
きる。
【００２７】前記記載の発明における半導体装置は、バ
リア金属層が、主導体層の側面を覆っていることが好ま
しい。
【００２８】上記の構成によれば、バリア金属層が、主
導体層の上面全体と、さらに主導体層の側面を覆ってい
ることにより、主導体層と絶縁層との反応を防止するこ
とができ、絶縁層の特性劣化を確実に防止することがで
きる。
【００２９】前記記載の発明における半導体装置は、主
導体層の下面に、Ｔｉ、Ｔｉ−Ｗ、Ｃｒまたはこれらの
いずれかを主成分とする金属からなる下地金属層を有す
ることが好ましい。
【００３０】上記の構成によれば、主導体層の下面に、
Ｔｉ、Ｔｉ−Ｗ、Ｃｒまたはこれらのいずれかを主成分
とする金属からなる下地金属層を有することにより、金
属の拡散を抑制することができる。これにより、下地金
属層は電極パッドに対して十分なバリア性を有すること
ができる。
【００３１】本発明の半導体装置の製造方法は、複数の
電極パッドと該電極パッド上に第１開口部を有する第１
の絶縁層とが形成された半導体基板上に下地金属層を形
成する工程と、下地金属層上に感光性の第１のレジスト
を形成する工程と、第１のレジストに上記電極パッドを
露出させる第１レジスト開口部を複数形成する工程と、
第１レジスト開口部内に主導体層を形成する工程と、第
１のレジストを除去する工程と、主導体層をマスクとし
て下地金属層を除去する工程と、第１の絶縁層と上記主
導体層とを覆うように感光性の第２の絶縁層を形成する
工程と、第２の絶縁層の主導体層の上面を覆う部分に、
主導体層を露出させる第２開口部を形成する工程と、第
２開口部より露出する上記半導体層上に金属層を形成す
る工程と、金属層上に突起電極を設ける工程とを有する
ことを特徴としている。
【００３２】上記の構成によれば、第２の絶縁層の主導
体層の上面を覆う部分に、主導体層を露出させる第２開
口部を形成する工程と、第２開口部より露出する上記半
導体層上に金属層を形成する工程とにより、第２開口部
内にのみ金属層が形成される。これにより、金属層が突
起電極に取り込まれても、絶縁層と主導体層との間に空
隙が生じることはなく、空隙への水分の凝集を防止する
ことができる。
【００３３】本発明の半導体装置の製造方法は、複数の
電極パッドと該電極パッド上に第１開口部を有する第１
の絶縁層とが形成された半導体基板上に下地金属層を形
成する工程と、下地金属層上に感光性の第１のレジスト
を形成する工程と、第１のレジスト層に上記電極パッド
を露出させる第１レジスト開口部を複数形成する工程
と、第１レジスト開口部内に主導体層を形成する工程
と、第１のレジストを除去する工程と、主導体層をマス
クとして下地金属層を除去する工程と、第１の絶縁層と
上記主導体層とを覆うように第２の絶縁層を形成する工
程と、第２の絶縁層上に第２のレジストを形成する工程
と、第２のレジストに主導体層を露出させる第２レジス
ト開口部を複数形成する工程と、第２のレジストをマス
クとして上記第２の絶縁層の上記主導体層の上面を覆う
部分に、上記主導体層を露出させる第２開口部を形成す
る工程と、第２開口部より露出する上記主導体層上に金
属層を形成する工程と、第２のレジストを除去する工程
と、金属層上に突起電極を設ける工程とを有することを
特徴としている。
【００３４】上記の構成によれば、第２のレジストをマ
スクとして上記第２の絶縁層の上記主導体層の上面を覆
う部分に、上記主導体層を露出させる第２開口部を形成
する工程と、第２開口部より露出する上記主導体層上に
金属層を形成する工程とにより、第２開口部内にのみ金
属層が形成される。これにより、金属層が突起電極に取
り込まれても、絶縁層と主導体層との間に空隙が生じる
ことはなく、空隙への水分の凝集を防止することができ
る。また、第２開口部より露出する上記主導体層上に金
属層を形成する工程の後に、第２のレジストを除去する
工程を有することにより、金属層を設ける際に、第２の
絶縁膜が第２のレジストに覆われている。このため、メ
ッキ液に浸されても第２の絶縁層が汚染されることを防
止することができる。
【００３５】前記記載の発明における半導体装置の製造
方法は、主導体層を形成する工程の後、マスクパターン
を用いて露光を行うことにより第１レジスト開口部を拡
大する工程と、拡大された第１レジスト開口部内にバリ
ア金属層を形成する工程とを有することが好ましい。
【００３６】上記の構成によれば、拡大された第１レジ
スト開口部内にバリア金属層を形成することで、主導体
層の上面及び側面をバリア金属層が覆うので、主導体層
と第２の絶縁層との反応を防止することができる。ま
た、第２の絶縁層の特性劣化も防止することができる。
【００３７】前記記載の発明における半導体装置の製造
方法は、下地金属層を除去する工程の後、主導体層と異
なる材料を、無電解メッキにより主導体層上に形成する
工程を有することが好ましい。
【００３８】上記の構成によれば、高い位置精度が要求
される開口部を形成する工程を１回しか行わないので、
微細な配線構造においても容易に形成することができ
る。
【００３９】
【発明の実施の形態】本発明の実施の形態について図１
ないし図８に基づいて説明する。
【００４０】〔実施の形態１〕本発明の第１の実施の形
態について図１ないし図３に基づいて説明すれば、以下
の通りである。
【００４１】図１は、半導体装置の要部の構造を示す断
面図である。本実施の形態に係る半導体装置は、図１に
示すように、半導体基板１上に、電極パッド２、第１の
絶縁層３、配線６、第３の金属層７、第２の絶縁層８、
外部接続用端子９とを備えている。
【００４２】半導体基板１上には、電極パッド２と、電
極パッド２を露出させるような第１開口部３ｃを有する
第１の絶縁層３とが形成されている。第１の絶縁層３上
には配線６が設けられ、その上面及び側面は第２の絶縁
層８に覆われている。また、第２の絶縁層８は配線６上
に第２開口部８ａを有し、配線６のうち、第２開口部８
ａから露出した領域上には突起電極である外部接続用端
子９が形成されている。
【００４３】電極パッド２のメタル部分は、Ａｌまたは
Ａｌを主成分とした金属であり、半導体基板１上におけ
る図示しない半導体素子周辺に配置されている。半導体
基板１上においてダイシングラインを避けた領域全体に
は第１の絶縁層３が形成されている。第１の絶縁層３
は、無機パッシベーション膜３ａと、有機パッシベーシ
ョン膜３ｂとから構成されている。無機パッシベーショ
ン膜３ａはＳｉＯ2 等の無機材料により形成されてい
る。また、有機パッシベーション膜３ｂは、無機パッシ
ベーション膜３ａ上に配されている。有機パッシベーシ
ョン膜３ｂは、ポリイミド系樹脂等の有機材料からなっ
ており、例えば、非感光性のポリイミド系樹脂からなっ
ている。このような有機パッシベーション膜３ｂによ
り、クロストーク等が生じることを防止している。ま
た、第１の絶縁層３には、電極パッド２を露出させるた
めの第１開口部３ｃが設けられている。
【００４４】配線６は、第１の絶縁層３上に設けられて
おり、その第１開口部３ｃにより、その一端は電極パッ
ド２に接続され、配線６において電極パッド２と離れた
領域の一部は、外部配線との接続用のパッドとして、第
２開口部８ａから露出している。また、配線６は、下地
金属層である第１の金属層４と、その上層に形成された
主導体層である第２の金属層５とにより構成されてい
る。
【００４５】第１の金属層４は、その下部に接する有機
パッシベーション膜３ｂとの密着性が高く、またその上
部に接する第２の金属層５を形成する金属の拡散を抑制
するためのバリアメタル層４ａと、第２の金属層５と第
１の金属層４との密着性を高めるための密着層４ｂとに
より構成されている。バリアメタル層４ａはＴｉ−Ｗに
より形成され、第１の絶縁層３及び電極パッド２上に配
置されている。密着層４ｂはＣｕにより形成されバリア
メタル層４ａ上に配置されている。また、第２の金属層
５は、導電性の良いＣｕにより形成されており、これに
より、高速デバイスにも対応することができる。
【００４６】なお、バリアメタル層４ａはＴｉ−Ｗ、Ｔ
ｉ、Ｃｒ又はこれらのいずれかを主成分とする金属によ
り形成されていてもよい。これにより、バリアメタル層
４ａは、電極パッド２に対して十分なバリア性を有する
ことができる。
【００４７】配線６の上面及び側面には第２の絶縁層８
が、感光性の樹脂により形成されている。第２の絶縁層
８は、配線６上に第２開口部８ａを有している。第２開
口部８ａは、配線６上面のうち図示しない半導体素子の
上部に位置し、電極パッド２から離れた領域を露出して
いる。配線６上面の、第２開口部８ａから露出している
領域の形状は、直径４００μｍの円形であり、外部配線
との接続用のパッドとして使用される。また、配線６上
面の、第２開口部８ａから露出している領域上には、第
３の金属層７が形成されている。
【００４８】第３の金属層７は、バリアメタル層７ａと
最上層７ｂとにより構成されている。バリアメタル層７
ａは、Ｎｉからなり、第２の金属層５を形成するＣｕと
最上層７ｂを形成するＡｕとの拡散を防止している。ま
た、第３の金属層７を介して、配線６はＳｎ−Ｐｂの共
晶半田よりなる外部接続用端子９に接続されている。こ
の外部接続用端子９を上から見た直径は４５０μｍであ
り、第２開口部８ａより大きく形成されている。これに
より、外部接続用端子９に加わる単位面積あたりの力を
低減することができる。
【００４９】最上層７ｂが、Ｓｎ−Ｐｂの共晶半田の濡
れ性が良好であるＡｕにより形成されていることによ
り、外部接続用端子９と最上層７ｂとの接合性が良くな
り、接合信頼性を確保することができる。また、最上層
７ｂを形成するＡｕの厚さは０．００３μｍ〜１μｍで
ある。ここで、Ａｕの厚さが１μｍ以上の場合、濡れ性
が良好なために、Ｓｎ−Ｐｂの共晶半田がＡｕを取り込
みすぎるため、外部接続用端子９と最上層７ｂとの接合
部が脆弱になる。また、Ａｕの厚さが０．００３μｍ以
下の場合は、Ｓｎ−Ｐｂの共晶半田とＡｕとの濡れ性が
悪化する。
【００５０】このように、第３の金属層７を第２開口部
８ａ内に形成することにより、第３の金属層７の最上層
７ｂが外部接続用端子９に取り込まれても、第２開口部
８ａ付近における第２の絶縁層８と配線６との間に空隙
が生じることはない。従って、こうした空隙に水分の凝
集が起こらないため、半導体装置の信頼性を確保するこ
とができる。
【００５１】なお、本実施の形態では第１の絶縁層３
は、無機パッシベーション膜３ａと有機パッシベーショ
ン膜３ｂとにより構成しているが、どちらか一方のみで
構成してもかまわない。
【００５２】また、半導体装置全体としては、半導体基
板１上に、半導体素子に接続される配線構造が形成され
ている。配線構造上にはその配線構造に電気的に接続さ
れる電極パッド２が間隔を置いて複数形成され、さら
に、配線構造上には第１の絶縁層３が形成されている。
また、第１の絶縁層３上には、複数の配線６が形成され
ている。その配線６の一端は、第１開口部３ｃを介して
電極パッド２に接続されている。さらに、配線６は、互
いに接触しないように迂回しており、外部接続用端子９
に接続されている。
【００５３】以下に、本実施の形態における製造工程の
一例を図２に示す工程フロー図に基づいて説明する。
【００５４】まず、Ａｌよりなる電極パッド２が形成さ
れた半導体基板１上に、ＳｉＯ2 等の無機材料からなる
無機パッシベーション膜３ａを形成する。その上に、非
感光性のポリイミド系樹脂で、ワニス状のものを塗布
し、スピンコートにより半導体基板１全体に拡げる。こ
れに、プリベークを行い、さらに、感光性のレジストを
塗布し、スピンコートを行う。レジストも、プリベーク
により仮硬化を行う。その後、露光装置により露光を行
い、レジストのアルカリ系現像液を用いて仮硬化状態の
ポリイミド系樹脂を溶解して除去することにより、第１
開口部３ｃを形成する。その後、剥離液によりレジスト
を除去し、ポリイミド系樹脂の本硬化を３５０℃で１時
間行い第１の絶縁層３を形成する。
【００５５】次に、第１の金属層４をＴｉ−Ｗ、Ｃｕの
順にスパッタリングにより半導体基板１全面に形成する
（図２（ａ））。続いて、感光性のレジスト１１に、フ
ォトリソグラフィー法を用いて電極パッド２及び配線６
を形成する領域上にレジスト開口部１１ａを設ける。そ
の後、レジスト開口部１１ａ内に、Ｃｕを電解メッキす
ることによって第２の金属層５を形成する（図２
（ｂ））。
【００５６】その後、レジスト１１の剥離を行い（図２
（ｃ））、第２の金属層５をマスクとして第１の金属層
４を構成する金属を、Ｃｕ、Ｔｉ−Ｗの順に、ウェット
エッチングにより取り除く（図２（ｄ））。これによ
り、配線６が完成する。
【００５７】第２の絶縁層８を感光性樹脂により形成
し、フォトリソグラフィー法により外部接続端子９を設
ける領域に第２開口部８ａを形成し、本硬化を行う（図
２（ｅ））。
【００５８】第２の金属層５上における第２開口部８ａ
内に、ＮｉとＡｕをこの順に無電解メッキを行うことに
より第３の金属層７を形成する（図２（ｆ））。その
後、Ｓｎ−Ｐｂの共晶半田を所定の位置に置いて溶解す
ることで、Ａｕからなる最上層７ｂ上に外部接続端子９
を設ける。
【００５９】また、基板全体で１つの集積回路の場合
は、ダイシングする必要はないが、複数個の集積回路が
１つの基板上に形成されており、集積回路がダイシング
ラインで区分けされている場合、個片の半導体装置とし
て提供するには、上記のように外部接続端子９を設けた
後、ダイシングラインに沿ってカットを行えば良い。こ
の場合、ダイシングライン上には、何も形成しないよう
にする。
【００６０】以下に、本実施の形態における第２の絶縁
層８を、非感光性のポリイミド系樹脂からなる第２の絶
縁層１２とした場合の製造工程の一例を図３に示す工程
フロー図に基づいて説明する。なお、配線６が完成する
までは、製造工程図２（ａ）ないし図２（ｄ）と同じ工
程であるので、その説明を省略し、それ以降について説
明する。
【００６１】非感光性のポリイミド系樹脂でワニス状の
ものを塗布し、スピンコートにより半導体基板１全体に
拡げて第２の絶縁層１２を形成する。その後、プリベー
クで仮硬化を行い、さらに、感光性のレジスト１３を用
いてフォトリソグラフィー法によりレジスト開口部１３
ａを設ける（図３（ａ））。引き続き、レジスト１３の
現像液を用いて仮硬化状態のポリイミド系樹脂を溶解し
て除去することにより、第２の絶縁層１２に、第２開口
部１２ａを形成する（図３（ｂ））。
【００６２】次に、第２の金属層５上における第２開口
部１２ａ内に、ＮｉとＡｕをこの順に無電解メッキを行
うことにより第３の金属層７を形成する（図３
（ｃ））。この時、第２の絶縁層１２は、レジスト１３
に覆われているため、第３の金属層７を形成する際、メ
ッキ液に浸されても汚染されることはない。
【００６３】その後、レジスト１３を取り除き、第２の
絶縁層１２の本硬化として３５０℃で１時間の加熱を行
う。
【００６４】最後に、Ｓｎ−Ｐｂの共晶半田を所定の位
置に置いて溶解することで、Ａｕからなる最上層７ｂ上
に外部接続端子９を設ける。
【００６５】〔実施の形態２〕本発明の第２の実施の形
態について図４ないし図８に基づいて説明すれば、以下
の通りである。なお、実施の形態１における構成要素と
同等の機能を有する構成要素については、同一の符号を
付記してその説明を省略する。
【００６６】図４は、本発明の実施の一形態である半導
体装置の要部の断面図である。本実施の形態に係る半導
体装置は、図４に示すように、実施の形態１と同様、半
導体基板１上に、電極パッド２、第１の絶縁層３、第２
の絶縁層８、外部接続用端子９とを備えている。また他
には、配線１５と、第３の金属層１６とを備えている。
【００６７】配線１５は、第１の金属層４と、第２の金
属層５と、第４の金属層１４とにより構成されている。
第４の金属層１４は、第２の金属層５の上面を覆ってい
る。第４の金属層１４は第２の金属層５を形成する材料
とは異なった材料、例えばＮｉにより形成されており、
第２の絶縁層８を形成するポリイミド等の樹脂とはほと
んど反応しない。
【００６８】配線１５上面において第２開口部８ａから
露出した領域に設けられる第３の金属層１６は、Ａｕに
より形成されている。本実施の形態では、Ｎｉからなる
第４の金属層１４を形成しているので、第３の金属層１
６にＮｉを用いなくても、第２の金属層５を形成するＣ
ｕと第３の金属層１６を形成するＡｕとの拡散を防止す
ることができる。また、Ｎｉを用いなくても良いので、
第３の金属層１６の厚さを実施の形態１における第３の
金属層７（図１参照）の厚さよりも薄くすることができ
る。これにより、第２開口部８ａ内にＡｕを無電解メッ
キする際、第２開口部８ａの側壁への応力負荷を小さく
することができる。これにより、第２の絶縁層８の剥離
やクラックを防止することができる。
【００６９】以下に、本実施の形態における製造工程の
一例を図５に示す工程フロー図に基づいて説明する。な
お、第１の絶縁層３を形成するまでは、実施の形態１に
おける半導体装置の製造工程図２（ａ）までの工程と同
じ工程であるので、その説明を省略し、それ以降につい
て説明する。
【００７０】第１の絶縁層３を形成した後、第１の金属
層４をＴｉ−Ｗ、Ｃｕの順にスパッタリングにより半導
体基板１全面に形成する（図５（ａ））。感光性のレジ
スト１７にフォトリソグラフィー法を用いて、電極パッ
ド２及び配線１５を形成する領域上にレジスト開口部１
７ａを設ける。その後、レジスト開口部１７ａ内にＣｕ
を電解メッキすることによって第２の金属層５を形成す
る。さらに、第２の金属層５上にＮｉを電解メッキする
ことにより第４の金属層１４を形成する（図５
（ｂ））。このとき、第１の絶縁層３が半導体基板１上
面全体に形成されているので、Ｎｉの電解メッキが可能
となっている。
【００７１】その後、レジスト１７の剥離を行い（図５
（ｃ））、第２の金属層５及び第４の金属層１４をマス
クとして第１の金属層４を構成する金属を、Ｃｕ、Ｔｉ
−Ｗの順に、ウェットエッチングにより取り除く（図５
（ｄ））。これにより、配線１５が完成する。
【００７２】第２の絶縁層８を感光性のポリイミド系樹
脂により形成し、フォトリソグラフィー法により外部接
続端子９を設ける領域に第２開口部８ａを形成する。そ
の後、本硬化として３５０℃で１時間加熱を行う（図５
（ｅ））。
【００７３】第４の金属層１４上における第２開口部８
ａ内に、Ａｕに無電解メッキを行うことにより第３の金
属層１６を形成する（図５（ｆ））。その後、Ｓｎ−Ｐ
ｂの共晶半田を所定の位置に置いて溶解することで、Ａ
ｕからなる最上層７ｂ上に外部接続端子９を設ける。
【００７４】なお、本実施の形態では第２の保護絶縁膜
８に感光性のポリイミド系樹脂を用いたが、ポリイミド
系以外の感光性樹脂を用いてもかまわない。
【００７５】また、第３の金属層１６をＮｉ及びＡｕに
より形成してもかまわない。Ｎｉを無電解メッキするこ
とにより、第３の金属層１６と第４の金属層１４との密
着性が良好になる。
【００７６】また、図６に示すように、第４の金属層１
４は、第２の金属層５の上面及び側面を覆っていてもか
まわない。以下に、本実施の形態における第４の金属層
１４が、第２の金属層５の上面及び側面を覆う場合の製
造工程の一例を、図７に示す工程フロー図に基づいて説
明する。なお、第１の金属層４を形成するまでは、上記
の半導体装置の製造工程図５（ａ）までと同じ工程であ
るので、その説明を省略し、それ以降について説明す
る。
【００７７】感光性のレジスト１７に、フォトリソグラ
フィー法を用いて電極パッド２及び配線１５を形成する
領域上にレジスト開口部１７ａを設ける。そして、レジ
スト開口部１７ａ内に、Ｃｕを電解メッキすることによ
って第２の金属層５を形成する（図７（ａ））。その
後、レジスト１７に再度、露光、現像を行う。ここで、
露光用マスクは、第２の金属層５の幅よりも露光用マス
クの幅の方が僅かに広くなるように形成されている。こ
のようにして、第２の金属層５の周囲には隙間が生じて
いる（図７（ｂ））。
【００７８】さらに、第２の金属層５の上面及び側面
に、Ｎｉを電解メッキすることにより第４の金属層１４
を形成する（図７（ｃ））。
【００７９】この後の工程については、上記半導体装置
の製造工程図５（ｃ）から図５（ｆ）までと同じ工程で
あるので、その説明を省略する。
【００８０】また、以下に、本実施の形態における第４
の金属層１４が、第２の金属層５の上面及び側面を覆う
場合の製造工程の他の一例を、図８に示す工程フロー図
に基づいて説明する。なお、第１の金属層４を形成する
までは、上記の半導体装置の製造工程図５（ａ）までと
同じ工程であるので、その説明を省略し、それ以降につ
いて説明する。
【００８１】感光性のレジスト１７に、フォトリソグラ
フィー法を用いて、電極パッド２及び配線１５を形成す
る領域上にレジスト開口部１７ａを設ける。その後、レ
ジスト開口部１７ａ内に、Ｃｕを電解メッキすることに
よって第２の金属層５を形成する（図８（ａ））。
【００８２】その後、レジスト１７の剥離を行い（図８
（ｂ））、第２の金属層５をマスクとして第１の金属層
４を構成する金属を、Ｃｕ、Ｔｉ−Ｗの順に、ウェット
エッチングにより取り除く（図８（ｃ））。さらに、第
２の金属層５上に、Ｎｉを無電解メッキすることにより
厚さが３μｍの第４の金属層１４を形成し配線１５を完
成させる（図８（ｄ））。
【００８３】この後の工程については、上記半導体装置
の製造工程図５（ｅ）及び図５（ｆ）と同じ工程である
ので、その説明を省略する。
【００８４】
【発明の効果】以上のように、本発明の半導体装置は、
絶縁層の開口部より露出した主導体層上に主導体層と突
起電極との間に介在する金属層を有する構成である。
【００８５】これにより、金属層が突起電極を構成する
金属と合金層を形成し、金属層が突起電極に取り込まれ
ても、絶縁層と主導体層との間に空隙が生じることはな
く、空隙への水分の凝集を防止することができる。従っ
て、高い信頼性を確保できる半導体装置を提供すること
ができるといった効果を奏する。
【００８６】本発明の半導体装置は、上記突起電極は、
ＳｎまたはＳｎを主成分とする金属からなり、かつ、上
記金属層がＡｕまたはＡｕを主成分とする金属からなる
構成である。
【００８７】これにより、突起電極の濡れ性が良好にな
り、突起電極と接する金属層が白金族の金属からなる場
合に比べ、突起電極の接合力を高くすることができる。
従って、高い信頼性を確保できる半導体装置を提供する
ことができるといった効果を奏する。
【００８８】また、上記金属層の厚さを０．００３μｍ
〜１μｍとすることにより、突起電極と金属層との接合
部分において、Ａｕを取り込み過ぎることによる突起電
極の脆弱化を防止することができる。また、突起電極と
金属層とが十分に密着し、接合することができる。従っ
て、高い信頼性を確保できる半導体装置を提供すること
ができるといった効果を奏する。
【００８９】あるいは、上記突起電極は、ＳｎまたはＳ
ｎを主成分とする金属からなり、かつ、金属層が、無電
解メッキにより形成されたＮｉまたはＮｉを主成分とす
る金属からなるＮｉ層と、Ｎｉ層上に形成されたＡｕま
たはＡｕを主成分とする金属からなるＡｕ層とからなる
構成である。
【００９０】これにより、突起電極と接する金属層がＡ
ｕ層であることにより、突起電極の濡れ性が良好にな
り、突起電極と接する金属層が白金族の金属からなる場
合に比べ、突起電極の接合力を高くすることができる。
また、Ｎｉ層により、Ａｕの拡散を防止することができ
る。従って、高い信頼性を確保できる半導体装置を提供
することができるといった効果を奏する。
【００９１】本発明の半導体装置は、主導体層が、Ｃｕ
またはＣｕを主成分とする金属からなることにより、導
電率の高い主導体層となり、高速デバイスに対応するこ
とができる。従って、高機能を有する半導体装置を提供
することができるといった効果を奏する。
【００９２】本発明の半導体装置は、主導体層の上面全
体に、Ｎｉ又はＮｉを主成分とする金属からなるバリア
金属層を有することにより、金属層と主導体層とのバリ
ア性を確保することができる。また、主導体層と絶縁層
との反応を抑制することができ、絶縁層の特性劣化を防
止することができる。さらに、金属層にＮｉ層を形成す
る必要がなくなるので金属層の厚さを薄くすることがで
きる。従って、金属層を形成する際に絶縁層にかかる応
力を小さくすることができる。これにより、絶縁層の剥
離やクラックの発生を防止することができるといった効
果を奏する。
【００９３】本発明の半導体装置は、バリア金属層が、
主導体層の側面を覆っていることにより、主導体層と絶
縁層との反応を防止することができ、絶縁層の特性劣化
を確実に防止することができる。従って、高い信頼性を
確保できる半導体装置を提供することができるといった
効果を奏する。
【００９４】本発明の半導体装置は、主導体層の下面
に、Ｔｉ、Ｔｉ−Ｗ、Ｃｒまたはこれらのいずれかを主
成分とする金属からなる下地金属層を有することによ
り、金属の拡散を抑制することができる。これにより、
下地金属層は電極パッドに対して十分なバリア性を有す
ることができる。従って、高い信頼性を確保できる半導
体装置を提供することができるといった効果を奏する。
【００９５】本発明の半導体装置の製造方法は、複数の
電極パッドと該電極パッド上に第１開口部を有する第１
の絶縁層とが形成された半導体基板上に下地金属層を形
成する工程と、下地金属層上に感光性の第１のレジスト
を形成する工程と、第１のレジストに上記電極パッドを
露出させる第１レジスト開口部を複数形成する工程と、
第１レジスト開口部内に主導体層を形成する工程と、第
１のレジストを除去する工程と、主導体層をマスクとし
て下地金属層を除去する工程と、第１の絶縁層と上記主
導体層とを覆うように感光性の第２の絶縁層を形成する
工程と、第２の絶縁層の主導体層の上面を覆う部分に、
主導体層を露出させる第２開口部を形成する工程と、第
２開口部より露出する主導体層上に金属層を形成する工
程と、金属層上に突起電極を設ける工程とを有する構成
である。
【００９６】これにより、第２開口部内にのみ金属層が
形成される。従って、金属層が突起電極に取り込まれて
も、絶縁層と主導体層との間に空隙が生じることはな
く、空隙への水分の凝集を防止することができる。この
ため、高い信頼性を確保した半導体装置を得ることがで
きるといった効果を奏する。
【００９７】本発明の半導体装置の製造方法は、複数の
電極パッドと該電極パッド上に第１開口部を有する第１
の絶縁層とが形成された半導体基板上に下地金属層を形
成する工程と、下地金属層上に感光性の第１のレジスト
を形成する工程と、第１のレジスト層に上記電極パッド
を露出させる第１レジスト開口部を複数形成する工程
と、第１レジスト開口部内に主導体層を形成する工程
と、第１のレジストを除去する工程と、主導体層をマス
クとして下地金属層を除去する工程と、第１の絶縁層と
上記主導体層とを覆うように第２の絶縁層を形成する工
程と、第２の絶縁層上に第２のレジストを形成する工程
と、第２のレジストに主導体層を露出させる第２レジス
ト開口部を複数形成する工程と、第２のレジストをマス
クとして上記第２の絶縁層の上記主導体層の上面を覆う
部分に、上記主導体層を露出させる第２開口部を形成す
る工程と、第２開口部より露出する主導体層上に金属層
を形成する工程と、第２のレジストを除去する工程と、
金属層上に突起電極を設ける工程とを有する構成であ
る。
【００９８】これにより、金属層が突起電極に取り込ま
れても、絶縁層と主導体層との間に空隙が生じることは
なく、空隙への水分の凝集を防止することができる。ま
た、金属層を設ける際に、第２の絶縁膜が第２のレジス
トに覆われている。このため、メッキ液に浸されても第
２の絶縁層が汚染されることを防止することができる。
従って、高い信頼性を確保した半導体装置を得ることが
できるといった効果を奏する。
【００９９】本発明の半導体装置の製造方法は、主導体
層を形成する工程の後、マスクパターンを用いて露光を
行うことにより第１レジスト開口部を拡大する工程と、
拡大された第１レジスト開口部内にバリア金属層を形成
する工程とを有することにより、主導体層の上面及び側
面をバリア金属層が覆っている。従って、主導体層と第
２の絶縁層との反応を防止することができ、また、第２
の絶縁層の特性劣化も防止することができるといった効
果を奏する。
【０１００】本発明の半導体装置の製造方法は、下地金
属層を除去する工程の後、主導体層と異なる材料を、無
電解メッキにより主導体層上に形成する工程を有するこ
とにより、高い位置精度が要求される開口部を形成する
工程を１回しか行わなくて良い。従って、微細な配線構
造においても容易に形成することができるといった効果
を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の要部
の構造を示す断面図である。
【図２】（ａ）ないし（ｆ）は、上記半導体装置を製作
する工程を示す工程フロー図である。
【図３】（ａ）ないし（ｃ）は、上記半導体装置を製作
する他の工程の一部を示す工程フロー図である。
【図４】本発明の実施の形態２に係る半導体装置の要部
の構造を示す断面図である。
【図５】（ａ）ないし（ｆ）は、上記半導体装置を製作
する工程を示す工程フロー図である。
【図６】本発明の実施の形態２に係る他の半導体装置の
要部の構造を示す断面図である。
【図７】（ａ）ないし（ｃ）は、上記半導体装置を製作
する工程を示す工程フロー図である。
【図８】（ａ）ないし（ｄ）は、上記半導体装置を製作
する他の工程を示す工程フロー図である。
【図９】従来の半導体装置の要部の構造を示す断面図で
ある。
【符号の説明】
１ 半導体基板 ２ 電極パッド ３ 第１の絶縁層 ３ｃ 第１開口部 ４ 第１の金属層（下地金属層） ４ａ バリアメタル層 ４ｂ 密着層 ５ 第２の金属層（主導体層） ６ 配線 ７ 第３の金属層（金属層） ７ａ バリアメタル層（Ｎｉ層） ７ｂ 最上層（Ａｕ層） ８ 第２の絶縁層（絶縁層） ８ａ 第２開口部（開口部） ９ 外部接続用端子（突起電極） １１ レジスト（第１のレジスト） １１ａ レジスト開口部（第１レジスト開口部） １２ 第２の絶縁層 １２ａ 第２開口部（開口部） １３ レジスト（第２のレジスト） １３ａ レジスト開口部（第２レジスト開口部） １４ 第４の金属層（バリア金属層） １５ 配線 １６ 第３の金属層（金属層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 勝信 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F033 HH07 HH08 HH09 HH11 HH13 HH17 HH18 HH23 MM08 MM13 PP15 PP27 PP28 QQ08 QQ09 QQ10 QQ19 RR04 RR22 SS22 VV07 XX00

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】一端が電極パッドと電気的に接続された主
    導体層と、該主導体層上に開口部を有する絶縁層と、該
    開口部を介して上記主導体層と電気的に接続された突起
    電極とを有する半導体装置において、 上記開口部より露出した上記主導体層上に、上記主導体
    層と上記突起電極との間に介在する金属層を有すること
    を特徴とする半導体装置。
  2. 【請求項２】上記突起電極は、ＳｎまたはＳｎを主成分
    とする金属からなり、かつ、上記金属層はＡｕまたはＡ
    ｕを主成分とする金属からなることを特徴とする請求項
    １に記載の半導体装置。
  3. 【請求項３】上記金属層の厚さが０．００３μｍ〜１μ
    ｍであることを特徴とする請求項２に記載の半導体装
    置。
  4. 【請求項４】上記突起電極は、ＳｎまたはＳｎを主成分
    とする金属からなり、かつ、上記金属層が、無電解メッ
    キにより形成されたＮｉまたはＮｉを主成分とする金属
    からなるＮｉ層と、該Ｎｉ層上に形成されたＡｕまたは
    Ａｕを主成分とする金属からなるＡｕ層とからなること
    を特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】上記主導体層が、ＣｕまたはＣｕを主成分
    とする金属からなることを特徴とする請求項１ないし４
    のいずれか一項に記載の半導体装置。
  6. 【請求項６】上記主導体層の上面全体に、Ｎｉ又はＮｉ
    を主成分とする金属からなるバリア金属層を有すること
    を特徴とする請求項１ないし５のいずれか一項に記載の
    半導体装置。
  7. 【請求項７】上記バリア金属層が、上記主導体層の側面
    を覆っていることを特徴とする請求項６に記載の半導体
    装置。
  8. 【請求項８】上記主導体層の下面に、Ｔｉ、Ｔｉ−Ｗ、
    Ｃｒまたはこれらのいずれかを主成分とする金属からな
    る下地金属層を有することを特徴とする請求項１ないし
    ７のいずれか一項に記載の半導体装置。
  9. 【請求項９】複数の電極パッドと該電極パッド上に第１
    開口部を有する第１の絶縁層とが形成された半導体基板
    上に下地金属層を形成する工程と、 該下地金属層上に感光性の第１のレジストを形成する工
    程と、 該第１のレジストに上記電極パッドを露出させる第１レ
    ジスト開口部を複数形成する工程と、 上記第１レジスト開口部内に主導体層を形成する工程
    と、 上記第１のレジストを除去する工程と、 上記主導体層をマスクとして上記下地金属層を除去する
    工程と、 上記第１の絶縁層と上記主導体層とを覆うように感光性
    の第２の絶縁層を形成する工程と、 上記第２の絶縁層の上記主導体層の上面を覆う部分に、
    上記主導体層を露出させる第２開口部を形成する工程
    と、 上記第２開口部より露出する上記主導体層上に金属層を
    形成する工程と、 上記金属層上に突起電極を設ける工程とを有することを
    特徴とする半導体装置の製造方法。
  10. 【請求項１０】複数の電極パッドと該電極パッド上に第
    １開口部を有する第１の絶縁層とが形成された半導体基
    板上に下地金属層を形成する工程と、 該下地金属層上に感光性の第１のレジストを形成する工
    程と、 該第１のレジストに上記電極パッドを露出させる第１レ
    ジスト開口部を複数形成する工程と、 上記第１レジスト開口部内に主導体層を形成する工程
    と、 上記第１のレジストを除去する工程と、 上記主導体層をマスクとして下地金属層を除去する工程
    と、 上記第１の絶縁層と上記主導体層とを覆うように第２の
    絶縁層を形成する工程と、 上記第２の絶縁層上に第２のレジストを形成する工程
    と、 該第２のレジストに主導体層を露出させる第２レジスト
    開口部を複数形成する工程と、 上記第２のレジストをマスクとして上記第２の絶縁層の
    上記主導体層の上面を覆う部分に、上記主導体層を露出
    させる第２開口部を形成する工程と、 上記第２開口部より露出する上記主導体層上に金属層を
    形成する工程と、 上記第２のレジストを除去する工程と、 上記金属層上に突起電極を設ける工程とを有することを
    特徴とする半導体装置の製造方法。
  11. 【請求項１１】上記主導体層を形成する工程の後、マス
    クパターンを用いて露光を行うことにより上記第１レジ
    スト開口部を拡大する工程と、 拡大された上記第１レジスト開口部内にバリア金属層を
    形成する工程とを有することを特徴とする請求項９また
    は１０に記載の半導体装置の製造方法。
  12. 【請求項１２】上記下地金属層を除去する工程の後、 上記主導体層と異なる材料を無電解メッキにより主導体
    層上に形成する工程を有することを特徴とする請求項９
    または１０に記載の半導体装置の製造方法。
JP2000233551A 2000-08-01 2000-08-01 半導体装置及びその製造方法 Pending JP2002050647A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000233551A JP2002050647A (ja) 2000-08-01 2000-08-01 半導体装置及びその製造方法
US09/883,366 US20020014705A1 (en) 2000-08-01 2001-06-19 Semiconductor device and manufacturing method of same
KR10-2001-0036213A KR100451593B1 (ko) 2000-08-01 2001-06-25 반도체장치 및 그의 제조방법
KR10-2004-0035857A KR100538035B1 (ko) 2000-08-01 2004-05-20 반도체장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000233551A JP2002050647A (ja) 2000-08-01 2000-08-01 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2002050647A true JP2002050647A (ja) 2002-02-15

Family

ID=18726056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000233551A Pending JP2002050647A (ja) 2000-08-01 2000-08-01 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US20020014705A1 (ja)
JP (1) JP2002050647A (ja)
KR (2) KR100451593B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134771A (ja) * 2002-09-17 2004-04-30 Advanced Lcd Technologies Development Center Co Ltd 配線、配線の形成方法、薄膜トランジスタ、及び表示装置
JP2004304167A (ja) * 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003045877A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
US6847045B2 (en) * 2001-10-12 2005-01-25 Hewlett-Packard Development Company, L.P. High-current avalanche-tunneling and injection-tunneling semiconductor-dielectric-metal stable cold emitter, which emulates the negative electron affinity mechanism of emission
US7307346B2 (en) * 2004-05-18 2007-12-11 Infineon Technologies Ag Final passivation scheme for integrated circuits
JP2006120677A (ja) * 2004-10-19 2006-05-11 Alps Electric Co Ltd 配線基板の接続端子構造
JP4379413B2 (ja) * 2005-12-06 2009-12-09 セイコーエプソン株式会社 電子部品、電子部品の製造方法、回路基板及び電子機器
JP5119756B2 (ja) * 2006-06-30 2013-01-16 株式会社デンソー 配線基板
JP4611943B2 (ja) * 2006-07-13 2011-01-12 Ｏｋｉセミコンダクタ株式会社 半導体装置
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
DE102009016594A1 (de) * 2009-04-08 2010-10-14 Pac Tech-Packaging Technologies Gmbh Kontaktanordnung zur Substratkontaktierung
US8377816B2 (en) * 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8659155B2 (en) * 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8610270B2 (en) 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
JP5559023B2 (ja) * 2010-12-15 2014-07-23 日本特殊陶業株式会社 配線基板及びその製造方法
CN106847775A (zh) * 2017-02-08 2017-06-13 通富微电子股份有限公司 半导体封装器件、电子设备及半导体封装器件的制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677203A (en) * 1993-12-15 1997-10-14 Chip Supply, Inc. Method for providing known good bare semiconductor die
US5503286A (en) * 1994-06-28 1996-04-02 International Business Machines Corporation Electroplated solder terminal
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
US5736456A (en) * 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
US5682066A (en) * 1996-08-12 1997-10-28 Motorola, Inc. Microelectronic assembly including a transparent encapsulant
US5937320A (en) * 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
WO2000044043A1 (fr) * 1999-01-22 2000-07-27 Hitachi, Ltd. Dispositif a semi-conducteurs et son procede de fabrication
US6341418B1 (en) * 1999-04-29 2002-01-29 International Business Machines Corporation Method for direct chip attach by solder bumps and an underfill layer
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film
US6362531B1 (en) * 2000-05-04 2002-03-26 International Business Machines Corporation Recessed bond pad

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134771A (ja) * 2002-09-17 2004-04-30 Advanced Lcd Technologies Development Center Co Ltd 配線、配線の形成方法、薄膜トランジスタ、及び表示装置
JP4495428B2 (ja) * 2002-09-17 2010-07-07 株式会社 液晶先端技術開発センター 薄膜トランジスタの形成方法
JP2004304167A (ja) * 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
US8110748B2 (en) 2003-03-20 2012-02-07 Toshiba Mobile Display Co., Ltd. Wiring, display device and method of manufacturing the same
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20020014705A1 (en) 2002-02-07
KR20040047760A (ko) 2004-06-05
KR20020011325A (ko) 2002-02-08
KR100538035B1 (ko) 2005-12-21
KR100451593B1 (ko) 2004-10-08

Similar Documents

Publication Publication Date Title
JP2002050647A (ja) 半導体装置及びその製造方法
JP3859403B2 (ja) 半導体装置及びその製造方法
JP3362545B2 (ja) 半導体装置の製造方法
JP5121574B2 (ja) 配線基板及び半導体パッケージ
TWI313492B (en) Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
TW200832641A (en) Semiconductor device having projecting electrode formed by electrolytic plating, and manufacturing method thereof
JP2003045877A (ja) 半導体装置およびその製造方法
TW201143002A (en) Semiconductor structure and method of forming semiconductor device
US6784557B2 (en) Semiconductor device including a diffusion layer formed between electrode portions
JP2001110831A (ja) 外部接続突起およびその形成方法、半導体チップ、回路基板ならびに電子機器
US6649507B1 (en) Dual layer photoresist method for fabricating a mushroom bumping plating structure
JP3538029B2 (ja) 半導体装置の製造方法
CN109727942B (zh) 半导体装置以及半导体装置的制造方法
KR100752106B1 (ko) 반도체 장치 및 그 제조 방법
KR20200035197A (ko) 반도체 장치 및 그 제조 방법
US20050026416A1 (en) Encapsulated pin structure for improved reliability of wafer
JP3860028B2 (ja) 半導体装置
JP2004235420A (ja) 電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法
JP2011035296A (ja) 半導体パッケージ及びその製造方法、並びに電子装置
JP2004079797A (ja) 電解めっきを用いた配線の形成方法
JP2010157544A (ja) 半導体装置及びその製造方法、並びに電子機器
JPH11224890A (ja) 半導体装置およびその製造方法
JP2010092974A (ja) 半導体装置及びその製造方法、並びに電子装置
JP3589794B2 (ja) 外部接続用電極の製造方法及び外部接続用電極及び 半導体装置
JP2006120803A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041122

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20041126

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20041224