JP2002049572A - Pciデバイス制御方式 - Google Patents
Pciデバイス制御方式Info
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- JP2002049572A JP2002049572A JP2000233015A JP2000233015A JP2002049572A JP 2002049572 A JP2002049572 A JP 2002049572A JP 2000233015 A JP2000233015 A JP 2000233015A JP 2000233015 A JP2000233015 A JP 2000233015A JP 2002049572 A JP2002049572 A JP 2002049572A
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Abstract
(57)【要約】
【課題】PCIインターフェースにおいて、メモリ(I
/O)ライトコマンドを発行することなくターゲットデ
バイスの制御を可能にするPCIデバイス制御方式を提
供する。 【解決手段】 PCIブリッジ11により変換されたロ
ーカルアドレス信号をアドレスデコーダ12に入力する
と共に出力レジスタ13にもその一部のビットを制御デ
ータとして利用する。これにより、PCIバス上ではリ
ード動作のみを行い、ターゲットの制御とデータの取り
込みを同時に実行することができる。
/O)ライトコマンドを発行することなくターゲットデ
バイスの制御を可能にするPCIデバイス制御方式を提
供する。 【解決手段】 PCIブリッジ11により変換されたロ
ーカルアドレス信号をアドレスデコーダ12に入力する
と共に出力レジスタ13にもその一部のビットを制御デ
ータとして利用する。これにより、PCIバス上ではリ
ード動作のみを行い、ターゲットの制御とデータの取り
込みを同時に実行することができる。
Description
【0001】
【発明の属する技術分野】本発明はPCI(Protocol
Control Information:プロトコル制御情報)デバイス
制御方式、特にPCIデバイス制御方式におけるバスの
占有時間の改良に関する。
Control Information:プロトコル制御情報)デバイス
制御方式、特にPCIデバイス制御方式におけるバスの
占有時間の改良に関する。
【0002】
【従来の技術】斯かるPCIデバイス制御方式の従来技
術は、例えば大川義邦著「PCIバスによるI/O制
御」(平成11年3月20日 第1版第1刷発行)の第
23頁の図2−1および第27頁の図2−4に示される
如く、イニシエータからターゲットに情報を伝達する場
合はライト(書き込み)動作を行い、ターゲットの情報
をイニシエータに伝達する場合はリード(読み出し)動
作を行う。また、関連技術が、例えば特開平8−505
68号公報の「コンピュータシステムおよびバスインタ
ーフェース装置を動作する方法」および特開平11−1
49425号公報の「計算機のローカルバスに接続可能
な外部装置のローカルバス制御機能検証装置」等に開示
されている。
術は、例えば大川義邦著「PCIバスによるI/O制
御」(平成11年3月20日 第1版第1刷発行)の第
23頁の図2−1および第27頁の図2−4に示される
如く、イニシエータからターゲットに情報を伝達する場
合はライト(書き込み)動作を行い、ターゲットの情報
をイニシエータに伝達する場合はリード(読み出し)動
作を行う。また、関連技術が、例えば特開平8−505
68号公報の「コンピュータシステムおよびバスインタ
ーフェース装置を動作する方法」および特開平11−1
49425号公報の「計算機のローカルバスに接続可能
な外部装置のローカルバス制御機能検証装置」等に開示
されている。
【0003】図6は、従来のPCIターゲットデバイス
回路の1例を示すブロック図である。この回路は、PC
Iブリッジ11、アドレスデコーダ12、出力レジスタ
13および入力レジスタ14より構成される。ここで、
PCIブリッジ11には、クロック信号CLK、FRA
ME#、IRDY#、TRDY#、C/BEおよびAD
が入力される。一方、PCIブリッジ11からは、ロー
カルアドレスおよびアドレスラッチ信号が、アドレスデ
ータ12に入力され、ライト信号およびライトデータが
出力レジスタ13に入力され、リード信号が入力レジス
タ14に入力される。また、入力レジスタ14からのリ
ードデータが、PCIブリッジ11に入力される。アド
レスデコーダ12の出力は、出力レジスタ13および入
力レジスタ14に入力される。
回路の1例を示すブロック図である。この回路は、PC
Iブリッジ11、アドレスデコーダ12、出力レジスタ
13および入力レジスタ14より構成される。ここで、
PCIブリッジ11には、クロック信号CLK、FRA
ME#、IRDY#、TRDY#、C/BEおよびAD
が入力される。一方、PCIブリッジ11からは、ロー
カルアドレスおよびアドレスラッチ信号が、アドレスデ
ータ12に入力され、ライト信号およびライトデータが
出力レジスタ13に入力され、リード信号が入力レジス
タ14に入力される。また、入力レジスタ14からのリ
ードデータが、PCIブリッジ11に入力される。アド
レスデコーダ12の出力は、出力レジスタ13および入
力レジスタ14に入力される。
【0004】PCIブリッジ11は、PCIインターフ
ェースおよびローカルインターフェースの変換機能を有
する。そして、アドレスデコーダ12は、PCIブリッ
ジ11から出力されるローカルアドレス情報をデコード
して、出力レジスタ13および入力レジスタ14を選択
する。出力レジスタ13は、選択状態におけるローカル
データを保持する。入力レジスタ14は、選択状態のレ
ジスタのみがローカルデータに有効なデータを出力す
る。
ェースおよびローカルインターフェースの変換機能を有
する。そして、アドレスデコーダ12は、PCIブリッ
ジ11から出力されるローカルアドレス情報をデコード
して、出力レジスタ13および入力レジスタ14を選択
する。出力レジスタ13は、選択状態におけるローカル
データを保持する。入力レジスタ14は、選択状態のレ
ジスタのみがローカルデータに有効なデータを出力す
る。
【0005】次に、図6の回路の動作を、図7のタイミ
ングチャートを参照して説明する。図7は、イニシエー
タがアービタ(調停器)からバス使用権を獲得した後、
メモリ(I/O)ライトを実行する。そして、再びアー
ビタからバス使用権を獲得した後、メモリ(I/O)リ
ードを行うまでの一連の動作を示すものである。
ングチャートを参照して説明する。図7は、イニシエー
タがアービタ(調停器)からバス使用権を獲得した後、
メモリ(I/O)ライトを実行する。そして、再びアー
ビタからバス使用権を獲得した後、メモリ(I/O)リ
ードを行うまでの一連の動作を示すものである。
【0006】図7(a)に示すクロック信号CLK1の
タイミングで、イニシエータが図7(b)に示すREQ
#をアサートしてバスの使用権をアービタに要求する。
そして、CLK2のタイミングでアービタが図7(c)
に示すGNT#で応答し、バスの使用を許可する。次
に、CLK3で、図7(d)に示すFRAME#をアサ
ートすると共に図7(g)に示すC/BEにメモリ(I
/O)ライトコマンドを出力する。そして、図7(h)
に示すAD(アドレス)には、データをライトするター
ゲットのアドレス情報を出力する。CLK4では、イニ
シエータおよびターゲットがそれぞれ図7(e)に示す
IRDY#および図7(f)に示すTRDY#をアサー
トすると共にイニシエータは、C/BEにバイトイネー
ブル情報、ADにデータを出力する。書き込むデータが
32ビット以内である場合には、CLK5でライト動作
を終了する。
タイミングで、イニシエータが図7(b)に示すREQ
#をアサートしてバスの使用権をアービタに要求する。
そして、CLK2のタイミングでアービタが図7(c)
に示すGNT#で応答し、バスの使用を許可する。次
に、CLK3で、図7(d)に示すFRAME#をアサ
ートすると共に図7(g)に示すC/BEにメモリ(I
/O)ライトコマンドを出力する。そして、図7(h)
に示すAD(アドレス)には、データをライトするター
ゲットのアドレス情報を出力する。CLK4では、イニ
シエータおよびターゲットがそれぞれ図7(e)に示す
IRDY#および図7(f)に示すTRDY#をアサー
トすると共にイニシエータは、C/BEにバイトイネー
ブル情報、ADにデータを出力する。書き込むデータが
32ビット以内である場合には、CLK5でライト動作
を終了する。
【0007】次に、ライトコマンドを受けたターゲット
内部の動作を、図6を参照して説明する。PCIバス上
のFRAME#信号(図7(d)参照)がアクティブな
タイミングでAD情報(図7(h)参照)をアドレスと
して解釈し、予め割り当てられている自アドレスとの一
致を確認する。アドレスが一致したら、PCIブリッジ
11で、そのアドレス情報をローカルアドレスに変換し
て出力する。また、次のタイミングで、PCIバスから
受け取ったデータをライトデータに対して出力し、制御
信号としてライト信号を出力する。ローカルアドレス信
号は、アドレスラッチ信号で保持され且つアドレスデコ
ーダによりデコードされ、ただ1つの出力レジスタを選
択しているので、特定の出力レジスタにデータを格納す
ることができる。
内部の動作を、図6を参照して説明する。PCIバス上
のFRAME#信号(図7(d)参照)がアクティブな
タイミングでAD情報(図7(h)参照)をアドレスと
して解釈し、予め割り当てられている自アドレスとの一
致を確認する。アドレスが一致したら、PCIブリッジ
11で、そのアドレス情報をローカルアドレスに変換し
て出力する。また、次のタイミングで、PCIバスから
受け取ったデータをライトデータに対して出力し、制御
信号としてライト信号を出力する。ローカルアドレス信
号は、アドレスラッチ信号で保持され且つアドレスデコ
ーダによりデコードされ、ただ1つの出力レジスタを選
択しているので、特定の出力レジスタにデータを格納す
ることができる。
【0008】次に、リード動作を開始するために、図7
(a)に示すCLK8で、イニシエータがREQ#(図
7(b)参照)をアサートし、CLK9でアービタがG
NT#(図7(c)参照)で応答してバスの使用を許可
する。CLK10で、FRAME#(図7(d)参照)
をアサートすると共にC/BE(図7(g)参照)にメ
モリ(I/O)リードコマンドを出力する。そして、図
7(h)に示すADには、データをリードするターゲッ
トのアドレス情報を出力する。CLK11では、イニシ
エータとターゲットが、それぞれIRDY#(図7
(e)参照)とTRDY#(図7(f)参照)をアサー
トする。そして、イニシエータは、図7(g)に示すC
/BEにバイトイネーブル情報を、ターゲットは図7
(h)に示すADにデータを出力する。読み出すデータ
が32ビット以内の場合には、CLK12でリード動作
を終了する。
(a)に示すCLK8で、イニシエータがREQ#(図
7(b)参照)をアサートし、CLK9でアービタがG
NT#(図7(c)参照)で応答してバスの使用を許可
する。CLK10で、FRAME#(図7(d)参照)
をアサートすると共にC/BE(図7(g)参照)にメ
モリ(I/O)リードコマンドを出力する。そして、図
7(h)に示すADには、データをリードするターゲッ
トのアドレス情報を出力する。CLK11では、イニシ
エータとターゲットが、それぞれIRDY#(図7
(e)参照)とTRDY#(図7(f)参照)をアサー
トする。そして、イニシエータは、図7(g)に示すC
/BEにバイトイネーブル情報を、ターゲットは図7
(h)に示すADにデータを出力する。読み出すデータ
が32ビット以内の場合には、CLK12でリード動作
を終了する。
【0009】ターゲット内部のリード動作を、図6に基
づき説明する。PCIバス上のFRAME#信号(図7
(d)参照)がアクティブなタイミングで、AD情報を
アドレスとして解釈して、予め割り当てられている自ア
ドレスとの一致を確認する。アドレスが一致すると、P
CIブリッジ11で、そのアドレス情報をローカルアド
レスに変換して出力し且つ制御信号としてリード信号を
出力する。ローカルアドレス信号は、アドレスラッチ信
号で保持され且つアドレスデコーダ12によりデコード
され、ただ1つの入力レジスタ14を選択しているの
で、特定の入力レジスタ14からのデータをPCIバス
に応答することができる。上述した動作により、PCI
イニシエータおよびターゲット間でデータの送受ができ
る。
づき説明する。PCIバス上のFRAME#信号(図7
(d)参照)がアクティブなタイミングで、AD情報を
アドレスとして解釈して、予め割り当てられている自ア
ドレスとの一致を確認する。アドレスが一致すると、P
CIブリッジ11で、そのアドレス情報をローカルアド
レスに変換して出力し且つ制御信号としてリード信号を
出力する。ローカルアドレス信号は、アドレスラッチ信
号で保持され且つアドレスデコーダ12によりデコード
され、ただ1つの入力レジスタ14を選択しているの
で、特定の入力レジスタ14からのデータをPCIバス
に応答することができる。上述した動作により、PCI
イニシエータおよびターゲット間でデータの送受ができ
る。
【0010】
【発明が解決しようとする課題】しかし、この技術では
イニシエータからターゲットに対して情報を転送しよう
とする場合には、必ずライト動作を行う必要がある。ラ
イト動作をするには、アービタからバス占有権を獲得し
てから、前述した一連の手続が要求されることになる。
その結果、データを転送する以外の余分な時間が多く生
じることになり、PCIバスの使用効率が悪いという問
題がある。特に、データをリードするための僅かな設定
を、リードする度に行わなければならないような使用状
態の場合にはそれが顕著である。
イニシエータからターゲットに対して情報を転送しよう
とする場合には、必ずライト動作を行う必要がある。ラ
イト動作をするには、アービタからバス占有権を獲得し
てから、前述した一連の手続が要求されることになる。
その結果、データを転送する以外の余分な時間が多く生
じることになり、PCIバスの使用効率が悪いという問
題がある。特に、データをリードするための僅かな設定
を、リードする度に行わなければならないような使用状
態の場合にはそれが顕著である。
【0011】
【発明の目的】従って、本発明の目的は、メモリ(I/
O)ライトコマンドを発行することなくターゲットデバ
イスの制御を可能にするPCIデバイス制御方式を提供
することである。
O)ライトコマンドを発行することなくターゲットデバ
イスの制御を可能にするPCIデバイス制御方式を提供
することである。
【0012】
【課題を解決するための手段】本発明によるPCIデバ
イス制御方式は、PCIブリッジ、アドレスデコーダ、
出力レジスタおよび入力レジスタを含み、PCIブリッ
ジからアドレスデコーダにローカルアドレスを出力する
と共に入力レジスタにリード信号を出力し、入力レジス
タからのリードデータをPCIブリッジに入力し、アド
レスカウンタの出力を入力レジスタおよび出力レジスタ
に入力するものであって、PCIブリッジからのローカ
ルアドレスの一部のビットを出力レジスタのデータとし
て使用する。
イス制御方式は、PCIブリッジ、アドレスデコーダ、
出力レジスタおよび入力レジスタを含み、PCIブリッ
ジからアドレスデコーダにローカルアドレスを出力する
と共に入力レジスタにリード信号を出力し、入力レジス
タからのリードデータをPCIブリッジに入力し、アド
レスカウンタの出力を入力レジスタおよび出力レジスタ
に入力するものであって、PCIブリッジからのローカ
ルアドレスの一部のビットを出力レジスタのデータとし
て使用する。
【0013】本発明の好適実施形態によると、出力レジ
スタのデータとして使用するローカルアドレスの一部の
ビットを、このビットが有効なタイミングで保持する。
スタのデータとして使用するローカルアドレスの一部の
ビットを、このビットが有効なタイミングで保持する。
【0014】また、データとして使用するローカルアド
レスを保持せずパルス信号として使用する場合に、適切
なタイミングで出力されるイネーブル信号発生手段を有
する。
レスを保持せずパルス信号として使用する場合に、適切
なタイミングで出力されるイネーブル信号発生手段を有
する。
【0015】更に、本発明のPCIデバイス制御方式
は、PCIブリッジ、アドレスデコーダおよび出力レジ
スタを含み、PCIブリッジのローカルアドレスをアド
レスデコーダに入力し、このアドレスデコーダの出力は
出力レジスタに入力されるものであって、アドレスカウ
ンタおよびメモリアレイを設け、ローカルアドレスの一
部のビットを出力レジスタのデータとして使用し、ロー
カルアドレスをアドレスカウンタからメモリアレイに入
力し、このメモリアレイから出力されるリードデータを
PCIブリッジに入力する。
は、PCIブリッジ、アドレスデコーダおよび出力レジ
スタを含み、PCIブリッジのローカルアドレスをアド
レスデコーダに入力し、このアドレスデコーダの出力は
出力レジスタに入力されるものであって、アドレスカウ
ンタおよびメモリアレイを設け、ローカルアドレスの一
部のビットを出力レジスタのデータとして使用し、ロー
カルアドレスをアドレスカウンタからメモリアレイに入
力し、このメモリアレイから出力されるリードデータを
PCIブリッジに入力する。
【0016】好適実施形態では、PCIブリッジ側から
のバーストアクセスに対応させるために、リード開始ア
ドレス指定時のみPCIブリッジ側からの設定に従い、
バースト動作中はアドレスカウンタの連続アクセスが可
能である。
のバーストアクセスに対応させるために、リード開始ア
ドレス指定時のみPCIブリッジ側からの設定に従い、
バースト動作中はアドレスカウンタの連続アクセスが可
能である。
【0017】
【発明の実施の形態】本発明の上述したおよび他の目
的、特徴および利点を明確にすべく、添付図を参照しな
がら、本発明の好適実施形態の構成および動作を、詳細
に説明する。尚、図6の従来技術と対応する構成要素に
は、便宜上、同様の参照符号を使用することとする。
的、特徴および利点を明確にすべく、添付図を参照しな
がら、本発明の好適実施形態の構成および動作を、詳細
に説明する。尚、図6の従来技術と対応する構成要素に
は、便宜上、同様の参照符号を使用することとする。
【0018】図1は、本発明によるPCIデバイス制御
方式の第1実施形態の構成を示すブロック図である。こ
のPCIデバイス制御方式は、PCIブリッジ11、ア
ドレスデコーダ12、出力レジスタ13および入力レジ
スタ14より構成される。ここで、PCIブリッジ11
には、CLK、FRAME#、IRDY#、TRDY
#、C/BEおよびADが入力される。PCIブリッジ
11から、ローカルアドレスおよびアドレスラッチ信号
がアドレスデコーダ12に入力されるのみならずローカ
ルアドレスの一部のビットは、出力レジスタ13にも入
力され、リード信号が入力レジスタ14に入力される。
また、入力レジスタ14からのリードデータがPCIブ
リッジ11に入力される。
方式の第1実施形態の構成を示すブロック図である。こ
のPCIデバイス制御方式は、PCIブリッジ11、ア
ドレスデコーダ12、出力レジスタ13および入力レジ
スタ14より構成される。ここで、PCIブリッジ11
には、CLK、FRAME#、IRDY#、TRDY
#、C/BEおよびADが入力される。PCIブリッジ
11から、ローカルアドレスおよびアドレスラッチ信号
がアドレスデコーダ12に入力されるのみならずローカ
ルアドレスの一部のビットは、出力レジスタ13にも入
力され、リード信号が入力レジスタ14に入力される。
また、入力レジスタ14からのリードデータがPCIブ
リッジ11に入力される。
【0019】PCIブリッジ11は、PCIインターフ
ェースおよびローカルインターフェースの変換機能を有
する。アドレスデコーダ12は、PCIブリッジ11か
ら出力されるローカルアドレス情報をデコードして、出
力レジスタ13および入力レジスタ14を選択する。出
力レジスタ13は、選択状態におけるローカルデータを
保持する。入力レジスタ14は、選択状態のレジスタの
みがローカルデータに有効なデータを出力する。
ェースおよびローカルインターフェースの変換機能を有
する。アドレスデコーダ12は、PCIブリッジ11か
ら出力されるローカルアドレス情報をデコードして、出
力レジスタ13および入力レジスタ14を選択する。出
力レジスタ13は、選択状態におけるローカルデータを
保持する。入力レジスタ14は、選択状態のレジスタの
みがローカルデータに有効なデータを出力する。
【0020】次に、図1のPCIデバイス制御方式の動
作を、図2のタイミングチャートを参照しながら説明す
る。図2は、イニシエータがアービタからバス使用権を
獲得した後、メモリ(I/O)リードを行う動作を示す
ものである。
作を、図2のタイミングチャートを参照しながら説明す
る。図2は、イニシエータがアービタからバス使用権を
獲得した後、メモリ(I/O)リードを行う動作を示す
ものである。
【0021】図2(a)に示すCLK1のタイミング
で、イニシエータが図2(b)に示すREQ#をアサー
トして、バスの使用権をアービタ(調停器)に要求す
る。そして、CLK2のタイミングで、アービタが図2
(c)に示すGNT#で応答してバスの使用を許可す
る。CLK3で、図2(d)に示すFRAME#をアサ
ートすると共に図2(g)に示すC/BEにメモリ(I
/O)リードコマンドを出力し、図2(h)に示すAD
にはデータをリードするターゲットのアドレス情報を出
力する。CLK4では、イニシエータおよびターゲット
が、それぞれ図2(e)に示すIRDY#とTRDY#
をアサートすると共にイニシエータはC/BEにバイト
イネーブル情報を、ターゲットはADにデータを出力す
る。読み出すデータが32ビット以内である場合には、
CLK5でリード動作を終了する。
で、イニシエータが図2(b)に示すREQ#をアサー
トして、バスの使用権をアービタ(調停器)に要求す
る。そして、CLK2のタイミングで、アービタが図2
(c)に示すGNT#で応答してバスの使用を許可す
る。CLK3で、図2(d)に示すFRAME#をアサ
ートすると共に図2(g)に示すC/BEにメモリ(I
/O)リードコマンドを出力し、図2(h)に示すAD
にはデータをリードするターゲットのアドレス情報を出
力する。CLK4では、イニシエータおよびターゲット
が、それぞれ図2(e)に示すIRDY#とTRDY#
をアサートすると共にイニシエータはC/BEにバイト
イネーブル情報を、ターゲットはADにデータを出力す
る。読み出すデータが32ビット以内である場合には、
CLK5でリード動作を終了する。
【0022】次に、リードコマンドを受けたターゲット
内部の動作を図1により説明する。PCIバス上のFR
AME#信号(図2(d)参照)がアクティブであるタ
イミングのAD情報をアドレスとして解釈して、予め割
り当てられている自アドレスとの一致を確認する。アド
レスが一致すると、PCIブリッジ11で、そのアドレ
ス情報をローカルアドレスに変換してアドレスデコーダ
12に出力すると共にその一部のビットを出力レジスタ
13のデータとして出力する。ローカルアドレス信号
は、アドレスデコーダ12、出力レジスタ13および入
力レジスタ14においてアドレスラッチ信号で保持され
る。尚、出力レジスタ13を保持するための信号として
ライト信号を別に設けてもよい。
内部の動作を図1により説明する。PCIバス上のFR
AME#信号(図2(d)参照)がアクティブであるタ
イミングのAD情報をアドレスとして解釈して、予め割
り当てられている自アドレスとの一致を確認する。アド
レスが一致すると、PCIブリッジ11で、そのアドレ
ス情報をローカルアドレスに変換してアドレスデコーダ
12に出力すると共にその一部のビットを出力レジスタ
13のデータとして出力する。ローカルアドレス信号
は、アドレスデコーダ12、出力レジスタ13および入
力レジスタ14においてアドレスラッチ信号で保持され
る。尚、出力レジスタ13を保持するための信号として
ライト信号を別に設けてもよい。
【0023】このように、PCIバス上でアドレス情報
として伝達された内容をライトデータとして出力レジス
タ13に格納することができる。更に、選択されている
入力レジスタ14の1つから出力されるデータを、リー
ドデータとして有効な値をPCIブリッジ11経由でP
CIバスに応答することができる。
として伝達された内容をライトデータとして出力レジス
タ13に格納することができる。更に、選択されている
入力レジスタ14の1つから出力されるデータを、リー
ドデータとして有効な値をPCIブリッジ11経由でP
CIバスに応答することができる。
【0024】次に、PCI上のアドレスおよびターゲッ
トデバイスのメモリマップの関係を、図3を参照して説
明する。図3は、PCI側アドレス、ローカル側アドレ
スおよびローカル側コマンドの関係を示す。今、アドレ
ス信号のうち2ビットを出力データとして使う場合に
は、ターゲット内で4種類のコマンドを生成することが
できる。アドレスの最下位から3ビット目および4ビッ
ト目をデータに割り当てると、図3に示す如く、上から
1行目のPCI側アドレスの「XXXX0000」は、
ローカル側リードアドレス「0000」番地の指定と4
ビット目と3ビット目が「00」であることが表す「コ
マンドA」を同時に表現する。次に、2行目のPCI側
アドレスの「XXXX0001」は、ローカル側リード
アドレスの「0001」番地と「コマンドA」を表現す
る。更に、5行目のPCI側アドレスの「XXXX00
04」は、ローカル側リードアドレス「0000」番地
と4ビット目と3ビット目が「01」であることが「コ
マンドB」を表現する。
トデバイスのメモリマップの関係を、図3を参照して説
明する。図3は、PCI側アドレス、ローカル側アドレ
スおよびローカル側コマンドの関係を示す。今、アドレ
ス信号のうち2ビットを出力データとして使う場合に
は、ターゲット内で4種類のコマンドを生成することが
できる。アドレスの最下位から3ビット目および4ビッ
ト目をデータに割り当てると、図3に示す如く、上から
1行目のPCI側アドレスの「XXXX0000」は、
ローカル側リードアドレス「0000」番地の指定と4
ビット目と3ビット目が「00」であることが表す「コ
マンドA」を同時に表現する。次に、2行目のPCI側
アドレスの「XXXX0001」は、ローカル側リード
アドレスの「0001」番地と「コマンドA」を表現す
る。更に、5行目のPCI側アドレスの「XXXX00
04」は、ローカル側リードアドレス「0000」番地
と4ビット目と3ビット目が「01」であることが「コ
マンドB」を表現する。
【0025】このように、ローカル側リードアドレスと
コマンドを同時に指定することができる。コマンドに割
り当てるビット数およびビットの位置は、そのシステム
に適合するように自由に決めてよいが、PCIの規定を
遵守する必要がある。
コマンドを同時に指定することができる。コマンドに割
り当てるビット数およびビットの位置は、そのシステム
に適合するように自由に決めてよいが、PCIの規定を
遵守する必要がある。
【0026】上述した動作により、PCIイニシエータ
およびターゲット間でデータの送受をすることができ
る。図1のPCIブリッジ11は、当業者に周知であ
り、また本発明とは直接関係ないので、その詳細構成の
説明は省略する。
およびターゲット間でデータの送受をすることができ
る。図1のPCIブリッジ11は、当業者に周知であ
り、また本発明とは直接関係ないので、その詳細構成の
説明は省略する。
【0027】次に、本発明によるPCIデバイス制御方
式の他の実施形態を、図4および図5を参照して説明す
る。図4に示す本発明によるPCIデバイス制御方式の
第2実施形態は、通常のライト動作も有効である。図4
のPCIデバイス制御方式も、PCIブリッジ11、ア
ドレスデコーダ12、出力レジスタ13および入力レジ
スタ14より構成される。第2実施形態にあっても、ロ
ーカルアドレスは、上述した第1実施形態と同様に、ア
ドレスデコーダ12に入力されると共にその一部のビッ
トは、出力レジスタ13に入力される。PCIブリッジ
11は、PCIインターフェースおよびローカルインタ
ーフェースの変換機能を有する。アドレスデコーダ12
は、PCIブリッジ11から出力されるローカルアドレ
ス情報をデコードして、出力レジスタ13および入力レ
ジスタ14を選択する。出力レジスタ13は、選択状態
におけるローカルデータを保持する。また、入力レジス
タ14は、選択状態のレジスタのみがローカルデータに
有効なデータを出力する。
式の他の実施形態を、図4および図5を参照して説明す
る。図4に示す本発明によるPCIデバイス制御方式の
第2実施形態は、通常のライト動作も有効である。図4
のPCIデバイス制御方式も、PCIブリッジ11、ア
ドレスデコーダ12、出力レジスタ13および入力レジ
スタ14より構成される。第2実施形態にあっても、ロ
ーカルアドレスは、上述した第1実施形態と同様に、ア
ドレスデコーダ12に入力されると共にその一部のビッ
トは、出力レジスタ13に入力される。PCIブリッジ
11は、PCIインターフェースおよびローカルインタ
ーフェースの変換機能を有する。アドレスデコーダ12
は、PCIブリッジ11から出力されるローカルアドレ
ス情報をデコードして、出力レジスタ13および入力レ
ジスタ14を選択する。出力レジスタ13は、選択状態
におけるローカルデータを保持する。また、入力レジス
タ14は、選択状態のレジスタのみがローカルデータに
有効なデータを出力する。
【0028】次に、図4に示す第2実施形態の動作を説
明する。リードコマンドを受けたターゲットは、PCI
バス上のFRAME#信号がアクティブなタイミングの
AD情報をアドレスとして解釈し、予め割り当てられて
いる自アドレスとの一致を確認する。アドレスが一致す
ると、PCIブリッジ11で、そのアドレス情報をロー
カルアドレスに変換してアドレスデコーダ12に出力す
ると共に、その一部を出力レジスタ13のデータとして
出力する。ローカルアドレス信号は、アドレスデコーダ
12、出力レジスタ13および入力レジスタ14におい
てアドレスラッチ信号で保持される。尚、出力レジスタ
13を保持するための信号としてライト信号を別に設け
てもよい。
明する。リードコマンドを受けたターゲットは、PCI
バス上のFRAME#信号がアクティブなタイミングの
AD情報をアドレスとして解釈し、予め割り当てられて
いる自アドレスとの一致を確認する。アドレスが一致す
ると、PCIブリッジ11で、そのアドレス情報をロー
カルアドレスに変換してアドレスデコーダ12に出力す
ると共に、その一部を出力レジスタ13のデータとして
出力する。ローカルアドレス信号は、アドレスデコーダ
12、出力レジスタ13および入力レジスタ14におい
てアドレスラッチ信号で保持される。尚、出力レジスタ
13を保持するための信号としてライト信号を別に設け
てもよい。
【0029】このように、PCIバス上でアドレス情報
として伝達された内容を、ライトデータとして出力レジ
スタ13に格納することができる。更に、選択されてい
る入力レジスタ14の1つから出力されるデータを、リ
ードデータとして有効な値を、PCIブリッジ11を経
由してPCIバスに応答することができる。
として伝達された内容を、ライトデータとして出力レジ
スタ13に格納することができる。更に、選択されてい
る入力レジスタ14の1つから出力されるデータを、リ
ードデータとして有効な値を、PCIブリッジ11を経
由してPCIバスに応答することができる。
【0030】この第2実施形態では、図1に示す第1実
施形態にライトコマンドを受け付ける機能を追加してい
るので、その動作について説明する。ライトコマンドを
受けたターゲットでは、PCIバス上のFRAME#信
号がアクティブなタイミングのAD情報をアドレスとし
て解釈して、予め割り当てられている自アドレスとの一
致を確認する。アドレスが一致すると、PCIブリッジ
11で、そのアドレス情報をローカルアドレスに変換し
てアドレスデコーダ12に出力する。アドレスデコーダ
12で右側の出力レジスタ13が選択され、次のタイミ
ングでライトデータがPCIブリッジ11から出力レジ
スタ13のデータとして供給され、ライト信号により出
力レジスタ13にライトデータを保持する。
施形態にライトコマンドを受け付ける機能を追加してい
るので、その動作について説明する。ライトコマンドを
受けたターゲットでは、PCIバス上のFRAME#信
号がアクティブなタイミングのAD情報をアドレスとし
て解釈して、予め割り当てられている自アドレスとの一
致を確認する。アドレスが一致すると、PCIブリッジ
11で、そのアドレス情報をローカルアドレスに変換し
てアドレスデコーダ12に出力する。アドレスデコーダ
12で右側の出力レジスタ13が選択され、次のタイミ
ングでライトデータがPCIブリッジ11から出力レジ
スタ13のデータとして供給され、ライト信号により出
力レジスタ13にライトデータを保持する。
【0031】以上のような構成により、従来通りのライ
ト動作およびリード動作に対応できることに加えて、リ
ード動作の度に設定しなければならないような煩わしい
動作は、アドレス情報の一部に制御データを割り当てる
方式により効率的にデータのやりとりをすることができ
る。この構成により、PCIバスでのバーストリード転
送に対応できない問題が発生するが、その問題を解消す
るための構成を、第3実施形態を図5に示す。
ト動作およびリード動作に対応できることに加えて、リ
ード動作の度に設定しなければならないような煩わしい
動作は、アドレス情報の一部に制御データを割り当てる
方式により効率的にデータのやりとりをすることができ
る。この構成により、PCIバスでのバーストリード転
送に対応できない問題が発生するが、その問題を解消す
るための構成を、第3実施形態を図5に示す。
【0032】次に、図5に示す本発明によるPCIデバ
イス制御方式の第3実施形態は、PCIブリッジ11、
アドレスデコーダ12、出力レジスタ13、アドレスカ
ウンタ15およびメモリアレイ16より構成される。P
CIブリッジ11には、CLK、FRAME#、IRD
Y#、TRDY#、C/BEおよびADが入力される。
また、PCIブリッジ11からは、ローカルアドレスが
出力され、アドレスデコーダ12、アドレスカウンタ1
5および出力レジスタ13に入力される。アドレスラッ
チ信号が、アドレスデコーダ12に入力される。また、
メモリアレイ16からのリードデータは、PCIブリッ
ジ11に入力される。
イス制御方式の第3実施形態は、PCIブリッジ11、
アドレスデコーダ12、出力レジスタ13、アドレスカ
ウンタ15およびメモリアレイ16より構成される。P
CIブリッジ11には、CLK、FRAME#、IRD
Y#、TRDY#、C/BEおよびADが入力される。
また、PCIブリッジ11からは、ローカルアドレスが
出力され、アドレスデコーダ12、アドレスカウンタ1
5および出力レジスタ13に入力される。アドレスラッ
チ信号が、アドレスデコーダ12に入力される。また、
メモリアレイ16からのリードデータは、PCIブリッ
ジ11に入力される。
【0033】この第3実施形態のPCIブリッジ11
は、PCIインターフェースおよびローカルインターフ
ェースの変換機能を有する。アドレスデコーダ12は、
PCIブリッジ11から出力されるローカルアドレス情
報をデコードし、出力レジスタ13を選択する。アドレ
スカウンタ15は、PCIブリッジ11から供給される
ローカルアドレスをそのプリセットデータとして入力
し、カウントデータをメモリアレイ16にアドレス信号
として供給する。出力レジスタ13は、選択状態におけ
るローカルデータを保持する。そして、メモリアレイ1
6は、選択されているアドレスのメモリデータをリード
データに出力する。
は、PCIインターフェースおよびローカルインターフ
ェースの変換機能を有する。アドレスデコーダ12は、
PCIブリッジ11から出力されるローカルアドレス情
報をデコードし、出力レジスタ13を選択する。アドレ
スカウンタ15は、PCIブリッジ11から供給される
ローカルアドレスをそのプリセットデータとして入力
し、カウントデータをメモリアレイ16にアドレス信号
として供給する。出力レジスタ13は、選択状態におけ
るローカルデータを保持する。そして、メモリアレイ1
6は、選択されているアドレスのメモリデータをリード
データに出力する。
【0034】次に、図5に示す本発明によるPCIデバ
イス制御方式の第3実施形態のバーストリード動作を説
明する。リードコマンドを受けたターゲットでは、PC
Iバス上のFRAME#信号がアクティブなタイミング
のAD情報をアドレスとして解釈し、予め割り当てられ
ている自アドレスとの一致を確認する。アドレスが一致
すると、PCIブリッジ11で、そのアドレス情報をロ
ーカルアドレスに変換してアドレスデコーダ12に出力
すると共にその一部のビットを出力レジスタ13のデー
タとして出力する。ローカルアドレス信号は、アドレス
デコーダ12、アドレスカウンタ15および出力レジス
タ13において、アドレスラッチ信号で保持される。
尚、出力レジスタ13を保持するための信号として、ラ
イト信号を別に設けてもよい。このように、PCIバス
上でアドレス情報として伝達された内容をライトデータ
として出力レジスタ13に格納することができる。
イス制御方式の第3実施形態のバーストリード動作を説
明する。リードコマンドを受けたターゲットでは、PC
Iバス上のFRAME#信号がアクティブなタイミング
のAD情報をアドレスとして解釈し、予め割り当てられ
ている自アドレスとの一致を確認する。アドレスが一致
すると、PCIブリッジ11で、そのアドレス情報をロ
ーカルアドレスに変換してアドレスデコーダ12に出力
すると共にその一部のビットを出力レジスタ13のデー
タとして出力する。ローカルアドレス信号は、アドレス
デコーダ12、アドレスカウンタ15および出力レジス
タ13において、アドレスラッチ信号で保持される。
尚、出力レジスタ13を保持するための信号として、ラ
イト信号を別に設けてもよい。このように、PCIバス
上でアドレス情報として伝達された内容をライトデータ
として出力レジスタ13に格納することができる。
【0035】一方、制御データとして使用する以外のロ
ーカルアドレス情報は、アドレスカウンタ15のプリセ
ットデータとして入力される。制御データとして割り当
てられている部分にはローレベルに固定し、PCIバス
側のアドレスビットとの重み付けは同じにしておく。リ
ード動作の1番目は、プリセットされたアドレスでメモ
リアレイ16を選択する。次に、連続して次アドレスの
データをアクセスするために、アドレスカウンタ15に
加えられているクロック信号によりアドレスがインクリ
メントされる。このような動作により、バーストリード
に対応することができる。尚、アドレスカウンタ15の
アドレスインクリメントは、データのビットサイズ
(8、16、32ビット)により適合すべく構成される
ことは当業者に周知であるので、説明は省略する。
ーカルアドレス情報は、アドレスカウンタ15のプリセ
ットデータとして入力される。制御データとして割り当
てられている部分にはローレベルに固定し、PCIバス
側のアドレスビットとの重み付けは同じにしておく。リ
ード動作の1番目は、プリセットされたアドレスでメモ
リアレイ16を選択する。次に、連続して次アドレスの
データをアクセスするために、アドレスカウンタ15に
加えられているクロック信号によりアドレスがインクリ
メントされる。このような動作により、バーストリード
に対応することができる。尚、アドレスカウンタ15の
アドレスインクリメントは、データのビットサイズ
(8、16、32ビット)により適合すべく構成される
ことは当業者に周知であるので、説明は省略する。
【0036】ここで、ライトアドレスおよびリードアド
レスの関係を明確にするために、図3のメモリマップを
使用して説明する。今、制御情報としてコマンドBを設
定し、「XXXX0000」番地から4ワード連続でデ
ータを読み込む場合に、イニシエータから「XXXX0
004」番地をアドレスとしてターゲットに渡す。ター
ゲットでは、ビット4、3をコマンドBとして受け取
り、「0000」をプリセットデータとしてアドレスカ
ウンタにセットする。データ幅が32ビットの場合に
は、メモリアレイのアドレスは、「0000」、「00
04」、「0008」、「000C」および「001
0」番地のデータを、連続してイニシエータに返送する
ことができる。
レスの関係を明確にするために、図3のメモリマップを
使用して説明する。今、制御情報としてコマンドBを設
定し、「XXXX0000」番地から4ワード連続でデ
ータを読み込む場合に、イニシエータから「XXXX0
004」番地をアドレスとしてターゲットに渡す。ター
ゲットでは、ビット4、3をコマンドBとして受け取
り、「0000」をプリセットデータとしてアドレスカ
ウンタにセットする。データ幅が32ビットの場合に
は、メモリアレイのアドレスは、「0000」、「00
04」、「0008」、「000C」および「001
0」番地のデータを、連続してイニシエータに返送する
ことができる。
【0037】図5に示す第3実施形態では、ローカルア
ドレス信号をアドレスカウンタ15のプリセットデータ
として入力し、アドレスカウンタ15の出力データをメ
モリアレイ16のアドレス入力として使用している。従
って、バーストリード時に、アドレス値を連続で扱うこ
とができ、バーストリード動作に対応することができ
る。
ドレス信号をアドレスカウンタ15のプリセットデータ
として入力し、アドレスカウンタ15の出力データをメ
モリアレイ16のアドレス入力として使用している。従
って、バーストリード時に、アドレス値を連続で扱うこ
とができ、バーストリード動作に対応することができ
る。
【0038】以上、本発明によるPCIデバイス制御方
式の好適実施形態の構成および動作を詳述した。しか
し、斯かる実施形態は、本発明の単なる例示に過ぎず、
何ら本発明を限定するものではない。本発明の要旨を逸
脱することなく、特定用途に応じて種々の変形変更が可
能であること、当業者には容易に理解できよう。
式の好適実施形態の構成および動作を詳述した。しか
し、斯かる実施形態は、本発明の単なる例示に過ぎず、
何ら本発明を限定するものではない。本発明の要旨を逸
脱することなく、特定用途に応じて種々の変形変更が可
能であること、当業者には容易に理解できよう。
【0039】
【発明の効果】以上の説明から理解される如く、本発明
のPCIデバイス制御方式によれば、次の如き実用上の
顕著な効果が得られる。即ち、PCIリード動作を実行
するのみでPCIイニシエータデバイスからターゲット
デバイスに情報を渡すことおよびターゲットからイニシ
エータに情報を渡すことを同時に行うことができる。そ
の理由は、PCIアドレスの一部をイニシエータからタ
ーゲットへのデータとして割り当てていることによる。
のPCIデバイス制御方式によれば、次の如き実用上の
顕著な効果が得られる。即ち、PCIリード動作を実行
するのみでPCIイニシエータデバイスからターゲット
デバイスに情報を渡すことおよびターゲットからイニシ
エータに情報を渡すことを同時に行うことができる。そ
の理由は、PCIアドレスの一部をイニシエータからタ
ーゲットへのデータとして割り当てていることによる。
【図1】本発明によるPCIデバイス制御方式の第1実
施形態の構成を示すブロック図である。
施形態の構成を示すブロック図である。
【図2】図1に示す本発明によるPCIデバイス制御方
式の第1実施形態の動作を説明するタイミングチャート
である。
式の第1実施形態の動作を説明するタイミングチャート
である。
【図3】本発明によるPCIデバイス制御方式における
メモリマップの説明図である。
メモリマップの説明図である。
【図4】本発明によるPCIデバイス制御方式の第2実
施形態の構成を示すブロック図である。
施形態の構成を示すブロック図である。
【図5】本発明によるPCIデバイス制御方式の第3実
施形態の構成を示すブロック図である。
施形態の構成を示すブロック図である。
【図6】従来のPCIデバイス制御方式の構成を示すブ
ロック図である。
ロック図である。
【図7】図6に示すPCIデバイス制御方式の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
11 PCIブリッジ 12 アドレスデコーダ 13 出力レジスタ 14 入力レジスタ 15 アドレスカウンタ 16 メモリアレイ
Claims (5)
- 【請求項1】PCIブリッジ、アドレスデコーダ、出力
レジスタおよび入力レジスタを含み、前記PCIブリッ
ジから前記アドレスデコーダにローカルアドレスを出力
すると共に前記入力レジスタにリード信号を出力し、前
記入力レジスタからのリードデータを前記PCIブリッ
ジに入力し、前記アドレスデコーダの出力を前記入力レ
ジスタおよび前記出力レジスタに入力するよう構成され
たPCIデバイス制御方式において、 前記PCIブリッジからの前記ローカルアドレスの一部
のビットを前記出力レジスタのデータとして使用するこ
とを特徴とするPCIデバイス制御方式。 - 【請求項2】前記出力レジスタのデータとして使用する
前記ローカルアドレスの一部のビットを、該ビットが有
効なタイミングで保持することを特徴とする請求項1に
記載のPCIデバイス制御方式。 - 【請求項3】データとして使用する前記ローカルアドレ
スを保持せずにパルス信号として使用する場合に、適切
なタイミングで出力されるイネーブル信号生成手段を有
することを特徴とする請求項1に記載のPCIデバイス
制御方式。 - 【請求項4】PCIブリッジ、アドレスデコーダおよび
出力レジスタを含み、前記PCIブリッジのローカルア
ドレスを前記アドレスデコーダに入力し、該アドレスデ
コーダの出力は前記出力レジスタに入力されるPCIブ
リッジ制御方式において、 アドレスカウンタおよびメモリアレイを設け、前記ロー
カルアドレスの一部のビットを出力レジスタのデータと
して使用し、前記ローカルアドレスを前記アドレスカウ
ンタから前記メモリアレイに入力し、該メモリアレイか
ら出力されるリードデータを前記PCIブリッジに入力
することを特徴とするPCIデバイス制御方式。 - 【請求項5】前記PCIブリッジ側からのバーストアク
セスに対応させるために、リード開始アドレス指定時の
み前記PCIブリッジ側からの設定に従い、バースト動
作中は前記アドレスカウンタの連続アクセスが可能であ
ることを特徴とする請求項4に記載のPCIデバイス制
御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000233015A JP2002049572A (ja) | 2000-08-01 | 2000-08-01 | Pciデバイス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000233015A JP2002049572A (ja) | 2000-08-01 | 2000-08-01 | Pciデバイス制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002049572A true JP2002049572A (ja) | 2002-02-15 |
Family
ID=18725608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000233015A Pending JP2002049572A (ja) | 2000-08-01 | 2000-08-01 | Pciデバイス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002049572A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100036995A1 (en) * | 2008-08-05 | 2010-02-11 | Hitachi, Ltd. | Computer system and bus assignment method |
-
2000
- 2000-08-01 JP JP2000233015A patent/JP2002049572A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100036995A1 (en) * | 2008-08-05 | 2010-02-11 | Hitachi, Ltd. | Computer system and bus assignment method |
US8352665B2 (en) * | 2008-08-05 | 2013-01-08 | Hitachi, Ltd. | Computer system and bus assignment method |
US8683109B2 (en) | 2008-08-05 | 2014-03-25 | Hitachi, Ltd. | Computer system and bus assignment method |
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