JP2002044173A - Phase reference burst signal extraction circuit - Google Patents
Phase reference burst signal extraction circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、必要とするＣ／Ｎ
（搬送波電力対雑音電力比）値が異なる複数の変調方式
による被変調波が時間軸多重されて伝送されるデジタル
被変調波を受信するデジタル衛星放送受信機に用いるこ
とができる位相基準バースト信号抽出回路に関する。[0001] The present invention relates to a C / N
(Carrier power to noise power ratio) Phase reference burst signal extraction that can be used in a digital satellite broadcast receiver that receives a digital modulated wave transmitted by time-division multiplexing modulated waves with a plurality of modulation schemes having different values. Circuit.
【０００２】[0002]
【従来の技術】必要とするＣ／Ｎ値が異なる複数の変調
方式で伝送されてくるデジタル被変調波、例えば８ＰＳ
Ｋ変調波、ＱＰＳＫ変調波、ＢＰＳＫ変調波が時間毎に
組み合わされ、フレーム毎に繰り返し伝送される階層化
伝送方式が知られている。かかる階層化伝送方式におい
て、低Ｃ／Ｎでも受信機が安定にキャリア再生ができる
ように位相基準バースト信号（位相基準バースト信号を
バーストシンボル信号とも記す）が挿入されている。2. Description of the Related Art A digital modulated wave transmitted by a plurality of modulation methods having different C / N values, for example, 8PS.
2. Description of the Related Art Hierarchical transmission systems in which a K-modulated wave, a QPSK-modulated wave, and a BPSK-modulated wave are combined for each time and repeatedly transmitted for each frame are known. In such a hierarchical transmission system, a phase reference burst signal (the phase reference burst signal is also referred to as a burst symbol signal) is inserted so that the receiver can stably perform carrier reproduction even at a low C / N.
【０００３】このバーストシンボル信号は、低Ｃ／Ｎで
の受信を可能とするために、ＢＰＳＫで変調されてい
る。また、バーストシンボル信号は同期捕捉のためにも
利用することができる。しかし、一方、実際の運用にお
いて、バーストシンボル信号挿入部分にてもデータを伝
送することも検討されている。[0003] This burst symbol signal is modulated by BPSK to enable reception at a low C / N. The burst symbol signal can also be used for synchronization acquisition. However, on the other hand, in actual operation, transmission of data even to a portion where a burst symbol signal is inserted has been studied.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、受信信
号中から位相基準バースト信号区間（以下、バーストシ
ンボル区間とも記す）に挿入されている信号だけを連続
して抽出する位相基準バースト信号抽出回路はなかっ
た。However, there is no phase reference burst signal extraction circuit for continuously extracting only signals inserted in a phase reference burst signal section (hereinafter also referred to as a burst symbol section) from a received signal. Was.
【０００５】本発明は、受信信号中からバーストシンボ
ル信号区間に挿入されている信号だけを連続して抽出す
る位相基準バースト信号抽出回路を提供することを目的
とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a phase reference burst signal extraction circuit for continuously extracting only a signal inserted in a burst symbol signal section from a received signal.
【０００６】[0006]
【課題を解決するための手段】本発明にかかる位相基準
バースト信号抽出回路は、位相基準バースト信号区間に
挿入されている信号だけを階層化伝送方式の受信信号中
から連続して抽出する位相基準バースト信号抽出回路で
あって、ＰＳＫ復調回路の出力中からシンボルクロック
を再生するクロック再生回路と、ＰＳＫ復調回路の出力
中における位相基準バースト信号区間を検出する位相基
準バースト信号区間検出手段と、シンボルクロックを分
周して、１フレーム周期中における位相基準バースト信
号の総シンボル数に基づく周期のクロックを発生する分
周器と、検出された位相基準バースト信号区間中、ＰＳ
Ｋ復調出力におけるベースバンド信号のＩデータ中のＭ
ＳＢデータがシンボルクロックをライトクロックとして
書き込まれ、かつ書き込まれたＭＳＢデータが分周器の
出力クロックをリードクロックとして読み出される記憶
手段と、を備えたえたことを特徴とする。A phase reference burst signal extraction circuit according to the present invention is a phase reference burst signal extraction circuit for continuously extracting only a signal inserted in a phase reference burst signal section from a reception signal of a hierarchical transmission system. A burst signal extraction circuit for recovering a symbol clock from the output of the PSK demodulation circuit; a phase reference burst signal section detection means for detecting a phase reference burst signal section in the output of the PSK demodulation circuit; A frequency divider for dividing the clock to generate a clock having a cycle based on the total number of symbols of the phase reference burst signal in one frame period;
M in the I data of the baseband signal at the K demodulated output
Storage means for writing SB data using a symbol clock as a write clock, and reading the written MSB data using the output clock of the frequency divider as a read clock.
【０００７】本発明にかかる位相基準バースト信号抽出
回路によれば、ＰＳＫ復調回路の出力中からクロック再
生回路によってシンボルクロックが再生され、位相基準
バースト信号区間抽出手段によってＰＳＫ復調回路の出
力中における位相基準バースト信号区間が検出され、分
周器によってシンボルクロックが分周されて、１フレー
ム周期中における位相基準バースト信号の総シンボル数
に基づく周期のクロックが発生させられ、記憶手段に位
相基準バースト信号区間中ＰＳＫ復調出力におけるベー
スバンド信号のＩデータ中のＭＳＢデータがシンボルク
ロックをライトクロックとして書き込まれ、かつ書き込
まれたＭＳＢデータが分周器の出力クロックをリードク
ロックとして読み出されるために、バーストシンボル区
間に挿入されている信号だけが記憶手段から連続して抽
出されることになる。According to the phase reference burst signal extraction circuit according to the present invention, the symbol clock is reproduced by the clock recovery circuit from the output of the PSK demodulation circuit, and the phase reference burst signal section extraction means extracts the phase clock during the output of the PSK demodulation circuit. The reference burst signal section is detected, the symbol clock is frequency-divided by the frequency divider, and a clock having a period based on the total number of symbols of the phase reference burst signal in one frame period is generated. Since the MSB data in the I data of the baseband signal in the PSK demodulation output during the interval is written using the symbol clock as the write clock and the written MSB data is read using the output clock of the frequency divider as the read clock, the burst symbol Inserted in the section Signal only is to be continuously extracted from the storage means.
【０００８】本発明にかかる位相基準バースト信号抽出
回路において、位相基準バースト信号区間抽出手段は、
ＰＳＫ復調回路の出力中からフレーム同期信号を検出す
るフレーム同期信号検出回路と、検出フレーム同期信号
の先頭位置からシンボルクロックを１９２回計数し、該
１９２回カウントに続いてシンボルクロックを２０７回
繰り返して計数するカウント手段と、カウント手段にお
ける計数値を受けてシンボルクロックの２０４回計数開
始時から２０７回計数終了までを検出する位相基準バー
スト区間検出手段とを備えてもよい。In the phase reference burst signal extraction circuit according to the present invention, the phase reference burst signal section extraction means includes:
A frame synchronization signal detection circuit that detects a frame synchronization signal from the output of the PSK demodulation circuit, and counts 192 symbol clocks from the head position of the detected frame synchronization signal, and repeats the symbol clock 207 times following the 192 counts. A counting means for counting, and a phase reference burst section detecting means for receiving from the count value of the counting means and detecting from the start of the 204 counts of the symbol clock to the end of the 207 counts may be provided.
【０００９】この場合は、ＰＳＫ復調回路の出力中から
フレーム同期信号検出回路によってフレーム同期信号が
検出され、カウント手段によって検出フレーム同期信号
の先頭位置からシンボルクロックが１９２回計数され、
この１９２回の計数に続いて繰り返してシンボルクロッ
クが２０７回計数される。カウント手段におけるシンボ
ルクロックの２０４回計数開始時から２０７回計数終了
までが位相基準バースト信号区間であって、位相基準バ
ースト区間検出手段から位相基準バースト信号区間が検
出される。In this case, the frame synchronization signal is detected by the frame synchronization signal detection circuit from the output of the PSK demodulation circuit, and the symbol clock is counted 192 times from the head position of the detected frame synchronization signal by the counting means.
Following the 192 counts, the symbol clock is counted 207 times repeatedly. The phase reference burst signal section is from the start of 204 counts of symbol clocks to the end of 207 counts of symbol clocks in the count means, and the phase reference burst signal section is detected by the phase reference burst section detection means.
【００１０】本発明にかかる位相基準バースト信号抽出
回路において、分周器はシンボルクロックを５２分周す
る分周器であってもよい。また、本発明にかかる位相基
準バースト信号抽出回路において、フレーム同期信号検
出回路はＰＳＫ復調出力におけるＩデータ中のＭＳＢデ
ータを２０ビット記憶し、記憶した２０ビットのＭＳＢ
データとフレーム同期パターンと比較して、一致したと
きフレーム同期信号を送出するようにしてもよい。In the phase reference burst signal extraction circuit according to the present invention, the frequency divider may be a frequency divider for dividing the symbol clock by 52. In the phase reference burst signal extraction circuit according to the present invention, the frame synchronization signal detection circuit stores 20 bits of MSB data in the I data in the PSK demodulated output, and stores the stored 20 bit MSB data.
The data and the frame synchronization pattern may be compared and a frame synchronization signal may be transmitted when they match.
【００１１】[0011]
【発明の実施の形態】以下、本発明にかかる位相基準バ
ースト信号抽出回路を実施の一形態によって説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A phase reference burst signal extraction circuit according to the present invention will be described below with reference to an embodiment.
【００１２】図１は本発明の実施の一形態にかかる位相
基準バースト信号抽出回路の構成を示すブロック図であ
り、図２は図１に示す位相基準バースト信号抽出回路を
含むデジタル衛星放送受信機の概略構成を示すブロック
図である。FIG. 1 is a block diagram showing a configuration of a phase reference burst signal extraction circuit according to an embodiment of the present invention. FIG. 2 is a digital satellite broadcast receiver including the phase reference burst signal extraction circuit shown in FIG. FIG. 2 is a block diagram showing a schematic configuration of the embodiment.
【００１３】本発明にかかる位相基準バースト信号抽出
回路の説明の前に、階層化伝送方式のフレーム構成、バ
ーストシンボル信号について説明する。Before describing the phase reference burst signal extraction circuit according to the present invention, the frame structure of the hierarchical transmission system and the burst symbol signal will be described.
【００１４】図４（ａ）は階層化伝送方式におけるトレ
リス／ビタビ復号前のフレーム構成の一例を示す図であ
る。１フレームは、ヘッダ部（単に、ヘッダとも記す）
１９２シンボルと、主信号２０３シンボルとバーストシ
ンボル４シンボルからなる対が複数対（１９２対）とで
形成された３９９３６シンボルで構成されている。FIG. 4A is a diagram showing an example of a frame configuration before trellis / Viterbi decoding in the hierarchical transmission system. One frame is a header part (also simply referred to as a header)
A pair consisting of 192 symbols, 203 symbols of the main signal and 4 symbols of the burst symbol is composed of 39936 symbols formed by a plurality of pairs (192 pairs).
【００１５】さらに詳細には、図４（ａ）に示すよう
に、フレーム同期パターン（ＢＰＳＫ）３２シンボル
（所定の２０シンボルを同期検出に使用する）、伝送多
重構成識別のためのＴＭＣＣ（Transmission and Mul
tiplexing Configuration Control）パターン（ＢＰ
ＳＫ）１２８シンボル、スーパーフレーム識別情報パタ
ーン（ＢＰＳＫ）３２シンボル、主信号２０３シンボ
ル、１フレーム毎にセットされる疑似ランダム信号でＢ
ＰＳＫ変調されるバーストシンボル信号４シンボル、主
信号２０３シンボル、バーストシンボル信号４シンボル
…主信号２０３シンボル、バーストシンボル信号４シン
ボルの順序で形成されている。More specifically, as shown in FIG. 4A, 32 symbols of a frame synchronization pattern (BPSK) (20 predetermined symbols are used for synchronization detection), and TMCC (Transmission and Transmission) for identifying a transmission multiplex configuration. Mul
tiplexing Configuration Control) pattern (BP
SK) 128 symbols, superframe identification information pattern (BPSK) 32 symbols, main signal 203 symbols, pseudo-random signal set for each frame
It is formed in the order of 4 symbols of the PSK-modulated burst symbol signal, 203 symbols of the main signal, 4 symbols of the burst symbol signal ... 203 symbols of the main signal and 4 symbols of the burst symbol signal.
【００１６】図４（ｂ）に示すフレーム同期パターンｗ
１、ＴＭＣＣパターンおよびスーパーフレーム識別情報
パターンｗ２（ｗ３）を含む１９２シンボルはヘッダと
も称される。主信号はトレリス（ＴＳ）８ＰＳＫ変調／
ＱＰＳＫ変調／ＢＰＳＫ変調されている。図４（ｃ）に
示すようにフレーム同期パターンｗ１は３２シンボル中
の後半２０シンボル（ＥＣＤ２８ｈ、ｈはヘキサデシマ
ルを示す）が同期検出に使用される。これは畳み込み符
号化によって、前半１２シンボルは同期パターンの前値
によって異なり不定になるためである。The frame synchronization pattern w shown in FIG.
1, 192 symbols including the TMCC pattern and the superframe identification information pattern w2 (w3) are also referred to as a header. The main signal is trellis (TS) 8PSK modulation /
QPSK modulation / BPSK modulation. As shown in FIG. 4C, in the frame synchronization pattern w1, the latter 20 symbols out of 32 symbols (ECD 28h, h indicates hexadecimal) are used for synchronization detection. This is because the first 12 symbols are undefined depending on the previous value of the synchronization pattern due to the convolutional coding.
【００１７】図４（ｃ）に示すようにスーパーフレーム
識別情報パターンｗ２（ｗ３）は、８フレームで構成さ
れるスーパーフレームを識別するために、第１フレーム
にはスーパーフレーム識別情報パターンｗ２が用いら
れ、第２〜第８フレームにはスーパーフレーム識別情報
パターンｗ３が用いられる。スーパーフレーム識別情報
パターンｗ２、ｗ３も３２シンボル中の後半２０シンボ
ル、スーパーフレーム識別情報パターンｗ２にあっては
（０Ｂ６７７ｈ）がスーパーフレーム識別に用いられ、
スーパーフレーム識別情報パターンｗ３にあっては図４
（ｄ）に示すように（Ｆ４９８８ｈ）がスーパーフレー
ム識別に用いられる。As shown in FIG. 4C, the superframe identification information pattern w2 (w3) uses the superframe identification information pattern w2 for the first frame to identify a superframe composed of eight frames. The superframe identification information pattern w3 is used for the second to eighth frames. The superframe identification information patterns w2 and w3 are also the latter 20 symbols out of 32 symbols, and (0B677h) is used for superframe identification in the superframe identification information pattern w2.
FIG. 4 shows the superframe identification information pattern w3.
As shown in (d), (F4988h) is used for superframe identification.
【００１８】ここで、スーパーフレーム識別情報パター
ンｗ２（ｗ３）において、スーパーフレーム識別のため
に後半２０シンボルが用いられるのは、畳み込み符号化
によって、前半１２シンボルは同期パターンの前値によ
って異なり不定になるためである。また、スーパーフレ
ーム識別情報パターンｗ３は、スーパーフレーム識別情
報パターンｗ２を反転したパターンになっている。Here, in the superframe identification information pattern w2 (w3), the latter 20 symbols are used for the superframe identification because the first 12 symbols depend on the previous value of the synchronization pattern due to convolutional coding and are undefined. It is because it becomes. The superframe identification information pattern w3 is a pattern obtained by inverting the superframe identification information pattern w2.
【００１９】バーストシンボル信号は、図５に示す如
く、９段のレジスタと排他論理和回路から構成されたＰ
Ｎ発生器２０によって生成された９次ＰＮ（ＧＰＮ＝Ｘ
９＋Ｘ ４＋１、初期値１１１１０１１０１）で拡散され
て形成される。ＰＮ発生器２０は図示しないバーストク
ロック信号が供給され、フレーム同期信号がリセットパ
ルスとして供給されて、フレーム同期信号によってリセ
ットされると共に初期化され、かつバーストシンボル区
間イネーブルにされてシンボルバースト信号期間以外で
は動作が停止させられる。この９次ＰＮ信号と排他論理
和が採られた他のＢＰＳＫ変調のベースバンド信号が挿
入されていてもよい。The burst symbol signal is as shown in FIG.
And a P-stage composed of a nine-stage register and an exclusive OR circuit.
N-order PN (GPN= X
9+ X 4+1 and initial value 111101101)
Formed. The PN generator 20 has a burst clock (not shown).
The lock signal is supplied and the frame synchronization signal is reset
And reset by the frame sync signal.
Is initialized when the burst symbol
Enabled during the symbol burst signal period
Is stopped. This 9th PN signal and exclusive logic
Another BPSK-modulated baseband signal is added.
May be included.
【００２０】次に、図２に戻って説明する。デジタル衛
星放送受信機における受信信号はフロントエンドチュー
ナ２１に供給されて、受信チャンネル選択に基づく希望
の放送にチューニングされ、処理の容易な中間周波数の
中間周波信号に変換され、ベースバンド信号に復調され
る。フロントエンドチューナ２１から出力されるベース
バンド信号はＡ／Ｄ変換器２２に供給されてＡ／Ｄ変換
され、Ａ／Ｄ変換出力は８ＰＳＫ／ＱＰＳＫ／ＢＰＳＫ
復調回路２３によってＰＳＫ復調がなされる。この復調
に際してクロック再生回路２４においてシンボルクロッ
クが再生される。Next, description will be made returning to FIG. The received signal in the digital satellite broadcast receiver is supplied to a front-end tuner 21, where it is tuned to a desired broadcast based on the reception channel selection, converted into an intermediate frequency signal of an intermediate frequency that is easy to process, and demodulated into a baseband signal. You. The baseband signal output from the front end tuner 21 is supplied to an A / D converter 22 and A / D converted, and the A / D converted output is 8PSK / QPSK / BPSK.
PSK demodulation is performed by the demodulation circuit 23. At the time of this demodulation, the symbol clock is reproduced in the clock reproduction circuit 24.
【００２１】８ＰＳＫ／ＱＰＳＫ／ＢＰＳＫ復調回路２
３によってＰＳＫ復調された誤り訂正前のベースバンド
信号のＩ、Ｑデータはトレリス／ビタビ復号回路２５に
おいてトレリス／ビタビ復号がなされ、トレリス／ビタ
ビ復号がなされたデータはデインターリーブ、デスクラ
ンブル回路２６においてデインターリーブ、デスクラン
ブルがなされ、リードソロモン復号回路２７においてリ
ードソロモン復号がなされて、出力される。8PSK / QPSK / BPSK demodulation circuit 2
The trellis / Viterbi decoding circuit 25 performs trellis / Viterbi decoding on the I and Q data of the baseband signal before error correction PSK-demodulated by 3 and the deinterleaving and descrambling circuit 26 performs the trellis / Viterbi decoding data. Deinterleaving and descrambling are performed, and Reed-Solomon decoding circuit 27 performs Reed-Solomon decoding and outputs the result.
【００２２】８ＰＳＫ／ＱＰＳＫ／ＢＰＳＫ復調回路２
３によってＰＳＫ復調されたベースバンド信号のＩ、Ｑ
データ中のＩデータにおけるＭＳＢデータ（以下、単に
ＭＳＢデータとも記す）とクロック再生回路２４にて再
生されたシンボルクロックとは、フレーム同期信号検出
回路２を含む位相基準バースト信号抽出回路１に供給し
てバーストシンボル信号を抽出する。8PSK / QPSK / BPSK demodulation circuit 2
3, I and Q of the baseband signal demodulated by PSK
The MSB data (hereinafter, also simply referred to as MSB data) of the I data in the data and the symbol clock recovered by the clock recovery circuit 24 are supplied to a phase reference burst signal extraction circuit 1 including a frame synchronization signal detection circuit 2. To extract a burst symbol signal.
【００２３】次に、本発明の実施の一形態にかかる位相
基準バースト信号抽出回路１について、図１に基づいて
説明する。Next, a phase reference burst signal extraction circuit 1 according to an embodiment of the present invention will be described with reference to FIG.
【００２４】位相基準バースト信号抽出回路１は、ベー
スバンド信号のＩデータ中のＭＳＢデータを受けてフレ
ーム同期信号を送出するフレーム同期信号検出回路２
と、フレーム同期信号検出回路２によって送出されたフ
レーム同期信号とシンボルクロックとに基づいてバース
トシンボル信号期間を検出しライトイネーブル信号とし
て送出するシンボルカウンタ３と、シンボルクロックを
５２分周してリードクロックとして出力する５２分周器
４とを備えている。The phase reference burst signal extraction circuit 1 receives a MSB data in the I data of the baseband signal and sends a frame synchronization signal.
A symbol counter 3 for detecting a burst symbol signal period based on the frame synchronization signal and the symbol clock transmitted by the frame synchronization signal detection circuit 2 and transmitting the burst symbol signal period as a write enable signal; And a 52 frequency divider 4 that outputs
【００２５】位相基準バースト信号抽出回路１は、さら
に、シンボルクロックを書き込みクロックとしてシンボ
ルカウンタ３から出力されたライトイネーブル信号の期
間中ＭＳＢデータを書き込み、書き込まれたＭＳＢデー
タを５２分周器４から出力されるリードクロックによっ
て読み出すＦＩＦＯ４と、図５に示したＰＮ発生器と同
一構成であってバーストクロックとフレーム同期信号を
入力とするＰＮ発生器６と、ＰＮ発生器６からの出力と
ＦＩＦＯ４から読み出されたデータとを排他論理和演算
してＰＮ発生器６と協同して逆拡散を行うための排他論
理和回路７とを備えている。The phase reference burst signal extraction circuit 1 further writes MSB data during the period of the write enable signal output from the symbol counter 3 using the symbol clock as a write clock, and outputs the written MSB data from the 52 frequency divider 4. A FIFO 4 read by the output read clock, a PN generator 6 having the same configuration as the PN generator shown in FIG. 5 and having a burst clock and a frame synchronization signal as inputs, and an output from the PN generator 6 and the FIFO 4 An exclusive OR circuit 7 for performing an exclusive OR operation on the read data and performing despreading in cooperation with the PN generator 6 is provided.
【００２６】シンボルカウンタ３は、フレーム同期信号
と後記する１９２カウンタ１２から出力されるフレーム
の先頭を示すデータとを入力とするオアゲート８と、オ
アゲート８の出力時、すなわちフレーム同期信号の先頭
においてリセットされてシンボルクロックを１９２回カ
ウントしてヘッダ期間を検出する１９２ＴＭＣＣシンボ
ルカウンタ９と、１９２ＴＭＣＣシンボルカウンタ９の
キャリー出力とオアゲート８からの出力を入力とするオ
アゲート１０と、オアゲート１０の出力によってリセッ
トされてヘッダ終了時からシンボルクロックを２０７回
カウントしてバーストシンボル区間の終了を検出する２
０７カウンタ１１とを備えている。The symbol counter 3 receives an OR gate 8 which receives a frame synchronization signal and data indicating the beginning of a frame output from a 192 counter 12 described later, and resets the output of the OR gate 8, that is, at the beginning of the frame synchronization signal. The 192 TMCC symbol counter 9 detects the header period by counting the symbol clock 192 times, the OR gate 10 which receives the carry output of the 192 TMCC symbol counter 9 and the output from the OR gate 8, and is reset by the output of the OR gate 10. Count the symbol clock 207 times from the end of the header to detect the end of the burst symbol section 2
07 counter 11.
【００２７】シンボルカウンタ３は、さらに、オアゲー
ト１０の出力によってリセットされ、かつ２０７カウン
タ１１のキャリー出力発生時からシンボルクロックを１
９２回カウントして１フレームの終了を検出して検出出
力をオアゲート８へ出力する１９２カウンタ１２と、２
０７カウンタ１１のカウント出力を受けてシンボルクロ
ックの２０４回カウント開始時から２０７回カウント終
了までの４カウント期間をバーストシンボル区間として
検出し、検出したバーストシンボル区間信号をライトイ
ネーブル信号としてＦＩＦＯ５へ送出するバースト期間
検出器１３と、オアゲート８からの出力を受けてバース
トフレーム同期信号を送出するバーストフレーム同期信
号生成回路１４とを備えている。The symbol counter 3 is further reset by the output of the OR gate 10 and resets the symbol clock by 1 from the time when the carry output of the 207 counter 11 occurs.
A 192 counter 12 which counts 92 times to detect the end of one frame and outputs a detection output to the OR gate 8;
In response to the count output of the 07 counter 11, four count periods from the start of 204 counts of the symbol clock to the end of 207 counts of the symbol clock are detected as a burst symbol section, and the detected burst symbol section signal is sent to the FIFO 5 as a write enable signal. It has a burst period detector 13 and a burst frame synchronization signal generation circuit 14 that receives the output from the OR gate 8 and sends out a burst frame synchronization signal.
【００２８】上記のように構成された位相基準バースト
信号抽出回路１の作用について説明する。The operation of the phase reference burst signal extraction circuit 1 configured as described above will be described.
【００２９】フレーム同期信号検出回路２にて、図４
（ｃ）に示すトレリス／ビタビ復号前のデータと同期パ
ターンｗ１とを比較し、両者が一致したことが検出され
ると、フレーム同期信号が送出される。この場合に、Ｂ
ＰＳＫシンボルの位相マッピングは図６に示す如くであ
って、ベースバンド信号のＩデータのシンボル値は０で
あって、そのデータは７Ｆ００（０１１１１１１１００
００００００）ｈである。ベースバンド信号のＱデータ
のシンボル値は１であって、そのデータは８０００（１
０００００００００００００００）ｈである。In the frame synchronization signal detection circuit 2, FIG.
The data before trellis / Viterbi decoding shown in (c) is compared with the synchronization pattern w1, and when it is detected that they match, a frame synchronization signal is transmitted. In this case, B
The phase mapping of the PSK symbol is as shown in FIG. 6, in which the symbol value of the I data of the baseband signal is 0 and the data is 7F00 (0111111100).
000000 h). The symbol value of the Q data of the baseband signal is 1, and the data is 8000 (1
000000000000000) h.
【００３０】したがって、図６に示すベースバンド信号
のＩデータのＭＳＢデータ２０ビット分がシフトレジス
タにため込まれて同期パターンと比較され，同期パター
ンとの一致が検出されたとき、フレーム同期検出として
フレーム同期信号が送出される。Therefore, 20 bits of the MSB data of the I data of the baseband signal shown in FIG. 6 are stored in the shift register and compared with the synchronization pattern. When the coincidence with the synchronization pattern is detected, the frame synchronization is detected. A frame synchronization signal is sent.
【００３１】フレーム同期信号検出回路２で検出された
図３（ａ）に示すフレーム同期信号と、各フレームにお
けるバーストシンボル信号の先頭であることを示す信号
との論理和演算がオアゲート８でなされる。したがっ
て、オアゲート８からフレーム同期信号の立ち上がりに
同期した信号が出力され、オアゲート８からの出力によ
り１９２ＴＭＣＣシンボルカウンタ９に０がロードさ
れ、シンボルクロックが計数されて、シンボルクロック
が１９２回カウントされ、１９２回カウントされたとき
カウントが停止される。The OR gate 8 performs an OR operation on the frame synchronization signal detected by the frame synchronization signal detection circuit 2 shown in FIG. 3A and a signal indicating the start of the burst symbol signal in each frame. . Therefore, a signal synchronized with the rising edge of the frame synchronization signal is output from the OR gate 8, 0 is loaded into the 192TMCC symbol counter 9 by the output from the OR gate 8, the symbol clock is counted, and the symbol clock is counted 192 times. When counting has been performed twice, the counting is stopped.
【００３２】すなわち、１９２ＴＭＣＣカウンタ９にお
いて、図３（ｂ）に示す如くシンボルクロックの計数が
実行され、１９２回シンボルクロックの計数が終了した
ときはヘッダ期間終了の時点であり、図３（ｃ）に示す
如く１９２ＴＭＣＣカウンタ９からキャリー出力が送出
される。That is, in the 192TMCC counter 9, the counting of the symbol clock is executed as shown in FIG. 3B, and when the counting of the symbol clock is completed 192 times, it is the end of the header period, and FIG. A carry output is sent from the 192TMCC counter 9 as shown in FIG.
【００３３】１９２ＴＭＣＣカウンタ９のキャリー出力
とオアゲート８からの出力とはオアゲート１０に供給さ
れて、オアゲート１０からの出力によって２０７シンボ
ルカウンタ１１には０がロードされて、図３（ｄ）に示
す如くシンボルクロックの計数が実行され、シンボルク
ロックが２０７カウントされる。The carry output of the 192 TMCC counter 9 and the output from the OR gate 8 are supplied to the OR gate 10, and 0 is loaded into the 207 symbol counter 11 by the output from the OR gate 10, as shown in FIG. Symbol clock counting is performed, and 207 symbol clocks are counted.
【００３４】この場合に、オアゲート８からの出力、す
なわちフレーム同期信号によって２０７シンボルカウン
タ１１は０がロードされてシンボルクロックの計数を開
始するが、２０７回シンボルクロックをカウントする前
に、シンボルクロックを１９２回計数したときに１９２
ＴＭＣＣシンボルカウンタ９から出力されるキャリー出
力によって２０７シンボルカウンタ１１は０がロードさ
れ、このロードがなされたときから再度、最初からシン
ボルクロックが２０７回カウントされることになる。こ
れは、２０７シンボルカウンタ１１におけるヘッド期間
の計数を除外するためである。In this case, the 207 symbol counter 11 is loaded with 0 by the output from the OR gate 8, that is, the frame synchronization signal, and starts counting the symbol clocks. 192 when counted 192 times
The carry output output from the TMCC symbol counter 9 causes the 207 symbol counter 11 to be loaded with 0, and the symbol clock is counted 207 times again from the time the load is performed. This is to exclude the counting of the head period in the 207 symbol counter 11.
【００３５】２０７シンボルカウンタ１１の計数値は、
バースト期間検出器１３に供給されて、シンボルクロッ
クを２０４回計数開始したときからシンボルクロックを
２０７回計数終了するまでの期間にわたる信号が図３
（ｅ）に示す如く出力される。この信号がライトイネー
ブル信号としてＦＩＦＯ５へ送出される。ここで、２０
７シンボルカウンタ１１がシンボルクロックを２０４回
計数開始したときから２０７回の計数終了するまでの期
間は主信号に続くバーストシンボル区間長に当たってい
る。The count value of the 207 symbol counter 11 is
The signal supplied to the burst period detector 13 and extending over a period from the start of counting the symbol clocks 204 times to the end of counting the symbol clocks 207 times is shown in FIG.
It is output as shown in (e). This signal is sent to the FIFO 5 as a write enable signal. Where 20
The period from when the seven symbol counter 11 starts counting the symbol clocks 204 times to when the counting of 207 times ends is the burst symbol section length following the main signal.
【００３６】２０７カウンタ１１が２０７回シンボルク
ロックを計数したときは、図３（ｆ）に示す如く、２０
７カウンタ１１からキャリー出力が１９２カウンタ１２
に送出される。When the 207 counter 11 has counted the symbol clock 207 times, as shown in FIG.
Carry output from 7 counter 11 is 192 counter 12
Sent to
【００３７】１９２カウンタ１２ではオアゲート８から
の出力を受けて０がロードされ、シンボルクロックに同
期して、２０７シンボルカウンタのキャリー出力が、図
３（ｇ）に示す如く、１９２計数される。したがって、
主信号と該主信号に続くバーストシンボルの対が１９２
計数されたとき、１９２カウンタ１２からキャリー出力
がオアゲート８へ送出される。この結果、１９２カウン
タ１２のキャリー出力は各フレームの最初に同期して送
出されることになる。１９２カウンタ１２のキャリー出
力がオアゲート８に入力されるために、オアゲート８か
らはフレームの最初に同期した信号が出力されることに
なる。In the 192 counter 12, the output from the OR gate 8 is loaded with 0, and the carry output of the 207 symbol counter is counted 192 in synchronization with the symbol clock as shown in FIG. Therefore,
A pair of a main signal and a burst symbol following the main signal is 192.
When counted, a carry output from the 192 counter 12 is sent to the OR gate 8. As a result, the carry output of the 192 counter 12 is transmitted in synchronization with the beginning of each frame. Since the carry output of the 192 counter 12 is input to the OR gate 8, the OR gate 8 outputs a signal synchronized at the beginning of the frame.
【００３８】一方、オアゲート８の出力はバーストフレ
ーム同期信号生成回路１４に供給されて、バーストフレ
ーム同期信号として送出される。On the other hand, the output of the OR gate 8 is supplied to a burst frame synchronizing signal generation circuit 14 and sent out as a burst frame synchronizing signal.
【００３９】ＦＩＦＯ５はシンボルクロックをライトク
ロックとして、バースト期間検出器１３から出力された
ライトイネーブル信号の出力期間中、ＦＩＦＯ５にバー
ストシンボル区間に挿入されている信号のみがライトク
ロックに同期して連続して書き込まれる。一方、ライト
クロックを５２分周器４で５２分周した信号がＦＩＦＯ
５のリードクロックとされて、ＦＩＦＯ５に書き込まれ
た信号はこのリードクロックによってＦＩＦＯ５から読
み出される。The FIFO 5 uses the symbol clock as the write clock, and during the output period of the write enable signal output from the burst period detector 13, only the signal inserted into the FIFO 5 in the burst symbol period is continuously synchronized with the write clock. Written. On the other hand, the signal obtained by dividing the write clock by 52 by the 52 frequency divider 4 is a FIFO signal.
The signal written to the FIFO 5 as the read clock 5 is read from the FIFO 5 by the read clock.
【００４０】ここで、ＦＩＦＯ５のライトクロックを５
２分周してリードクロックとするのは、１フレーム分の
総シンボル数は３９９３６シンボル（＝ヘッダ１９２＋
２０７×１９２）であり、１フレーム分のバーストシン
ボル数は７６８シンボル（＝４×１９２）であるため、
３９９３６÷７６８＝５２となり、バーストシンボル区
間に挿入されている信号を連続して出力させるためにラ
イトクロックを５２分周するのである。リードクロック
はバーストシンボルを取り出すためのクロックであるた
め、本明細書においてバーストクロックとも記してい
る。Here, the write clock of FIFO5 is set to 5
To divide the frequency by 2 and use it as the read clock, the total number of symbols for one frame is 39936 symbols (= header 192+
207 × 192) and the number of burst symbols for one frame is 768 symbols (= 4 × 192).
39936 ÷ 768 = 52, and the write clock is divided by 52 in order to continuously output the signal inserted in the burst symbol section. Since the read clock is a clock for extracting a burst symbol, it is also referred to as a burst clock in this specification.
【００４１】このようにライトクロックを５２分周した
図３（ｉ）に示すクロックをリードクロックとすること
によって、バーストシンボルにおける各シンボルに対応
して読み出しが行われ、図３（ｈ）に示す如く、バース
トシンボル部分のみが連続したデータとして出力され
る。As described above, by using the clock shown in FIG. 3 (i) obtained by dividing the write clock by 52 as the read clock, reading is performed corresponding to each symbol in the burst symbol, and FIG. 3 (h) is obtained. As described above, only the burst symbol portion is output as continuous data.
【００４２】この結果は図３（ｈ）〜図３（ｊ）に示す
如くであって、図３（ｈ）〜図３（ｊ）では、横軸を図
３（ａ）〜図３（ｇ）までの横軸を縮小して示してあ
る。前記の如く、図３（ｈ）はＦＩＦＯ５から出力され
るバーストシンボル区間に挿入されているデータであ
り、１フレームで７６８データである。図３（ｉ）はシ
ンボルクロック（ライトクロック）を５２分周したリー
ドクロックであり、図３（ｊ）はフレーム同期信号を示
している。The results are as shown in FIGS. 3 (h) to 3 (j). In FIGS. 3 (h) to 3 (j), the horizontal axes are shown in FIGS. 3 (a) to 3 (g). The horizontal axis up to) is shown in a reduced scale. As described above, FIG. 3H shows the data inserted in the burst symbol section output from the FIFO 5, which is 768 data in one frame. FIG. 3I shows a read clock obtained by dividing the symbol clock (write clock) by 52, and FIG. 3J shows a frame synchronization signal.
【００４３】ＦＩＦＯ５から読み出されたバーストシン
ボル区間に挿入あれているデータは、ＰＮ発生器６から
出力されるＰＮデータと排他論理和回路７に供給され
て、排他論理和回路７において、ＰＮ発生器６からの出
力と排他論理和演算されて逆拡散され、送信側でバース
トシンボル区間に挿入されたデータと同じデータが連続
して再生されることになる。The data inserted in the burst symbol section read from the FIFO 5 is supplied to the PN data output from the PN generator 6 and the exclusive OR circuit 7, and the exclusive OR circuit 7 generates the PN data. The exclusive-OR operation is performed on the output from the device 6 and despread, and the same data as the data inserted in the burst symbol section is continuously reproduced on the transmission side.
【００４４】なお、上記した位相基準バースト信号抽出
回路１において、ＦＩＦＯ５を用いた場合を例示した
が、ＦＩＦＯ５に代わってバースト部分のデータをメモ
リに格納するようにしてもよく、また、シフトレジスタ
に蓄えるようにしてもよい。In the above-described phase reference burst signal extraction circuit 1, the case where the FIFO 5 is used has been exemplified. However, instead of the FIFO 5, data of a burst portion may be stored in a memory. You may make it store.
【００４５】[0045]
【発明の効果】以上説明したように本発明にかかる位相
基準バースト信号抽出回路によれば、受信信号中からバ
ーストシンボル区間に挿入されている信号だけを連続し
て抽出することができるという効果が得られる。As described above, according to the phase reference burst signal extraction circuit according to the present invention, it is possible to continuously extract only the signal inserted in the burst symbol section from the received signal. can get.
【図１】本発明の実施の一形態にかかる位相基準バース
ト信号抽出回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a phase reference burst signal extraction circuit according to one embodiment of the present invention.
【図２】図１に示す位相基準バースト信号抽出回路を含
むデジタル衛星放送受信機の概略構成を示すブロック図
である。FIG. 2 is a block diagram showing a schematic configuration of a digital satellite broadcast receiver including the phase reference burst signal extraction circuit shown in FIG.
【図３】本発明の実施の一形態にかかる位相基準バース
ト信号抽出回路の作用の説明に供するタイミング図であ
る。FIG. 3 is a timing chart for explaining the operation of the phase reference burst signal extraction circuit according to the embodiment of the present invention;
【図４】トレリス／ビタビ復号前の階層化伝送方式にお
けるフレームフォーマットの説明図である。FIG. 4 is an explanatory diagram of a frame format in a hierarchical transmission scheme before trellis / Viterbi decoding.
【図５】バーストＰＮ発生器の構成を示すブロック図で
ある。FIG. 5 is a block diagram showing a configuration of a burst PN generator.
【図６】ＢＰＳＫシンボルの位相マッピングの説明図で
ある。FIG. 6 is an explanatory diagram of phase mapping of BPSK symbols.
１ 位相基準バースト信号抽出回路 ２ フレーム同期信号検出回路 ３ シンボルカウンタ ４ ５２分周器 ５ ＦＩＦＯ ６ ＰＮ発生器 ７ 排他論理和回路 ９ １９２ＴＭＣＣシンボルカウンタ １１ ２０７シンボルカウンタ １２ １９２カウンタ １３ バースト期間検出器 １４ バーストフレーム同期信号生成回路 Reference Signs List 1 phase reference burst signal extraction circuit 2 frame synchronization signal detection circuit 3 symbol counter 4 52 frequency divider 5 FIFO 6 PN generator 7 exclusive OR circuit 9 192 TMCC symbol counter 11 207 symbol counter 12 192 counter 13 burst period detector 14 burst Frame synchronization signal generation circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀井 昭浩 東京都渋谷区道玄坂１丁目14番６号 株式 会社ケンウッド内 Ｆターム(参考） 5K004 AA05 FA03 FA05 FA06 FH08 5K047 CC08 EE02 HH01 HH12 JJ02 MM55 MM56 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Akihiro Horii 1-14-6 Dogenzaka, Shibuya-ku, Tokyo F-term in Kenwood Corporation (reference) 5K004 AA05 FA03 FA05 FA06 FH08 5K047 CC08 EE02 HH01 HH12 JJ02 MM55 MM56
Claims (4)
る信号だけを階層化伝送方式の受信信号中から連続して
抽出する位相基準バースト信号抽出回路であって、 ＰＳＫ復調回路の出力中からシンボルクロックを再生す
るクロック再生回路と、 ＰＳＫ復調回路の出力中における位相基準バースト信号
区間を検出する位相基準バースト信号区間検出手段と、 シンボルクロックを分周して、１フレーム周期中におけ
る位相基準バースト信号の総シンボル数に基づく周期の
クロックを発生する分周器と、 検出された位相基準バースト信号区間中、ＰＳＫ復調出
力におけるベースバンド信号のＩデータ中のＭＳＢデー
タがシンボルクロックをライトクロックとして書き込ま
れ、かつ書き込まれたＭＳＢデータが分周器の出力クロ
ックをリードクロックとして読み出される記憶手段と、 を備えたえたことを特徴とする位相基準バースト信号抽
出回路。A phase reference burst signal extraction circuit for continuously extracting only a signal inserted in a phase reference burst signal section from a reception signal of a hierarchical transmission system, wherein a symbol is output from a PSK demodulation circuit. A clock recovery circuit for recovering a clock, a phase reference burst signal section detecting means for detecting a phase reference burst signal section in an output of the PSK demodulation circuit, a frequency division of a symbol clock, and a phase reference burst signal in one frame period And a frequency divider that generates a clock having a cycle based on the total number of symbols, and MSB data in the I data of the baseband signal in the PSK demodulation output is written using the symbol clock as a write clock during the detected phase reference burst signal section. And the written MSB data reads the output clock of the frequency divider from the read clock. A phase-reference burst signal extraction circuit, comprising:
回路において、位相基準バースト信号区間抽出手段は、 ＰＳＫ復調回路の出力中からフレーム同期信号を検出す
るフレーム同期信号検出回路と、 検出フレーム同期信号の先頭位置からシンボルクロック
を１９２回計数し、該１９２回カウントに続いてシンボ
ルクロックを２０７回繰り返して計数するカウント手段
と、 カウント手段における計数値を受けてシンボルクロック
の２０４回計数開始時から２０７回計数終了までを検出
する位相基準バースト区間検出手段と、 を備えたことを特徴とする位相基準バースト信号抽出回
路。2. A phase reference burst signal extraction circuit according to claim 1, wherein said phase reference burst signal section extraction means includes: a frame synchronization signal detection circuit for detecting a frame synchronization signal from an output of the PSK demodulation circuit; Counting means for counting the symbol clock 192 times from the head position of the signal, repeating the symbol clock 207 times after counting the 192 times, and receiving the count value of the counting means from the start of counting the symbol clock 204 times A phase reference burst signal extraction circuit, comprising: phase reference burst section detection means for detecting until the end of 207 counts.
回路において、分周器はシンボルクロックを５２分周す
る分周器であることを特徴とする位相基準バースト信号
抽出回路。3. The phase reference burst signal extraction circuit according to claim 1, wherein the frequency divider is a frequency divider that divides the symbol clock by 52.
回路において、フレーム同期信号検出回路はＰＳＫ復調
出力におけるＩデータ中のＭＳＢデータを２０ビット記
憶し、記憶した２０ビットのＭＳＢデータとフレーム同
期パターンと比較して、一致したときフレーム同期信号
を送出することを特徴とする位相基準バースト信号抽出
回路。4. The phase reference burst signal extraction circuit according to claim 2, wherein the frame synchronization signal detection circuit stores 20 bits of MSB data in the I data in the PSK demodulated output, and stores the stored 20-bit MSB data and frame synchronization. A phase reference burst signal extraction circuit for transmitting a frame synchronization signal when a match is made with a pattern.
Priority Applications (1)
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|---|---|---|---|
| JP2000230121A JP4025491B2 (en) | 2000-07-31 | 2000-07-31 | Phase reference burst signal extraction circuit |
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002044173A true JP2002044173A (en) | 2002-02-08 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036975A (en) * | 2005-07-29 | 2007-02-08 | Kenwood Corp | Digital signal processor for wireless communication apparatus, digital signal processing method, program and recording medium |
-
2000
- 2000-07-31 JP JP2000230121A patent/JP4025491B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036975A (en) * | 2005-07-29 | 2007-02-08 | Kenwood Corp | Digital signal processor for wireless communication apparatus, digital signal processing method, program and recording medium |
| JP4542477B2 (en) * | 2005-07-29 | 2010-09-15 | 株式会社ケンウッド | Digital signal processing apparatus, digital signal processing method, program, and recording medium for wireless communication device |
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