JP2002043582A - Thin film transistor and semiconductor integrated circuit - Google Patents
Thin film transistor and semiconductor integrated circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は絶縁基板状に形成さ
れた薄膜状の活性層（活性化領域、チャネル領域ともい
う）を有する絶縁ゲイト型半導体装置、例えば薄膜トラ
ンジスタ（ＴＦＴ）に関する。本発明の応用される分野
としては、半導体集積回路、液晶表示装置、光学読み取
り装置等である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate semiconductor device having a thin-film active layer (also referred to as an active region or a channel region) formed on an insulating substrate, for example, a thin film transistor (TFT). Fields to which the present invention is applied include semiconductor integrated circuits, liquid crystal display devices, optical reading devices, and the like.
【０００２】[0002]
【従来の技術】最近、絶縁基板上に、薄膜状の活性層を
有する絶縁ゲイト型の半導体装置の研究がなされてい
る。特に、薄膜状の絶縁ゲイトトランジスタ、いわゆる
薄膜トランジスタ（ＴＦＴ）が熱心に研究されている。
これらは、液晶等の表示装置において、マトリクス構造
を有するものの各画素の制御用に利用することが目的で
あり、利用する半導体の材料・結晶状態によって、アモ
ルファスシリコンＴＦＴや多結晶シリコンＴＦＴという
ように区別されている。もっとも、最近では多結晶シリ
コンとアモルファスの中間的な状態を呈する材料も利用
する研究がなされている。これは、セミアモルファスと
いわれ、アモルファス状の組織に小さな結晶が浮かんだ
状態であると考えられている。2. Description of the Related Art Recently, studies have been made on an insulated gate type semiconductor device having a thin film active layer on an insulating substrate. In particular, a thin film insulated gate transistor, a so-called thin film transistor (TFT), has been enthusiastically studied.
These have a matrix structure in a display device such as a liquid crystal device, but are intended to be used for controlling each pixel. Depending on the material and crystal state of a semiconductor to be used, an amorphous silicon TFT or a polycrystalline silicon TFT may be used. Are distinguished. However, recently, research has been made on using a material exhibiting an intermediate state between polycrystalline silicon and amorphous. This is called semi-amorphous, and is considered to be a state in which small crystals float in an amorphous structure.
【０００３】また、単結晶シリコン集積回路において
も、いわゆるＳＯＩ技術として多結晶シリコンＴＦＴが
用いられており、これは例えば高集積度ＳＲＡＭにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンＴＦＴはほとんど使用さ
れない。[0003] Also in a single-crystal silicon integrated circuit, a polycrystalline silicon TFT is used as a so-called SOI technique, which is used as a load transistor in, for example, a highly integrated SRAM. However, in this case, the amorphous silicon TFT is hardly used.
【０００４】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。Generally, the electric field mobility of a semiconductor in an amorphous state is small, and therefore, a TF which requires high-speed operation is required.
Not available for T. Further, in the case of amorphous silicon, the P-type electric field mobility is extremely small, so that a P-channel TFT (PMOS TFT) cannot be manufactured.
T) and complementary MOS circuit (CMOS)
Cannot be formed.
【０００５】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、液晶のアクティブマトリクスのトランジス
タのように、それほどの高速動作が要求されず、一方の
導電型だけで十分であり、かつ、電荷保持能力の高いＴ
ＦＴが必要とされる用途に利用されている。[0005] However, a TFT formed of an amorphous semiconductor has a feature that the OFF current is small. Therefore, unlike a transistor of an active matrix of a liquid crystal, such a high-speed operation is not required, and only one conductivity type is sufficient, and T
It is used for applications where FT is required.
【０００６】一方、多結晶半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ2 ／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ2 ／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。On the other hand, a polycrystalline semiconductor has a higher electric field mobility than an amorphous semiconductor, and thus can operate at high speed. For example, in a TFT using a silicon film recrystallized by laser annealing, a value as high as 300 cm 2 / Vs is obtained as the electric field mobility. Since the electric field mobility of a MOS transistor formed on a normal single crystal silicon substrate is about 500 cm 2 / Vs, it is an extremely large value,
The operating speed of the OS circuit is limited by the parasitic capacitance between the substrate and the wiring. On the other hand, since the OS circuit is on an insulating substrate, there is no such restriction, and a remarkably high-speed operation is expected.
【０００７】また、多結晶シリコンでは、ＮＴＦＴだけ
でなく、ＰＴＦＴも同様に得られるのでＣＭＯＳ回路を
形成することが可能で、例えば、アクティブマトリクス
方式の液晶表示装置においては、アクティブマトリクス
部分のみならず、周辺回路（ドライバー等）をもＣＭＯ
Ｓの多結晶ＴＦＴで構成する、いわゆるモノリシック構
造を有するものが知られている。前述のＳＲＡＭに使用
されるＴＦＴもこの点に注目したものであり、ＰＭＯＳ
をＴＦＴで構成し、これを負荷トランジスタとしてい
る。Further, in the case of polycrystalline silicon, not only the NTFT but also the PTFT can be obtained in the same manner, so that a CMOS circuit can be formed. For example, in an active matrix type liquid crystal display device, not only an active matrix portion but also an active matrix portion can be formed. CMO for peripheral circuits (drivers, etc.)
There is known an S polycrystalline TFT having a so-called monolithic structure. The above-mentioned TFT used in the SRAM also pays attention to this point.
Are constituted by TFTs, which are used as load transistors.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、一般に
多結晶ＴＦＴはアモルファスＴＦＴに比べて、電界移動
度が大きな分だけ、リーク電流が大きく、アクティブマ
トリクスの画素の電荷を保持する能力には劣っていた。
例えば、液晶表示素子に用いる場合には、従来は画素の
大きさが数１００μｍ角で、画素容量が大きかったため
に特に問題となることはなかったが、最近では、高精細
化とともに画素の微細化が進み、画素容量が小さくな
り、安定なスタティック表示をおこなうのに不十分とな
っている。However, in general, a polycrystalline TFT has a large leakage current and a poor ability to hold electric charges of pixels in an active matrix, as compared with an amorphous TFT, due to the large electric field mobility. .
For example, when used in a liquid crystal display device, the size of the pixel was conventionally several hundreds of μm square and the pixel capacity was large, so that there was no particular problem. , The pixel capacity becomes small, and it is insufficient to perform stable static display.
【０００９】このような多結晶ＴＦＴのリーク電流の問
題に対しては、いくつかの解決法が提案されている。そ
の一つは、活性層を薄くする方法である。こうすること
によって、ＯＦＦ電流が小さくなることが報告されてい
る。例えば、活性層の厚さを２５ｎｍとすることによっ
て、ＯＦＦ電流が１０-13 Ａ以下にできることが知られ
ている。しかしながら、薄い半導体膜を結晶化させるこ
とは非常に難しく、容易に結晶化しないことが知られて
いる。Several solutions have been proposed for the problem of the leakage current of the polycrystalline TFT. One method is to make the active layer thinner. It has been reported that this reduces the OFF current. For example, it is known that the OFF current can be reduced to 10 −13 A or less by setting the thickness of the active layer to 25 nm. However, it is known that it is very difficult to crystallize a thin semiconductor film and it is not easily crystallized.
【００１０】また、活性層を薄くすることはソース／ド
レイン領域も薄くすることにつながる。すなわち、通常
の作製方法ではソース／ドレインも活性層も同時に作製
された半導体膜から形成され、同じ厚さを有するからで
ある。このことはソース／ドレイン領域の抵抗が大きく
なることにつながる。Further, thinning the active layer leads to thinning of the source / drain regions. That is, in a normal manufacturing method, both the source / drain and the active layer are formed from the semiconductor films manufactured at the same time and have the same thickness. This leads to an increase in the resistance of the source / drain region.
【００１１】そのためには、ソース／ドレイン領域の大
部分を厚くなるように別に形成する方法が採用される
が、そのことはマスクプロセスを余分に追加することで
あり、歩留りの点から好ましくない。For this purpose, a method is employed in which most of the source / drain regions are separately formed so as to be thick. However, this involves an extra mask process, which is not preferable in terms of yield.
【００１２】また、本発明人等の知見によると、活性層
が５０ｎｍ以下のＴＦＴでは、ＭＯＳしきい値電圧が大
きくシフトし、特にＮＭＯＳの場合には顕著であるが、
しきい値は０Ｖないし、負の値となる。このようなＴＦ
ＴでＣＭＯＳを作製すると動作が不安定となる。According to the findings of the present inventors, in a TFT having an active layer of 50 nm or less, the MOS threshold voltage shifts greatly, and is particularly remarkable in the case of an NMOS.
The threshold value is 0 V or a negative value. Such a TF
When a CMOS is manufactured with T, the operation becomes unstable.
【００１３】一方、活性層を厚くするとリーク電流が大
きくなるが、その大きさは活性層の厚さに比例するもの
でなく、したがって、何らかの要因によってリーク電流
が非線型的に大きくなるものと考えられる。本発明人等
の研究の結果、活性層の厚いＴＦＴのリーク電流の大部
分は、活性層の基板側の部分を経由してバイパス的に流
れることが明らかにされた。このようなリーク電流の原
因としては２つのことが考えられる。１つは、基板と活
性層の間の界面準位に固定化された電荷によるものであ
り、もう一つは、基板側からナトリウム等の可動イオン
が活性層に侵入し、基板側の部分を導通化するためであ
る。後者はプロセスの清浄度を高めることによって克服
される。On the other hand, when the active layer is thickened, the leak current increases, but the magnitude is not proportional to the thickness of the active layer. Therefore, it is considered that the leak current increases nonlinearly due to some factor. Can be As a result of the study by the present inventors, it has been found that most of the leak current of a TFT having a thick active layer flows in a bypass manner via a portion of the active layer on the substrate side. There are two possible causes for such a leak current. One is due to the electric charge fixed to the interface state between the substrate and the active layer, and the other is that mobile ions such as sodium enter the active layer from the substrate side, and the portion on the substrate side is removed. This is to make it conductive. The latter is overcome by increasing the cleanliness of the process.
【００１４】前者に関しては、いかに基板と活性層間の
界面を清浄にしても解決できなかった。例えば、基板に
直接、活性層を積層することは界面準位を上げることと
なるので、ゲイト酸化膜と同じ程度に良質な酸化膜（例
えば、シリコンの熱酸化膜）を下地にして、その上に活
性層を形成してもリーク電流を解決することはできなか
った。すなわち、固定電荷は容易に除去できないことが
判明した。Regarding the former, no matter how clean the interface between the substrate and the active layer, it could not be solved. For example, since laminating an active layer directly on a substrate raises the interface state, an oxide film (for example, a thermal oxide film of silicon) of the same quality as a gate oxide film is used as a base, and However, even if an active layer was formed, the leak current could not be solved. That is, it has been found that fixed charges cannot be easily removed.
【００１５】[0015]
【課題を解決するための手段】本発明人は、このような
困難を解決するために、基板と活性層の間に、別のゲイ
ト電極（裏面ゲイト電極という）を形成し、このゲイト
電極の電位を適切な値に保つことによって、上記のよう
な固定電荷の効果を打ち消すことができることを発見し
た。本発明の構成の典型的な例は図１および図２に示さ
れる。In order to solve such difficulties, the present inventor forms another gate electrode (referred to as a backside gate electrode) between a substrate and an active layer, and forms a gate electrode of this type. It has been found that by keeping the potential at an appropriate value, the above-described effect of the fixed charge can be negated. A typical example of the configuration of the present invention is shown in FIGS.
【００１６】図１は、本発明の概念を示すもので、Ａが
通常のゲイト電極であり、Ｂが裏面ゲイト電極である。
このような裏面ゲイト電極は図１（Ａ）のように、ソー
ス、ドレインの全面に重なっていてもよいが、この場合
にはソース、ドレインと、裏面ゲイト電極の間の寄生容
量が大きくなるので、高速動作等が要求される場合に
は、図１（Ｂ）のようにソース、もしくはドレインの一
方、あるいは両方と重ならないような構成としてもよ
い。重要なことはこのような裏面ゲイト電極は、少なく
とも活性層の一部に重なっていることであり、効果を確
実にするためには可能な限り活性層を横断していること
である。FIG. 1 shows the concept of the present invention, wherein A is a normal gate electrode and B is a backside gate electrode.
Such a back gate electrode may overlap the entire surface of the source and the drain as shown in FIG. 1A. In this case, however, the parasitic capacitance between the source, the drain and the back gate electrode becomes large. In the case where high-speed operation or the like is required, the configuration may be such that one or both of the source and the drain do not overlap as shown in FIG. What is important is that such a backside gate electrode overlaps at least a part of the active layer, and crosses the active layer as much as possible to ensure the effect.
【００１７】例えば、従来のＮＭＯＳにおいて、ソース
とゲイトの電位を０、ドレインの電位を１０Ｖとした場
合には、理想的にはドレイン電流は０であるが、基板側
の固定電荷によって、活性層が弱い反転状態にあるた
め、熱的な励起によってドレイン電流が流れる。その様
子が図４に示されている。すなわち、従来のＴＦＴで
は、基板側の固定電荷によって図に示すような弱反転領
域が形成されていた。これは、ゲイト電極にどのような
電圧が印加されていてもほとんど変わらず存在するた
め、リーク電流の源となった。ただし、活性層の厚さが
著しく薄い場合には、ゲイト電極の影響が基板側にもお
よび、ゲイトの電位によってこの弱反転領域は消滅す
る。これまで、特に理由がわからないまま、活性層を薄
くすることによってリーク電流が低減できることが報告
されたものはこのような理由によるものであると考えら
れる。しかしながら、このモデルからは、容易にしきい
値電圧がシフトすることが示され、本質的な解決方法で
ないことも明らかとなった。For example, in a conventional NMOS, when the source and gate potentials are set to 0 and the drain potential is set to 10 V, the drain current is ideally 0. Is in a weak inversion state, a drain current flows by thermal excitation. This is shown in FIG. That is, in the conventional TFT, the weak inversion region as shown in the figure was formed by the fixed charge on the substrate side. This was almost the same regardless of what voltage was applied to the gate electrode, and thus became a source of leakage current. However, when the thickness of the active layer is extremely thin, the influence of the gate electrode extends to the substrate side, and the weak inversion region disappears due to the gate potential. It has been reported that the leak current can be reduced by reducing the thickness of the active layer without knowing the reason. However, this model shows that the threshold voltage shifts easily, and also reveals that this is not an essential solution.
【００１８】本発明は、上記のような裏面ゲイト電極を
設け、裏面ゲイト電極を０もしくは負の値にすることに
よって、固定電荷の効果を除去しようとするのである。
図２には、本発明の例を示した。この場合には、いずれ
も裏面ゲイト電極は、絶縁膜の一部にコンタクトホール
を設けて、ソース領域に接続され、常にソースと同じ電
位となるようにされている。図２（Ａ）では、裏面ゲイ
ト電極９をソース領域６、ドレイン領域５と全く同じよ
うに重ねて構成したものである。この場合には、工程が
比較的単純で、ゲイト電極のある部分に段差が生じない
ため歩留りがよい。The present invention is intended to eliminate the effect of the fixed charge by providing the back gate electrode as described above and setting the back gate electrode to 0 or a negative value.
FIG. 2 shows an example of the present invention. In this case, the back gate electrode is provided with a contact hole in a part of the insulating film, is connected to the source region, and is always at the same potential as the source. In FIG. 2A, the back gate electrode 9 is configured to overlap the source region 6 and the drain region 5 in exactly the same manner. In this case, the process is relatively simple, and a step is not generated in a portion where the gate electrode exists, so that the yield is good.
【００１９】このような構造の素子を形成しようとすれ
ば以下のようにおこなえばよい。すなわち、基板上に裏
面ゲイト電極となる被膜と絶縁膜８を形成し、これにコ
ンタクトホール１０を形成して、さらに半導体層を形成
し、これをまとめてパターニングする。そして、ゲイト
絶縁膜４とゲイト電極１を形成してセルフアライン的に
ドレイン領域５とソース領域６を形成し、不純物ドープ
のされない部分は活性層７となる。最後にドレイン電極
２、ソース電極３を形成すればよい。以上の工程で使用
されるマスクは４枚（ソース電極とドレイン電極を同時
に形成しない場合は５枚）である。In order to form an element having such a structure, the following operation may be performed. That is, a film serving as a back gate electrode and an insulating film 8 are formed on a substrate, a contact hole 10 is formed in the film, a semiconductor layer is further formed, and these are collectively patterned. Then, a gate insulating film 4 and a gate electrode 1 are formed to form a drain region 5 and a source region 6 in a self-aligned manner, and a portion not doped with impurities becomes an active layer 7. Finally, the drain electrode 2 and the source electrode 3 may be formed. The number of masks used in the above steps is four (five when the source electrode and the drain electrode are not formed simultaneously).
【００２０】一方、図２（Ｂ）には裏面ゲイト電極１９
とドレイン領域１５が重ならないようにしたもので、裏
面ゲイト電極の段差によってゲイト電極１１に段差の影
響が出る。そのためゲイト電極の剥離が生じるおそれが
ある。また、工程も図２（Ａ）に比べて増加する。すな
わち、最初に裏面ゲイト電極１９をパターニングし、つ
いで、絶縁膜１８を形成して、コンタクトホールを設け
る。そして、半導体層を形成し、これをパターニングし
てからゲイト電極１１をパターニングし、ソース領域１
４、ドレイン１５、活性化領域１７をセルフアライン的
に形成して、ソース電極１３とドレイン電極１２を形成
する。以上の工程で使用されるマスクは５枚ないし６枚
である。寄生容量を減らし、プロセスの簡略化のために
は裏面ゲイト電極も、ソース領域、ドレイン領域とセル
フアライン的に形成されることが理想である。On the other hand, FIG. 2B shows the back gate electrode 19.
And the drain region 15 do not overlap each other, and the step of the back surface gate electrode affects the gate electrode 11. Therefore, the gate electrode may be peeled off. In addition, the number of steps is increased as compared with FIG. That is, first, the backside gate electrode 19 is patterned, and then the insulating film 18 is formed to provide a contact hole. Then, a semiconductor layer is formed, and after patterning the semiconductor layer, the gate electrode 11 is patterned and the source region 1 is formed.
4, a drain 15 and an activation region 17 are formed in a self-aligned manner, and a source electrode 13 and a drain electrode 12 are formed. Five or six masks are used in the above steps. Ideally, the back gate electrode is formed in a self-aligned manner with the source region and the drain region in order to reduce the parasitic capacitance and simplify the process.
【００２１】なお、裏面ゲイト電極９、１９の材料はそ
の後のプロセスに留意して決定されなければならない。
例えば、熱酸化法によってゲイト絶縁膜を形成する場合
にはそれだけの高温に耐える材料で形成されなければな
らないし、裏面ゲイト材料から、活性層への異性有害元
素の拡散は避けなければならない。例えば、活性層がシ
リコンで形成され、ゲイト絶縁膜膜がシリコンの熱酸化
膜であれば、通常、最高プロセス温度は１０００℃を越
えるので、裏面ゲイト電極の材料としてはドープドポリ
シリコンが望ましい。The material of the back gate electrodes 9 and 19 must be determined in consideration of the subsequent process.
For example, when a gate insulating film is formed by a thermal oxidation method, the gate insulating film must be formed of a material that can withstand such a high temperature, and diffusion of an isomerically harmful element from the back gate material to the active layer must be avoided. For example, if the active layer is formed of silicon and the gate insulating film is a thermal oxide film of silicon, the maximum process temperature usually exceeds 1000 ° C., so that doped polysilicon is desirable as the material of the back gate electrode.
【００２２】また、最高プロセス温度が６００℃程度の
低温プロセスでは、ドープドシリコンでもよいが、より
低抵抗な材料を利用するとしたらクロムやタンタル、タ
ングステンが好ましい。もちろんこれら以外の材料を使
用することも実施する者の設計事項として取り扱われる
べきものである。In a low-temperature process having a maximum process temperature of about 600 ° C., doped silicon may be used. However, if a material having a lower resistance is used, chromium, tantalum, or tungsten is preferable. Of course, the use of materials other than these should be treated as a matter of design for the implementer.
【００２３】このような構造を有するＴＦＴの動作を図
３にまとめた。ここではＮＭＯＳの例を示したが、ＰＭ
ＯＳの場合には不等号の向きを逆にすればよい。最初に
ゲイトの電位ＶG がソース電位ＶS もしくはドレイン電
位ＶD のいずれか低い方に等しい場合を考える。この場
合には、図４に示されるようにソースとドレインが対称
ではないので、ドレインの電位ＶD の高低によって状況
が異なる。もし、ＶS＜ＶD ならば、図３（Ａ）のよう
にゲイト電極と裏面ゲイト電極とソースが同じ電位であ
り、これらの領域からは、電子が掃き出されて、空乏領
域もしくは蓄積領域が形成される。逆に、もし、ＶD ＜
ＶS であれば、図３（Ｂ）のようにゲイト電極側は空乏
領域であるが、裏面ゲイト電極側は反転領域が形成さ
れ、ドレイン電流が流れる。以上の議論は非常に荒っぽ
いもので、厳密にはしきい値電圧を考慮しなければなら
ないが、本発明の概要は理解できる。The operation of the TFT having such a structure is summarized in FIG. Here, an example of NMOS is shown, but PM
In the case of an OS, the direction of the inequality sign may be reversed. First potential V G of the gate is considered to equal to the lower of the source potential V S or the drain potential V D. In this case, since the source and the drain is not symmetrical, as shown in FIG. 4, the situation by high and low drain potential V D varies. If V S <V D , the gate electrode, the back gate electrode, and the source have the same potential as shown in FIG. 3A, and electrons are swept out of these regions to form a depletion region or a storage region. Is formed. Conversely, if V D <
In the case of V S , the gate electrode side is a depletion region as shown in FIG. 3B, but an inversion region is formed on the back surface gate electrode side, and a drain current flows. Although the above discussion is very rough and strictly requires consideration of the threshold voltage, the outline of the present invention can be understood.
【００２４】ＶD ＞ＶS の条件ではＶG ＜ＶS では、空
乏領域が活性層の全域に拡がるが（図３（Ｃ））、ＶG
＞ＶS では、ゲイト電極側に反転領域が形成される（図
３（Ｄ））。また、ＶD ＜ＶS の条件ではＶG ＜ＶD で
は、裏面ゲイト側に反転領域が形成されて、ドレイン電
流が流れ（図３（Ｅ））、ＶG ＞ＶD では、両側に反転
領域が形成される（図３（Ｆ））。[0024] In V G <V S is under the condition of V D> V S, but the depletion region spreads over the entire area of the active layer (FIG. 3 (C)), V G
When> V S , an inversion region is formed on the gate electrode side (FIG. 3D). Also, the V G <V D is under the condition of V D <V S, are inverted regions formed on the back gate side, the drain current flows (FIG. 3 (E)), the V G> V D, inverted on both sides A region is formed (FIG. 3F).
【００２５】ＶD がＶS に等しいか、同程度の場合には
状況は複雑である。すなわち、この場合にはソースから
ドレインへ（もしくはドレインからソースへ）流れる電
気力線がないので、裏面ゲイト側の固定電荷の影響によ
って、弱反転領域が形成され、従来のＴＦＴで見られた
ようなリーク電流が生じる（図３（Ｇ）および
（Ｈ））。The situation is complicated when V D is equal to or similar to V S. That is, in this case, since there is no line of electric force flowing from the source to the drain (or from the drain to the source), a weak inversion region is formed due to the influence of the fixed charge on the back gate side, as seen in the conventional TFT. A large leak current occurs (FIGS. 3G and 3H).
【００２６】裏面ゲイト電極は、実用的にはソースもし
くはドレインと同電位に保たれると都合がよいが、も
し、それが無理な場合には他の電源電位と同じに保たれ
るとよい。また、ソースもしくはドレインと同電位に保
たれる場合にあっても、この電位は変動しないものであ
れば、素子の動作特性に与える影響が少ない。The back gate electrode is practically preferably kept at the same potential as the source or drain, but if that is impossible, it is better kept at the same potential as the other power supply. Even when the potential is kept the same as that of the source or the drain, as long as this potential does not fluctuate, the influence on the operating characteristics of the element is small.
【００２７】例えば、オフ状態でのリークを少なくし
て、ＯＮ／ＯＦＦをＴＦＴにおこなわせる場合には、図
３（Ａ）もしくは（Ｃ）（ＯＦＦ状態）と図３（Ｄ）、
（Ｆ）もしくは（Ｈ）（ＯＮ状態）とが実現するよう
に、電位を定めればよい。また、この素子を用いて、Ｃ
ＭＯＳインバータ回路も構成できる。For example, in the case where the TFT is turned on / off by reducing the leak in the off state, the operation shown in FIG. 3 (A) or (C) (OFF state) and FIG.
The potential may be determined so that (F) or (H) (ON state) is realized. Also, using this element, C
A MOS inverter circuit can also be configured.
【００２８】固定電荷は主としてＮＭＯＳで問題となる
ので、ＰＭＯＳは従来と同じように作製し、ＮＭＯＳの
みを本発明を用いて作製してもよいが、電荷が負の場合
にはＰＭＯＳでも問題となるので、両方を用いてもよ
い。Since the fixed charge is mainly a problem in the NMOS, the PMOS may be manufactured in the same manner as in the prior art, and only the NMOS may be manufactured by using the present invention. Therefore, both may be used.
【００２９】[0029]
【実施例】〔実施例１〕本実施例では、本発明を利用し
た高温プロセスによる結晶化シリコンＴＦＴの作製方法
について記述する。本実施例では、ゲイト電極も裏面ゲ
イト電極もドープドポリシリコンによって構成した。作
製技術は既に公知となっている各種半導体集積回路プロ
セス技術と同じであるので、詳細は述べない。[Embodiment 1] In this embodiment, a method of manufacturing a crystallized silicon TFT by a high-temperature process utilizing the present invention will be described. In this embodiment, both the gate electrode and the backside gate electrode are made of doped polysilicon. The fabrication techniques are the same as those of various known semiconductor integrated circuit process techniques, and thus will not be described in detail.
【００３０】石英基板２１上にリンが１０19〜５×１０
20ｃｍ-3、例えば８×１０19ｃｍ-3ドープされた多結晶
シリコン膜を減圧ＣＶＤ法によって厚さ１００〜５００
ｎｍ、例えば２００ｎｍだけ形成し、これを１０００℃
の酸素雰囲気中で熱酸化し、シリコン皮膜２２と酸化珪
素膜２３を形成した。酸化珪素の厚さは５０〜２００ｎ
ｍ、例えば７０ｎｍとした。不純物のドーピングされて
いないシリコン膜を形成し、これに不純物をドープして
から熱酸化しても、あるいは熱酸化してから不純物をド
ープしてもよい。Phosphorus on the quartz substrate 21 is 10 19 to 5 × 10
A polycrystalline silicon film doped with 20 cm −3 , for example, 8 × 10 19 cm −3, is formed to a thickness of 100 to 500 by a low pressure CVD method.
nm, for example, 200 nm,
The silicon film 22 and the silicon oxide film 23 were formed by thermal oxidation in an oxygen atmosphere. Silicon oxide thickness is 50-200n
m, for example, 70 nm. A silicon film which is not doped with impurities may be formed and doped with impurities and then thermally oxidized, or thermally oxidized and then doped with impurities.
【００３１】その後、不純物のドープされていないアモ
ルファスシリコン膜２４を厚さ１００〜１０００ｎｍ、
例えば３００ｎｍ堆積した。堆積時の基板温度は４５０
〜５５０℃、例えば４８０℃とした。また、原料ガスと
してはモノシランやポリシラン（ジシラン、トリシラ
ン）が使用できたが、ジシランはトリシラン以上のポリ
シランよりも安定で、かつ、モノシランよりも良好な皮
膜が形成できた。そして、６００℃で１２時間かけてゆ
っくりと結晶を成長させた。ここまでの様子を図５
（Ａ）に示す。Thereafter, the amorphous silicon film 24 not doped with impurities is formed to a thickness of 100 to 1000 nm.
For example, 300 nm was deposited. Substrate temperature during deposition is 450
550 ° C., for example, 480 ° C. In addition, monosilane or polysilane (disilane, trisilane) could be used as a source gas, but disilane was more stable than polysilane of trisilane or more, and a better film could be formed than monosilane. Then, the crystal was slowly grown at 600 ° C. for 12 hours. Figure 5 up to this point
It is shown in (A).
【００３２】次いで、パターニングをおこなって、島状
の半導体領域（シリコンアイランド）を形成し、酸素雰
囲気中での熱酸化することによって、その表面にゲイト
絶縁膜となる酸化珪素膜２５を厚さ５０〜５００ｎｍ、
例えば１５０ｎｍ形成した。ここまでの様子を図５
（Ｂ）に示す。Next, patterning is performed to form an island-shaped semiconductor region (silicon island), and by thermal oxidation in an oxygen atmosphere, a silicon oxide film 25 serving as a gate insulating film is formed on the surface with a thickness of 50%. ~ 500 nm,
For example, it was formed to a thickness of 150 nm. Figure 5 up to this point
It is shown in (B).
【００３３】さらに、減圧ＣＶＤ法によってリンのドー
プされた多結晶シリコン膜を厚さ３００〜１０００ｎ
ｍ、例えば５００ｎｍ形成し、これをパターニングして
ゲイト電極２６とした。さらに、このゲイト電極をマス
クとしてセルフアライン的にイオン注入をおこない、１
０００℃でアニールして、ソース領域２８とドレイン領
域２７を形成した。そして、ＴＥＯＳのプラズマＣＶＤ
法によって層間絶縁物２９を形成し、これにコンタクト
ホールを設けてドレイン電極３０を形成した。ここまで
の様子を図５（Ｃ）に示す。Further, a polycrystalline silicon film doped with phosphorus by a low pressure CVD method is formed to a thickness of 300 to 1000 n.
m, for example, 500 nm, and this was patterned to form a gate electrode 26. Further, ion implantation is performed in a self-aligned manner using the gate electrode as a mask.
Annealing was performed at 000 ° C. to form a source region 28 and a drain region 27. And TEOS plasma CVD
An interlayer insulator 29 was formed by a method, a contact hole was provided in the interlayer insulator 29, and a drain electrode 30 was formed. The state so far is shown in FIG.
【００３４】その後、ソース電極を形成したが、このプ
ロセスは特殊であるので詳述する。まず、ドレイン電極
形成後、さらに層間絶縁物３１を形成した。そして、フ
ォトレジスト３２をスピンコーティング法によって形成
し、ソース電極のコンタクトホールを形成するために孔
３３を設けた。Thereafter, a source electrode was formed. This process is special and will be described in detail. First, after the formation of the drain electrode, an interlayer insulator 31 was further formed. Then, a photoresist 32 was formed by a spin coating method, and a hole 33 was provided for forming a contact hole of a source electrode.
【００３５】次に、等方的なエッチング方法、例えば等
方性ドライエッチング法やウェットエッチング法によっ
て層間絶縁物層とゲイト絶縁膜（いずれも酸化珪素）を
エッチングした。このときには酸化珪素膜のみが選択的
にエッチングされることが望まれる。例えば、薄いフッ
化水素酸をエッチャントとして用いるとよい。そして、
エッチングの時間を長めに取ると、エッチングはコンタ
クトホールの側面にまで及び、孔３３より広いコンタク
トホール３４が形成された。ここまでの様子は図５
（Ｄ）に示される。Next, the interlayer insulating layer and the gate insulating film (both of which are silicon oxide) were etched by an isotropic etching method, for example, an isotropic dry etching method or a wet etching method. At this time, it is desired that only the silicon oxide film is selectively etched. For example, thin hydrofluoric acid may be used as an etchant. And
When the etching time was extended, the etching extended to the side surface of the contact hole, and a contact hole 34 wider than the hole 33 was formed. Fig. 5
It is shown in (D).
【００３６】そして、今度はＲＩＥ（反応性イオンエッ
チング法）等の異方性エッチング法によってエッチング
をおこない、孔３３にほぼ忠実にソース領域２８をエッ
チングし、コンタクトホール３５を形成した。ここまで
の様子は図５（Ｅ）に示される。その後、ソース領域と
裏面ゲイト電極の間に存在する薄い酸化珪素膜も除去し
た。Then, etching was performed by an anisotropic etching method such as RIE (reactive ion etching method), and the source region 28 was etched almost exactly to the hole 33 to form a contact hole 35. The state so far is shown in FIG. Thereafter, the thin silicon oxide film existing between the source region and the back gate electrode was also removed.
【００３７】フォトレジストを除去したのち、ソースに
金属配線材料によってソース電極３６を形成した。すな
わち、先の２段階のエッチングによって、コンタクトホ
ールはソース領域と裏面ゲイト電極の双方に十分なコン
タクトが形成される。この様子を図５（Ｆ）に示す。以
上で、ＴＦＴが完成した。After removing the photoresist, a source electrode 36 was formed of a metal wiring material as a source. That is, by the above-described two-stage etching, a sufficient contact is formed in both the source region and the back gate electrode in the contact hole. This state is shown in FIG. Thus, the TFT is completed.
【００３８】このようにして形成したＮＭＯＳとＰＭＯ
ＳのＴＦＴを図６（Ａ）のように組み合わせてＣＭＯＳ
インバータ回路を構成した。この回路の回路図は図６
（Ｂ）に示される。このインバータ回路では裏面ゲイト
電極は常にソースの電位（ＰＭＯＳの場合はＶH 、ＮＭ
ＯＳの場合はＶL ）に保たれる。すなわち、スタティッ
クな状態においては、ＶinがＶH （したがって、Ｖout
がＶL ）であれば、ＮＭＯＳは図３（Ｈ）の状態に、Ｐ
ＭＯＳは図３（Ａ）の状態になる。逆にＶinがＶ L （し
たがって、Ｖout がＶH ）であれば、ＮＭＯＳは図３
（Ａ）の状態に、ＰＭＯＳは図３（Ｈ）の状態になり、
基板側のリーク電流は極めて抑制される。The thus formed NMOS and PMO
S TFTs are combined as shown in FIG.
An inverter circuit was configured. The circuit diagram of this circuit is shown in FIG.
It is shown in (B). In this inverter circuit, back gate
The electrode is always at the source potential (V for a PMOS).H, NM
V for OSL) Is kept. That is,
VinIs VH(Thus, Vout
Is VL), The NMOS changes to the state shown in FIG.
The MOS is in the state shown in FIG. Conversely, VinIs V L(And
Therefore, VoutIs VH), The NMOS is
In the state of (A), the PMOS is in the state of FIG.
The leakage current on the substrate side is extremely suppressed.
【００３９】このように裏面ゲイト電極がソースと同じ
電位に保たれるだけでリーク電流を減らせるのは以下の
ように説明される。すなわち、ＮＭＯＳにおいて、図６
（Ｃ）に示すように、ドレイン６１がソース６３に比べ
て電位が高い状態を考える。もし、裏面ゲイト電極がな
かったり、あっても裏面ゲイト電極６４が浮遊状態にあ
れば、ドレインからソースへの電気力線は図６（Ｃ）に
示すように、活性層領域６２を真っ直ぐに横断する。The reason why the leakage current can be reduced only by keeping the back gate electrode at the same potential as the source is explained as follows. That is, in the NMOS, FIG.
Assume that the drain 61 has a higher potential than the source 63 as shown in FIG. If the back gate electrode is absent or the back gate electrode 64 is in a floating state, the electric lines of force from the drain to the source traverse the active layer region 62 straight as shown in FIG. I do.
【００４０】しかし、裏面ゲイト電極がソースと同じ電
位に保たれていれば、本来は真っ直ぐにソースに向かう
電気力線の一部が裏面ゲイト電極に引き寄せられ、電気
力線は図６（Ｄ）に示すように曲げられる。However, if the back gate electrode is kept at the same potential as the source, a part of the line of electric force which is originally directed straight toward the source is drawn to the back gate electrode, and the electric line of force is as shown in FIG. Bend as shown.
【００４１】実際には、活性層領域と絶縁膜の界面には
固定電荷が存在するので事態は複雑である。すなわち、
裏面ゲイト電極がなかったり、あるいは浮遊状態であれ
ば、固定電荷（この場合は正）によって、電気力線は影
響を受け、図６（Ｅ）に示すように、絶縁膜（あるいは
裏面ゲイト電極）側から活性層へ向かう成分を有する電
気力線が生じる。このような電気力線の意味しているこ
とは、活性層内部に比べて絶縁膜（あるいは裏面ゲイト
電極）の方が電位が高いということであるので、この電
位に電子が引き寄せられて、絶縁膜界面付近に弱い反転
領域が形成される。この弱反転領域は、ドレインからソ
ースまで連続的に発生するのでリーク電流の原因とな
る。Actually, the situation is complicated because fixed charges exist at the interface between the active layer region and the insulating film. That is,
If there is no back gate electrode or if the back gate electrode is in a floating state, the lines of electric force are affected by fixed charges (positive in this case), and as shown in FIG. 6E, the insulating film (or the back gate electrode) Lines of electric force are created having components that go from the side to the active layer. The meaning of such lines of electric force is that the potential of the insulating film (or the back gate electrode) is higher than that of the inside of the active layer, and electrons are attracted to this potential, and A weak inversion region is formed near the film interface. Since this weak inversion region is continuously generated from the drain to the source, it causes a leak current.
【００４２】一方、裏面ゲイト電極がソースと同じ電位
に保たれている場合には、活性層と絶縁膜（あるいは裏
面ゲイト電極）の間に固定電荷が存在していても、ドレ
インから出た電気力線は裏面電極に向かう成分を有して
いるので相互に打ち消し合い、図６（Ｆ）に示すよう
に、裏面電極から活性層表面に向かう成分を有する電気
力線はほとんど生じない。また、一部にはそのような成
分を有する電気力線が生じても、ソースからドレインに
かけて全面的に生じるわけではないのでリークは極めて
起こりにくい。On the other hand, when the back gate electrode is kept at the same potential as the source, even if a fixed charge exists between the active layer and the insulating film (or the back gate electrode), the electric current generated from the drain is reduced. Since the force lines have components heading toward the back electrode, they cancel each other out, and as shown in FIG. 6F, almost no electric force lines having components heading from the back electrode toward the active layer surface are generated. Further, even if electric lines of force having such components are generated in part, leakage is extremely unlikely to occur because the lines of electric force do not entirely occur from the source to the drain.
【００４３】このように、裏面ゲイト電極をソースの電
位に保つことによって、リーク電流を著しく削減するこ
とができた。例えば、ＣＭＯＳ回路を構成した場合に
は、スタテッィク状態での維持電流は、平均的にはＮＭ
ＯＳとＰＭＯＳのリーク電流の和程度であるが、従来の
ＴＦＴでは、ドレイン電圧を５Ｖとした場合に、１ｐＡ
程度の電流が流れた。例えば、１Ｍビットのスタテッィ
クＲＡＭには約２００万のＣＭＯＳインバータ回路が存
在するが、記憶を保持するために２μＡ程度の電流が絶
えず流れていた。As described above, by keeping the back gate electrode at the source potential, the leak current was significantly reduced. For example, when a CMOS circuit is configured, the sustain current in the static state is NM on average.
This is about the sum of the leakage currents of the OS and the PMOS.
About current flowed. For example, about 2 million CMOS inverter circuits exist in a 1-Mbit static RAM, but a current of about 2 μA constantly flows in order to retain the memory.
【００４４】しかしながら、本発明によって特にＮＭＯ
Ｓのリーク電流が著しく低下したことにより、１つのＣ
ＭＯＳインバータの維持電流は０．０１〜０．１ｐＡ以
下にまで減少した。したがって、１ＭビットＳＲＡＭの
保持電流は０．０２〜０．２μＡにまで削減できた。Ｓ
ＲＡＭにバックアップ用のバッテリーをパッケージした
不揮発性メモリーに本発明を使用した場合には、バッテ
リーの寿命を従来の１０〜１００倍とすることが可能で
ある。However, according to the present invention, especially the NMO
Due to the remarkable decrease in the leakage current of S, one C
The sustain current of the MOS inverter was reduced to 0.01 to 0.1 pA or less. Therefore, the holding current of the 1-Mbit SRAM could be reduced to 0.02 to 0.2 μA. S
When the present invention is used in a nonvolatile memory in which a backup battery is packaged in a RAM, the life of the battery can be made 10 to 100 times that of the conventional battery.
【００４５】本発明では、従来のＣＭＯＳインバータ回
路において設計事項として盛り込まれていたゲイト電極
とチャネルとの容量Ｃ1 に加えて、裏面ゲイト電極を介
したドレインとソースの寄生容量Ｃ2 、Ｃ3 が存在する
ことに注意しなければならない。この寄生容量は負荷と
して働き、インバータの動作時に信号伝達速度を低下さ
せ、消費電力を増やすこととなる。簡単な計算では、信
号遅延時間はＣ2 とＣ 3 の和に比例し、消費電力はその
和の４乗に比例する。In the present invention, the conventional CMOS inverter circuit is used.
Gate electrode included as a design item in the road
And channel capacity C1In addition, through the backside gate electrode
Drain and source parasitic capacitance CTwo, CThreeExists
You have to be careful. This parasitic capacitance is
Work and reduce the signal transmission speed when the inverter operates.
Power consumption. In simple calculations,
Signal delay time is CTwoAnd C ThreeIs proportional to the sum of
It is proportional to the fourth power of the sum.
【００４６】したがって、出来る限りこれらの寄生容量
を削減することが望まれる。実際には、固定電荷はほと
んど正の電荷であるので、ＭＯＳに対しては影響はでな
い。したがって、ＰＭＯＳは従来と同じ構造とし、ＮＭ
ＯＰＳだけに裏面ゲイト電極を設けて本発明を適用する
ことは有効である。単純に考えれば寄生容量を半減する
ことができ、寄生容量による電力のロスを１６分の１に
できる。Therefore, it is desired to reduce these parasitic capacitances as much as possible. Actually, since the fixed charge is almost positive, there is no influence on the MOS. Therefore, the PMOS has the same structure as the conventional one, and NM
It is effective to apply the present invention by providing a backside gate electrode only in OPS. Simply thinking, the parasitic capacitance can be halved, and the power loss due to the parasitic capacitance can be reduced to 1/16.
【００４７】〔実施例２〕本実施例では、本発明を利用
した高温プロセスによる結晶化シリコンＴＦＴの作製方
法について記述する。本実施例では、ゲイト電極も裏面
ゲイト電極もドープドポリシリコンによって構成した。
作製技術は既に公知となっている各種半導体集積回路プ
ロセス技術と同じであるので、詳細は述べない。[Embodiment 2] In this embodiment, a method of manufacturing a crystallized silicon TFT by a high-temperature process utilizing the present invention will be described. In this embodiment, both the gate electrode and the backside gate electrode are made of doped polysilicon.
The fabrication techniques are the same as those of various known semiconductor integrated circuit process techniques, and thus will not be described in detail.
【００４８】石英基板７１上に実施例１と同じ条件で燐
のドープされた多結晶シリコン膜を形成し、これをパタ
ーニングして裏面ゲイト電極７２とした。そして、１０
００℃の酸素雰囲気中で熱酸化し、酸化珪素膜７３を形
成した。その後、実施例１と同じ条件で不純物のドープ
されていないアモルファスシリコン膜７４を堆積し、熱
アニールによって結晶を成長させた。ここまでの様子を
図７（Ａ）に示す。A polycrystalline silicon film doped with phosphorus was formed on a quartz substrate 71 under the same conditions as in Example 1 and was patterned to form a back gate electrode 72. And 10
Thermal oxidation was performed in an oxygen atmosphere at 00 ° C. to form a silicon oxide film 73. Thereafter, an amorphous silicon film 74 not doped with an impurity was deposited under the same conditions as in Example 1, and a crystal was grown by thermal annealing. The state so far is shown in FIG.
【００４９】次いで、パターニングをおこなって、島状
の半導体領域（シリコンアイランド）を形成し、実施例
１と同様に熱酸化膜７５を形成した。さらに、ドープド
シリコンによってＮＭＯＳ用のゲイト電極７７とＰＭＯ
Ｓ用のゲイト電極７６を形成し、セルフアライン的にＮ
型不純物イオンを注入して、不純物領域７８を形成し
た。この際には、裏面ゲイト電極にもＮ型不純物（例え
ばリンや砒素）が注入されるが、裏面ゲイト電極自体が
Ｎ型であったので問題はなかった。ここまでの様子を図
７（Ｂ）に示す。Next, patterning was performed to form an island-shaped semiconductor region (silicon island), and a thermal oxide film 75 was formed in the same manner as in Example 1. Further, the gate electrode 77 for NMOS and the PMO
A gate electrode 76 for S is formed, and N
Impurity regions 78 were formed by implanting type impurity ions. At this time, an N-type impurity (for example, phosphorus or arsenic) is also implanted into the back gate electrode, but there was no problem because the back gate electrode itself was N-type. FIG. 7B shows the state up to this point.
【００５０】そして、今度は図の右側のＴＦＴの部分を
フォトレジスト等で覆って、Ｐ型不純物イオン（ボロン
等）を注入した。以上の工程によって、ＰＭＯＳのソー
ス７９、ドレイン８０、ＮＭＯＳのソース８２、ドレイ
ン８１が形成された。その後、層間絶縁物８３を形成し
た。ここまでの様子を図７（Ｃ）に示す。Then, the TFT portion on the right side of the figure was covered with a photoresist or the like, and P-type impurity ions (boron or the like) were implanted. Through the above steps, the source 79 and the drain 80 of the PMOS and the source 82 and the drain 81 of the NMOS were formed. After that, an interlayer insulator 83 was formed. The state so far is shown in FIG.
【００５１】その後、フォトレジスト８４を全面に形成
し、コンタクトホールを設ける部分に孔８５〜８７を形
成した。そして、実施例１と同様な手法で等方性エッチ
ングによって層間絶縁物層とゲイト酸化膜（いずれも酸
化珪素）にコンタクトホール８８〜９０を設けた。いず
れの場合も、レジストに形成された孔よりもコンタクト
ホールは拡がった。さらに、異方性エッチングによっ
て、孔８５〜８７通りにシリコン層をエッチングし、コ
ンタクトホール９０の部分に関してはその下の薄い酸化
珪素膜もエッチングした。ここまでの様子を図７（Ｄ）
に示す。Thereafter, a photoresist 84 was formed on the entire surface, and holes 85 to 87 were formed in portions where contact holes were to be provided. Then, contact holes 88 to 90 were formed in the interlayer insulating layer and the gate oxide film (both of which were silicon oxide) by isotropic etching in the same manner as in Example 1. In each case, the contact hole was wider than the hole formed in the resist. Further, the silicon layer was etched through holes 85 to 87 by anisotropic etching, and the thin silicon oxide film under the contact hole 90 was also etched. Figure 7 (D) shows the situation so far.
Shown in
【００５２】最後に金属材料によって、電極９１〜９３
を形成した。この様子を図７（Ｅ）に示す。電極９１を
高電位に、電極９３を低電位に、また、電極９２を出力
端子としてインバータが形成された。このような工程に
よるインバータは、実施例１の場合に比べて、ＰＭＯＳ
のリークが多いことが懸念されるが、一般的には、本発
明によってＮＭＯＳのリーク電流が１〜２桁減少するの
に対して、ＰＭＯＳのリーク電流は１桁弱程度の改善し
か見られず、結果的に、ＮＭＯＳのみに本発明を実施し
ても、ＮＭＯＳとＰＭＯＳのリーク電流の差が縮まると
いうことによって、ＣＭＯＳインバータ回路としての特
性の劣化は特には観測されなかった。Finally, the electrodes 91 to 93 are made of a metal material.
Was formed. This state is shown in FIG. An inverter was formed using the electrode 91 at a high potential, the electrode 93 at a low potential, and the electrode 92 as an output terminal. The inverter according to such a process is different from that of the first embodiment in that the PMOS is used.
There is a concern that the leakage current of the NMOS transistor is large. In general, the leakage current of the NMOS is reduced by one to two digits, while the leakage current of the PMOS is improved by only slightly less than one digit. As a result, even when the present invention is applied only to the NMOS, deterioration in characteristics as the CMOS inverter circuit was not particularly observed because the difference between the leakage currents of the NMOS and the PMOS was reduced.
【００５３】さらに、ＣＭＯＳインバータにおいては、
高電圧入力状態（ＮＭＯＳがＯＮ、ＰＭＯＳがＯＦＦ）
では、リーク電流はＰＭＯＳのリーク電流によって決定
され、また、低電圧入力状態（ＮＭＯＳがＯＦＦ、ＰＭ
ＯＳがＯＮ）では、リーク電流はＮＭＯＳのリーク電流
によって決定された。そして、従来のＴＦＴにおいては
ＮＭＯＳのリーク電流がＰＭＯＳの１００倍以上であっ
たので、これをＳＲＡＭ回路にした場合には、１つの記
憶セルにおいては、いずれかのインバータが低電圧入力
状態（ＮＭＯＳがＯＦＦ、ＰＭＯＳがＯＮ）となってい
るので、結局、ＳＲＡＭ回路のリーク電流はＮＭＯＳの
リーク電流に支配されていた。Further, in the CMOS inverter,
High voltage input state (NMOS ON, PMOS OFF)
In this case, the leakage current is determined by the leakage current of the PMOS and the low voltage input state (NMOS is OFF, PM
In the case of OS ON), the leakage current was determined by the leakage current of the NMOS. In the conventional TFT, the leakage current of the NMOS is 100 times or more than that of the PMOS. Therefore, when this is used as an SRAM circuit, in one memory cell, one of the inverters is in a low voltage input state (NMOS Is OFF and the PMOS is ON), so that the leakage current of the SRAM circuit is dominated by the leakage current of the NMOS.
【００５４】したがって、実質的には本実施例のよう
に、ＮＭＯＳのみに裏面ゲイト電極を設けてＮＭＯＳの
リーク電流を１〜２桁減少させるだけでも十分であっ
た。仮にＮＭＯＳとＰＭＯＳの双方に裏面ゲイト電極を
設けた場合でも、リーク電流の多くの部分はＮＭＯＳに
よるものであるからである。むしろ、裏面ゲイト電極と
ドレインとの寄生容量によるデメリットを考慮すればＰ
ＭＯＳには裏面ゲイト電極を設けないことは賢明であ
る。Therefore, as in the present embodiment, it is sufficient to provide the back gate electrode only on the NMOS and reduce the leakage current of the NMOS by one or two digits. This is because even if the back gate electrode is provided for both the NMOS and the PMOS, most of the leak current is due to the NMOS. Rather, considering the demerit due to the parasitic capacitance between the back gate electrode and the drain, P
It is advisable not to provide a back gate electrode in the MOS.
【００５５】[0055]
【発明の効果】本発明によってリーク電流の少ない優れ
た特性を有するＴＦＴを作製できた。また、すでに示し
たように、このＴＦＴを組み合わせてＣＭＯＳインバー
タの特性を向上することができた。ＴＦＴは液晶ディス
プレーやイメージセンサーにとどまらず、高速論理回路
や高速メモリーにも応用できる。本発明はこれらの装置
に応用することができ、しかも、これらの装置の信頼性
や消費電力等の諸特性を向上させる上で有効である。実
施例では、主として高温プロセスを取り上げて、これに
応用する方法を示したが、低温プロセスにおいても何ら
問題なく適用できることは明らかであろう。なお、低温
プロセスを採用する場合には、本発明人等の発明である
特願平４−３８６３７、同４−５４３２２等に示される
ような陽極酸化プロセスを利用してもよい。According to the present invention, a TFT having excellent characteristics with little leakage current can be manufactured. Further, as described above, the characteristics of the CMOS inverter could be improved by combining the TFTs. TFTs can be applied not only to liquid crystal displays and image sensors, but also to high-speed logic circuits and high-speed memories. The present invention can be applied to these devices, and is effective in improving various characteristics such as reliability and power consumption of these devices. In the embodiment, a high-temperature process is mainly taken up and a method of applying the high-temperature process is described. However, it is apparent that the present invention can be applied to a low-temperature process without any problem. When a low-temperature process is adopted, an anodic oxidation process as disclosed in Japanese Patent Application Nos. 4-38637 and 4-54322, which are inventions of the present inventors, may be used.
【００５６】また、ＴＦＴは従来の単結晶集積回路にお
いても使用されるが、本発明を利用することによって、
従来の補助的な目的ではなく、通常のＭＯＳトランジス
タの代わりとして使用し、より一層回路の特性を高める
ことができることも明らかであろう。このように本発明
は産業的な価値の大きな発明である。Although a TFT is used in a conventional single crystal integrated circuit, by using the present invention,
It will also be apparent that the circuit can be used in place of the conventional auxiliary purpose, instead of the ordinary MOS transistor, to further enhance the characteristics of the circuit. Thus, the present invention is an invention of great industrial value.
【００５７】さらに加えて、上記課題を解決するための
手段の段落で述べたように、図１および図２に示すよう
に、基板と活性層の間に、別のゲイト電極（裏面ゲイト
電極）を形成し、このゲイト電極の電位を適切な値に保
つことによって、前述のような固定電荷の効果を打ち消
すことができるようになる。このような裏面ゲイト電極
は図１（Ａ）のように、ソース、ドレインの全面に重な
っていてもよいが、この場合にはソース、ドレインと、
裏面ゲイト電極の間の寄生容量が大きくなるので、高速
動作等が要求される場合には、図１（Ｂ）のようにとし
てもよい。本発明では、このような裏面ゲイト電極が、
少なくとも活性層の一部に重なっている構造とする際
に、特に、裏面ゲイト電極が可能な限り活性層を横断す
る構造とすることで、上記効果をより確実にすることが
できる。In addition, as described in the paragraph of the means for solving the above problems, as shown in FIGS. 1 and 2, another gate electrode (backside gate electrode) is provided between the substrate and the active layer. Is formed, and by maintaining the potential of the gate electrode at an appropriate value, the effect of the fixed charge as described above can be canceled. Such a back gate electrode may overlap the entire surface of the source and the drain as shown in FIG. 1A.
Since the parasitic capacitance between the back gate electrodes increases, when high-speed operation or the like is required, the configuration may be as shown in FIG. In the present invention, such a back gate electrode is
When the structure overlaps at least a part of the active layer, the above effect can be further ensured by adopting a structure in which the back gate electrode crosses the active layer as much as possible.
【図１】本発明のＴＦＴの構成の概念図を示す。FIG. 1 shows a conceptual diagram of a configuration of a TFT of the present invention.
【図２】従来のＴＦＴの構成例を示す。FIG. 2 shows a configuration example of a conventional TFT.
【図３】本発明のＴＦＴの動作を示す。FIG. 3 shows the operation of the TFT of the present invention.
【図４】従来のＴＦＴの動作を示す。FIG. 4 shows the operation of a conventional TFT.
【図５】本発明のＴＦＴの作製工程を示す。FIG. 5 shows a manufacturing process of the TFT of the present invention.
【図６】本発明のＴＦＴの応用例を示す。FIG. 6 shows an application example of the TFT of the present invention.
【図７】本発明のＴＦＴの作製工程を示す。FIG. 7 shows a manufacturing process of the TFT of the present invention.
１、１１ ・・・ゲイト電極 ２、１２ ・・・ドレイン電極 ３、１３ ・・・ソース電極 ４、１４ ・・・ゲイト絶縁膜 ５、１５ ・・・ドレイン領域 ６、１６ ・・・ソース領域 ７、１７ ・・・活性領域 ８、１８ ・・・絶縁膜 ９、１９ ・・・裏面ゲイト電極 １０、２０・・・コンタクト部 1, 11 ... gate electrode 2, 12 ... drain electrode 3, 13 ... source electrode 4, 14 ... gate insulating film 5, 15 ... drain region 6, 16 ... source region 7 , 17 ... Active region 8, 18 ... Insulating film 9, 19 ... Backside gate electrode 10, 20 ... Contact part
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１３年７月４日（２００１．７．４）[Submission date] July 4, 2001 (2001.7.4)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の名称[Correction target item name] Name of invention
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【発明の名称】 薄膜トランジスタ及び半導体集積回
路Patent application title: Thin film transistor and semiconductor integrated circuit
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ６１３Ａ 27/11 27/08 ３２１Ｄ Ｆターム(参考） 5F048 AC04 BA16 BB06 BB09 5F083 BS31 GA06 JA39 PR33 5F110 AA02 AA06 AA09 BB01 BB02 BB04 BB07 BB10 CC02 DD03 EE04 EE09 EE30 EE38 EE45 FF02 FF23 GG02 GG13 GG25 GG35 HJ01 HJ13 HJ23 HL02 HL14 HM12 HM14 HM20 NN03 NN23 NN35 NN78 PP01 PP10 QQ04 QQ05 QQ11 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 27/092 H01L 29/78 613A 27/11 27/08 321D F term (Reference) 5F048 AC04 BA16 BB06 BB09 5F083 BS31 GA06 JA39 PR33 5F110 AA02 AA06 AA09 BB01 BB02 BB04 BB07 BB10 CC02 DD03 EE04 EE09 EE30 EE38 EE45 FF02 FF23 GG02 GG13 GG25 GG35 HJ01 HJ13 HJ23 HL02 HL14 HM12 Q01 NN20 NN14 NN14
Claims (10)
てゲイト電極が設けられ、該活性層と基板の間に裏面ゲ
イト電極が設けられ、該裏面ゲイト電極が、ソース上ま
たはドレイン上の一方のみに重ねて形成されるととも
に、ソース上またはドレイン上の他方には重ねることな
く形成された状態で０もしくは負の一定電位に保持され
ている薄膜トランジスタを有することを特徴とする薄膜
状半導体装置。A gate electrode is provided on a thin-film active layer via a gate insulating film, a back gate electrode is provided between the active layer and the substrate, and the back gate electrode is provided on a source or a drain. A thin film semiconductor having a thin film transistor which is formed so as to be overlapped on only one of the above, and which is formed without being overlapped on the other of the source and the drain and which is maintained at 0 or a negative constant potential. apparatus.
てゲイト電極が設けられ、該活性層と基板の間に裏面ゲ
イト電極が設けられ、該裏面ゲイト電極が、少なくとも
前記活性層の一部に重ねて形成された状態で０もしくは
負の一定電位に保持されている薄膜トランジスタを有す
ることを特徴とする薄膜状半導体装置。2. A gate electrode is provided on a thin-film active layer via a gate insulating film, a backside gate electrode is provided between the active layer and the substrate, and the backside gate electrode is provided at least on the active layer. A thin film semiconductor device comprising a thin film transistor which is held at a constant zero or negative potential in a state where the thin film semiconductor is partially formed.
てゲイト電極が設けられ、該活性層と基板の間に裏面ゲ
イト電極が設けられ、該裏面ゲイト電極が、前記活性層
を横断するように重ねて形成された状態で０もしくは負
の一定電位に保持されている薄膜トランジスタを有する
ことを特徴とする薄膜状半導体装置。3. A gate electrode is provided on a thin-film active layer via a gate insulating film, a back gate electrode is provided between the active layer and the substrate, and the back gate electrode traverses the active layer. A thin-film semiconductor device comprising a thin film transistor which is held at 0 or a negative constant potential in a state where the thin film transistor is formed so as to be overlapped.
ト電極が設けられ、Ｎ型の不純物領域を有する半導体層
が、該裏面ゲイト電極を覆った状態で絶縁膜を介して設
けられ、該裏面ゲイト電極を含む２つのゲイト電極がゲ
イト絶縁膜を介して該半導体層上に設けられた構成を有
するＮチャネルの前記薄膜トランジスタと、該基板上に
Ｐ型の不純物領域を有する半導体層が絶縁膜を介して設
けられるとともに、ゲイト絶縁膜を介して単一のゲイト
電極が該半導体層上に設けられた構造を有するＰチャネ
ル型薄膜トランジスタとを組み合わせて構成されたスタ
テッィクＲＡＭを有し、 少なくとも一部の前記Ｎチャネルの薄膜トランジスタ
は、前記裏面ゲイト電極が０もしくは負の一定電位に保
持されていることを特徴とする請求項１乃至３のいずれ
か一項に記載の薄膜状半導体装置。4. A back gate electrode is provided on a substrate having an insulating surface, and a semiconductor layer having an N-type impurity region is provided via an insulating film so as to cover the back gate electrode. An N-channel thin film transistor having a structure in which two gate electrodes including a backside gate electrode are provided on the semiconductor layer via a gate insulating film, and a semiconductor layer having a P-type impurity region on the substrate is an insulating film And a static RAM configured by combining a P-channel thin film transistor having a structure in which a single gate electrode is provided on the semiconductor layer via a gate insulating film, and at least a part of the static RAM. 4. The N-channel thin film transistor according to claim 1, wherein the back gate electrode is maintained at 0 or a constant negative potential. Re or thin-film semiconductor device according to an item.
ト電極が設けられ、Ｎ型の不純物領域を有する半導体層
が、該裏面ゲイト電極を覆った状態で絶縁膜を介して設
けられ、該裏面ゲイト電極を含む２つのゲイト電極がゲ
イト絶縁膜を介して該半導体層上に設けられた構成を有
するＮチャネルの前記薄膜トランジスタと、該基板上に
Ｐ型の不純物領域を有する半導体層が絶縁膜を介して設
けられるとともに、ゲイト絶縁膜を介して単一のゲイト
電極が該半導体層上に設けられた構造を有するＰチャネ
ル型薄膜トランジスタとを組み合わせて構成されたイン
バータ回路を有し、 少なくとも一部の前記Ｎチャネルの薄膜トランジスタ
は、前記裏面ゲイト電極が０もしくは負の一定電位に保
持されていることを特徴とする請求項１乃至３のいずれ
か一項に記載の薄膜状半導体装置。5. A back gate electrode is provided on a substrate having an insulating surface, and a semiconductor layer having an N-type impurity region is provided via an insulating film so as to cover the back gate electrode. An N-channel thin film transistor having a structure in which two gate electrodes including a backside gate electrode are provided on the semiconductor layer via a gate insulating film, and a semiconductor layer having a P-type impurity region on the substrate is an insulating film And an inverter circuit configured by combining with a P-channel thin film transistor having a structure in which a single gate electrode is provided on the semiconductor layer via a gate insulating film, and at least a part thereof. 4. The N channel thin film transistor according to claim 1, wherein the back gate electrode is maintained at 0 or a negative constant potential. Thin-film semiconductor device according to an item.
ト電極が設けられ、Ｎ型の不純物領域を有する半導体層
が、該裏面ゲイト電極を覆った状態で絶縁膜を介して設
けられ、該裏面ゲイト電極を含む２つのゲイト電極がゲ
イト絶縁膜を介して該半導体層上に設けられた構成を有
するＮチャネルの前記薄膜トランジスタと、該基板上に
Ｐ型の不純物領域を有する半導体層が絶縁膜を介して設
けられるとともに、ゲイト絶縁膜を介して単一のゲイト
電極が該半導体層上に設けられた構造を有するＰチャネ
ル型薄膜トランジスタとを組み合わせて構成されたＣＭ
ＯＳインバータ回路を有し、 少なくとも一部の前記Ｎチャネルの薄膜トランジスタ
は、前記裏面ゲイト電極が０もしくは負の一定電位に保
持されていることを特徴とする請求項１乃至３のいずれ
か一項に記載の薄膜状半導体装置。6. A back gate electrode is provided on a substrate having an insulating surface, and a semiconductor layer having an N-type impurity region is provided via an insulating film so as to cover the back gate electrode. An N-channel thin film transistor having a structure in which two gate electrodes including a backside gate electrode are provided on the semiconductor layer via a gate insulating film, and a semiconductor layer having a P-type impurity region on the substrate is an insulating film And a P-channel thin-film transistor having a structure in which a single gate electrode is provided on the semiconductor layer via a gate insulating film.
4. The device according to claim 1, further comprising an OS inverter circuit, wherein at least a part of the N-channel thin film transistor has the back gate electrode kept at 0 or a negative constant potential. 5. The thin film semiconductor device according to the above.
成されたスタティックＲＡＭを有することを特徴とする
請求項６に記載の薄膜状半導体装置。7. The thin-film semiconductor device according to claim 6, further comprising a static RAM configured using said CMOS inverter circuit.
ト電極が設けられ、Ｎ型の不純物領域を有する半導体層
が、該裏面ゲイト電極を覆った状態で絶縁膜を介して設
けられ、該裏面ゲイト電極を含む２つのゲイト電極がゲ
イト絶縁膜を介して該半導体層上に設けられた構成を有
するＮチャネルの前記薄膜トランジスタと、該基板上に
Ｐ型の不純物領域を有する半導体層が絶縁膜を介して設
けられるとともに、ゲイト絶縁膜を介して単一のゲイト
電極が該半導体層上に設けられた構造を有するＰチャネ
ル型薄膜トランジスタとを組み合わせて構成されたモノ
リシック構造の相補型のＭＯＳ回路を有することを特徴
とする請求項１乃至３のいずれか一項に記載の薄膜状半
導体装置。8. A back gate electrode is provided on a substrate having an insulating surface, and a semiconductor layer having an N-type impurity region is provided via an insulating film so as to cover the back gate electrode. An N-channel thin film transistor having a structure in which two gate electrodes including a backside gate electrode are provided on the semiconductor layer via a gate insulating film, and a semiconductor layer having a P-type impurity region on the substrate is an insulating film And a monolithic complementary MOS circuit configured by combining with a P-channel thin film transistor having a structure in which a single gate electrode is provided on the semiconductor layer via a gate insulating film. The thin-film semiconductor device according to claim 1, further comprising:
れたスタティックＲＡＭを有し、 少なくとも一部の前記Ｎチャネルの薄膜トランジスタ
は、前記裏面ゲイト電極が０もしくは負の一定電位に保
持されていることを特徴とする請求項８に記載の薄膜状
半導体装置。9. A static RAM configured using the complementary MOS circuit, wherein at least a part of the N-channel thin film transistor has the back gate electrode held at 0 or a negative constant potential. The thin-film semiconductor device according to claim 8, wherein:
ネル型薄膜トランジスタを負荷トランジスタとして用い
ていることを特徴とする請求項９に記載の薄膜状半導体
装置。10. The thin-film semiconductor device according to claim 9, wherein the static RAM uses the P-channel thin film transistor as a load transistor.
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| JP2001170364A JP3977032B2 (en) | 2001-06-06 | 2001-06-06 | Thin film transistor and semiconductor integrated circuit |
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|---|---|
| JP (1) | JP3977032B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2340910A1 (en) * | 2010-01-28 | 2010-06-10 | Rafael Yter Humedas | System of control of the interior lighting of a tunnel and corresponding control procedure. (Machine-translation by Google Translate, not legally binding) |
| KR20150031206A (en) * | 2013-09-13 | 2015-03-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit |
-
2001
- 2001-06-06 JP JP2001170364A patent/JP3977032B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2340910A1 (en) * | 2010-01-28 | 2010-06-10 | Rafael Yter Humedas | System of control of the interior lighting of a tunnel and corresponding control procedure. (Machine-translation by Google Translate, not legally binding) |
| KR20150031206A (en) * | 2013-09-13 | 2015-03-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit |
| KR102245352B1 (en) * | 2013-09-13 | 2021-04-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit |
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| JP3977032B2 (en) | 2007-09-19 |
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