JPH06112490A - Polysilicon thin film transistor integrated circuit, image sensor, liquid crystal display, semiconductor memory device, and manufacture thereof - Google Patents

Abstract

PURPOSE:To enable a TFT high in mobility and low in leakage current to be easily mass-produced by a method wherein at least the active layer of one of P-channel type polysilicon thin film transistors is set smaller in oxygen or nitrogen concentration than a specific value, and those of the other transistors are set larger than the specific value. CONSTITUTION:A base oxide film 102 is deposited on a substrate 101, an N-type region 114 and P-type regions 113 and 115 are formed thereon, and active layers 116, 117, and 118 are formed at the same time. The active layers 116 and 117 are set smaller than 10<18>cm<-3> in oxygen or nitrogen concentration, and on the other hand, the active layer 118 is set above 10<18>cm<-3> in oxygen or nitrogen concentration. By this setup, TFTs of two kinds, one high in mobility and the other high in leakage current, can be separately mass-produced with ease by minimally changing manufacturing processes.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は集積回路とその作製方法
に関する。具体的には、液晶表示装置やダイナミックＲ
ＡＭ（ＤＲＡＭ）のように、マトリクス構造を有し、ス
イッチング素子としてＭＯＳ型もしくはＭＩＳ（金属−
絶縁体−半導体）型電界効果型素子（以上を、ＭＯＳ型
素子と総称する）を有し、ダイナミックな動作をおこな
うことを特徴とするマトリクス装置（電気光学表示装
置、半導体メモリー装置を含む）、およびそのための駆
動回路、あるいはイメージセンサーのような集積化され
た駆動回路を有する半導体回路に関する。特に本発明
は、ＭＯＳ型素子として絶縁表面上に形成された薄膜半
導体トランジスタ等の薄膜半導体素子を使用する装置に
関し、薄膜トランジスタの活性層がポリシリコンより形
成されたポリシリコン薄膜トランジスタを有する装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit and its manufacturing method. Specifically, liquid crystal display devices and dynamic R
Like AM (DRAM), it has a matrix structure and a MOS type or MIS (metal-
A matrix device (including an electro-optical display device and a semiconductor memory device) characterized by having an insulator-semiconductor) type field effect element (these are collectively referred to as a MOS element) and performing a dynamic operation; And a driving circuit therefor or a semiconductor circuit having an integrated driving circuit such as an image sensor. In particular, the present invention relates to an apparatus using a thin film semiconductor element such as a thin film semiconductor transistor formed on an insulating surface as a MOS type element, and an apparatus having a polysilicon thin film transistor in which an active layer of the thin film transistor is formed of polysilicon.

【０００２】[0002]

【従来の技術】最近、絶縁基板上に、薄膜状の活性層
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、透明な絶縁基板状に形
成され、マトリクス構造を有する液晶等の表示装置にお
いて、各画素の制御用に利用すること、あるいは同じく
絶縁基板状に形成されたイメージセンサーの駆動回路に
利用することが目的であり、利用する半導体の材料・結
晶状態によって、アモルファスシリコンＴＦＴやポリシ
リコン（多結晶シリコンともいう）ＴＦＴというように
区別されている。2. Description of the Related Art Recently, research has been conducted on an insulating gate type semiconductor device having a thin film active layer (also called an active region) on an insulating substrate. In particular, thin-film insulating gate transistors, so-called thin film transistors (TFTs), have been eagerly studied. These are used for controlling each pixel in a display device such as a liquid crystal having a matrix structure and formed on a transparent insulating substrate, or for a driving circuit of an image sensor also formed on the insulating substrate. The purpose is to discriminate between amorphous silicon TFT and polysilicon (also referred to as polycrystalline silicon) TFT depending on the material and crystal state of the semiconductor to be used.

【０００３】もっとも、最近ではポリシリコンとアモル
ファスの中間的な状態を呈する材料も利用する研究がな
されている。中間的な状態については議論がなされてい
るが、本明細書では、何らかの熱的プロセス、例えば、
４５０℃以上の温度での熱アニールやレーザー光等の強
力なエネルギーを照射すること、によって何らかの結晶
状態に達したものを全てポリシリコンと称することとす
る。Recently, however, research has been carried out using a material exhibiting an intermediate state between polysilicon and amorphous. Although intermediate states have been discussed, herein, some thermal process, for example,
All that have reached a certain crystalline state by thermal annealing at a temperature of 450 ° C. or higher and irradiation with strong energy such as laser light are referred to as polysilicon.

【０００４】また、単結晶シリコン集積回路において
も、いわゆるＳＯＩ技術としてポリシリコンＴＦＴが用
いられており、これは例えば高集積度ＳＲＡＭにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンＴＦＴはほとんど使用さ
れない。Also in a single crystal silicon integrated circuit, a polysilicon TFT is used as a so-called SOI technology, and this is used as a load transistor in, for example, a highly integrated SRAM. However, in this case, the amorphous silicon TFT is hardly used.

【０００５】さらに、絶縁基板上の半導体回路では、基
板と配線との容量結合がないため、非常な高速動作が可
能であり、超高速マイクロプロセッサーや超高速メモリ
ーとして利用する技術が提案されている。Further, in a semiconductor circuit on an insulating substrate, since there is no capacitive coupling between the substrate and wiring, very high speed operation is possible, and a technique for use as an ultra high speed microprocessor or an ultra high speed memory has been proposed. .

【０００６】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。Generally, a semiconductor in an amorphous state has a small electric field mobility, and therefore, a TF which requires a high speed operation.
Not available for T. Further, in amorphous silicon, since the P-type electric field mobility is extremely small, a P-channel type TFT (PMOS TFT) cannot be manufactured. Therefore, an N-channel type TFT (NMOS TF) is not produced.
T) combined with complementary MOS circuit (CMOS)
Cannot be formed.

【０００７】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、マトリクス規模の小さい液晶ディスプレー
のアクティブマトリクスのトランジスタのように、それ
ほどの高速動作が要求されず、一方の導電型だけで十分
であり、かつ、電荷保持能力の高いＴＦＴが必要とされ
る用途に利用されている。しかしながら、より高度な応
用、例えば、大規模マトリクスの液晶ディスプレーには
アモルファスシリコンＴＦＴを利用することは困難であ
った。また、当然のことながら、高速動作が要求される
ディスプレーの周辺回路やイメージセンサーの駆動回路
には利用できなかった。また、同じくマトリクス構成で
あるとはいえ、半導体メモリー装置に利用することも困
難であった。However, a TFT formed of an amorphous semiconductor has a feature that the OFF current is small. Therefore, unlike a transistor of an active matrix of a liquid crystal display having a small matrix scale, such a high speed operation is not required, and only one conductivity type is sufficient and a TFT having a high charge retention capability is required. Is used for. However, it has been difficult to use the amorphous silicon TFT for more advanced applications, for example, a large-scale matrix liquid crystal display. In addition, as a matter of course, it could not be used for the peripheral circuit of the display or the drive circuit of the image sensor, which requires high-speed operation. Further, although it has the same matrix structure, it is difficult to use it for a semiconductor memory device.

【０００８】一方、多結晶半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ² ／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ² ／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。On the other hand, a polycrystalline semiconductor has a larger electric field mobility than an amorphous semiconductor, and therefore can operate at high speed. For example, in a TFT using a silicon film recrystallized by laser annealing, an electric field mobility as high as 300 cm ² / Vs is obtained. Considering that the electric field mobility of a MOS transistor formed on a normal single crystal silicon substrate is about 500 cm ² / Vs, it is an extremely large value, and M on the single crystal silicon is large.
While the operating speed of the OS circuit is limited by the parasitic capacitance between the substrate and the wiring, there is no such restriction because it is on the insulating substrate, and extremely high speed operation is expected.

【０００９】また、ポリシリコンでは、ＮＭＯＳのＴＦ
Ｔだけでなく、ＰＭＯＳのＴＦＴも同様に得られるので
ＣＭＯＳ回路を形成することが可能で、例えば、アクテ
ィブマトリクス方式の液晶表示装置においては、アクテ
ィブマトリクス部分のみならず、周辺回路（ドライバー
等）をもＣＭＯＳの多結晶ＴＦＴで構成する、いわゆる
モノリシック構造を有するものが知られている。前述の
ＳＲＡＭに使用されるＴＦＴもこの点に注目したもので
あり、ＰＭＯＳをＴＦＴで構成し、これを負荷トランジ
スタとしている。Further, in polysilicon, the TF of NMOS is
Since not only T but also a PMOS TFT can be obtained in the same manner, a CMOS circuit can be formed. For example, in an active matrix type liquid crystal display device, not only the active matrix portion but also peripheral circuits (drivers etc.) Also known is one having a so-called monolithic structure, which is composed of a CMOS polycrystalline TFT. The above-mentioned TFT used in the SRAM also pays attention to this point, and the PMOS is constituted by the TFT, which is used as the load transistor.

【００１０】また、通常のアモルファスＴＦＴにおいて
は、単結晶ＩＣ技術で使用されるようなセルフアライン
プロセスによってソース／ドレイン領域を形成すること
は困難であり、ゲイト電極とソース／ドレイン領域の幾
何学的な重なりによる寄生容量が問題となるのに対し、
ポリシリコンＴＦＴはセルフアラインプロセスが採用で
きるため、寄生容量が著しく抑えられるという特徴を持
つ。Further, in a normal amorphous TFT, it is difficult to form the source / drain regions by the self-alignment process as used in the single crystal IC technique, and the gate electrode and the source / drain regions are geometrically shaped. While the parasitic capacitance due to overlap is a problem,
Since the polysilicon TFT can adopt the self-alignment process, it has a feature that the parasitic capacitance can be remarkably suppressed.

【００１１】しかしながら、ポリシリコンＴＦＴはゲイ
トに電圧が印加されていないとき（非選択時）のリーク
電流がアモルファスシリコンＴＦＴに比べて大きく、液
晶ディスプレーで使用するには、このリーク電流を補う
ための補助容量を設け、さらにＴＦＴを２段直列にして
リーク電流を減じるという手段が講じられた。However, the polysilicon TFT has a larger leak current when no voltage is applied to the gate (when it is not selected) than the amorphous silicon TFT, and in order to use it in a liquid crystal display, it is necessary to supplement this leak current. A means of reducing the leak current by providing an auxiliary capacitance and further connecting two stages of TFTs in series was taken.

【００１２】例えば、アモルファスシリコンＴＦＴの高
いＯＦＦ抵抗を利用し、なおかつ、同一基板上にモノリ
シックに高い移動度を有するポリシリコンＴＦＴの周辺
回路を形成しようとすれば、アモルファスシリコンを形
成して、これに選択的にレーザーを照射して、周辺回路
のみを結晶化せしめるという方法が提案されている。For example, if a peripheral circuit of a polysilicon TFT having a high mobility in a monolithic manner is to be formed on the same substrate by utilizing the high OFF resistance of the amorphous silicon TFT, amorphous silicon is formed, A method has been proposed in which only peripheral circuits are crystallized by selectively irradiating a laser on the.

【００１３】しかしながら、現在のところ、レーザー照
射プロセスの信頼性の問題（例えば、照射エネルギーの
面内均一性が悪い等）から歩留りが低く、また、アクテ
ィブマトリクス領域には移動度の低いアモルファスシリ
コンＴＦＴを使用することになるので、より高度な利用
は困難であった。レーザー照射プロセスについては、よ
り信頼性が高く、コストの低い熱アニールが望まれた。
また、製品の付加価値を高める意味から最低でもＴＦＴ
の移動度は５ｃｍ² ／Ｖｓが望まれた。However, at present, the yield is low due to the problem of the reliability of the laser irradiation process (for example, the in-plane uniformity of irradiation energy is poor), and the amorphous silicon TFT having a low mobility in the active matrix region. Since it will be used, more advanced utilization was difficult. For the laser irradiation process, a more reliable and lower cost thermal anneal was desired.
In addition, at least TFT is required to increase the added value of the product.
Mobility of 5 cm ² / Vs was desired.

【００１４】[0014]

【発明が解決しようとする課題】本発明はこのような困
難な課題に対して解答を与えんとするものであるが、そ
のためにプロセスが複雑化し、歩留り低下やコスト上昇
を招くことは望ましくない。本発明の主旨とするところ
は、高移動度が要求されるＴＦＴと低リーク電流が要求
されるＴＦＴという２種類のＴＦＴを最小限のプロセス
の変更によって、量産性を維持しつつ、容易に作り分け
ることにある。Although the present invention is intended to provide an answer to such a difficult problem, it is not desirable that the process is complicated and the yield is reduced and the cost is increased. . The gist of the present invention is to easily manufacture two types of TFTs, a TFT that requires high mobility and a TFT that requires low leakage current, while maintaining mass productivity while maintaining minimum productivity. To divide.

【００１５】[0015]

【問題を解決する方法】本発明の適用される半導体回路
は普遍的なものではない。本発明は、特に液晶表示装置
等の電界の効果によって光の透過性や反射性が変化する
材料を利用し、対向する電極との間にこれらの材料をは
さみ、対向電極との間に電界をかけて、画像表示をおこ
なうためのアクティブマトリクス回路や、ＤＲＡＭのよ
うなキャパシタに電荷を蓄積することによって記憶を保
持するメモリー装置や、同じくＭＯＳトランジスタのＭ
ＯＳ構造部をキャパシタとして、あるいはその他のキャ
パシタによって、次段の回路を駆動するダイナミックシ
フトレジスタのようなダイナミック回路を有する回路、
さらには、イメージセンサーの駆動回路のようなデジタ
ル回路とアナログ的な信号出力を制御する回路とを有す
る回路等に適している。特に、ダイナミック回路とスタ
テッィク回路の混載された回路に適した発明である。Solution to the Problem The semiconductor circuit to which the present invention is applied is not universal. The present invention particularly utilizes materials whose light transmissivity and reflectivity are changed by the effect of an electric field such as a liquid crystal display device, and sandwiches these materials between the electrodes facing each other to form an electric field between the electrodes and the counter electrode. Therefore, an active matrix circuit for displaying an image, a memory device for holding a memory by accumulating electric charges in a capacitor such as a DRAM, or an M-type MOS transistor.
A circuit having a dynamic circuit such as a dynamic shift register which drives a circuit in the next stage by using the OS structure portion as a capacitor or another capacitor.
Further, it is suitable for a circuit having a digital circuit such as a drive circuit of an image sensor and a circuit for controlling analog signal output. In particular, the invention is suitable for a circuit in which a dynamic circuit and a static circuit are mixed.

【００１６】従来、高い移動度のＴＦＴを作るためには
含まれる不純物濃度を極力低くすることがなされた。こ
れは単結晶状態とは異なって、ポリシリコンでは不純物
によって結晶粒界のエネルギー障壁が低くなるからであ
る。本発明人の研究によると、ポリシリコン中に含まれ
る酸素もしくは窒素の濃度によって、ＴＦＴの特性が変
動することが明らかになった。すなわち、一般に酸素も
しくは窒素の濃度が大きくなると、ＮＭＯＳもＰＭＯＳ
も移動度が低下することが観測された。例えば、ポリシ
リコン中の酸素濃度が９×１０¹⁷ｃｍ^-3では、ＮＭＯ
Ｓ、ＰＭＯＳの電界移動度は、それぞれ、４２ｃｍ² ／
Ｖｓ、２９ｃｍ² ／Ｖｓであったが、酸素濃度が４×１
０¹⁸ｃｍ^-3では、ＮＭＯＳ、ＰＭＯＳの電界移動度は、
それぞれ、３６ｃｍ² ／Ｖｓ、２２ｃｍ² ／Ｖｓと低下
した。Conventionally, the concentration of impurities contained has been made as low as possible in order to manufacture a TFT having high mobility. This is because unlike polysilicon in a single crystal state, impurities lower the energy barrier of crystal grain boundaries in polysilicon. The research conducted by the present inventor has revealed that the characteristics of the TFT vary depending on the concentration of oxygen or nitrogen contained in polysilicon. That is, in general, when the concentration of oxygen or nitrogen increases, the NMOS and PMOS
It was also observed that the mobility decreased. For example, when the oxygen concentration in polysilicon is 9 × 10 ¹⁷ cm ⁻³ , NMO
The electric field mobilities of S and PMOS are 42 cm ² /
Vs was 29 cm ² / Vs, but oxygen concentration was 4 × 1
At 0 ¹⁸ cm ^-3 , the electric field mobility of NMOS and PMOS is
Each, 36cm ² / Vs, and drops 22 cm ² / Vs.

【００１７】しかしながら、さらに興味深いことには、
酸素もしくは窒素の存在によって、リーク電流はＮＭＯ
ＳとＰＭＯＳでは全く異なった振る舞いをすることが発
見された。その様子は図１に示されているが、ＮＭＯＳ
（図１（Ｂ））では酸素濃度が９×１０¹⁷ｃｍ^-3（図中
ｃと表示した曲線）から４×１０¹⁸ｃｍ^-3（図中ｄと表
示した曲線）へ増加するにしたがって、リーク電流が１
０ｐＡから１００ｐＡ（ドレイン電圧＋１Ｖ、ゲイト電
圧−１０Ｖ）へ、１桁増加したのに対して、ＰＭＯＳ
（図１（Ａ））では、９×１０¹⁷ｃｍ^-3（図中ａと表示
した曲線）から４×１０¹⁸ｃｍ^-3（図中ｂと表示した曲
線）へ増加するにしたがって、１０ｐＡから１ｐＡ（ド
レイン電圧−１Ｖ、ゲイト電圧＋１０Ｖ）へ減少したの
である。本発明人の研究によれば、酸素もしくは窒素の
濃度が１０¹⁸ｃｍ^-3の前後で、極めて劇的な変化が生じ
ることが明らかになった。However, more interestingly,
Due to the presence of oxygen or nitrogen, the leakage current is NMO
It was discovered that S and PMOS behave completely differently. The state is shown in FIG.
In FIG. 1 (B), as the oxygen concentration increases from 9 × 10 ¹⁷ cm ⁻³ (curve indicated by c in the figure) to 4 × 10 ¹⁸ cm ⁻³ (curve indicated by d in the figure), Leak current is 1
1-digit increase from 0pA to 100pA (drain voltage + 1V, gate voltage -10V), while PMOS
In (FIG. 1 (A)), as the concentration increases from 9 × 10 ¹⁷ cm ⁻³ (curve indicated by “a” in the figure) to 4 × 10 ¹⁸ cm ⁻³ (curve indicated by “b” in the figure), from 10 pA It was reduced to 1 pA (drain voltage -1 V, gate voltage +10 V). According to the research conducted by the present inventor, it was revealed that a very dramatic change occurs when the concentration of oxygen or nitrogen is around 10 ¹⁸ cm ^-3 .

【００１８】酸素濃度の増加とともに移動度がＰＭＯ
Ｓ、ＮＭＯＳ双方において低下したことは、先述の通
り、活性層のポリシリコンの結晶粒界のエネルギー障壁
が高くなったためと説明される。一方、リーク電流の変
化については、酸素や窒素が、リン、アンチモン、砒
素、ビスマス等と同様にドナーとして機能することか
ら、ポリシリコン活性層が弱いＮ型として機能するた
め、と説明できる。As the oxygen concentration increases, the mobility becomes PMO.
It is explained that the decrease in both S and NMOS is due to the increase in the energy barrier of the crystal grain boundary of polysilicon in the active layer, as described above. On the other hand, regarding the change in the leak current, it can be explained that oxygen and nitrogen function as donors like phosphorus, antimony, arsenic, and bismuth, so that the polysilicon active layer functions as a weak N type.

【００１９】本発明は、この特性を利用したもので、高
移動度が要求されるＴＦＴにおいては、活性ポリシリコ
ン中の不純物濃度を極力減らす一方、低リーク電流が要
求されるＴＦＴでは、これをＰＭＯＳとし、しかも、意
図的に酸素もしくは窒素の濃度を増大せしめ、１０¹⁸ｃ
ｍ^-3以上とする。好ましくは１０¹⁹ｃｍ^-3以上とする。
その際には、移動度の低下が懸念されるが、本発明人の
研究では、移動度の低下はせいぜい５０％であり、ＰＭ
ＯＳにおいても１０ｃｍ² ／Ｖｓ以上であるので、本発
明の目的とする各種装置に使用して、十分な特性を得る
ことができる。The present invention takes advantage of this characteristic. In a TFT requiring a high mobility, the impurity concentration in active polysilicon is reduced as much as possible, while in a TFT requiring a low leak current, this is taken into consideration. and PMOS, moreover, purposely made to increase the concentration of oxygen or nitrogen, 10 ¹⁸ c
m ^-3 or more. It is preferably 10 ¹⁹ cm ^-3 or more.
In that case, there is a concern that the mobility may decrease, but in the study by the present inventor, the mobility decrease is at most 50%.
Since the OS also has a value of 10 cm ² / Vs or more, it can be used in various devices targeted by the present invention to obtain sufficient characteristics.

【００２０】本発明においては、酸素もしくは窒素の導
入の際に、高移動度ＴＦＴの領域をマスクして、酸素も
しくは窒素（あるいはその双方）のイオンを導入するこ
とによって、上記の構成を成就することを特徴とする。
さらに、その後、熱アニールによって、高移動度ＴＦＴ
と低リーク電流ＴＦＴの双方の活性層の結晶化をおこな
う。ここで、熱アニールを用いるのは、均一性において
優れているからである。なお、熱アニールの工程は、ゲ
イト電極が形成された後でも、ソース／ドレインが形成
された後でも構わない。熱アニールの温度は、基板やそ
の他の材料によって制約を受けるが、シリコンや石英を
基板として使用した場合には、最高１１００℃の熱アニ
ールまで可能である。例えば、典型的な無アルカリガラ
スであるコーニング社の７０５９ガラスの場合には、６
５０℃以下の温度でのアニールが望ましい。In the present invention, when oxygen or nitrogen is introduced, the region of the high-mobility TFT is masked and oxygen or nitrogen (or both) ions are introduced to achieve the above structure. It is characterized by
Furthermore, after that, by thermal annealing, high mobility TFT
And crystallization of both active layers of the low leak current TFT. The thermal annealing is used here because it is excellent in uniformity. The thermal annealing process may be performed after the gate electrode is formed or after the source / drain is formed. The temperature of the thermal anneal is limited by the substrate and other materials, but when silicon or quartz is used as the substrate, a thermal anneal of up to 1100 ° C. is possible. For example, in the case of Corning 7059 glass, which is a typical non-alkali glass,
Annealing at a temperature of 50 ° C. or lower is desirable.

【００２１】本発明では、酸素や窒素を導入することに
よって活性層の状態を変化させることを特徴とするが、
ここで、注意しなければならないことは、従来のように
リンやボロンといったドナーやアクセプターを微量（１
０¹⁷ｃｍ^-3以下）導入することによるしきい値電圧コン
トロールに比して、本発明はその１０倍以上もの量を導
入する点で大きな違いがあることである。例えば液晶デ
ィスプレーやイメージセンサーでは、基板の典型的な大
きさが従来のＩＣプロセスで使用されていた場合の数倍
であり、例えば、ドーピングという工程にしても、従来
のような質量分離されたイオンを注入するという技術は
使用できない。したがって、１０¹⁷ｃｍ^-3以下の微量ド
ーピングはほとんど実施できなかった。したがって、実
質的に従来のようなしきい値電圧コントロールは不可能
であった。The present invention is characterized in that the state of the active layer is changed by introducing oxygen or nitrogen.
Here, it should be noted that a small amount of donors and acceptors such as phosphorus and boron (1
(0 ¹⁷ cm ⁻³ or less), the present invention has a big difference in that the amount of the threshold voltage is not less than 10 times that of the present invention. For example, in a liquid crystal display or an image sensor, a typical size of a substrate is several times as large as that used in a conventional IC process. The technique of injecting is not available. Therefore, trace doping of 10 ¹⁷ cm ⁻³ or less could hardly be carried out. Therefore, the conventional threshold voltage control was impossible.

【００２２】これに対し、本発明では、１桁以上も大き
なドーズ量によって目的を成就するが、そのために量産
性が低下することはほとんどない。しかも、この程度の
ドーズ量の制御は比較的容易であるので、装置のメンテ
ナンスや維持費用を考慮すると極めて経済的である。On the other hand, in the present invention, the purpose is achieved by a large dose amount of one digit or more, but the mass productivity hardly deteriorates because of this. Moreover, since controlling the dose amount to this extent is relatively easy, it is extremely economical considering the maintenance and maintenance cost of the device.

【００２３】本発明の１つの例は、液晶等のアクティブ
マトリクス回路の表示部分において、ＰＭＯＳのＴＦＴ
をスイッチングトランジスタとして用い、アクティブマ
トリクス領域のＴＦＴの活性層中の酸素濃度を１０¹⁸ｃ
ｍ^-3以上、好ましくは１０¹⁹ｃｍ^-3以上とし、一方、周
辺回路に使用されるＴＦＴの活性層中の酸素や窒素の濃
度はいずれも１０¹⁸ｃｍ^-3以下、好ましくは１０¹⁷ｃｍ
^-3以下とすることである。ここでは、ＰＭＯＳのＴＦＴ
がデータ線と画素電極に対して直列に挿入されているこ
とが必要であり、ＮＭＯＳのＴＦＴが並列に挿入されて
いては、リーク電流が多いためかような表示の目的には
不適切である。しかし、画素のＴＦＴ回路においてはＰ
ＭＯＳとＮＭＯＳのＴＦＴが直列に挿入されている場合
も本発明は含む。もちろん、２つのＰＭＯＳのＴＦＴが
並列に挿入されていることも本発明の技術範囲である。One example of the present invention is that a PMOS TFT is provided in a display portion of an active matrix circuit such as a liquid crystal.
Is used as a switching transistor, and the oxygen concentration in the active layer of the TFT in the active matrix region is 10 ¹⁸ c.
m ^-3 or more, preferably 10 ¹⁹ cm ^-3 or more, while the concentration of oxygen or nitrogen in the active layer of the TFT used in the peripheral circuit is 10 ¹⁸ cm ^-3 or less, preferably 10 ¹⁷ cm ³ or less.
^-3 or less. Here, the PMOS TFT
Need to be inserted in series with the data line and the pixel electrode, and if the NMOS TFT is inserted in parallel, it is unsuitable for the purpose of display such as a large leak current. . However, in the pixel TFT circuit, P
The present invention also includes the case where MOS and NMOS TFTs are inserted in series. Of course, it is also within the technical scope of the present invention that two PMOS TFTs are inserted in parallel.

【００２４】前記のような表示回路部（アクティブマト
リクス）とその駆動回路（周辺回路）とを有する装置に
おいて、駆動回路をＣＭＯＳ回路とすることである。こ
の場合、回路の全てがＣＭＯＳである必要はないが、ト
ランスミッションゲイトやインバータ回路はＣＭＯＳ化
されるのが望ましい。そのような装置の概念図を図２
（Ａ）に示した。図には絶縁基板７上にデータドライバ
ー１とゲイトドライバー２が構成され、また、中央部に
ＰＭＯＳのＴＦＴを有するアクティブマトリクス３が構
成され、これらのドライバー部とアクティブマトリクス
とがゲイト線５、データ線６によって接続された表示装
置が示されている。アクティブマトリクス３はＰＭＯＳ
を有する画素セル４の集合体である。In the device having the display circuit section (active matrix) and the drive circuit (peripheral circuit) thereof as described above, the drive circuit is a CMOS circuit. In this case, not all the circuits need to be CMOS, but it is desirable that the transmission gate and the inverter circuit be CMOS. A conceptual diagram of such a device is shown in FIG.
It is shown in (A). In the figure, a data driver 1 and a gate driver 2 are formed on an insulating substrate 7, and an active matrix 3 having a PMOS TFT is formed in the central portion. These driver portion and active matrix form a gate line 5 and a data line. The display devices connected by line 6 are shown. Active matrix 3 is PMOS
It is an aggregate of pixel cells 4 having.

【００２５】ドライバー部のＣＭＯＳ回路に関しては、
高移動度を得るために活性層における酸素や窒素、炭素
等の不純物の濃度は１０¹⁸ｃｍ^-3以下、好ましくは１０
¹⁷ｃｍ^-3以下とすることが望まれる。その結果、例え
ば、ＴＦＴのしきい値電圧は、ＮＭＯＳでは０．５〜２
Ｖ、ＰＭＯＳでは−０．５〜−３Ｖ、さらに移動度は、
ＮＭＯＳでは３０〜１５０ｃｍ² ／Ｖｓ、ＰＭＯＳでは
２０〜１００ｃｍ² ／Ｖｓであった。Regarding the CMOS circuit of the driver section,
In order to obtain high mobility, the concentration of impurities such as oxygen, nitrogen and carbon in the active layer is 10 ¹⁸ cm ^-3 or less, preferably 10 ¹⁸ cm ^-3 or less.
It is desired to be ¹⁷ cm ⁻³ or less. As a result, for example, the threshold voltage of TFT is 0.5 to 2 in NMOS.
V, -0.5 to -3V for PMOS, and mobility is
NMOS In 30~150cm ² / Vs, was a PMOS in 20~100cm ² / Vs.

【００２６】一方、アクティブマトリクス部において
は、リーク電流が、ドレイン電圧１Ｖで１ｐＡ程度の小
さな素子を単独もしくは複数直列にして用いることによ
って、補助容量を小さくすることができ、さらには全く
不必要とすることができた。On the other hand, in the active matrix portion, the auxiliary capacitance can be reduced by using a single element having a leak current of about 1 pA at a drain voltage of 1 V or a plurality of elements in series, and further, it is completely unnecessary. We were able to.

【００２７】本発明の２つめの例はＤＲＡＭのような半
導体メモリーに関するものである。半導体メモリー装置
は、単結晶ＩＣでは既に速度の限界に達している。これ
以上の高速動作をおこなわせるには、トランジスタの電
流容量をより大きくすることが必要であるが、それは消
費電流の一段の増加の原因になるばかりではなく、特に
キャパシタに電荷を蓄えることによって記憶動作をおこ
なうＤＲＡＭに関しては、キャパシタの容量をこれ以
上、拡大できない以上、駆動電圧を上げることによって
対応するしか方法がない。The second example of the present invention relates to a semiconductor memory such as DRAM. Semiconductor memory devices have already reached the speed limit of single crystal ICs. In order to achieve higher-speed operation than this, it is necessary to increase the current capacity of the transistor, but this not only causes a further increase in current consumption, but especially by storing electric charge in the capacitor. As for the DRAM that operates, the capacity of the capacitor cannot be expanded any further, and the only way to cope with this is to increase the drive voltage.

【００２８】単結晶ＩＣが速度の限界に達したといわれ
るのは、一つには基板と配線の容量によって、大きな損
失が生じているからである。もし、基板に絶縁物を使用
すれば、消費電流をあげなくとも十分に高速な駆動が可
能である。このような理由からＳＯＩ（絶縁物上の半導
体）構造のＩＣが提案されている。It is said that the single crystal IC has reached the speed limit because, in part, a large loss occurs due to the capacitance of the substrate and wiring. If an insulator is used for the substrate, it can be driven at a sufficiently high speed without increasing the current consumption. For this reason, an IC having an SOI (semiconductor on insulator) structure has been proposed.

【００２９】ＤＲＡＭにおいても、１Ｔｒ／セル構造の
場合には、先の液晶表示装置と回路構成がほとんど同じ
であり、それ以外の構造のＤＲＡＭ（例えば、３Ｔｒ／
セル構造）でも、記憶ビット部のＴＦＴに本発明のリー
ク電流の小さいＰＭＯＳのＴＦＴを使用する。一方、そ
の駆動回路は十分な高速動作を必要とされるので、前記
の液晶表示装置と同様に、活性層の不純物濃度の著しく
小さい素子を用い、また、消費電力を抑制する目的から
は同様にＣＭＯＳ化することが望ましい。In the case of a DRAM having a 1Tr / cell structure, the circuit structure is almost the same as that of the liquid crystal display device described above, and DRAMs having other structures (for example, 3Tr / cell) are used.
Even in the cell structure), the PMOS TFT having a small leak current according to the present invention is used as the TFT in the memory bit portion. On the other hand, since its driving circuit needs to operate at a sufficiently high speed, an element having an extremely low impurity concentration in the active layer is used as in the case of the liquid crystal display device described above. It is desirable to use CMOS.

【００３０】このような半導体メモリー装置において
も、基本的なブロック構成は図２（Ａ）のものと同じで
ある。例えば、ＤＲＡＭにおいては、１がコラムデコー
ダー、２がローデコーダー、３が記憶素子部、４が単位
記憶ビット、５がビット線、６がワード線、７が（絶
縁）基板である。Also in such a semiconductor memory device, the basic block structure is the same as that of FIG. For example, in a DRAM, 1 is a column decoder, 2 is a row decoder, 3 is a memory element section, 4 is a unit memory bit, 5 is a bit line, 6 is a word line, and 7 is an (insulating) substrate.

【００３１】液晶表示装置のアクティブマトリクスもＤ
ＲＡＭも、いずれもリフレッシュ動作を必要とするもの
であるが、そのリフレッシュの期間の間には、画素の容
量やキャパシタの容量に蓄積された電荷が放電してしま
わないように、ＴＦＴが十分に大きな抵抗として機能す
る必要がある。本発明は、このような目的で使用される
ＴＦＴの活性層中に酸素や窒素を意図的にドープするこ
とによって、リーク電流を抑制するのであるが、このド
ーピングによって、移動度が低下することは先に述べた
通りである。また、移動度の低下の度合いは、ドーズ量
によって変化するが、本発明を実施しようとする者は、
リーク電流と移動度がその目的に合致するように最適な
ドーズ量を選択しなければならないことは言うまでもな
い。The active matrix of the liquid crystal display device is also D
All of the RAMs also require a refresh operation, but the TFTs are sufficient to prevent the electric charge accumulated in the pixel capacitance and the capacitor capacitance from being discharged during the refresh period. It has to act as a great resistance. The present invention suppresses the leak current by intentionally doping oxygen or nitrogen into the active layer of the TFT used for such a purpose, but this doping does not reduce the mobility. As mentioned above. Also, the degree of decrease in mobility changes depending on the dose amount, but those who are trying to implement the present invention
It goes without saying that the optimum dose amount must be selected so that the leak current and the mobility match the purpose.

【００３２】本発明の第３の応用例は、イメージセンサ
ー等の駆動回路である。図２（Ｂ）には、イメージセン
サーの１ビットの回路例を示したが、図中のフリップ・
フロップ回路８およびバッファー回路９は、通常、ＣＭ
ＯＳ回路によって構成され、走査線に印加される高速パ
ルスに追随できるだけの高速の応答が要求される。一
方、その信号出力段のＴＦＴ１０は、フォトダイオード
によってキャパシターに蓄積された電荷をシフトレジス
タ部８、９からの信号によって、データ線に放出するダ
ムの役目を負っている。A third application example of the present invention is a drive circuit for an image sensor or the like. An example of a 1-bit circuit of the image sensor is shown in FIG. 2B.
The flop circuit 8 and the buffer circuit 9 are usually CMs.
The OS circuit is required to have a high-speed response that can follow the high-speed pulse applied to the scanning line. On the other hand, the TFT 10 in the signal output stage serves as a dam that discharges the charges accumulated in the capacitor by the photodiode to the data line by the signal from the shift register units 8 and 9.

【００３３】このようなＴＦＴ１０には、高速応答もさ
ることながら、リーク電流の少ないことも要求される。
したがって、このような回路において、回路８、９のＴ
ＦＴの活性層の不純物濃度は１０¹⁸ｃｍ^-3以下、好まし
くは１０¹⁷ｃｍ^-3以下とすることが望まれる。一方のＴ
ＦＴ１０においては、窒素もしくは酸素の濃度が１０¹⁸
ｃｍ^-3以上であることが望まれる。この場合も、リーク
電流と移動度がその目的に合致するように最適なドーズ
量を選択しなければならないことは言うまでもない。Such a TFT 10 is required to have a small leak current as well as a high-speed response.
Therefore, in such a circuit, the T of circuits 8, 9
The impurity concentration of the active layer of FT is desired to be 10 ¹⁸ cm ^-3 or less, preferably 10 ¹⁷ cm ^-3 or less. One T
In FT10, the concentration of nitrogen or oxygen is 10 ¹⁸
It is desired to be cm ⁻³ or more. In this case as well, it goes without saying that the optimum dose amount must be selected so that the leak current and the mobility match the purpose.

【００３４】[0034]

【実施例】〔実施例１〕 図３に本実施例を示す。本実
施例は、ＴＦＴ型液晶表示装置の周辺回路およびアクテ
ィブマトリクス領域に低温アニールによるポリシリコン
ＴＦＴを使用したものである。EXAMPLES Example 1 FIG. 3 shows the present example. In this embodiment, a polysilicon TFT by low temperature annealing is used in the peripheral circuit and active matrix region of a TFT type liquid crystal display device.

【００３５】まず、コーニング７０５９基板１０１上
に、スパッタ法によって下地酸化膜１０２を厚さ２０〜
２００ｎｍ堆積した。さらに、その上にモノシランもし
くはジシランを原料とするプラズマＣＶＤ法もしくは減
圧ＣＶＤ法によって、アモルファスシリコン膜を厚さ５
０〜１５０ｎｍ堆積した。このときには、アモルファス
シリコン膜中の酸素および窒素の濃度は１０¹⁸ｃｍ^-2以
下、好ましくは１０¹⁷ｃｍ^-2以下とする。この目的には
減圧ＣＶＤ法が適している。本実施例では、酸素濃度は
１０¹⁷ｃｍ^-2以下とした。このアモルファスシリコン膜
の上に再びスパッタ法によって保護の酸化珪素膜（厚さ
１０〜５０ｎｍ）１０５を形成した。その後、周辺回路
領域１０４をフォトレジスト１０６等で覆い、アクティ
ブマトリクス領域１０３のみを露出させた。First, a base oxide film 102 having a thickness of 20 to 20 is formed on a Corning 7059 substrate 101 by a sputtering method.
200 nm was deposited. Further, an amorphous silicon film having a thickness of 5 is formed thereon by a plasma CVD method or a low pressure CVD method using monosilane or disilane as a raw material.
0 to 150 nm was deposited. At this time, the concentrations of oxygen and nitrogen in the amorphous silicon film are 10 ¹⁸ cm ^-2 or less, preferably 10 ¹⁷ cm ^-2 or less. The low pressure CVD method is suitable for this purpose. In this example, the oxygen concentration was set to 10 ¹⁷ cm ^-2 or less. On this amorphous silicon film, a protective silicon oxide film (thickness 10 to 50 nm) 105 was formed again by the sputtering method. After that, the peripheral circuit region 104 was covered with a photoresist 106 or the like to expose only the active matrix region 103.

【００３６】そして、イオンドーピング装置によって、
図３（Ａ）に示すように酸素イオンを照射した。加速エ
ネルギーは保護層１０５の厚さに応じて、１０〜１００
ｋｅＶとした。ドーズ量は、保護層１０５の厚さと加速
エネルギー、および下地のアモルファスシリコン膜１０
３の厚さによって最適な値を決定すればよい。例えば、
アモルファスシリコン膜の厚さが１００ｎｍ、保護層が
２５ｎｍ、加速エネルギーが５０ｋｅＶのときには、ド
ーズ量を５×１０¹³ｃｍ^-2とすることによって、アモル
ファスシリコン膜１０３のほぼ全域にわたって、酸素濃
度を５×１０¹⁸ｃｍ^-3とすることができた。Then, by the ion doping apparatus,
Irradiation with oxygen ions was performed as shown in FIG. The acceleration energy is 10 to 100 depending on the thickness of the protective layer 105.
It was set to keV. The dose is determined by the thickness and acceleration energy of the protective layer 105, and the underlying amorphous silicon film 10.
The optimum value may be determined according to the thickness of 3. For example,
When the thickness of the amorphous silicon film is 100 nm, the protective layer is 25 nm, and the acceleration energy is 50 keV, the dose amount is set to 5 × 10 ¹³ cm ⁻² , so that the oxygen concentration is 5 × over almost the entire area of the amorphous silicon film 103. It could be 10 ¹⁸ cm ^-3 .

【００３７】次に、フォトレジスト１０６を除去した
後、６００℃で２４時間アニールすることによって、ア
モルファスシリコン膜の結晶化をおこなった。その後、
これらのＳｉ膜を島状にパターニングし、例えば、図３
（Ｂ）のように、周辺回路の島状領域１０７とアクティ
ブマトリクス領域の島状領域１０８を形成した。さら
に、これらの島状領域を覆って、スパッタ法によって酸
化珪素膜（厚さ５０〜１５０ｎｍ）を形成し、これをゲ
イト絶縁膜１０９とした。その後、厚さ２００ｎｍ〜５
μｍのアルミニウム膜を電子ビーム蒸着法によって形成
して、これをパターニングし、各島状領域にゲイト電極
を形成した。Next, after removing the photoresist 106, the amorphous silicon film was crystallized by annealing at 600 ° C. for 24 hours. afterwards,
These Si films are patterned into islands, and, for example, as shown in FIG.
As shown in (B), the island-shaped region 107 of the peripheral circuit and the island-shaped region 108 of the active matrix region are formed. Furthermore, a silicon oxide film (thickness: 50 to 150 nm) was formed by a sputtering method so as to cover these island regions, and this was used as a gate insulating film 109. Then, the thickness is 200 nm to 5
A μm aluminum film was formed by an electron beam evaporation method and patterned to form a gate electrode in each island region.

【００３８】さらに、基板を電解溶液に浸してゲイト電
極に電流を通じ、その周囲に陽極酸化物の層を形成し
た。なお、この際には、特願平４−３０２２０、同４−
３８６３７および同４−５４３２２に示される如く、周
辺回路領域のＴＦＴの陽極酸化膜を薄くして移動度を向
上せしめ、また、アクティブマトリクス部のＴＦＴの陽
極酸化膜を厚くしてゲイトリークを防止するという構成
を取ることが望ましいが、本実施例では、いずれも陽極
酸化膜の厚さは２００〜２５０ｎｍとした。以上の工程
によって各ＴＦＴのゲイト電極部１１０〜１１２が作製
された。Further, the substrate was dipped in an electrolytic solution to pass a current through the gate electrode to form a layer of anodic oxide around the gate electrode. In this case, Japanese Patent Application Nos. 4-30220 and 4-20
38637 and 4-54322, the anodic oxide film of the TFT in the peripheral circuit region is thinned to improve the mobility, and the anodic oxide film of the TFT in the active matrix portion is thickened to prevent the gate leak. Although it is desirable to adopt a configuration, in each of the present examples, the thickness of the anodic oxide film was 200 to 250 nm. Through the above steps, the gate electrode portions 110 to 112 of each TFT were manufactured.

【００３９】その後、イオンドーピング法によって、各
ＴＦＴの島状シリコン膜中に、ゲイト電極部（すなわち
ゲイト電極とその周囲の陽極酸化膜）をマスクとして自
己整合的に不純物を注入した。この際には、最初に全面
にフォスフィン（ＰＨ₃ ）をドーピングガスとして燐を
注入し、その後、図の島状領域１０７の右側のみをフォ
トレジストで覆って、ジボラン（Ｂ₂ Ｈ₆ ）をドーピン
グガスとして、島状領域１０７の左側とアクティブマト
リクス領域に硼素を注入した。ドーズ量は、燐は２〜８
×１０¹⁵ｃｍ^-2、硼素は４〜１０×１０¹⁵ｃｍ^-2とし、
硼素のドーズ量が燐を上回るように設定した。After that, impurities were injected into the island-shaped silicon film of each TFT in a self-aligned manner by ion doping using the gate electrode portion (that is, the gate electrode and the anodic oxide film around it) as a mask. At this time, first, phosphorus is injected into the entire surface by using phosphine (PH ₃ ) as a doping gas, and thereafter, only the right side of the island region 107 in the drawing is covered with a photoresist and doped with diborane (B ₂ H ₆ ). As a gas, boron was implanted into the left side of the island region 107 and the active matrix region. The dose is 2-8 for phosphorus
× 10 ¹⁵ cm ^-2 , boron is 4 to 10 × 10 ¹⁵ cm ^-2 ,
The boron dose was set to exceed phosphorus.

【００４０】ドーピング工程によって、シリコン膜の結
晶性が破壊されるが、そのシート抵抗は１ｋΩ／□程度
とすることも可能であった。しかし、この程度のシート
抵抗では大きすぎる場合には、さらに、６００℃で２〜
２４時間アニールすることによって、より、シート抵抗
を低下させることが可能である。Although the crystallinity of the silicon film is destroyed by the doping process, the sheet resistance could be set to about 1 kΩ / □. However, if the sheet resistance of this level is too large, the temperature at 600 ° C is
The sheet resistance can be further reduced by annealing for 24 hours.

【００４１】以上の工程によって、Ｎ型の領域１１４、
およびＰ型の領域１１３、１１５が形成された。これら
の領域のシート抵抗は２００〜８００Ω／□であった。
また、同時に活性層１１６〜１１８も形成されたが、こ
のうち、活性層１１６と１１７においては、窒素、酸
素、炭素の濃度は１０¹⁷ｃｍ^-3以下であり、一方、活性
層１１８は図３（Ａ）の工程によって、酸素の濃度が５
×１０¹⁸ｃｍ^-3にまで高められている。その後、全面に
層間絶縁物１１９として、スパッタ法によって酸化珪素
膜を厚さ３００〜１０００ｎｍ形成した。これは、プラ
ズマＣＶＤ法による酸化珪素膜であってもよい。特に、
ＴＥＯＳを原料とするプラズマＣＶＤ法ではステップカ
バレージの良好な酸化珪素膜が得られる。Through the above steps, the N type region 114,
And P-type regions 113 and 115 were formed. The sheet resistance in these regions was 200 to 800 Ω / □.
At the same time, the active layers 116 to 118 were also formed. Of these, in the active layers 116 and 117, the concentrations of nitrogen, oxygen, and carbon were 10 ¹⁷ cm ⁻³ or less, while the active layer 118 was formed as shown in FIG. By the step (A), the concentration of oxygen is 5
It is increased to × 10 ¹⁸ cm ^-3 . After that, a silicon oxide film having a thickness of 300 to 1000 nm was formed as an interlayer insulator 119 over the entire surface by a sputtering method. This may be a silicon oxide film formed by the plasma CVD method. In particular,
With the plasma CVD method using TEOS as a raw material, a silicon oxide film having good step coverage can be obtained.

【００４２】その後、画素電極１２０として、スパッタ
法によってＩＴＯ膜を形成し、これをパターニングし
た。そして、ＴＦＴのソース／ドレイン（不純物領域）
にコンタクトホールを形成し、クロム配線１２１〜１２
４を形成した。図３（Ｄ）には左側のＮＴＦＴとＰＴＦ
Ｔでインバータ回路が形成されていることが示されてい
る。配線１２１〜１２４は、シート抵抗をさげるためク
ロムあるいは窒化チタンを下地とするアルミニウムとの
多層配線であってもよい。最後に、水素中で３５０℃で
２時間アニールして、シリコン膜のダングリングボンド
を減らした。以上の工程によって周辺回路とアクティブ
マトリクス回路を一体化して形成できた。After that, an ITO film was formed as the pixel electrode 120 by a sputtering method and patterned. And source / drain of TFT (impurity region)
Contact holes are formed in the chrome wires 121 to 12
4 was formed. In FIG. 3D, the NTFT and PTF on the left side are shown.
It is shown that the inverter circuit is formed by T. The wirings 121 to 124 may be multi-layered wiring with aluminum on which chrome or titanium nitride is used as a base to reduce the sheet resistance. Finally, it was annealed in hydrogen at 350 ° C. for 2 hours to reduce dangling bonds in the silicon film. Through the above steps, the peripheral circuit and the active matrix circuit could be integrally formed.

【００４３】〔実施例２〕 絶縁基板上にフォトダイオ
ードとＴＦＴ駆動回路が一体化して形成されたイメージ
センサーの駆動回路において、シフトレジスタ部分をＣ
ＭＯＳのＴＦＴ回路で、シフトレジスタからの信号によ
って蓄積電荷を制御するＴＦＴをＰＭＯＳのＴＦＴで構
成した。これらのＴＦＴには低温アニールによるポリシ
リコンＴＦＴを使用した。その構成例は図２（Ｂ）に示
される。プロセスは実施例１とほぼ同様なものを採用し
た。図２のＴＦ１０の活性層には酸素をイオンドーピン
グによって注入し、その濃度を２×１０¹⁸ｃｍ^-3とし
た。他のＴＦＴにおいては、酸素、窒素および炭素の濃
度は１×１０¹⁷ｃｍ^-3以下とした。これによって、フォ
トダイオードによって蓄積された電荷の収集能力の高い
イメージセンサーを作製することができた。[Embodiment 2] In a drive circuit of an image sensor in which a photodiode and a TFT drive circuit are integrally formed on an insulating substrate, the shift register portion is C
In the MOS TFT circuit, the TFT that controls the accumulated charge by the signal from the shift register is composed of the PMOS TFT. Polysilicon TFTs by low temperature annealing were used for these TFTs. An example of the configuration is shown in FIG. The process used was almost the same as in Example 1. Oxygen was implanted into the active layer of the TF10 shown in FIG. 2 by ion doping to have a concentration of 2 × 10 ¹⁸ cm ⁻³ . In other TFTs, the concentrations of oxygen, nitrogen and carbon were set to 1 × 10 ¹⁷ cm ⁻³ or less. This made it possible to fabricate an image sensor having a high ability to collect charges accumulated by the photodiode.

【００４４】[0044]

【発明の効果】以上の説明からも明らかなように、本発
明は、従来のポリシリコンＴＦＴの作製プロセスにおい
て、酸素もしくは窒素を選択的にシリコン中に導入する
ための工程を設けるという、最小の変更によって、課題
を解決することができた。As is apparent from the above description, the present invention provides a minimum process of providing a step for selectively introducing oxygen or nitrogen into silicon in the conventional polysilicon TFT manufacturing process. The changes made it possible to solve the problem.

【００４５】本発明によって、特にダイナミックな回路
およびそのような回路を有する装置の信頼性と性能を高
めることができた。従来、特に液晶表示装置のアクティ
ブマトリクスのような目的に対してはポリシリコンＴＦ
ＴはＯＮ／ＯＦＦ比が低く、実用化にはさまざまな困難
があったが、本発明によってそのような問題はほぼ解決
されたと思われる。さらに、実施例２に示したように絶
縁基板上のイメージセンサーの駆動回路にも利用でき
る。実施例では示さなかったが、単結晶半導体集積回路
の立体化の手段として用いられるＴＦＴにおいても本発
明を実施することによって効果を挙げられることは明白
であろう。The invention makes it possible to increase the reliability and performance of particularly dynamic circuits and devices having such circuits. Conventionally, polysilicon TF is used for the purpose such as an active matrix of a liquid crystal display device.
Although T has a low ON / OFF ratio and various difficulties were encountered in its practical application, it seems that the present invention has almost solved such problems. Further, as shown in the second embodiment, it can be used for a drive circuit of an image sensor on an insulating substrate. Although not shown in the examples, it will be apparent that the effect can be achieved by implementing the present invention in a TFT used as a means for three-dimensionalizing a single crystal semiconductor integrated circuit.

【００４６】例えば、周辺論理回路を単結晶半導体上の
半導体回路で構成し、その上に層間絶縁物を介してＴＦ
Ｔを設け、これによってメモリー素子部を構成すること
もできる。この場合には、メモリー素子部を本発明のＰ
ＭＯＳのＴＦＴを使用したＤＲＡＭ回路とし、その駆動
回路は単結晶半導体回路にＣＭＯＳ化されて構成されて
いる。しかも、このような回路をマイクロプロセッサー
に利用した場合には、メモリー部を２階に上げることに
なるので、面積を節約することができる。このように本
発明は産業上、極めて有益な発明であると考えられる。For example, the peripheral logic circuit is composed of a semiconductor circuit on a single crystal semiconductor, and a TF is formed on the peripheral logic circuit via an interlayer insulator.
It is also possible to provide T to form a memory element part. In this case, the memory element portion is the P of the present invention.
A DRAM circuit using a MOS TFT is used, and its drive circuit is formed by converting a single crystal semiconductor circuit into a CMOS. Moreover, when such a circuit is used in a microprocessor, the memory section is raised to the second floor, so that the area can be saved. Thus, the present invention is considered to be an extremely useful invention in industry.

【図面の簡単な説明】[Brief description of drawings]

【図１】 （Ａ）ＮＭＯＳのＴＦＴのゲイト電圧−ドレ
イン電流特性を示す。 （Ｂ）ＰＭＯＳのＴＦＴのゲイト電圧−ドレイン電流特
性を示す。 （いずれも、横軸はゲイト電圧（Ｖ_G ）、縦軸はドレイ
ン電圧（Ｖ_D ）FIG. 1A shows gate voltage-drain current characteristics of an NMOS TFT. (B) shows the gate voltage-drain current characteristics of the PMOS TFT. (Both, the horizontal axis represents the gate voltage (V _G), the vertical axis represents the drain voltage (V _D)

【図２】 （Ａ）本発明をアクティブマトリクス装置に
応用した場合のブロック図を示す。 （Ｂ）本発明をイメージセンサーの駆動回路に応用した
場合の回路例を示す。FIG. 2A shows a block diagram when the present invention is applied to an active matrix device. (B) An example of a circuit when the present invention is applied to a drive circuit of an image sensor is shown.

【図３】 実施例の工程を示す。FIG. 3 shows a process of an example.

【符号の説明】[Explanation of symbols]

１０１ 絶縁基板 １０２ 下地酸化膜 １０３ 半導体領域（マトリクス領域） １０４ 半導体領域（周辺回路領域） １０５ 保護絶縁膜 １０６ マスク（フォレジスト） １０７ 島状半導体領域（周辺回路用） １０８ 島状半導体領域（マトリクス用） １０９ ゲイト絶縁膜 １１０ ゲイト電極（ＰＴＦＴ用） １１１ ゲイト電極（ＮＴＦＴ用） １１２ ゲイト電極（アクティブマトリクスＴ
ＦＴ用） １１３、１１５ Ｐ型不純物領域 １１４ Ｎ型不純物領域 １１６〜１１８ 活性層 １１９ 層間絶縁物 １２０ 画素電極（ＩＴＯ） １２１〜１２４ 金属配線Reference Signs List 101 insulating substrate 102 underlying oxide film 103 semiconductor region (matrix region) 104 semiconductor region (peripheral circuit region) 105 protective insulating film 106 mask (photoresist) 107 island semiconductor region (for peripheral circuit) 108 island semiconductor region (for matrix) ) 109 gate insulating film 110 gate electrode (for PTFT) 111 gate electrode (for NTFT) 112 gate electrode (active matrix T)
FT) 113, 115 P-type impurity region 114 N-type impurity region 116-118 Active layer 119 Interlayer insulator 120 Pixel electrode (ITO) 121-124 Metal wiring

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁵ Identification code Office reference number FI technical display location 9056-4M H01L 29/78 311 C

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 同一基板上に少なくとも２つのＰチャネ
ル型ポリシリコン薄膜トランジスタを有する集積回路に
おいて、 そのうちの少なくとも１つのＰチャネル型ポリシリコン
薄膜トランジスタはその活性層中の酸素もしくは窒素の
濃度がいずれも１０¹⁸ｃｍ^-3以下であることと、他のＰ
チャネル型ポリシリコン薄膜トランジスタの活性層中の
酸素もしくは窒素のいずれかの濃度が１０¹⁸ｃｍ^-3以上
であること、 を特徴とするポリシリコン薄膜トランジスタ集積回路。1. An integrated circuit having at least two P-channel type polysilicon thin film transistors on the same substrate, wherein at least one P-channel type polysilicon thin film transistor has an active layer having an oxygen or nitrogen concentration of 10 or less. ¹⁸ cm ^-3 or less and other P
A polysilicon thin film transistor integrated circuit, wherein the concentration of either oxygen or nitrogen in the active layer of the channel type polysilicon thin film transistor is 10 ¹⁸ cm ⁻³ or more. 【請求項２】 同一基板上に形成された複数の薄膜トラ
ンジスタによって構成されたイメージセンサーの駆動回
路において、 信号出力段の薄膜トランジスタがＰチャネル型であり、
その活性層中の酸素もしくは窒素いずれかの濃度が１０
¹⁸ｃｍ^-3以上であることと、 他のＰチャネル型ポリシリコン薄膜トランジスタの活性
層中の酸素もしくは窒素の濃度がいずれも１０¹⁸ｃｍ^-3
以下であること、 を特徴とするイメージセンサー。2. In a driving circuit of an image sensor, which is composed of a plurality of thin film transistors formed on the same substrate, a thin film transistor of a signal output stage is a P-channel type,
The concentration of either oxygen or nitrogen in the active layer is 10
¹⁸ cm ^-3 or more, and that the concentration of oxygen or nitrogen in the active layers of other P-channel type polysilicon thin film transistors is 10 ¹⁸ cm ^-3.
An image sensor characterized by the following. 【請求項３】 薄膜トランジスタによって構成されたア
クティブマトリクス領域とその駆動回路を同一基板上に
有する液晶ディスプレー装置において、 アクティブマトリクスを構成する薄膜トランジスタがＰ
チャネル型であり、その活性層中の酸素もしくは窒素い
ずれかの濃度が１０¹⁸ｃｍ^-3以上であることと、周辺回
路を構成するリシリコン薄膜トランジスタの活性層中の
酸素もしくは窒素の濃度がいずれも１０¹⁸ｃｍ^-3以下で
あること、 を特徴とする液晶ディスプレー。3. In a liquid crystal display device having an active matrix region composed of thin film transistors and a driving circuit thereof on the same substrate, the thin film transistors forming the active matrix are P
It is of a channel type, and the concentration of either oxygen or nitrogen in the active layer is 10 ¹⁸ cm ⁻³ or more, and the concentration of oxygen or nitrogen in the active layer of the silicon thin film transistor forming the peripheral circuit is 10 or less. A liquid crystal display characterized by being ¹⁸ cm ^-3 or less. 【請求項４】 絶縁表面上に形成された薄膜トランジス
タを有する半導体メモリー装置において、その周辺回路
はＮ型およびＰ型の薄膜トランジスタによって形成さ
れ、メモリー素子領域は、Ｐ型の薄膜トランジスタによ
って形成され、各薄膜トランジスタのゲイト電極がビッ
ト線に、その不純物領域（ソース、ドレイン）の一方が
ワード線に接続され、他の不純物領域はキャパシタに接
続されたことを特徴とする半導体メモリー装置におい
て、 メモリー素子領域の薄膜トランジスタの活性層中の酸素
もしくは窒素いずれかの濃度が１０¹⁸ｃｍ^-3以上である
こと、 を特徴とする半導体メモリー装置。4. A semiconductor memory device having a thin film transistor formed on an insulating surface, the peripheral circuit of which is formed of N-type and P-type thin film transistors, and the memory element region is formed of P-type thin film transistors. In the semiconductor memory device, the gate electrode of is connected to the bit line, one of its impurity regions (source and drain) is connected to the word line, and the other impurity region is connected to the capacitor. 2. A semiconductor memory device having a concentration of either oxygen or nitrogen in the active layer of 10 ¹⁸ cm ^-3 or more. 【請求項５】 絶縁表面上に酸素もしくは窒素の濃度が
いずれも１０¹⁸ｃｍ^-3以下のアモルファスもしくはそれ
と同等な低い結晶性を有する半導体被膜を形成する工程
と、 前記半導体被膜に選択的に酸素もしくは窒素の一方ある
いは双方を導入して、その濃度を１０¹⁸ｃｍ^-3以上にす
る工程と、 熱アニールによって、前記半導体被膜を結晶化せしめる
工程と、 前記半導体をパターニングして複数の島状領域を形成す
る工程と、 前記島状領域にゲイト電極を設ける工程と、 前記島状領域に選択的に、あるいは自己整合的に不純物
を導入して不純物領域（ソース、ドレイン）を形成する
工程とを有することを特徴とする薄膜トランジスタ集積
回路の作製方法。5. A step of forming on the insulating surface a semiconductor film having an oxygen or nitrogen concentration of 10 ¹⁸ cm ⁻³ or less, or a semiconductor film having low crystallinity equivalent thereto, and selectively oxygen to the semiconductor film. Alternatively, a step of introducing one or both of nitrogen to increase the concentration thereof to 10 ¹⁸ cm ⁻³ or more, a step of crystallizing the semiconductor film by thermal annealing, and a step of patterning the semiconductor to form a plurality of island-shaped regions A step of forming a gate electrode in the island region, and a step of forming an impurity region (source, drain) by selectively or self-aligningly introducing impurities into the island region. A method for manufacturing a thin film transistor integrated circuit, which comprises: