JP2002043446A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 ゲート負電圧消去方式が適用できると共に、
配線形成時のチャージアップダメージ低減効果を確実に
得られるようにする。 【解決手段】 フラッシュメモリセル１１におけるコン
トロールゲート３７は、ワード線デコーダ１２と、チャ
ージアップダメージ低減回路１４Ａと接続されている。
チャージアップダメージ低減回路１４Ａは、陽極がフラ
ッシュメモリセル１１のコントロールゲート３７と接続
され、陰極がＮＷ電圧制御回路１３と接続された順方向
接続ダイオード１４ａを含む。ＮＷ電圧制御回路１３
は、順方向接続ダイオード１４ａを構成するＮ型ウェル
の電位をフラッシュメモリセル１１の駆動状態に応じて
変更する。
配線形成時のチャージアップダメージ低減効果を確実に
得られるようにする。 【解決手段】 フラッシュメモリセル１１におけるコン
トロールゲート３７は、ワード線デコーダ１２と、チャ
ージアップダメージ低減回路１４Ａと接続されている。
チャージアップダメージ低減回路１４Ａは、陽極がフラ
ッシュメモリセル１１のコントロールゲート３７と接続
され、陰極がＮＷ電圧制御回路１３と接続された順方向
接続ダイオード１４ａを含む。ＮＷ電圧制御回路１３
は、順方向接続ダイオード１４ａを構成するＮ型ウェル
の電位をフラッシュメモリセル１１の駆動状態に応じて
変更する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、コントロールゲートとフローティ
ングゲートの２層からなるゲート電極を有するフラッシ
ュメモリとして機能する不揮発性半導体記憶装置に関す
る。
憶装置に関し、特に、コントロールゲートとフローティ
ングゲートの２層からなるゲート電極を有するフラッシ
ュメモリとして機能する不揮発性半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、電気的に且つ一括に消去が可能な
フラッシュメモリ装置の需要が拡大している。
フラッシュメモリ装置の需要が拡大している。
【０００３】ところで、フラッシュメモリ装置は、一般
に、高い信頼性を得るのが難しいことが知られている。
フラッシュメモリ装置の信頼性を低下させる原因の一つ
に、製造時の配線形成工程におけるチャージアップダメ
ージがある。このチャージアップダメージは、メタル配
線をドライエッチング法により加工する際に発生する正
又は負の電荷が蓄積（チャージアップ）し、蓄積した電
荷が大量である場合に、コントロールゲートの電位の絶
対値が大きくなって、トンネル絶縁膜に過大な電界が掛
かることにより被るダメージのことをいい、これによ
り、フラッシュメモリセルの信頼性が大きく低下する。
に、高い信頼性を得るのが難しいことが知られている。
フラッシュメモリ装置の信頼性を低下させる原因の一つ
に、製造時の配線形成工程におけるチャージアップダメ
ージがある。このチャージアップダメージは、メタル配
線をドライエッチング法により加工する際に発生する正
又は負の電荷が蓄積（チャージアップ）し、蓄積した電
荷が大量である場合に、コントロールゲートの電位の絶
対値が大きくなって、トンネル絶縁膜に過大な電界が掛
かることにより被るダメージのことをいい、これによ
り、フラッシュメモリセルの信頼性が大きく低下する。
【０００４】このため、配線形成工程におけるチャージ
アップダメージを低減する方法が模索されている。
アップダメージを低減する方法が模索されている。
【０００５】以下、従来の配線形成工程におけるチャー
ジアップダメージの低減方法について説明する。
ジアップダメージの低減方法について説明する。
【０００６】図１３は従来のフラッシュメモリセル及び
チャージアップダメージ低減回路を示している。図１３
において、１０１はコントロールゲートがワード線デコ
ーダ１０２と接続されたフラッシュメモリセルであり、
１０３は陰極がフラッシュメモリセル１０１のコントロ
ールゲートと接続され、陽極が接地された逆方向接続ダ
イオードからなるチャージアップダメージ低減回路であ
る。
チャージアップダメージ低減回路を示している。図１３
において、１０１はコントロールゲートがワード線デコ
ーダ１０２と接続されたフラッシュメモリセルであり、
１０３は陰極がフラッシュメモリセル１０１のコントロ
ールゲートと接続され、陽極が接地された逆方向接続ダ
イオードからなるチャージアップダメージ低減回路であ
る。
【０００７】図１４はチャージアップダメージ低減回路
１０３の断面構成であって、Ｐ型の半導体基板１１０の
上部にＰ型ウェル１１１が形成されており、該Ｐ型ウェ
ル１１１の上部には、互いに素子分離膜１１２により分
離されたＮ型拡散層１１３及びＰ型拡散層１１４が形成
されている。Ｎ型拡散層１１３はフラッシュメモリセル
１０１のコントロールゲートと接続され、Ｐ型ウェル１
１１及び半導体基板１１０はＰ型拡散層１１４を介して
接地電位に固定されている。
１０３の断面構成であって、Ｐ型の半導体基板１１０の
上部にＰ型ウェル１１１が形成されており、該Ｐ型ウェ
ル１１１の上部には、互いに素子分離膜１１２により分
離されたＮ型拡散層１１３及びＰ型拡散層１１４が形成
されている。Ｎ型拡散層１１３はフラッシュメモリセル
１０１のコントロールゲートと接続され、Ｐ型ウェル１
１１及び半導体基板１１０はＰ型拡散層１１４を介して
接地電位に固定されている。
【０００８】図１５はチャージアップダメージ低減回路
１０３（＝逆方向接続ダイオード）の電流特性を表わし
ている。図１５において、横軸はコントロールゲートの
電圧ＶCGを表わし、縦軸は逆方向接続ダイオードにおけ
るＮ型拡散層１１３からＰ型ウェル１１１の方向に流れ
る電流Ｉdiode を表わしている。図１５に示すように、
コントロールゲートの電圧がＶ１１（例えば約−０．６
Ｖ）以下となると、逆方向接続ダイオードに順方向バイ
アスが印加されるため該逆方向接続ダイオードに電流が
流れる。また、コントロールゲートの電圧がＶ１２（例
えば約１５Ｖ）以上となると、逆方向接続ダイオードが
ブレイクダウンするため該逆方向接続ダイオードに電流
が流れる。すなわち、逆方向接続ダイオードは、Ｖ１１
(約−０．６Ｖ)からＶ１２（約１５Ｖ）の間は電流が流
れない。
１０３（＝逆方向接続ダイオード）の電流特性を表わし
ている。図１５において、横軸はコントロールゲートの
電圧ＶCGを表わし、縦軸は逆方向接続ダイオードにおけ
るＮ型拡散層１１３からＰ型ウェル１１１の方向に流れ
る電流Ｉdiode を表わしている。図１５に示すように、
コントロールゲートの電圧がＶ１１（例えば約−０．６
Ｖ）以下となると、逆方向接続ダイオードに順方向バイ
アスが印加されるため該逆方向接続ダイオードに電流が
流れる。また、コントロールゲートの電圧がＶ１２（例
えば約１５Ｖ）以上となると、逆方向接続ダイオードが
ブレイクダウンするため該逆方向接続ダイオードに電流
が流れる。すなわち、逆方向接続ダイオードは、Ｖ１１
(約−０．６Ｖ)からＶ１２（約１５Ｖ）の間は電流が流
れない。
【０００９】次に、従来のチャージアップダメージ低減
回路の動作について説明する。
回路の動作について説明する。
【００１０】消去時にコントロールゲートを０Ｖとし、
ソースの電位を１２Ｖとすることによりフローティング
ゲートから電子を引き抜く、いわゆるゲート接地消去方
式においては、すべての動作時にわたってコントロール
ゲートに印加される電圧が０Ｖ〜１２Ｖである。この電
圧範囲においては、逆方向接続ダイオードに電流が流れ
ないため、フラッシュメモリセルの動作に支障が生じな
い。
ソースの電位を１２Ｖとすることによりフローティング
ゲートから電子を引き抜く、いわゆるゲート接地消去方
式においては、すべての動作時にわたってコントロール
ゲートに印加される電圧が０Ｖ〜１２Ｖである。この電
圧範囲においては、逆方向接続ダイオードに電流が流れ
ないため、フラッシュメモリセルの動作に支障が生じな
い。
【００１１】一方、製造プロセスにおける配線形成時に
は、フラッシュメモリセルのコントロールゲートに正又
は負の電荷がチャージアップする。しかしながら、従来
のチャージアップダメージ低減回路１０３のように、フ
ラッシュメモリセル１０１のコントロールゲートに逆方
向接続ダイオードが接続されているため、図１５に示す
ように、コントロールゲートの印加範囲がＶ１１以下及
びＶ１２以上の場合は、チャージアップした電荷が流出
する。このため、トンネル絶縁膜に対するダメージが低
減されるので、装置の信頼性が大きく低下することを防
止できる。
は、フラッシュメモリセルのコントロールゲートに正又
は負の電荷がチャージアップする。しかしながら、従来
のチャージアップダメージ低減回路１０３のように、フ
ラッシュメモリセル１０１のコントロールゲートに逆方
向接続ダイオードが接続されているため、図１５に示す
ように、コントロールゲートの印加範囲がＶ１１以下及
びＶ１２以上の場合は、チャージアップした電荷が流出
する。このため、トンネル絶縁膜に対するダメージが低
減されるので、装置の信頼性が大きく低下することを防
止できる。
【００１２】
【発明が解決しようとする課題】しかしながら、前記従
来の配線形成工程におけるチャージアップダメージの低
減方法は、以下に示す２つの問題を有している。
来の配線形成工程におけるチャージアップダメージの低
減方法は、以下に示す２つの問題を有している。
【００１３】第１の問題はコントロールゲートに対して
絶対値が大きい負電圧を印加できないという問題であ
る。近年、フラッシュメモリセルの微細化に伴い、消去
動作時にソースに印加する約１２Ｖという正の高電圧を
低電圧化する方式が提案されている。その１つに［表
１］に示すゲート負電圧消去方式がある。
絶対値が大きい負電圧を印加できないという問題であ
る。近年、フラッシュメモリセルの微細化に伴い、消去
動作時にソースに印加する約１２Ｖという正の高電圧を
低電圧化する方式が提案されている。その１つに［表
１］に示すゲート負電圧消去方式がある。
【００１４】
【表１】
【００１５】まず、書き込み動作時には、選択されたフ
ラッシュメモリセルのコントロールゲートに１２Ｖを、
ドレインに５Ｖを、ソース及びＰ型ウェル１１１に接地
電位をそれぞれ印加する。この電圧設定により、ドレイ
ンの近傍にチャンネルホットエレクトロンが発生し、フ
ローティングゲートに電子が注入される。書き込み後に
は、フラッシュメモリセルのしきい値電圧が約６Ｖとな
る。一方、非選択のフラッシュメモリセルは、コントロ
ールゲートに０Ｖを印加し、ドレインをオープンとする
ことにより、誤書き込みを防止している。
ラッシュメモリセルのコントロールゲートに１２Ｖを、
ドレインに５Ｖを、ソース及びＰ型ウェル１１１に接地
電位をそれぞれ印加する。この電圧設定により、ドレイ
ンの近傍にチャンネルホットエレクトロンが発生し、フ
ローティングゲートに電子が注入される。書き込み後に
は、フラッシュメモリセルのしきい値電圧が約６Ｖとな
る。一方、非選択のフラッシュメモリセルは、コントロ
ールゲートに０Ｖを印加し、ドレインをオープンとする
ことにより、誤書き込みを防止している。
【００１６】次に、消去動作時には、コントロールゲー
トに−８Ｖを、ソースに５Ｖを、Ｐ型ウェル１１１に接
地電位をそれぞれ印加し、ドレインをオープンにする。
この電位設定により、フローティングゲートからソース
に向けて、ファウラー・ノルドハイム・トンネル電流が
流れ、フローティングゲート中の電子が引き抜かれる。
消去後には、フラッシュメモリセルのしきい値電圧は約
２Ｖとなる。一方、非選択のフラッシュメモリセルは、
コントロールゲート及びソースを共に０Ｖとすることに
よって誤消去を防止している。
トに−８Ｖを、ソースに５Ｖを、Ｐ型ウェル１１１に接
地電位をそれぞれ印加し、ドレインをオープンにする。
この電位設定により、フローティングゲートからソース
に向けて、ファウラー・ノルドハイム・トンネル電流が
流れ、フローティングゲート中の電子が引き抜かれる。
消去後には、フラッシュメモリセルのしきい値電圧は約
２Ｖとなる。一方、非選択のフラッシュメモリセルは、
コントロールゲート及びソースを共に０Ｖとすることに
よって誤消去を防止している。
【００１７】次に、読み出し動作時には、コントロール
ゲートに５Ｖを、ドレインに１Ｖを、ソース及びＰ型ウ
ェル１１１に接地電位をそれぞれ印加する。この電位設
定により、フラッシュメモリセルが、消去状態の場合に
はドレインからソースに向けて電流が流れ、書き込み状
態の場合には電流が流れない。このように、ドレインか
らソースに流れる電流量の差を検出することにより、消
去状態と書き込み状態との判別が可能となる。一方、非
選択のフラッシュメモリセルは、コントロールゲートに
接地電位を印加し、ドレインをオープンにすることによ
り、誤読み出しを防止している。
ゲートに５Ｖを、ドレインに１Ｖを、ソース及びＰ型ウ
ェル１１１に接地電位をそれぞれ印加する。この電位設
定により、フラッシュメモリセルが、消去状態の場合に
はドレインからソースに向けて電流が流れ、書き込み状
態の場合には電流が流れない。このように、ドレインか
らソースに流れる電流量の差を検出することにより、消
去状態と書き込み状態との判別が可能となる。一方、非
選択のフラッシュメモリセルは、コントロールゲートに
接地電位を印加し、ドレインをオープンにすることによ
り、誤読み出しを防止している。
【００１８】しかしながら、ゲート負電圧消去方式を採
用するフラッシュメモリセルは、従来の配線形成工程に
おけるチャージアップダメージ低減回路を用いることが
できない。なぜなら、コントロールゲートに印加する負
電圧（−８Ｖ）は、逆方向接続ダイオードが順方向バイ
アスとなる電圧領域であるため、該負電圧をコントロー
ルゲートに印加することができないからである。
用するフラッシュメモリセルは、従来の配線形成工程に
おけるチャージアップダメージ低減回路を用いることが
できない。なぜなら、コントロールゲートに印加する負
電圧（−８Ｖ）は、逆方向接続ダイオードが順方向バイ
アスとなる電圧領域であるため、該負電圧をコントロー
ルゲートに印加することができないからである。
【００１９】第２の問題は、配線形成中に１５Ｖ程度の
正電圧がコントロールゲートに印加される場合があるた
め、フラッシュメモリセルの信頼性の低下を十分に防止
できないという問題である。具体的には、従来のチャー
ジアップダメージ低減回路は逆方向接続ダイオードを用
いているため、Ｖ１１（約−０．６Ｖ）からＶ１２（約
１５Ｖ）の電圧がコントロールゲートに印加されてしま
う。この約１５Ｖの範囲の電圧値は、装置の信頼性を大
きく低下させる虞はないものの、トンネル絶縁膜には大
きなファウラー・ノルドハイム・トンネル電流が流れる
電圧値であるため、信頼性の低下を少なからず引き起こ
す懸念がある。
正電圧がコントロールゲートに印加される場合があるた
め、フラッシュメモリセルの信頼性の低下を十分に防止
できないという問題である。具体的には、従来のチャー
ジアップダメージ低減回路は逆方向接続ダイオードを用
いているため、Ｖ１１（約−０．６Ｖ）からＶ１２（約
１５Ｖ）の電圧がコントロールゲートに印加されてしま
う。この約１５Ｖの範囲の電圧値は、装置の信頼性を大
きく低下させる虞はないものの、トンネル絶縁膜には大
きなファウラー・ノルドハイム・トンネル電流が流れる
電圧値であるため、信頼性の低下を少なからず引き起こ
す懸念がある。
【００２０】以上、説明したように、従来の配線形成工
程におけるチャージアップダメージ低減方法は、ゲート
負電圧消去方式のフラッシュメモリに適用できない。ま
た、ゲート接地消去方式のフラッシュメモリセルに適用
した場合であっても、配線形成時におけるチャージアッ
プダメージ低減効果を十分に得られないという２つの問
題を有している。
程におけるチャージアップダメージ低減方法は、ゲート
負電圧消去方式のフラッシュメモリに適用できない。ま
た、ゲート接地消去方式のフラッシュメモリセルに適用
した場合であっても、配線形成時におけるチャージアッ
プダメージ低減効果を十分に得られないという２つの問
題を有している。
【００２１】本発明は、前記従来の問題に鑑み、不揮発
性半導体記憶装置を、ゲート負電圧消去方式が適用でき
ると共に、配線形成工程におけるチャージアップダメー
ジ低減効果を確実に得られるようにすることを目的とす
る。
性半導体記憶装置を、ゲート負電圧消去方式が適用でき
ると共に、配線形成工程におけるチャージアップダメー
ジ低減効果を確実に得られるようにすることを目的とす
る。
【００２２】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、メモリセルの動作時にＥＳＤ保護素子に
相当するチャージアップダメージ低減回路を動作させな
いようにする構成とする。
め、本発明は、メモリセルの動作時にＥＳＤ保護素子に
相当するチャージアップダメージ低減回路を動作させな
いようにする構成とする。
【００２３】具体的に、本発明に係る不揮発性半導体記
憶装置は、半導体基板の上に形成されたフローティング
ゲート及びコントロールゲートを有するメモリセルと、
コントロールゲートに接続されたチャージアップダメー
ジ低減回路と、チャージアップダメージ低減回路に接続
されたダメージ低減回路制御手段とを備え、チャージア
ップダメージ低減回路は、配線形成時に発生する電荷の
チャージアップによるコントロールゲートの電位を所定
の電圧範囲内に制限し、ダメージ低減回路制御手段は、
メモリセルの各動作状態においてチャージアップダメー
ジ低減回路に電流が流れないように制御する。
憶装置は、半導体基板の上に形成されたフローティング
ゲート及びコントロールゲートを有するメモリセルと、
コントロールゲートに接続されたチャージアップダメー
ジ低減回路と、チャージアップダメージ低減回路に接続
されたダメージ低減回路制御手段とを備え、チャージア
ップダメージ低減回路は、配線形成時に発生する電荷の
チャージアップによるコントロールゲートの電位を所定
の電圧範囲内に制限し、ダメージ低減回路制御手段は、
メモリセルの各動作状態においてチャージアップダメー
ジ低減回路に電流が流れないように制御する。
【００２４】本発明の不揮発性半導体記憶装置による
と、チャージアップダメージ低減回路が配線形成時に発
生する電荷のチャージアップによるコントロールゲート
の電位を所定の電圧範囲内に制限する一方、メモリセル
の各動作状態においてはダメージ低減回路制御手段がチ
ャージアップダメージ低減回路に電流が流れないように
制御するため、ゲート負電圧消去方式を採用できると共
に、配線形成時においてはトンネル絶縁膜のチャージア
ップダメージを低減できる。その上、ゲート負電圧消去
方式を採用できることから、メモリセルの低電圧動作が
可能となる。
と、チャージアップダメージ低減回路が配線形成時に発
生する電荷のチャージアップによるコントロールゲート
の電位を所定の電圧範囲内に制限する一方、メモリセル
の各動作状態においてはダメージ低減回路制御手段がチ
ャージアップダメージ低減回路に電流が流れないように
制御するため、ゲート負電圧消去方式を採用できると共
に、配線形成時においてはトンネル絶縁膜のチャージア
ップダメージを低減できる。その上、ゲート負電圧消去
方式を採用できることから、メモリセルの低電圧動作が
可能となる。
【００２５】本発明の不揮発性半導体記憶装置におい
て、チャージアップダメージ低減回路が、一方の電極が
コントロールゲートと接続されたダイオードからなり、
ダメージ低減回路制御手段が、ダイオードの他方の電極
と接続されており、メモリセルの動作状態に応じてダイ
オードの他方の電極に印加する電圧を変更することが好
ましい。
て、チャージアップダメージ低減回路が、一方の電極が
コントロールゲートと接続されたダイオードからなり、
ダメージ低減回路制御手段が、ダイオードの他方の電極
と接続されており、メモリセルの動作状態に応じてダイ
オードの他方の電極に印加する電圧を変更することが好
ましい。
【００２６】この場合に、ダイオードが、半導体基板に
形成され他方の電極となる第１導電型のウェルと該ウェ
ルに形成され一方の電極となる第２導電型の拡散層とか
ら構成されていることが好ましい。
形成され他方の電極となる第１導電型のウェルと該ウェ
ルに形成され一方の電極となる第２導電型の拡散層とか
ら構成されていることが好ましい。
【００２７】この場合に、第１導電型がＮ型であり且つ
第２導電型がＰ型であり、ダメージ低減回路制御手段が
Ｎ型ウェルの電位をメモリセルの各動作状態においてコ
ントロールゲートに印加される電圧よりも大きいか等し
い値に設定することが好ましい。このようにすると、ダ
イオードは順方向接続となるため、コントロールゲート
に対する負バイアス時には電流が流れないので、ゲート
負電圧消去方式による消去動作にそのまま対応できる。
また、例えば書き込み動作時には、コントロールゲート
に正バイアスが印加されるが、ダメージ低減回路制御手
段がＮ型ウェルの電位を正バイアスよりも大きいか等し
い値に設定するため、ダイオードに順方向の電流が流れ
ることがないので、読み出し動作を確実に行なえる。
第２導電型がＰ型であり、ダメージ低減回路制御手段が
Ｎ型ウェルの電位をメモリセルの各動作状態においてコ
ントロールゲートに印加される電圧よりも大きいか等し
い値に設定することが好ましい。このようにすると、ダ
イオードは順方向接続となるため、コントロールゲート
に対する負バイアス時には電流が流れないので、ゲート
負電圧消去方式による消去動作にそのまま対応できる。
また、例えば書き込み動作時には、コントロールゲート
に正バイアスが印加されるが、ダメージ低減回路制御手
段がＮ型ウェルの電位を正バイアスよりも大きいか等し
い値に設定するため、ダイオードに順方向の電流が流れ
ることがないので、読み出し動作を確実に行なえる。
【００２８】または、この場合に、第１導電型がＰ型で
あり且つ第２導電型がＮ型であり、ダメージ低減回路制
御手段がＰ型ウェルの電位をメモリセルの各動作状態に
おいてコントロールゲートに印加される電圧よりも小さ
いか等しい値に設定することが好ましい。このようにす
ると、ダイオードは逆方向接続となるため、コントロー
ルゲートに対する正バイアス時には電流が流れないの
で、書き込み動作及び読み出し動作時にはそのまま対応
できる。また、消去動作時には、コントロールゲートに
負バイアスが印加されるが、ダメージ低減回路制御手段
がＰ型ウェルの電位を負バイアスよりも小さいか等しい
値に設定するため、ダイオードに順方向の電流が流れる
ことがないので、消去動作を確実に行なえる。
あり且つ第２導電型がＮ型であり、ダメージ低減回路制
御手段がＰ型ウェルの電位をメモリセルの各動作状態に
おいてコントロールゲートに印加される電圧よりも小さ
いか等しい値に設定することが好ましい。このようにす
ると、ダイオードは逆方向接続となるため、コントロー
ルゲートに対する正バイアス時には電流が流れないの
で、書き込み動作及び読み出し動作時にはそのまま対応
できる。また、消去動作時には、コントロールゲートに
負バイアスが印加されるが、ダメージ低減回路制御手段
がＰ型ウェルの電位を負バイアスよりも小さいか等しい
値に設定するため、ダイオードに順方向の電流が流れる
ことがないので、消去動作を確実に行なえる。
【００２９】本発明の不揮発性半導体記憶装置におい
て、配線形成時におけるコントロールゲートの電位が、
ダイオードにおける順方向電流及び逆方向電流が流れな
い電圧範囲内に制限されることが好ましい。
て、配線形成時におけるコントロールゲートの電位が、
ダイオードにおける順方向電流及び逆方向電流が流れな
い電圧範囲内に制限されることが好ましい。
【００３０】本発明の不揮発性半導体記憶装置は、半導
体基板の上に形成された２層以上の配線層からなる多層
配線をさらに備え、コントロールゲートとダイオードと
が、多層配線のうちの基板側から１層目の配線層によっ
て互いに接続されていることが好ましい。このようにす
ると、１層目の配線層を含め、２層目以降のすべての配
線層において製造工程時のチャージアップダメージを低
減できる。
体基板の上に形成された２層以上の配線層からなる多層
配線をさらに備え、コントロールゲートとダイオードと
が、多層配線のうちの基板側から１層目の配線層によっ
て互いに接続されていることが好ましい。このようにす
ると、１層目の配線層を含め、２層目以降のすべての配
線層において製造工程時のチャージアップダメージを低
減できる。
【００３１】本発明の不揮発性半導体記憶装置におい
て、チャージアップダメージ低減回路が、半導体基板に
形成され、互いに極性が異なる一方の電極がそれぞれコ
ントロールゲートと電気的に接続された第１のダイオー
ド及び第２のダイオードからなり、ダメージ低減回路制
御手段が、メモリセルの動作状態に応じて、第１のダイ
オード及び第２のダイオードの他方の電極に印加する電
圧をそれぞれ変更することが好ましい。
て、チャージアップダメージ低減回路が、半導体基板に
形成され、互いに極性が異なる一方の電極がそれぞれコ
ントロールゲートと電気的に接続された第１のダイオー
ド及び第２のダイオードからなり、ダメージ低減回路制
御手段が、メモリセルの動作状態に応じて、第１のダイ
オード及び第２のダイオードの他方の電極に印加する電
圧をそれぞれ変更することが好ましい。
【００３２】この場合に、第１のダイオードが半導体基
板に形成され他方の電極となる第１導電型の第１ウェル
と該第１ウェルに形成され一方の電極となる第２導電型
の第１拡散層とから構成されており、第２のダイオード
が半導体基板に形成され他方の電極となる第２導電型の
第２ウェルと該第２ウェルに形成され一方の電極となる
第１導電型の第２拡散層とから構成されていることが好
ましい。
板に形成され他方の電極となる第１導電型の第１ウェル
と該第１ウェルに形成され一方の電極となる第２導電型
の第１拡散層とから構成されており、第２のダイオード
が半導体基板に形成され他方の電極となる第２導電型の
第２ウェルと該第２ウェルに形成され一方の電極となる
第１導電型の第２拡散層とから構成されていることが好
ましい。
【００３３】この場合に、第１導電型がＮ型であり且つ
第２導電型がＰ型であり、ダメージ低減回路制御手段
が、第１のダイオードのＮ型ウェルの電位をメモリセル
の各動作状態においてコントロールゲートに印加される
電圧よりも大きいか等しい値に設定すると共に、第２の
ダイオードのＰ型ウェルの電位をメモリセルの各動作状
態においてコントロールゲートに印加される電圧よりも
小さいか等しい値に設定することが好ましい。
第２導電型がＰ型であり、ダメージ低減回路制御手段
が、第１のダイオードのＮ型ウェルの電位をメモリセル
の各動作状態においてコントロールゲートに印加される
電圧よりも大きいか等しい値に設定すると共に、第２の
ダイオードのＰ型ウェルの電位をメモリセルの各動作状
態においてコントロールゲートに印加される電圧よりも
小さいか等しい値に設定することが好ましい。
【００３４】このようにすると、第１のダイオードは順
方向接続となり且つ第２のダイオードは逆方向接続とな
るため、配線形成時におけるチャージアップが正電荷に
よる場合には第１のダイオードが順方向となり、負電荷
による場合には第２のダイオードが順方向となるため、
蓄積された電荷が流出しやすくなるので、トンネル絶縁
膜に対するダメージをほぼ完全に防止できるようにな
る。その上、コントロールゲートが正バイアスとなる書
き込み動作時及び読み出し動作時には、ダメージ低減回
路制御手段が第１のダイオードのＮ型ウェルの電位を正
バイアスよりも大きいか等しい値に設定するため、ダイ
オードに順方向の電流が流れることがない。一方、コン
トロールゲートが負バイアスとなる消去動作時には、ダ
メージ低減回路制御手段が第２のダイオードのＰ型ウェ
ルの電位を負バイアスよりも小さいか等しい値に設定す
るため、ダイオードに順方向の電流が流れることがない
ので、メモリセルのいずれの動作をも確実に行なえる。
方向接続となり且つ第２のダイオードは逆方向接続とな
るため、配線形成時におけるチャージアップが正電荷に
よる場合には第１のダイオードが順方向となり、負電荷
による場合には第２のダイオードが順方向となるため、
蓄積された電荷が流出しやすくなるので、トンネル絶縁
膜に対するダメージをほぼ完全に防止できるようにな
る。その上、コントロールゲートが正バイアスとなる書
き込み動作時及び読み出し動作時には、ダメージ低減回
路制御手段が第１のダイオードのＮ型ウェルの電位を正
バイアスよりも大きいか等しい値に設定するため、ダイ
オードに順方向の電流が流れることがない。一方、コン
トロールゲートが負バイアスとなる消去動作時には、ダ
メージ低減回路制御手段が第２のダイオードのＰ型ウェ
ルの電位を負バイアスよりも小さいか等しい値に設定す
るため、ダイオードに順方向の電流が流れることがない
ので、メモリセルのいずれの動作をも確実に行なえる。
【００３５】また、この場合に、配線形成時におけるコ
ントロールゲートの電位が、第１のダイオード及び第２
のダイオードにおける各順方向電流が流れない電圧範囲
内に制限されることが好ましい。
ントロールゲートの電位が、第１のダイオード及び第２
のダイオードにおける各順方向電流が流れない電圧範囲
内に制限されることが好ましい。
【００３６】また、この場合に、本発明の不揮発性半導
体記憶装置は、半導体基板の上に形成された２層以上の
配線層からなる多層配線をさらに備え、コントロールゲ
ートと第１のダイオード、及びコントロールゲートと第
２のダイオードとが、多層配線のうちの基板側から１層
目の配線層によってそれぞれ接続されていることが好ま
しい。
体記憶装置は、半導体基板の上に形成された２層以上の
配線層からなる多層配線をさらに備え、コントロールゲ
ートと第１のダイオード、及びコントロールゲートと第
２のダイオードとが、多層配線のうちの基板側から１層
目の配線層によってそれぞれ接続されていることが好ま
しい。
【００３７】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
の実施形態について図面を参照しながら説明する。
【００３８】図１は本発明の第１の実施形態に係る不揮
発性半導体記憶装置の模式的な構成を示している。図１
に示すように、フラッシュメモリセル１１におけるコン
トロールゲート３７は、ワード線デコーダ１２とチャー
ジアップダメージ低減回路１４Ａとに接続されている。
発性半導体記憶装置の模式的な構成を示している。図１
に示すように、フラッシュメモリセル１１におけるコン
トロールゲート３７は、ワード線デコーダ１２とチャー
ジアップダメージ低減回路１４Ａとに接続されている。
【００３９】チャージアップダメージ低減回路１４Ａ
は、陽極がフラッシュメモリセル１１のコントロールゲ
ート３７と接続され、陰極がダメージ低減回路制御手段
としてのＮＷ電圧制御回路１３と接続された順方向接続
ダイオード１４ａを含んでいる。順方向接続ダイオード
１４ａの陰極は逆方向接続ダイオード１５ａの陰極と接
続されており、該逆方向接続ダイオード１５ａの陽極は
接地されている。ここで、フラッシュメモリセル１１
は、アレイ状に配置された複数個のセルのうちの１つを
表わしている。
は、陽極がフラッシュメモリセル１１のコントロールゲ
ート３７と接続され、陰極がダメージ低減回路制御手段
としてのＮＷ電圧制御回路１３と接続された順方向接続
ダイオード１４ａを含んでいる。順方向接続ダイオード
１４ａの陰極は逆方向接続ダイオード１５ａの陰極と接
続されており、該逆方向接続ダイオード１５ａの陽極は
接地されている。ここで、フラッシュメモリセル１１
は、アレイ状に配置された複数個のセルのうちの１つを
表わしている。
【００４０】図２（ａ）はフラッシュメモリセル１１の
断面構成を表わしている。図２（ａ）に示すように、例
えば、Ｐ型ウェル３１Ｐが形成されたＰ型シリコンから
なる半導体基板３３の主面上には、熱酸化膜からなるト
ンネル絶縁膜３４が形成されており、該トンネル絶縁膜
３４の上には、ポリシリコンからなるフローティングゲ
ート３５、シリコン酸化膜からなる容量絶縁膜３６及び
ポリシリコンからなるコントロールゲート３７が順次形
成されている。
断面構成を表わしている。図２（ａ）に示すように、例
えば、Ｐ型ウェル３１Ｐが形成されたＰ型シリコンから
なる半導体基板３３の主面上には、熱酸化膜からなるト
ンネル絶縁膜３４が形成されており、該トンネル絶縁膜
３４の上には、ポリシリコンからなるフローティングゲ
ート３５、シリコン酸化膜からなる容量絶縁膜３６及び
ポリシリコンからなるコントロールゲート３７が順次形
成されている。
【００４１】Ｐ型ウェル３１Ｐの上部におけるゲート長
方向の一方の領域にはＮ型ドレイン拡散層３８が形成さ
れ、他方の領域にはＮ型ソース拡散層３９が形成されて
いる。ここで、Ｎ型ソース拡散層３９は、Ｎ型ドレイン
拡散層３８と比べて、拡散深さが大きく且つフローティ
ングゲート３５とのオーバラップ量も大きくなるように
形成されている。
方向の一方の領域にはＮ型ドレイン拡散層３８が形成さ
れ、他方の領域にはＮ型ソース拡散層３９が形成されて
いる。ここで、Ｎ型ソース拡散層３９は、Ｎ型ドレイン
拡散層３８と比べて、拡散深さが大きく且つフローティ
ングゲート３５とのオーバラップ量も大きくなるように
形成されている。
【００４２】図２（ｂ）はチャージアップダメージ低減
回路１４Ａの断面構成を示している。図２（ｂ）に示す
ように、図２（ａ）に示した半導体基板３３の他の領域
には、Ｎ型ウェル３２ＮとＰ型ウェル３２Ｐとが互いに
接合するように形成されている。
回路１４Ａの断面構成を示している。図２（ｂ）に示す
ように、図２（ａ）に示した半導体基板３３の他の領域
には、Ｎ型ウェル３２ＮとＰ型ウェル３２Ｐとが互いに
接合するように形成されている。
【００４３】Ｎ型ウェル３２Ｎの上部には、絶縁膜から
なる素子分離膜５０によって互いに分離されたＮ型拡散
層４１と第１のＰ型拡散層４２Ａとが形成されている。
第１のＰ型拡散層４２Ａは、図１に示すフラッシュメモ
リセル１１のコントロールゲート３７と接続されてい
る。
なる素子分離膜５０によって互いに分離されたＮ型拡散
層４１と第１のＰ型拡散層４２Ａとが形成されている。
第１のＰ型拡散層４２Ａは、図１に示すフラッシュメモ
リセル１１のコントロールゲート３７と接続されてい
る。
【００４４】また、Ｎ型ウェル３２Ｎは、Ｎ型拡散層４
１を介して図１に示すＮＷ電圧制御回路１３と接続され
ており、フラッシュメモリセル１１の駆動状態に応じ
て、第１のＰ型拡散層４２ＡとＮ型ウェル３２Ｎとから
構成される順方向接続ダイオード１４ａに電流が流れな
いように、ＮＷ電圧制御回路１３から所定の電位が印加
される。
１を介して図１に示すＮＷ電圧制御回路１３と接続され
ており、フラッシュメモリセル１１の駆動状態に応じ
て、第１のＰ型拡散層４２ＡとＮ型ウェル３２Ｎとから
構成される順方向接続ダイオード１４ａに電流が流れな
いように、ＮＷ電圧制御回路１３から所定の電位が印加
される。
【００４５】Ｐ型ウェル３２Ｐ及び半導体基板３３は、
Ｐ型ウェル３２Ｐの上部に形成された第２のＰ型拡散層
４２Ｂを介して接地電位に固定されている。なお、図１
に示す逆方向接続ダイオード１５ａは、Ｎ型ウェル３２
ＮとＰ型の半導体基板３３とから構成される。
Ｐ型ウェル３２Ｐの上部に形成された第２のＰ型拡散層
４２Ｂを介して接地電位に固定されている。なお、図１
に示す逆方向接続ダイオード１５ａは、Ｎ型ウェル３２
ＮとＰ型の半導体基板３３とから構成される。
【００４６】このように、本実施形態に係る不揮発性半
導体記憶装置は、チャージアップダメージ低減回路１４
Ａとして順方向接続ダイオード１４ａを用いると共に、
ＮＷ電圧制御回路１３によって、順方向接続ダイオード
１４ａを構成するＮ型ウェル３２Ｎの電位をフラッシュ
メモリセル１１の駆動状態に応じて変更することを特徴
としている。
導体記憶装置は、チャージアップダメージ低減回路１４
Ａとして順方向接続ダイオード１４ａを用いると共に、
ＮＷ電圧制御回路１３によって、順方向接続ダイオード
１４ａを構成するＮ型ウェル３２Ｎの電位をフラッシュ
メモリセル１１の駆動状態に応じて変更することを特徴
としている。
【００４７】図３はＮ型ウェル３２Ｎの電位ＶNWを０Ｖ
に固定した場合のチャージアップダメージ低減回路１４
Ａ（＝順方向接続ダイオード１４ａ）の電流特性を表わ
している。図３において、横軸はコントロールゲート３
７の電圧ＶCGを表わし、縦軸は順方向接続ダイオード１
４ａにおけるＰ型拡散層４２ＡからＮ型ウェル３２Ｎの
方向に流れる電流Ｉdiode を表わしている。
に固定した場合のチャージアップダメージ低減回路１４
Ａ（＝順方向接続ダイオード１４ａ）の電流特性を表わ
している。図３において、横軸はコントロールゲート３
７の電圧ＶCGを表わし、縦軸は順方向接続ダイオード１
４ａにおけるＰ型拡散層４２ＡからＮ型ウェル３２Ｎの
方向に流れる電流Ｉdiode を表わしている。
【００４８】図３に示すように、Ｎ型ウェル３２Ｎの電
位ＶNWを０Ｖとした場合は、コントロールゲート３７の
電圧ＶCGの値がＶ１（約０．６Ｖ）以上となると、順方
向バイアスが印加された順方向接続ダイオード１４ａに
電流が流れる。また、コントロールゲート３７の電圧Ｖ
CGの値がＶ２（約−１５Ｖ）以下となると、順方向接続
ダイオード１４ａがブレイクダウンして該順方向接続ダ
イオード１４ａに逆方向の電流が流れる。すなわち、順
方向接続ダイオード１４ａは、Ｎ型ウェル３２Ｎの電位
ＶNWが０Ｖの場合に、コントロールゲート３７の電圧Ｖ
CGがＶ２（約−１５Ｖ）〜Ｖ１（約０．６Ｖ）の範囲で
は電流を流さない。
位ＶNWを０Ｖとした場合は、コントロールゲート３７の
電圧ＶCGの値がＶ１（約０．６Ｖ）以上となると、順方
向バイアスが印加された順方向接続ダイオード１４ａに
電流が流れる。また、コントロールゲート３７の電圧Ｖ
CGの値がＶ２（約−１５Ｖ）以下となると、順方向接続
ダイオード１４ａがブレイクダウンして該順方向接続ダ
イオード１４ａに逆方向の電流が流れる。すなわち、順
方向接続ダイオード１４ａは、Ｎ型ウェル３２Ｎの電位
ＶNWが０Ｖの場合に、コントロールゲート３７の電圧Ｖ
CGがＶ２（約−１５Ｖ）〜Ｖ１（約０．６Ｖ）の範囲で
は電流を流さない。
【００４９】図４はＮ型ウェル３２Ｎの電位ＶNWを制御
電圧Ｖppとした場合の順方向接続ダイオード１４ａの電
流特性を表わしている。図４に示すように、Ｎ型ウェル
３２Ｎの電位ＶNWを制御電圧Ｖppとした場合は、コント
ロールゲート３７の電圧ＶCGの値がＶ１＋Ｖpp以上とな
ると、順方向バイアスにより順方向接続ダイオード１４
ａに電流が流れる。また、コントロールゲート３７の電
圧ＶCGの値がＶ２＋Ｖ pp以下となると、順方向接続ダイ
オード１４ａがブレイクダウンして順方向接続ダイオー
ド１４ａに逆方向の電流が流れる。すなわち、順方向接
続ダイオード１４ａは、Ｎ型ウェル３２Ｎの電位ＶNWが
制御電圧Ｖppの場合に、コントロールゲート３７の電圧
ＶCGがＶ２＋Ｖpp〜Ｖ１＋Ｖppの範囲では電流を流さな
い。一例として、制御電圧Ｖppを１２Ｖとすると、順方
向接続ダイオード１４ａには、コントロールゲート３７
の電圧ＶCGの値が−３Ｖ〜＋１２.６Ｖの範囲で電流が
流れない。
電圧Ｖppとした場合の順方向接続ダイオード１４ａの電
流特性を表わしている。図４に示すように、Ｎ型ウェル
３２Ｎの電位ＶNWを制御電圧Ｖppとした場合は、コント
ロールゲート３７の電圧ＶCGの値がＶ１＋Ｖpp以上とな
ると、順方向バイアスにより順方向接続ダイオード１４
ａに電流が流れる。また、コントロールゲート３７の電
圧ＶCGの値がＶ２＋Ｖ pp以下となると、順方向接続ダイ
オード１４ａがブレイクダウンして順方向接続ダイオー
ド１４ａに逆方向の電流が流れる。すなわち、順方向接
続ダイオード１４ａは、Ｎ型ウェル３２Ｎの電位ＶNWが
制御電圧Ｖppの場合に、コントロールゲート３７の電圧
ＶCGがＶ２＋Ｖpp〜Ｖ１＋Ｖppの範囲では電流を流さな
い。一例として、制御電圧Ｖppを１２Ｖとすると、順方
向接続ダイオード１４ａには、コントロールゲート３７
の電圧ＶCGの値が−３Ｖ〜＋１２.６Ｖの範囲で電流が
流れない。
【００５０】以下、第１の実施形態に係る不揮発性半導
体記憶装置の動作及びＮＷ電圧制御回路１３の動作を説
明する。ここでは、対象とする半導体記憶装置にゲート
負電圧消去方式を適用する場合を考える。
体記憶装置の動作及びＮＷ電圧制御回路１３の動作を説
明する。ここでは、対象とする半導体記憶装置にゲート
負電圧消去方式を適用する場合を考える。
【００５１】［表２］は［表１］に示したゲート負電圧
消去方式と同一の動作を実現できるように、ＮＷ電圧制
御回路１３から出力される制御電圧Ｖppの値の具体例を
示している。
消去方式と同一の動作を実現できるように、ＮＷ電圧制
御回路１３から出力される制御電圧Ｖppの値の具体例を
示している。
【００５２】
【表２】
【００５３】［表２］に示すように、書き込み動作時の
コントロールゲート３７に印加される電圧ＶCGの印加範
囲は０Ｖ〜１２Ｖである。この印加範囲で順方向接続ダ
イオード１４ａに電流を流さないようにするには、制御
電圧Ｖppの値を１２Ｖとすれば良い。これにより、チャ
ージアップダメージ低減回路１４Ａに電流が流れる場合
は、製造工程のドライエッチングによってコントロール
ゲート３７が所定値以上にチャージアップしたときにそ
の電荷を半導体基板又は外部に流出する場合に限られる
ため、通常の半導体記憶装置の動作時にコントロールゲ
ート３７から電荷が流出して、装置の正常な動作を行な
えなくなることを防止できる。
コントロールゲート３７に印加される電圧ＶCGの印加範
囲は０Ｖ〜１２Ｖである。この印加範囲で順方向接続ダ
イオード１４ａに電流を流さないようにするには、制御
電圧Ｖppの値を１２Ｖとすれば良い。これにより、チャ
ージアップダメージ低減回路１４Ａに電流が流れる場合
は、製造工程のドライエッチングによってコントロール
ゲート３７が所定値以上にチャージアップしたときにそ
の電荷を半導体基板又は外部に流出する場合に限られる
ため、通常の半導体記憶装置の動作時にコントロールゲ
ート３７から電荷が流出して、装置の正常な動作を行な
えなくなることを防止できる。
【００５４】消去動作時のコントロールゲート３７に印
加される電圧ＶCGの印加範囲は−８Ｖ〜０Ｖである。こ
の印加範囲で順方向接続ダイオード１４ａに電流を流さ
ないようにするには、制御電圧Ｖppの値を０Ｖとすれば
良い。
加される電圧ＶCGの印加範囲は−８Ｖ〜０Ｖである。こ
の印加範囲で順方向接続ダイオード１４ａに電流を流さ
ないようにするには、制御電圧Ｖppの値を０Ｖとすれば
良い。
【００５５】読み出し動作時のコントロールゲート３７
に印加される電圧ＶCGの印加範囲は０Ｖ〜５Ｖである。
この印加範囲で順方向接続ダイオード１４ａに電流を流
さないようにするには、制御電圧Ｖppの値を５Ｖとすれ
ば良い。
に印加される電圧ＶCGの印加範囲は０Ｖ〜５Ｖである。
この印加範囲で順方向接続ダイオード１４ａに電流を流
さないようにするには、制御電圧Ｖppの値を５Ｖとすれ
ば良い。
【００５６】一方、配線形成時においては、制御電圧Ｖ
ppの値はほぼ０Ｖである。この場合に、コントロールゲ
ート３７の電位ＶCGは、電圧の範囲がＶ２（約−１５
Ｖ）〜Ｖ１（約０．６Ｖ）に制限されるため、コントロ
ールゲート３７がチャージアップすることによって、メ
モリセルの信頼性が大きく低下することを防止できる。
ppの値はほぼ０Ｖである。この場合に、コントロールゲ
ート３７の電位ＶCGは、電圧の範囲がＶ２（約−１５
Ｖ）〜Ｖ１（約０．６Ｖ）に制限されるため、コントロ
ールゲート３７がチャージアップすることによって、メ
モリセルの信頼性が大きく低下することを防止できる。
【００５７】以上説明したように、第１の実施形態によ
ると、チャージアップダメージ低減回路１４Ａに順方向
接続ダイオード１４ａを用いると共に、順方向接続ダイ
オード１４ａを構成するＮ型ウェル３２Ｎの電位Ｖ
NWを、フラッシュメモリセル１１の駆動状態に応じて変
更することにより、ゲート負電圧消去方式に適用可能な
チャージアップダメージ低減回路１４Ａを実現できる。
これにより、メモリセルの低電圧動作が可能となると共
に、配線形成時におけるトンネル絶縁膜３４のチャージ
アップダメージを低減できる。
ると、チャージアップダメージ低減回路１４Ａに順方向
接続ダイオード１４ａを用いると共に、順方向接続ダイ
オード１４ａを構成するＮ型ウェル３２Ｎの電位Ｖ
NWを、フラッシュメモリセル１１の駆動状態に応じて変
更することにより、ゲート負電圧消去方式に適用可能な
チャージアップダメージ低減回路１４Ａを実現できる。
これにより、メモリセルの低電圧動作が可能となると共
に、配線形成時におけるトンネル絶縁膜３４のチャージ
アップダメージを低減できる。
【００５８】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００５９】第２の実施形態に係る不揮発性半導体記憶
装置は、チャージアップダメージ低減回路に逆方向接続
ダイオードを用い、且つ、該逆方向接続ダイオードを構
成するＰ型ウェルの電位をフラッシュメモリセルの駆動
状態に応じて変更する構成とする。
装置は、チャージアップダメージ低減回路に逆方向接続
ダイオードを用い、且つ、該逆方向接続ダイオードを構
成するＰ型ウェルの電位をフラッシュメモリセルの駆動
状態に応じて変更する構成とする。
【００６０】図５は第２の実施形態に係る不揮発性半導
体記憶装置の模式的な構成を示している。図５に示すよ
うに、フラッシュメモリセル１１におけるコントロール
ゲート３７は、ワード線デコーダ１２とチャージアップ
ダメージ低減回路１４Ｂとに接続されている。
体記憶装置の模式的な構成を示している。図５に示すよ
うに、フラッシュメモリセル１１におけるコントロール
ゲート３７は、ワード線デコーダ１２とチャージアップ
ダメージ低減回路１４Ｂとに接続されている。
【００６１】チャージアップダメージ低減回路１４Ｂ
は、陰極がフラッシュメモリセル１１のコントロールゲ
ート３７と接続され、陽極がダメージ低減回路制御手段
としてのＰＷ電圧制御回路２３と接続された逆方向接続
ダイオード１４ｂを含んでいる。逆方向接続ダイオード
１４ｂの陽極は順方向接続ダイオード１６ａの陽極と接
続されている。さらに、順方向接続ダイオード１６ａの
陰極は逆方向接続ダイオード１６ｂの陰極と接続されて
おり、該逆方向接続ダイオード１６ｂの陽極は接地され
ている。また、順方向接続ダイオード１６ａ及び逆方向
接続ダイオード１６ｂの共通の陰極はダメージ低減回路
制御手段としてのＤＮＷ電圧制御回路２４と接続されて
いる。
は、陰極がフラッシュメモリセル１１のコントロールゲ
ート３７と接続され、陽極がダメージ低減回路制御手段
としてのＰＷ電圧制御回路２３と接続された逆方向接続
ダイオード１４ｂを含んでいる。逆方向接続ダイオード
１４ｂの陽極は順方向接続ダイオード１６ａの陽極と接
続されている。さらに、順方向接続ダイオード１６ａの
陰極は逆方向接続ダイオード１６ｂの陰極と接続されて
おり、該逆方向接続ダイオード１６ｂの陽極は接地され
ている。また、順方向接続ダイオード１６ａ及び逆方向
接続ダイオード１６ｂの共通の陰極はダメージ低減回路
制御手段としてのＤＮＷ電圧制御回路２４と接続されて
いる。
【００６２】ここで、フラッシュメモリセル１１は、ア
レイ状に配置された複数個のセルのうちの１つを表わし
ている。また、フラッシュメモリセル１１は、図２
（ａ）に示した構成と同一の構成を有している。
レイ状に配置された複数個のセルのうちの１つを表わし
ている。また、フラッシュメモリセル１１は、図２
（ａ）に示した構成と同一の構成を有している。
【００６３】図６はチャージアップダメージ低減回路１
４Ｂの断面構成を示している。図６に示すように、Ｐ型
シリコンからなる半導体基板３３におけるチャージアッ
プダメージ低減回路１４Ｂのダイオード形成領域には、
深いＮ型ウェル４０Ｎが形成され、該深いＮ型ウェル４
０Ｎの上方には、Ｐ型ウェル３２Ｐと該Ｐ型ウェル３２
Ｐを囲むように接合するＮ型ウェル３２Ｎが形成されて
いる。
４Ｂの断面構成を示している。図６に示すように、Ｐ型
シリコンからなる半導体基板３３におけるチャージアッ
プダメージ低減回路１４Ｂのダイオード形成領域には、
深いＮ型ウェル４０Ｎが形成され、該深いＮ型ウェル４
０Ｎの上方には、Ｐ型ウェル３２Ｐと該Ｐ型ウェル３２
Ｐを囲むように接合するＮ型ウェル３２Ｎが形成されて
いる。
【００６４】Ｐ型ウェル３２Ｐの上部には、絶縁膜から
なる素子分離膜５０によって互いに分離された第１のＮ
型拡散層４１Ａと第１のＰ型拡散層４２Ａとが形成され
ている。第１のＮ型拡散層４１Ａは、図５に示すフラッ
シュメモリセル１１のコントロールゲート３７と接続さ
れている。
なる素子分離膜５０によって互いに分離された第１のＮ
型拡散層４１Ａと第１のＰ型拡散層４２Ａとが形成され
ている。第１のＮ型拡散層４１Ａは、図５に示すフラッ
シュメモリセル１１のコントロールゲート３７と接続さ
れている。
【００６５】また、Ｐ型ウェル３２Ｐは、第１のＰ型拡
散層４２Ａを介して図５に示すＰＷ電圧制御回路２３と
接続されており、フラッシュメモリセル１１の駆動状態
に応じて、第１のＮ型拡散層４１ＡとＰ型ウェル３２Ｐ
とから構成される逆方向接続ダイオード１４ｂに電流が
流れないように、ＰＷ電圧制御回路２３から所定の電位
が印加される。
散層４２Ａを介して図５に示すＰＷ電圧制御回路２３と
接続されており、フラッシュメモリセル１１の駆動状態
に応じて、第１のＮ型拡散層４１ＡとＰ型ウェル３２Ｐ
とから構成される逆方向接続ダイオード１４ｂに電流が
流れないように、ＰＷ電圧制御回路２３から所定の電位
が印加される。
【００６６】Ｐ型ウェル３２Ｐは、Ｎ型ウェル３２Ｎ及
び深いＮ型ウェル４０Ｎによって他のＰ型ウェル５１Ｐ
及び半導体基板３３と電気的に絶縁されている。さら
に、Ｎ型ウェル３２Ｎ及び深いＮ型ウェル４０Ｎの電位
は、フラッシュメモリセル１１の駆動状態に応じて、Ｐ
型ウェル３２Ｐの電位よりも高く又は等しくなるよう
に、Ｎ型ウェル３２Ｎの第２のＮ型拡散層４１Ｂを介し
て、ＤＮＷ電圧制御回路２４から所定の電位が印加され
る。また、半導体基板３３はＰ型ウェル５１Ｐに形成さ
れた第２のＰ型拡散層４２Ｂを介して接地電位に固定さ
れている。
び深いＮ型ウェル４０Ｎによって他のＰ型ウェル５１Ｐ
及び半導体基板３３と電気的に絶縁されている。さら
に、Ｎ型ウェル３２Ｎ及び深いＮ型ウェル４０Ｎの電位
は、フラッシュメモリセル１１の駆動状態に応じて、Ｐ
型ウェル３２Ｐの電位よりも高く又は等しくなるよう
に、Ｎ型ウェル３２Ｎの第２のＮ型拡散層４１Ｂを介し
て、ＤＮＷ電圧制御回路２４から所定の電位が印加され
る。また、半導体基板３３はＰ型ウェル５１Ｐに形成さ
れた第２のＰ型拡散層４２Ｂを介して接地電位に固定さ
れている。
【００６７】なお、図５に示す順方向接続ダイオード１
６ａは、Ｐ型ウェル３２Ｐと深いＮ型ウェル４０Ｎとか
ら構成され、逆方向接続ダイオード１６ｂは、深いＮ型
ウェル４０ＮとＰ型の半導体基板３３とから構成され
る。
６ａは、Ｐ型ウェル３２Ｐと深いＮ型ウェル４０Ｎとか
ら構成され、逆方向接続ダイオード１６ｂは、深いＮ型
ウェル４０ＮとＰ型の半導体基板３３とから構成され
る。
【００６８】図７は、図６におけるＰ型ウェル３２Ｐの
電位ＶPWを０Ｖに固定した場合のチャージアップダメー
ジ低減回路１４Ｂ（＝逆方向接続ダイオード１４ｂ）の
電流特性を表わしている。図７において、横軸はコント
ロールゲート３７の電圧ＶCGを表わし、縦軸は逆方向接
続ダイオード１４ｂにおけるＮ型拡散層４１ＡからＰ型
ウェル３２Ｐの方向に流れる電流Ｉdiode を表わしてい
る。
電位ＶPWを０Ｖに固定した場合のチャージアップダメー
ジ低減回路１４Ｂ（＝逆方向接続ダイオード１４ｂ）の
電流特性を表わしている。図７において、横軸はコント
ロールゲート３７の電圧ＶCGを表わし、縦軸は逆方向接
続ダイオード１４ｂにおけるＮ型拡散層４１ＡからＰ型
ウェル３２Ｐの方向に流れる電流Ｉdiode を表わしてい
る。
【００６９】図７に示すように、図６におけるＰ型ウェ
ル３２Ｐの電位ＶPWを、ＰＷ電圧制御回路２３によって
第１のＰ型拡散層４２Ａを介して０Ｖとした場合には、
コントロールゲート３７の電圧ＶCGの値がＶ３（約−
０．６Ｖ）以下となると、順方向バイアスが印加された
逆方向接続ダイオード１４ｂに電流が流れる。また、コ
ントロールゲート３７の電圧ＶCGの値がＶ４（約１５
Ｖ）以上となると、逆方向接続ダイオード１４ｂがブレ
イクダウンして該逆方向接続ダイオード１４ｂに逆方向
の電流が流れる。すなわち、逆方向接続ダイオード１４
ｂは、Ｐ型ウェル３２Ｐの電位ＶPWが０Ｖの場合に、コ
ントロールゲート３７の電圧ＶCGがＶ３（約−０．６
Ｖ）〜Ｖ４（約１５Ｖ）の範囲では電流を流さない。
ル３２Ｐの電位ＶPWを、ＰＷ電圧制御回路２３によって
第１のＰ型拡散層４２Ａを介して０Ｖとした場合には、
コントロールゲート３７の電圧ＶCGの値がＶ３（約−
０．６Ｖ）以下となると、順方向バイアスが印加された
逆方向接続ダイオード１４ｂに電流が流れる。また、コ
ントロールゲート３７の電圧ＶCGの値がＶ４（約１５
Ｖ）以上となると、逆方向接続ダイオード１４ｂがブレ
イクダウンして該逆方向接続ダイオード１４ｂに逆方向
の電流が流れる。すなわち、逆方向接続ダイオード１４
ｂは、Ｐ型ウェル３２Ｐの電位ＶPWが０Ｖの場合に、コ
ントロールゲート３７の電圧ＶCGがＶ３（約−０．６
Ｖ）〜Ｖ４（約１５Ｖ）の範囲では電流を流さない。
【００７０】図８は、図６におけるＰ型ウェル３２Ｐの
電位ＶPWを、ＰＷ電圧制御回路２３によって第１のＰ型
拡散層４２Ａを介して制御電圧Ｖeeとした場合の逆方向
接続ダイオード１４ｂの電流特性を表わしている。図８
に示すように、Ｐ型ウェル３２Ｐの電位ＶPWを制御電圧
Ｖeeとした場合は、コントロールゲート３７の電圧Ｖ CG
の値がＶ３＋Ｖee以下となると、順方向バイアスにより
逆方向接続ダイオード１４ｂに電流が流れる。また、コ
ントロールゲート３７の電圧ＶCGの値がＶ４＋Ｖee以上
となると、逆方向接続ダイオード１４ｂがブレイクダウ
ンして逆方向の電流が流れる。すなわち、逆方向接続ダ
イオード１４ｂは、Ｐ型ウェル３２Ｐの電位ＶPWが制御
電圧Ｖeeの場合に、コントロールゲート３７の電圧ＶCG
がＶ３＋Ｖee〜Ｖ４＋Ｖeeの範囲では電流を流さない。
一例として、制御電圧Ｖeeを−８Ｖとすると、逆方向接
続ダイオード１４ｂには、コントロールゲート３７の電
圧ＶCGの値が−８．６Ｖ〜＋７Ｖの範囲で電流が流れな
い。
電位ＶPWを、ＰＷ電圧制御回路２３によって第１のＰ型
拡散層４２Ａを介して制御電圧Ｖeeとした場合の逆方向
接続ダイオード１４ｂの電流特性を表わしている。図８
に示すように、Ｐ型ウェル３２Ｐの電位ＶPWを制御電圧
Ｖeeとした場合は、コントロールゲート３７の電圧Ｖ CG
の値がＶ３＋Ｖee以下となると、順方向バイアスにより
逆方向接続ダイオード１４ｂに電流が流れる。また、コ
ントロールゲート３７の電圧ＶCGの値がＶ４＋Ｖee以上
となると、逆方向接続ダイオード１４ｂがブレイクダウ
ンして逆方向の電流が流れる。すなわち、逆方向接続ダ
イオード１４ｂは、Ｐ型ウェル３２Ｐの電位ＶPWが制御
電圧Ｖeeの場合に、コントロールゲート３７の電圧ＶCG
がＶ３＋Ｖee〜Ｖ４＋Ｖeeの範囲では電流を流さない。
一例として、制御電圧Ｖeeを−８Ｖとすると、逆方向接
続ダイオード１４ｂには、コントロールゲート３７の電
圧ＶCGの値が−８．６Ｖ〜＋７Ｖの範囲で電流が流れな
い。
【００７１】以下、第２の実施形態に係る不揮発性半導
体記憶装置の動作及びＰＷ電圧制御回路の動作を説明す
る。ここでは、対象とする半導体記憶装置にゲート負電
圧消去方式を適用する場合を考える。
体記憶装置の動作及びＰＷ電圧制御回路の動作を説明す
る。ここでは、対象とする半導体記憶装置にゲート負電
圧消去方式を適用する場合を考える。
【００７２】前掲の［表２］には、［表１］に示したゲ
ート負電圧消去方式と同一の動作を実現できるように、
ＰＷ電圧制御回路２３から出力される制御電圧Ｖeeの値
の具体例が示してある。
ート負電圧消去方式と同一の動作を実現できるように、
ＰＷ電圧制御回路２３から出力される制御電圧Ｖeeの値
の具体例が示してある。
【００７３】［表２］に示すように、書き込み動作時の
コントロールゲート３７に印加される電圧ＶCGの印加範
囲は０Ｖ〜１２Ｖである。この印加範囲で逆方向接続ダ
イオード１４ｂに電流を流さないようにするには、制御
電圧Ｖeeの値を０Ｖとすれば良い。これにより、前述し
たように、チャージアップダメージ低減回路１４Ｂに電
流が流れる場合は、製造工程のドライエッチングによっ
てコントロールゲート３７が所定値以上にチャージアッ
プしたときに限られるようになり、通常の半導体記憶装
置の動作時におけるコントロールゲート３７からの電荷
の流出を防ぐことができる。
コントロールゲート３７に印加される電圧ＶCGの印加範
囲は０Ｖ〜１２Ｖである。この印加範囲で逆方向接続ダ
イオード１４ｂに電流を流さないようにするには、制御
電圧Ｖeeの値を０Ｖとすれば良い。これにより、前述し
たように、チャージアップダメージ低減回路１４Ｂに電
流が流れる場合は、製造工程のドライエッチングによっ
てコントロールゲート３７が所定値以上にチャージアッ
プしたときに限られるようになり、通常の半導体記憶装
置の動作時におけるコントロールゲート３７からの電荷
の流出を防ぐことができる。
【００７４】消去動作時のコントロールゲート３７に印
加される電圧ＶCGの印加範囲は−８Ｖ〜０Ｖである。こ
の印加範囲で逆方向接続ダイオード１４ｂに電流を流さ
ないようにするには、制御電圧Ｖeeの値を−８Ｖとすれ
ば良い。
加される電圧ＶCGの印加範囲は−８Ｖ〜０Ｖである。こ
の印加範囲で逆方向接続ダイオード１４ｂに電流を流さ
ないようにするには、制御電圧Ｖeeの値を−８Ｖとすれ
ば良い。
【００７５】読み出し動作時のコントロールゲート３７
に印加される電圧ＶCGの印加範囲は０Ｖ〜５Ｖである。
この印加範囲で逆方向接続ダイオード１４ｂに電流を流
さないようにするには、制御電圧Ｖeeの値を０Ｖとすれ
ば良い。
に印加される電圧ＶCGの印加範囲は０Ｖ〜５Ｖである。
この印加範囲で逆方向接続ダイオード１４ｂに電流を流
さないようにするには、制御電圧Ｖeeの値を０Ｖとすれ
ば良い。
【００７６】なお、Ｎ型ウェル３２Ｎの電位は、Ｐ型ウ
ェル３２Ｐの電位よりも高くなるように設定しておけば
良く、例えば、すべての駆動状態において５Ｖに設定す
れば良い。
ェル３２Ｐの電位よりも高くなるように設定しておけば
良く、例えば、すべての駆動状態において５Ｖに設定す
れば良い。
【００７７】一方、配線形成時においては、制御電圧Ｖ
eeの値はほぼ０Ｖである。この場合に、コントロールゲ
ート３７の電位ＶCGは、電圧の範囲がＶ３（約−０．６
Ｖ）〜Ｖ４（約１５Ｖ）に制限されるため、チャージア
ップによってメモリセルの信頼性が大きく低下すること
を防止できる。
eeの値はほぼ０Ｖである。この場合に、コントロールゲ
ート３７の電位ＶCGは、電圧の範囲がＶ３（約−０．６
Ｖ）〜Ｖ４（約１５Ｖ）に制限されるため、チャージア
ップによってメモリセルの信頼性が大きく低下すること
を防止できる。
【００７８】以上説明したように、第２の実施形態によ
ると、チャージアップダメージ低減回路１４Ｂに逆方向
接続ダイオード１４ｂを用いると共に、逆方向接続ダイ
オード１４ｂを構成するＰ型ウェル３２Ｐの電位Ｖ
PWを、フラッシュメモリセル１１の駆動状態に応じて変
更することにより、ゲート負電圧消去方式に適用可能な
チャージアップダメージ低減回路１４Ｂを実現できる。
ると、チャージアップダメージ低減回路１４Ｂに逆方向
接続ダイオード１４ｂを用いると共に、逆方向接続ダイ
オード１４ｂを構成するＰ型ウェル３２Ｐの電位Ｖ
PWを、フラッシュメモリセル１１の駆動状態に応じて変
更することにより、ゲート負電圧消去方式に適用可能な
チャージアップダメージ低減回路１４Ｂを実現できる。
【００７９】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。
実施形態について図面を参照しながら説明する。
【００８０】第３の実施形態に係る不揮発性半導体記憶
装置は、チャージアップダメージ低減回路に順方向接続
ダイオード及び逆方向接続ダイオード（以下、ツインダ
イオードと呼ぶ。）を用い、且つ、順方向接続ダイオー
ドを構成するＮ型ウェルの電位と、逆方向接続ダイオー
ドを構成するＰ型ウェルの電位をフラッシュメモリセル
の駆動状態に応じて変更する構成とする。
装置は、チャージアップダメージ低減回路に順方向接続
ダイオード及び逆方向接続ダイオード（以下、ツインダ
イオードと呼ぶ。）を用い、且つ、順方向接続ダイオー
ドを構成するＮ型ウェルの電位と、逆方向接続ダイオー
ドを構成するＰ型ウェルの電位をフラッシュメモリセル
の駆動状態に応じて変更する構成とする。
【００８１】図９は第３の実施形態に係る不揮発性半導
体記憶装置の模式的な構成を示している。図９に示すよ
うに、フラッシュメモリセル１１におけるコントロール
ゲート３７は、ワード線デコーダ１２とチャージアップ
ダメージ低減回路１４Ｃとに接続されている。
体記憶装置の模式的な構成を示している。図９に示すよ
うに、フラッシュメモリセル１１におけるコントロール
ゲート３７は、ワード線デコーダ１２とチャージアップ
ダメージ低減回路１４Ｃとに接続されている。
【００８２】チャージアップダメージ低減回路１４Ｃ
は、陽極がフラッシュメモリセル１１のコントロールゲ
ート３７と接続され、陰極がダメージ低減回路制御手段
としてのＮＷ／ＤＮＷ電圧制御回路２５と接続された順
方向接続ダイオード１４ａと、陰極がフラッシュメモリ
セル１１のコントロールゲート３７と接続され、陽極が
ダメージ低減回路制御手段としてのＰＷ電圧制御回路２
３と接続された逆方向接続ダイオード１４ｂとを含んで
いる。
は、陽極がフラッシュメモリセル１１のコントロールゲ
ート３７と接続され、陰極がダメージ低減回路制御手段
としてのＮＷ／ＤＮＷ電圧制御回路２５と接続された順
方向接続ダイオード１４ａと、陰極がフラッシュメモリ
セル１１のコントロールゲート３７と接続され、陽極が
ダメージ低減回路制御手段としてのＰＷ電圧制御回路２
３と接続された逆方向接続ダイオード１４ｂとを含んで
いる。
【００８３】順方向接続ダイオード１４ａの陰極は逆方
向接続ダイオード１６ｂの陰極と接続されており、該逆
方向接続ダイオード１６ｂの陽極は接地されている。一
方、逆方向接続ダイオード１４ｂの陽極は順方向接続ダ
イオード１６ａの陽極と接続されており、該順方向接続
ダイオード１６ａの陰極は、逆方向接続ダイオード１６
ｂの陰極と接続されている。
向接続ダイオード１６ｂの陰極と接続されており、該逆
方向接続ダイオード１６ｂの陽極は接地されている。一
方、逆方向接続ダイオード１４ｂの陽極は順方向接続ダ
イオード１６ａの陽極と接続されており、該順方向接続
ダイオード１６ａの陰極は、逆方向接続ダイオード１６
ｂの陰極と接続されている。
【００８４】ここで、フラッシュメモリセル１１は、ア
レイ状に配置された複数個のセルのうちの１つを表わし
ている。また、フラッシュメモリセル１１は、図２
（ａ）に示した構成と同一の構成を有している。
レイ状に配置された複数個のセルのうちの１つを表わし
ている。また、フラッシュメモリセル１１は、図２
（ａ）に示した構成と同一の構成を有している。
【００８５】図１０はチャージアップダメージ低減回路
１４Ｃの断面構成を示している。図１０に示すように、
Ｐ型シリコンからなる半導体基板３３におけるチャージ
アップダメージ低減回路１４Ｃのダイオード形成領域に
は、深いＮ型ウェル４０Ｎが形成され、該深いＮ型ウェ
ル４０Ｎの上方には、Ｐ型ウェル３２Ｐと該Ｐ型ウェル
３２Ｐを囲むように接合するＮ型ウェル３２Ｎが形成さ
れている。
１４Ｃの断面構成を示している。図１０に示すように、
Ｐ型シリコンからなる半導体基板３３におけるチャージ
アップダメージ低減回路１４Ｃのダイオード形成領域に
は、深いＮ型ウェル４０Ｎが形成され、該深いＮ型ウェ
ル４０Ｎの上方には、Ｐ型ウェル３２Ｐと該Ｐ型ウェル
３２Ｐを囲むように接合するＮ型ウェル３２Ｎが形成さ
れている。
【００８６】Ｎ型ウェル３２Ｎの上部には、絶縁膜から
なる素子分離膜５０によって互いに分離された第１のＰ
型拡散層４３Ａと第１のＮ型拡散層４４Ａとが形成され
ている。
なる素子分離膜５０によって互いに分離された第１のＰ
型拡散層４３Ａと第１のＮ型拡散層４４Ａとが形成され
ている。
【００８７】Ｐ型ウェル３２Ｐの上部には、素子分離膜
５０によって互いに分離された第２のＮ型拡散層４４Ｂ
と第２のＰ型拡散層４３Ｂとが形成されている。
５０によって互いに分離された第２のＮ型拡散層４４Ｂ
と第２のＰ型拡散層４３Ｂとが形成されている。
【００８８】ここで、Ｎ型ウェル３２Ｎ上の第１のＰ型
拡散層４３ＡとＰ型ウェル３２Ｐ上の第２のＮ型拡散層
４４Ｂは、それぞれ図９に示すフラッシュメモリセル１
１のコントロールゲート３７と接続されている。
拡散層４３ＡとＰ型ウェル３２Ｐ上の第２のＮ型拡散層
４４Ｂは、それぞれ図９に示すフラッシュメモリセル１
１のコントロールゲート３７と接続されている。
【００８９】また、Ｎ型ウェル３２Ｎは、第１のＮ型拡
散層４４Ａを介して図９に示すＮＷ／ＤＮＷ電圧制御回
路２５と接続されており、フラッシュメモリセル１１の
駆動状態に応じて、第１のＰ型拡散層４３ＡとＮ型ウェ
ル３２Ｎとから構成される順方向接続ダイオード１４ａ
に電流が流れないように、ＮＷ／ＤＮＷ電圧制御回路２
５から所定の電位を有する第１の制御電圧が印加され
る。
散層４４Ａを介して図９に示すＮＷ／ＤＮＷ電圧制御回
路２５と接続されており、フラッシュメモリセル１１の
駆動状態に応じて、第１のＰ型拡散層４３ＡとＮ型ウェ
ル３２Ｎとから構成される順方向接続ダイオード１４ａ
に電流が流れないように、ＮＷ／ＤＮＷ電圧制御回路２
５から所定の電位を有する第１の制御電圧が印加され
る。
【００９０】同様に、Ｐ型ウェル３２Ｐは、第２のＰ型
拡散層４３Ｂを介して図９に示すＰＷ電圧制御回路２３
と接続されており、フラッシュメモリセル１１の駆動状
態に応じて、第２のＮ型拡散層４４ＢとＰ型ウェル３２
Ｐとから構成される逆方向接続ダイオード１４ｂに電流
が流れないように、ＰＷ電圧制御回路２３から所定の電
位を有する第２の制御電圧が印加される。
拡散層４３Ｂを介して図９に示すＰＷ電圧制御回路２３
と接続されており、フラッシュメモリセル１１の駆動状
態に応じて、第２のＮ型拡散層４４ＢとＰ型ウェル３２
Ｐとから構成される逆方向接続ダイオード１４ｂに電流
が流れないように、ＰＷ電圧制御回路２３から所定の電
位を有する第２の制御電圧が印加される。
【００９１】Ｐ型ウェル３２Ｐは、Ｎ型ウェル３２Ｎ及
び深いＮ型ウェル４０Ｎによって、他のＰ型ウェル５１
Ｐ及び半導体基板３３と電気的に絶縁されている。ま
た、半導体基板３３はＰ型ウェル５１Ｐに形成された第
３のＰ型拡散層４３Ｃを介して接地電位に固定されてい
る。
び深いＮ型ウェル４０Ｎによって、他のＰ型ウェル５１
Ｐ及び半導体基板３３と電気的に絶縁されている。ま
た、半導体基板３３はＰ型ウェル５１Ｐに形成された第
３のＰ型拡散層４３Ｃを介して接地電位に固定されてい
る。
【００９２】なお、図９に示す順方向接続ダイオード１
６ａは、Ｐ型ウェル３２Ｐと深いＮ型ウェル４０Ｎとか
ら構成され、逆方向接続ダイオード１６ｂは、深いＮ型
ウェル４０ＮとＰ型の半導体基板３３とから構成され
る。
６ａは、Ｐ型ウェル３２Ｐと深いＮ型ウェル４０Ｎとか
ら構成され、逆方向接続ダイオード１６ｂは、深いＮ型
ウェル４０ＮとＰ型の半導体基板３３とから構成され
る。
【００９３】図１１はＮ型ウェル３２Ｎの電位ＶNW及び
Ｐ型ウェル３２Ｐの電位ＶPWを共に０Ｖに固定した場合
のチャージアップダメージ低減回路１４Ｃ（＝ツインダ
イオード）の電流特性を表わしている。図１１におい
て、横軸はコントロールゲート３７の電圧ＶCGを表わ
し、縦軸はツインダイオードに流れる電流Ｉdiode を表
わしている。
Ｐ型ウェル３２Ｐの電位ＶPWを共に０Ｖに固定した場合
のチャージアップダメージ低減回路１４Ｃ（＝ツインダ
イオード）の電流特性を表わしている。図１１におい
て、横軸はコントロールゲート３７の電圧ＶCGを表わ
し、縦軸はツインダイオードに流れる電流Ｉdiode を表
わしている。
【００９４】図１１に示すように、Ｎ型ウェル３２Ｎの
電位ＶNW及びＰ型ウェル３２Ｐの電位ＶPWを０Ｖとした
場合には、コントロールゲート３７の電圧ＶCGの値がＶ
３（約−０．６Ｖ）以下となると、順方向バイアスが印
加された逆方向接続ダイオード１４ｂに電流が流れる。
また、コントロールゲート３７の電圧ＶCGの値がＶ１
（約０．６Ｖ）以上となると、今度は順方向バイアスが
印加された順方向接続ダイオード１４ａに電流が流れ
る。すなわち、ツインダイオードは、Ｐ型ウェル３２Ｐ
の電位ＶPW及びＮ型ウェル３２Ｎの電位ＶNWが０Ｖの場
合に、コントロールゲート３７の電圧ＶCGがＶ３（約−
０．６Ｖ）〜Ｖ１（約０．６Ｖ）の範囲では電流を流さ
ない。
電位ＶNW及びＰ型ウェル３２Ｐの電位ＶPWを０Ｖとした
場合には、コントロールゲート３７の電圧ＶCGの値がＶ
３（約−０．６Ｖ）以下となると、順方向バイアスが印
加された逆方向接続ダイオード１４ｂに電流が流れる。
また、コントロールゲート３７の電圧ＶCGの値がＶ１
（約０．６Ｖ）以上となると、今度は順方向バイアスが
印加された順方向接続ダイオード１４ａに電流が流れ
る。すなわち、ツインダイオードは、Ｐ型ウェル３２Ｐ
の電位ＶPW及びＮ型ウェル３２Ｎの電位ＶNWが０Ｖの場
合に、コントロールゲート３７の電圧ＶCGがＶ３（約−
０．６Ｖ）〜Ｖ１（約０．６Ｖ）の範囲では電流を流さ
ない。
【００９５】図１２は、Ｎ型ウェル３２Ｎの電位ＶNWを
第１の制御電圧Ｖppとし、且つ、Ｐ型ウェル３２Ｐの電
位ＶPWを第２の制御電圧Ｖeeとした場合のツインダイオ
ードの電流特性を表わしている。図１２に示すように、
Ｎ型ウェル３２Ｎの電位ＶNWをＶppとし、Ｐ型ウェル３
２Ｐの電位ＶPWをＶeeとした場合は、コントロールゲー
ト３７の電圧ＶCGの値がＶ３＋Ｖee以下となると、順方
向バイアスが印加された逆方向接続ダイオード１４ｂに
電流が流れる。また、コントロールゲート３７の電圧Ｖ
CGの値がＶ１＋Ｖpp以上となると、順方向バイアスが印
加された順方向接続ダイオード１４ａに電流が流れる。
すなわち、ツインダイオードは、Ｎ型ウェル３２Ｎの電
位ＶNWが第１の制御電圧Ｖppで且つＰ型ウェル３２Ｐの
電位ＶPWが第２の制御電圧Ｖeeの場合に、コントロール
ゲート３７の電圧ＶCGがＶ３＋Ｖ ee〜Ｖ１＋Ｖppの範囲
では電流を流さない。
第１の制御電圧Ｖppとし、且つ、Ｐ型ウェル３２Ｐの電
位ＶPWを第２の制御電圧Ｖeeとした場合のツインダイオ
ードの電流特性を表わしている。図１２に示すように、
Ｎ型ウェル３２Ｎの電位ＶNWをＶppとし、Ｐ型ウェル３
２Ｐの電位ＶPWをＶeeとした場合は、コントロールゲー
ト３７の電圧ＶCGの値がＶ３＋Ｖee以下となると、順方
向バイアスが印加された逆方向接続ダイオード１４ｂに
電流が流れる。また、コントロールゲート３７の電圧Ｖ
CGの値がＶ１＋Ｖpp以上となると、順方向バイアスが印
加された順方向接続ダイオード１４ａに電流が流れる。
すなわち、ツインダイオードは、Ｎ型ウェル３２Ｎの電
位ＶNWが第１の制御電圧Ｖppで且つＰ型ウェル３２Ｐの
電位ＶPWが第２の制御電圧Ｖeeの場合に、コントロール
ゲート３７の電圧ＶCGがＶ３＋Ｖ ee〜Ｖ１＋Ｖppの範囲
では電流を流さない。
【００９６】以下、第３の実施形態に係る不揮発性半導
体記憶装置の動作、ＮＷ電圧制御回路及びＰＷ電圧制御
回路の動作を説明する。ここでは、対象とする半導体記
憶装置にゲート負電圧消去方式を適用する場合を考え
る。
体記憶装置の動作、ＮＷ電圧制御回路及びＰＷ電圧制御
回路の動作を説明する。ここでは、対象とする半導体記
憶装置にゲート負電圧消去方式を適用する場合を考え
る。
【００９７】前掲の［表２］には、［表１］に示したゲ
ート負電圧消去方式と同一の動作を実現できるように、
ＮＷ／ＤＮＷ電圧制御回路２５から出力される第１の制
御電圧Ｖpp及びＰＷ電圧制御回路２３から出力される第
２の制御電圧Ｖeeの各値の具体例が示してある。
ート負電圧消去方式と同一の動作を実現できるように、
ＮＷ／ＤＮＷ電圧制御回路２５から出力される第１の制
御電圧Ｖpp及びＰＷ電圧制御回路２３から出力される第
２の制御電圧Ｖeeの各値の具体例が示してある。
【００９８】［表２］に示すように、書き込み動作時の
コントロールゲート３７に印加される電圧ＶCGの印加範
囲は０Ｖ〜１２Ｖである。この印加範囲でツインダイオ
ードに電流を流さないようにするには、第１の制御電圧
Ｖppの値を１２Ｖとし且つ第２の制御電圧Ｖeeの値を０
Ｖとすれば良い。これにより、前述したように、チャー
ジアップダメージ低減回路１４Ｃに電流が流れる場合
は、製造工程のドライエッチングによってコントロール
ゲート３７が所定値以上にチャージアップしたときに限
られるようになるため、通常の半導体記憶装置の動作時
におけるコントロールゲート３７からの電荷の流出を防
止することができる。
コントロールゲート３７に印加される電圧ＶCGの印加範
囲は０Ｖ〜１２Ｖである。この印加範囲でツインダイオ
ードに電流を流さないようにするには、第１の制御電圧
Ｖppの値を１２Ｖとし且つ第２の制御電圧Ｖeeの値を０
Ｖとすれば良い。これにより、前述したように、チャー
ジアップダメージ低減回路１４Ｃに電流が流れる場合
は、製造工程のドライエッチングによってコントロール
ゲート３７が所定値以上にチャージアップしたときに限
られるようになるため、通常の半導体記憶装置の動作時
におけるコントロールゲート３７からの電荷の流出を防
止することができる。
【００９９】消去動作時のコントロールゲート３７に印
加される電圧ＶCGの印加範囲は−８Ｖ〜０Ｖである。こ
の印加範囲でツインダイオードに電流を流さないように
するには、第１の制御電圧Ｖppの値を０Ｖとし、第２の
制御電圧Ｖeeの値を−８Ｖとすれば良い。
加される電圧ＶCGの印加範囲は−８Ｖ〜０Ｖである。こ
の印加範囲でツインダイオードに電流を流さないように
するには、第１の制御電圧Ｖppの値を０Ｖとし、第２の
制御電圧Ｖeeの値を−８Ｖとすれば良い。
【０１００】読み出し動作時のコントロールゲート３７
に印加される電圧ＶCGの印加範囲は０Ｖ〜５Ｖである。
この印加範囲でツインダイオードに電流を流さないよう
にするには、第１の制御電圧Ｖppの値を５Ｖとし、第２
の制御電圧Ｖeeの値を０Ｖとすれば良い。
に印加される電圧ＶCGの印加範囲は０Ｖ〜５Ｖである。
この印加範囲でツインダイオードに電流を流さないよう
にするには、第１の制御電圧Ｖppの値を５Ｖとし、第２
の制御電圧Ｖeeの値を０Ｖとすれば良い。
【０１０１】一方、配線形成時においては、第１の制御
電圧Ｖpp及び第２の制御電圧Ｖeeの値はほぼ０Ｖであ
る。この場合に、コントロールゲート３７の電位Ｖ
CGは、電圧の範囲がＶ３（約−０．６Ｖ）〜Ｖ１（約
０．６Ｖ）に制限されるため、チャージアップによる信
頼性の低下を確実に防止することができるようになる。
電圧Ｖpp及び第２の制御電圧Ｖeeの値はほぼ０Ｖであ
る。この場合に、コントロールゲート３７の電位Ｖ
CGは、電圧の範囲がＶ３（約−０．６Ｖ）〜Ｖ１（約
０．６Ｖ）に制限されるため、チャージアップによる信
頼性の低下を確実に防止することができるようになる。
【０１０２】以上説明したように、第３の実施形態によ
ると、チャージアップダメージ低減回路１４Ｃに順方向
接続ダイオード１４ａ及び逆方向接続ダイオード１４ｂ
からなるツインダイオードを用いると共に、順方向接続
ダイオード１４ａを構成するＮ型ウェル３２Ｎの電位Ｖ
NWをＮＷ／ＤＮＷ電圧制御回路２５によって、また、逆
方向接続ダイオード１４ｂを構成するＰ型ウェル３２Ｐ
の電位ＶPWをＰＷ電圧制御回路２３によって、フラッシ
ュメモリセル１１の駆動状態に応じてそれぞれ変更する
ことにより、ゲート負電圧消去方式に適用可能なチャー
ジアップダメージ低減回路１４Ｃを実現できる。
ると、チャージアップダメージ低減回路１４Ｃに順方向
接続ダイオード１４ａ及び逆方向接続ダイオード１４ｂ
からなるツインダイオードを用いると共に、順方向接続
ダイオード１４ａを構成するＮ型ウェル３２Ｎの電位Ｖ
NWをＮＷ／ＤＮＷ電圧制御回路２５によって、また、逆
方向接続ダイオード１４ｂを構成するＰ型ウェル３２Ｐ
の電位ＶPWをＰＷ電圧制御回路２３によって、フラッシ
ュメモリセル１１の駆動状態に応じてそれぞれ変更する
ことにより、ゲート負電圧消去方式に適用可能なチャー
ジアップダメージ低減回路１４Ｃを実現できる。
【０１０３】その上、チャージアップダメージ低減回路
にツインダイオード構成を採用しているため、配線形成
中のコントロールゲート３７の電位を、−０．６Ｖ〜＋
０．６Ｖ程度と極めて狭い電圧範囲に抑えることがで
き、その結果、装置の信頼性の低下を引き起こす虞をま
ったくなくすことができる。
にツインダイオード構成を採用しているため、配線形成
中のコントロールゲート３７の電位を、−０．６Ｖ〜＋
０．６Ｖ程度と極めて狭い電圧範囲に抑えることがで
き、その結果、装置の信頼性の低下を引き起こす虞をま
ったくなくすことができる。
【０１０４】なお、各実施形態において、チャージアッ
プダメージ低減回路１４Ａ、１４Ｂ、１４Ｃを構成する
各ダイオードは、半導体基板３３のウェルに設けられた
拡散層を用いたが、これ以外の構造を有するダイオード
を用いてもよい。
プダメージ低減回路１４Ａ、１４Ｂ、１４Ｃを構成する
各ダイオードは、半導体基板３３のウェルに設けられた
拡散層を用いたが、これ以外の構造を有するダイオード
を用いてもよい。
【０１０５】また、本発明の配線形成時におけるチャー
ジアップダメージ低減効果は、フラッシュメモリセル１
１のコントロールゲート３７と、チャージアップダメー
ジ低減回路１４Ａ、１４Ｂ、１４Ｃのいずれかのダイオ
ードとが接続されて初めてその効果を発揮する。そのた
め、フラッシュメモリセル１１のコントロールゲート３
７と各ダイオードの接続は、多層配線における最下層の
配線層により接続することが望ましい。このようにする
と、最下層の配線層を含めて、その上層の２層目以降の
すべての配線層において製造工程時のチャージアップダ
メージを低減することができる。
ジアップダメージ低減効果は、フラッシュメモリセル１
１のコントロールゲート３７と、チャージアップダメー
ジ低減回路１４Ａ、１４Ｂ、１４Ｃのいずれかのダイオ
ードとが接続されて初めてその効果を発揮する。そのた
め、フラッシュメモリセル１１のコントロールゲート３
７と各ダイオードの接続は、多層配線における最下層の
配線層により接続することが望ましい。このようにする
と、最下層の配線層を含めて、その上層の２層目以降の
すべての配線層において製造工程時のチャージアップダ
メージを低減することができる。
【０１０６】
【発明の効果】本発明に係る不揮発性半導体記憶装置に
よると、ダイオード等からなるチャージアップ低減回路
の動作バイアスを変更することにより、ゲート負電圧消
去方式を採用でき、且つ、配線形成時におけるトンネル
絶縁膜のチャージアップダメージを低減することができ
る。
よると、ダイオード等からなるチャージアップ低減回路
の動作バイアスを変更することにより、ゲート負電圧消
去方式を採用でき、且つ、配線形成時におけるトンネル
絶縁膜のチャージアップダメージを低減することができ
る。
【図１】本発明の第１の実施形態に係る不揮発性半導体
記憶装置を示す模式的な構成図である。
記憶装置を示す模式的な構成図である。
【図２】（ａ）は本発明の第１の実施形態に係るフラッ
シュメモリセルを示す構成断面図である。（ｂ）は本発
明の第１の実施形態に係るチャージアップダメージ低減
回路を示す構成断面図である。
シュメモリセルを示す構成断面図である。（ｂ）は本発
明の第１の実施形態に係るチャージアップダメージ低減
回路を示す構成断面図である。
【図３】本発明の第１の実施形態に係るチャージアップ
ダメージ低減回路の電流特性を示し、Ｎ型ウェルに対す
る制御電圧が０Ｖの場合を表わすグラフである。
ダメージ低減回路の電流特性を示し、Ｎ型ウェルに対す
る制御電圧が０Ｖの場合を表わすグラフである。
【図４】本発明の第１の実施形態に係るチャージアップ
ダメージ低減回路の電流特性を示し、Ｎ型ウェルに制御
電圧Ｖppを印加した場合を表わすグラフである。
ダメージ低減回路の電流特性を示し、Ｎ型ウェルに制御
電圧Ｖppを印加した場合を表わすグラフである。
【図５】本発明の第２の実施形態に係る不揮発性半導体
記憶装置を示す模式的な構成図である。
記憶装置を示す模式的な構成図である。
【図６】本発明の第２の実施形態に係るチャージアップ
ダメージ低減回路を示す構成断面図である。
ダメージ低減回路を示す構成断面図である。
【図７】本発明の第２の実施形態に係るチャージアップ
ダメージ低減回路の電流特性を示し、Ｐ型ウェルに対す
る制御電圧が０Ｖの場合を表わすグラフである。
ダメージ低減回路の電流特性を示し、Ｐ型ウェルに対す
る制御電圧が０Ｖの場合を表わすグラフである。
【図８】本発明の第２の実施形態に係るチャージアップ
ダメージ低減回路の電流特性を示し、Ｐ型ウェルに制御
電圧Ｖeeを印加した場合を表わすグラフである。
ダメージ低減回路の電流特性を示し、Ｐ型ウェルに制御
電圧Ｖeeを印加した場合を表わすグラフである。
【図９】本発明の第３の実施形態に係る不揮発性半導体
記憶装置を示す模式的な構成図である。
記憶装置を示す模式的な構成図である。
【図１０】本発明の第３の実施形態に係るチャージアッ
プダメージ低減回路を示す構成断面図である。
プダメージ低減回路を示す構成断面図である。
【図１１】本発明の第３の実施形態に係るチャージアッ
プダメージ低減回路の電流特性を示し、Ｎ型ウェル及び
Ｐ型ウェルに対する制御電圧が０Ｖの場合を表わすグラ
フである。
プダメージ低減回路の電流特性を示し、Ｎ型ウェル及び
Ｐ型ウェルに対する制御電圧が０Ｖの場合を表わすグラ
フである。
【図１２】本発明の第３の実施形態に係るチャージアッ
プダメージ低減回路の電流特性を示し、Ｎ型ウェルに第
１の制御電圧Ｖppを印加し且つＰ型ウェルに第２の制御
電圧Ｖeeを印加した場合を表わすグラフである。
プダメージ低減回路の電流特性を示し、Ｎ型ウェルに第
１の制御電圧Ｖppを印加し且つＰ型ウェルに第２の制御
電圧Ｖeeを印加した場合を表わすグラフである。
【図１３】従来の不揮発性半導体記憶装置を示す模式的
な構成図である。
な構成図である。
【図１４】従来のチャージアップダメージ低減回路を示
す構成断面図である。
す構成断面図である。
【図１５】従来のチャージアップダメージ低減回路の電
流特性を表わすグラフである。
流特性を表わすグラフである。
１１ フラッシュメモリセル １２ ワード線デコーダ １３ ＮＷ電圧制御回路（ダメージ低減回路制御手
段） １４Ａ チャージアップダメージ低減回路 １４Ｂ チャージアップダメージ低減回路 １４Ｃ チャージアップダメージ低減回路 １４ａ 順方向接続ダイオード １４ｂ 逆方向接続ダイオード １５ａ 逆方向接続ダイオード １６ａ 順方向接続ダイオード １６ｂ 逆方向接続ダイオード ２３ ＰＷ電圧制御回路（ダメージ低減回路制御手
段） ２４ ＤＮＷ電圧制御回路（ダメージ低減回路制御手
段） ２５ ＮＷ／ＤＮＷ電圧制御回路（ダメージ低減回路
制御手段） ３１Ｐ Ｐ型ウェル ３２Ｐ Ｐ型ウェル ３３ 半導体基板 ３４ トンネル絶縁膜 ３５ フローティングゲート ３６ 容量絶縁膜 ３７ コントロールゲート ３８ Ｎ型ドレイン拡散層 ３９ Ｎ型ソース拡散層 ４０Ｎ 深いＮ型ウェル ４１ Ｎ型拡散層 ４１Ａ 第１のＮ型拡散層 ４１Ｂ 第２のＮ型拡散層 ４２Ａ 第１のＰ型拡散層 ４２Ｂ 第２のＰ型拡散層 ４３Ａ 第１のＰ型拡散層 ４３Ｂ 第２のＰ型拡散層 ４３Ｃ 第３のＰ型拡散層 ４４Ａ 第１のＮ型拡散層 ４４Ｂ 第２のＮ型拡散層 ５０ 素子分離膜 ５１ Ｐ型ウェル
段） １４Ａ チャージアップダメージ低減回路 １４Ｂ チャージアップダメージ低減回路 １４Ｃ チャージアップダメージ低減回路 １４ａ 順方向接続ダイオード １４ｂ 逆方向接続ダイオード １５ａ 逆方向接続ダイオード １６ａ 順方向接続ダイオード １６ｂ 逆方向接続ダイオード ２３ ＰＷ電圧制御回路（ダメージ低減回路制御手
段） ２４ ＤＮＷ電圧制御回路（ダメージ低減回路制御手
段） ２５ ＮＷ／ＤＮＷ電圧制御回路（ダメージ低減回路
制御手段） ３１Ｐ Ｐ型ウェル ３２Ｐ Ｐ型ウェル ３３ 半導体基板 ３４ トンネル絶縁膜 ３５ フローティングゲート ３６ 容量絶縁膜 ３７ コントロールゲート ３８ Ｎ型ドレイン拡散層 ３９ Ｎ型ソース拡散層 ４０Ｎ 深いＮ型ウェル ４１ Ｎ型拡散層 ４１Ａ 第１のＮ型拡散層 ４１Ｂ 第２のＮ型拡散層 ４２Ａ 第１のＰ型拡散層 ４２Ｂ 第２のＰ型拡散層 ４３Ａ 第１のＰ型拡散層 ４３Ｂ 第２のＰ型拡散層 ４３Ｃ 第３のＰ型拡散層 ４４Ａ 第１のＮ型拡散層 ４４Ｂ 第２のＮ型拡散層 ５０ 素子分離膜 ５１ Ｐ型ウェル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (12)
- 【請求項１】 半導体基板の上に形成されたフローティ
ングゲート及びコントロールゲートを有するメモリセル
と、 前記コントロールゲートに接続されたチャージアップダ
メージ低減回路と、 前記チャージアップダメージ低減回路に接続されたダメ
ージ低減回路制御手段とを備え、 前記チャージアップダメージ低減回路は、配線形成時に
発生する電荷のチャージアップによる前記コントロール
ゲートの電位を所定の電圧範囲内に制限し、 前記ダメージ低減回路制御手段は、前記メモリセルの各
動作状態において前記チャージアップダメージ低減回路
に電流が流れないように制御することを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 前記チャージアップダメージ低減回路
は、一方の電極が前記コントロールゲートと接続された
ダイオードからなり、 前記ダメージ低減回路制御手段は、前記ダイオードの他
方の電極と接続されており、前記メモリセルの動作状態
に応じて前記ダイオードの他方の電極に印加する電圧を
変更することを特徴とする請求項１に記載の不揮発性半
導体記憶装置。 - 【請求項３】 前記ダイオードは、前記半導体基板に形
成され前記他方の電極となる第１導電型のウェルと、前
記ウェルに形成され前記一方の電極となる第２導電型の
拡散層とから構成されていることを特徴とする請求項２
に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記第１導電型はＮ型であり且つ前記第
２導電型はＰ型であり、 前記ダメージ低減回路制御手段は、Ｎ型ウェルの電位を
前記メモリセルの各動作状態において前記コントロール
ゲートに印加される電圧よりも大きいか等しい値に設定
することを特徴とする請求項３に記載の不揮発性半導体
記憶装置。 - 【請求項５】 前記第１導電型はＰ型であり且つ前記第
２導電型はＮ型であり、 前記ダメージ低減回路制御手段は、Ｐ型ウェルの電位を
前記メモリセルの各動作状態において前記コントロール
ゲートに印加される電圧よりも小さいか等しい値に設定
することを特徴とする請求項３に記載の不揮発性半導体
記憶装置。 - 【請求項６】 前記配線形成時における前記コントロー
ルゲートの電位は、前記ダイオードにおける順方向電流
及び逆方向電流が流れない電圧範囲内に制限されること
を特徴とする請求項２〜５のうちのいずれか１項に記載
の不揮発性半導体記憶装置。 - 【請求項７】 前記半導体基板の上に形成された２層以
上の配線層からなる多層配線をさらに備え、 前記コントロールゲートと前記ダイオードとは、前記多
層配線のうちの基板側から１層目の配線層によって互い
に接続されていることを特徴とする請求項２〜５のうち
のいずれか１項に記載の不揮発性半導体記憶装置。 - 【請求項８】 前記チャージアップダメージ低減回路
は、 前記半導体基板に形成され、互いに極性が異なる一方の
電極がそれぞれ前記コントロールゲートと接続された第
１のダイオード及び第２のダイオードからなり、 前記ダメージ低減回路制御手段は、前記メモリセルの動
作状態に応じて、前記第１のダイオード及び前記第２の
ダイオードの他方の電極に印加する電圧をそれぞれ変更
することを特徴とする請求項１に記載の不揮発性半導体
記憶装置。 - 【請求項９】 前記第１のダイオードは、前記半導体基
板に形成され前記他方の電極となる第１導電型の第１ウ
ェルと、前記第１ウェルに形成され前記一方の電極とな
る第２導電型の第１拡散層とから構成されており、 前記第２のダイオードは、前記半導体基板に形成され前
記他方の電極となる第２導電型の第２ウェルと、前記第
２ウェルに形成され前記一方の電極となる第１導電型の
第２拡散層とから構成されていることを特徴とする請求
項８に記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記第１導電型はＮ型であり且つ前記
第２導電型はＰ型であり、 前記ダメージ低減回路制御手段は、前記第１のダイオー
ドのＮ型ウェルの電位を前記メモリセルの各動作状態に
おいて前記コントロールゲートに印加される電圧よりも
大きいか等しい値に設定すると共に、前記第２のダイオ
ードのＰ型ウェルの電位を前記メモリセルの各動作状態
において前記コントロールゲートに印加される電圧より
も小さいか等しい値に設定することを特徴とする請求項
９に記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記配線形成時における前記コントロ
ールゲートの電位は、前記第１のダイオード及び前記第
２のダイオードにおける各順方向電流が流れない電圧範
囲内に制限されることを特徴とする請求項８〜１０のう
ちのいずれか１項に記載の不揮発性半導体記憶装置。 - 【請求項１２】 前記半導体基板の上に形成された２層
以上の配線層からなる多層配線をさらに備え、 前記コントロールゲートと前記第１のダイオード、及び
前記コントロールゲートと前記第２のダイオードとは、
前記多層配線のうちの基板側から１層目の配線層によっ
てそれぞれ接続されていることを特徴とする請求項８〜
１１のうちのいずれか１項に記載の不揮発性半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001091822A JP3467479B2 (ja) | 2000-05-19 | 2001-03-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147807 | 2000-05-19 | ||
| JP2000-147807 | 2000-05-19 | ||
| JP2001091822A JP3467479B2 (ja) | 2000-05-19 | 2001-03-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043446A true JP2002043446A (ja) | 2002-02-08 |
| JP3467479B2 JP3467479B2 (ja) | 2003-11-17 |
Family
ID=26592211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001091822A Expired - Fee Related JP3467479B2 (ja) | 2000-05-19 | 2001-03-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3467479B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188567A (ja) * | 2006-01-12 | 2007-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその駆動方法 |
| CN100380632C (zh) * | 2004-07-06 | 2008-04-09 | 富士通株式会社 | 制造半导体器件的方法 |
| KR20120124045A (ko) * | 2011-05-02 | 2012-11-12 | 매크로닉스 인터내셔널 컴퍼니 리미티드 | 열적으로 보조되고 다이오드 스트래핑을 구비하는 플래시 메모리 |
-
2001
- 2001-03-28 JP JP2001091822A patent/JP3467479B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100380632C (zh) * | 2004-07-06 | 2008-04-09 | 富士通株式会社 | 制造半导体器件的方法 |
| JP2007188567A (ja) * | 2006-01-12 | 2007-07-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその駆動方法 |
| KR20120124045A (ko) * | 2011-05-02 | 2012-11-12 | 매크로닉스 인터내셔널 컴퍼니 리미티드 | 열적으로 보조되고 다이오드 스트래핑을 구비하는 플래시 메모리 |
| JP2012238375A (ja) * | 2011-05-02 | 2012-12-06 | Micronics Internatl Co Ltd | ダイオードストラッピングを備えた熱アシストフラッシュメモリ |
| KR102007271B1 (ko) | 2011-05-02 | 2019-08-05 | 매크로닉스 인터내셔널 컴퍼니 리미티드 | 열적으로 보조되고 다이오드 스트래핑을 구비하는 플래시 메모리 |
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| JP3467479B2 (ja) | 2003-11-17 |
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