JP2002040932A - データ暗号化標準アルゴリズムを利用する暗号化装置 - Google Patents

データ暗号化標準アルゴリズムを利用する暗号化装置

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JP2002040932A JP2001165684A JP2001165684A JP2002040932A JP 2002040932 A JP2002040932 A JP 2002040932A JP 2001165684 A JP2001165684 A JP 2001165684A JP 2001165684 A JP2001165684 A JP 2001165684A JP 2002040932 A JP2002040932 A JP 2002040932A
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bit data
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Abstract

(57)【要約】 【課題】 データアクセスの競合を排除し、チップ面積
の最小化が可能な暗号化装置を提供すること。 【解決手段】 データ初期置換部、2つのクロックを利
用するn段(nは4以上の偶数)パイプライン構造のデータ
変換部及びデータ逆初期置換部を備えたデータ暗号化標
準アルゴリズムを使用した暗号化装置であって、n/2個
の48ビットデータの中から1つを選択するマルチプレク
サと、該マルチプレクサから出力された48ビットデータ
を構成する6ビットのアドレス8個を各々入力されて4ビ
ットデータ8個を出力する8個のS-Boxと、前記S-Boxから
出力される4ビットデータ8個をn/2個の32ビットデータ
として分配出力するデマルチプレクサと、第3クロック
及び第4クロックに応じて前記マルチプレクサ及び前記
デマルチプレクサを制御する制御機とを備え、前記第3
及び第4クロックの周波数は、前記第1及び第2クロック
の周波数のn/2倍である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、暗号化装置に関
し、特に、データ暗号化標準アルゴリズムを利用する暗
号化装置に関する。
【０００２】
【従来の技術】一般に、データ暗号化標準（以下、DES
（Data Encryption Standard）と記す）アルゴリズム
は、最も広く用いられている暗号化方式であって、ネッ
トワーク使用の増加に伴って、ますます重要になってい
る。特に、保安インターネット応用、遠隔接近サーバ、
ケーブルモデム、衛星用モデムなどの分野において多く
利用されている。
【０００３】DESは、基本的に64ビットブロックの入力
及び出力を有する64ビットブロック暗号であり、64ビッ
トのキーブロックの中、56ビットが暗号化及び復号化に
用いられ、残りの8ビットは、パリティ検査用に用いら
れる。また、64ビットの暗号化される前の情報（以下、
平文と記す）ブロックと56ビットのキーを入力として、
64ビットの暗号文ブロックを出力する暗号化装置であ
る。
【０００４】DESを実現する手段には、P-Box置換、S-Bo
x置換、及び補助キーを発生させるキースケジュールな
どが必要である。
【０００５】データ暗号化部の内部は、16ラウンドの繰
り返し演算を行う形態になっており、入力部の初期置換
部と出力部の逆初期置換部とから構成されている。
【０００６】図1は、一般的なDES構造の暗号関数とS-Bo
x置換部の構成を示すブロック図である。
【０００７】図1に示すように、暗号関数部fは、32ビッ
トのテキストブロックを格納している右側レジスタから
32ビットのデータR(i-1)を入力されて48ビットのデータ
に拡張置換する拡張置換部110、該拡張置換部110から48
ビットのデータを受信し、キースケジューラから補助キ
ーKiを受信して排他的論理和演算を行う排他的論理和演
算部120、前記排他的論理和演算部120からの48ビットの
データを32ビットのデータに置換するS-Box置換部130、
該S-Box置換部130の32ビットのデータを置換するP-Box
置換部140、及び該P-Box置換部の32ビットのデータと左
側レジスタに格納されている32ビットのデータL(i-1)を
入力されて排他的論理和する排他的論理和演算部150を
備えている。
【０００８】キースケジューラは、56ビットのキーを受
信して、28ビットの２つのブロックに分けて各々左に１
または２桁ずつシフトするシフト部160、170と、該シフ
ト部から２つのブロックを入力されて１つの補助キーに
圧縮して置換する圧縮置換部180とを備えている。
【０００９】具体的には、前記S-Box置換部130は、48ビ
ットのデータの入力を受けて32ビットの出力データを生
成する8個のS-Boxから構成されている。すなわち、48ビ
ットのデータは、8個の6ビットデータに分割されて、8
個のS-Boxに入力される。この8個のS-Boxは、8個の4ビ
ットデータを出力することによって、48ビットを32ビッ
トに減らす。S-Box置換部130は、ルックアップテーブル
方式に置き換えることによって、プログラマブル論理ア
レイPLA（programmable logic array）やROMのような記
憶装置を必要とする。6ビットのデータの入力に対して4
ビットのデータを出力するために、各S-Boxは、64 × 4
ビットの記憶容量が必要であって、全体が8個のS-Boxか
ら構成されているので、8 × 64 × 4ビットの記憶容量
が必要となる。したがって、これらの記憶容量がチップ
において占める面積は相対的に大きくなる。
【００１０】図2は、処理性能比を増加させる4段のパイ
プライン構造を有するDES構造である。
【００１１】図2に示すDES構造は、まず初期置換部を経
た64ビットの平文ブロックを２つに分けた各々３２ビッ
トのブロックa0及びb0を、第1クロック及び第2クロック
を使用して、各々第1左側レジスタ(A0)260と第1右側レ
ジスタ(B0)200に格納した後、キースケジューラから生
成された補助キーKiを入力されて、前記第1右側レジス
タ(B0)200からの32ビットのデータを暗号関数部fB(210)
によって暗号化変換し、該暗号関数部により変換された
32ビットのデータと前記第1左側レジスタ(A0)260のデー
タとに関して排他的論理和演算部220によって排他的論
理和演算を行う。
【００１２】前記排他的論理和演算部220の32ビットデ
ータを第1クロック(CLK1)を使用して第2左側レジスタ(A
1)230に格納し、補助キーKi+1を入力されて、前記第2左
側レジスタ(A1)230に格納されている32ビットのデータ
を暗号関数部fC(240)を介して変換し、該変換された32
ビットのデータと前記右側レジスタ(B0)200の32ビット
データとに関して排他的論理和演算部250によって排他
的論理和演算を行う。
【００１３】前記排他的論理和演算部250の32ビットデ
ータを第2クロック(CLK2)を使用して第2右側レジスタ(B
1)260に格納し、補助キーKi+1を入力されて前記第2右側
レジスタ(B1)260に格納されている32ビットのデータを
暗号関数部fD(270)を介して変換し、該変換された32ビ
ットのデータと前記左側レジスタ(A1)230の32ビットデ
ータとに関して排他的論理和演算部280によって排他的
論理和演算を行う。
【００１４】前記排他的論理和演算部280の32ビットデ
ータを第1クロック(CLK1)を使用して第1左側レジスタ(A
0)290に格納し、補助キーKi+1を入力されて前記第1左側
レジスタ(A0)290に格納されている32ビットのデータを
暗号関数部fA(300)を介して変換し、該変換された32ビ
ットのデータと前記右側レジスタ(B1)260の32ビットデ
ータとに関して排他的論理和演算部310によって排他的
論理和演算を行う。
【００１５】このように、4回のラウンドが繰り返され
て最後のラウンドの第1左側レジスタ(A0)260の32ビット
データが前記32ビットのブロックb15となり、最後のラ
ウンドの排他的論理和演算部310から出力された32ビッ
トデータが前記32ビットのブロックb16となる。
【００１６】前記第2クロック(CLK2)は、前記第1クロッ
ク(CLK1)を反転させたものであり、前記第1クロック(CL
K1)を半周期遅延させたものでもある。前記第1クロック
(CLK1)の立上りにおいて、前記左側レジスタA0及びA1に
新しい値が格納され、前記第1クロック(CLK1)の立下り
において、前記右側レジスタB0及びB1に新しい値が格納
される。
【００１７】図3は、図2に示した4段パイプライン構造
のDES構造の動作順序を示すタイミング図である。
【００１８】図3に示すように、32ビットのブロックa0
とb0は、初期置換を経た64ビットの平文ブロックが32ビ
ットの２つのブロックに分けられて生成され、t0とt1に
おいてa0とb0値がレジスタA0とB0に第1クロック(CLK1)
と第2クロック(CLK2)に応じて各々格納される。t1からb
1値
【数１】 を計算し始めて、t2で計算された値をレジスタA1に格納
する。この場合、レジスタA0に入力された値a0は、t2ま
で維持されれば、t1〜t2区間におけるb1値の計算に使用
することができる。このことは反転された第1クロック
(CLK1)と第2クロック(CLK2)によってレジスタA1とB0が
新しい値を格納することによって解決できる。すなわ
ち、レジスタA1が新しいデータを格納し得る時間は、
t0、t2、t4....であって、レジスタB0に新しいデータが
入力される時間は、t1、t3、t5....である。同様に、t1
でレジスタB0に格納された値b0とt2でレジスタA1に格納
された値b1がt2〜t3区間で維持されるために、t3でレジ
スタB1に前記第2クロック(CLK2)を使用して計算されたb
2値
【数２】 を格納することができる。このような方式で前記第1ク
ロック(CLK1)の立上りにおいて、t4、t8、t12、t16で計
算されたb3、b7、b11、b15値がレジスタA0に格納され、
t6、t10、t14で新しいb5、b9、b13の値がレジスタA1に
格納される。また前記第2クロック(CLK2)の立ち上りに
おいて、レジスタB0にはb4、b8、b12、b16値がt5、t9、
t13、t17で格納され、レジスタB1にはb6、b10、b14の値
がt7、t11、t15で格納される。
【００１９】図4は、図2に示した4段パイプライン構造
によるDES構造のパイプライン動作順序を示すタイミン
グ図である。
【００２０】図4には、パイプライン構造を利用したパ
イプライン動作によって、２つの平文ブロックを8.5ク
ロックサイクルの間同時に処理できることが示されてい
る。また、図3において空いている部分に新しい平文ブ
ロックc0とd0をt2とt3でレジスタA0とB0に入力すること
によって、平文ブロックbi値を計算する間、平文ブロッ
クdi値を計算できることも示されている。この場合、t0
〜t1、t1〜t2、t2〜t3....の区間ごとに、新しい平文ブ
ロックbiとdi値を暗号化するために、暗号関数部fによ
る処理が２つずつ同時に行われる。したがって、暗号関
数を構成するS-Boxを1個ずつ追加する必要がある。
【００２１】同様に、2個の平文ブロックを8.5クロック
サイクルの間同時に処理するために、従来の技術の8段
のパイプラインDES構造では、各時間区間ごとに暗号関
数部fによる処理が２つずつ同時に行われる。したがっ
て暗号関数部を構成するS-Boxが２つ必要である。
【００２２】図5は、4段のパイプライン構造のDES構造
における従来の技術の単一ポートS-Box置換部を示すブ
ロック図である。
【００２３】図5に示すように、従来の技術では、S-Box
置換部を２つ使用してパイプライン動作を行うようにな
っており、１つのS-Box置換部は、48ビットの入力デー
タを受け取って32ビットの出力データを出力する8個のS
-Boxから構成されている。各々のS-Boxは、64×4ビット
のROMやプログラム可能論理アレイ(PLA)から構成されて
おり、6ビットのアドレスを入力されて4ビットのデータ
を出力する第1経路(Path1)を備えている。２つのS-Box
置換部には、互いに異なる第1経路(Path1)と第2経路(Pa
th2)とが物理的に存在する。
【００２４】従来の技術では、上記のように互いに異な
る経路を設けることによって、S-Box置換部を実現する
ために必要な記憶装置を同時にアクセスするデータの競
合（以下、データコンテンション(Data contention)と
記す）問題を解決する。また、同じS-Box置換部を２つ
使用することによって面積が増加する短所がある。
【００２５】図6は、処理性能比を増加させる8段のパイ
プライン構造のDES構造を示すブロック図である。
【００２６】図6に示すように、DESアルゴリズムは、初
期置換部を経た64ビットの平文ブロックを32ビットの２
つのブロックに分けたブロックであるa0とb0を第1クロ
ックと第2クロックを使用して第1左側レジスタ(A0)660
と第1右側レジスタ(B0)600とに格納した後、キースケジ
ューラによって生成された補助キーKiを使用して前記第
1右側レジスタ(B0)600からの32ビットのデータを暗号関
数部fB(610)によって暗号化変換し、前記暗号関数部fB
により変換された32ビットのデータと前記第1左側レジ
スタ(A0)660の32ビットデータとに関して排他的論理和
演算部620によって排他的論理和演算を行う。また、前
記排他的論理和演算部620の32ビットデータを第1クロッ
ク(CLK1)を使用して第2左側レジスタ(A1)630に格納し、
入力される補助キーKi+1を使用して前記第2左側レジス
タに格納されている32ビットのデータを暗号関数部fC(6
40)を介して変換し、該変換された32ビットのデータと
前記第1右側レジスタ(B0)600の32ビットデータとに関し
て排他的論理和演算部650によって排他的論理和演算を
行う。このような2回のラウンドが繰り返されて16ラウ
ンドが行われた結果、最後のラウンドの第1左側レジス
タ(A0)660の32ビットデータがb15となり、最後のラウン
ドの排他的論理和演算部670から出力された32ビットデ
ータがb16となる。
【００２７】左側レジスタは、A1、A2、A3、A0、右側レ
ジスタは、B0、B1、B2、B3と表示した。図1のように、
レジスタA0、A1、A2、A3は、第1クロック(CLK1)を使用
してデータを格納し、レジスタB0、B1、B2、B3は、第2
クロック(CLK2)を使用してデータを格納する。第2クロ
ック(CLK2)は第1クロック(CLK1)を反転させたものであ
って、第1クロック(CLK1)の半周期遅延させたものでも
ある。
【００２８】図7は、図6の8段パイプライン構造のDES構
造の動作順序を示すタイミング図である。
【００２９】図7に示すように、32ビットのブロックa0
とb0は、初期置換を経た64ビットの平文ブロックが32ビ
ットの２つのブロックに分けられたものであって、t0と
t1でa0とb0値がレジスタA0とB0に第1クロック(CLK1)と
第2クロック(CLK2)に応じて各々格納される。t1からb1
値
【数３】 を計算し始めて、t2で計算された値をレジスタA1に格納
する。この場合、レジスタA0に入力された値a0は、t2ま
で維持されれば、t1〜t2区間でのb1値の計算に使用する
ことができる。これは反転された第1クロック(CLK1)と
第2クロック(CLK2)によってレジスタA1とB0が新しい値
を格納することによって解決できる。すなわちレジスタ
A1が新しいデータを格納し得る時間は、t0、t2、t4....
であって、レジスタB0に新しいデータが入力される時間
は、t1、t3、t5....である。同様に、t1でレジスタB0に
格納された値b0とt2でレジスタA1に格納された値b1がt2
〜t3区間で維持されるために、t3でレジスタB1に前記第
2クロック(CLK2)を使用して計算されたb2値
【数４】 を格納することができる。このような方式で、前記第1
クロック(CLK1)の立上りにおいて、t0、t8、t16でa0、b
7、b15値がレジスタA0に、t2、t10でb1、b9値がレジス
タA1に、t4、t12でb3、b11値がレジスタA2に、t6、t14
でb5、b13値がレジスタA3に各々格納される。また前記
第2クロック(CLK2)の立上りにおいて、t1、t 9、t17で
b0、b8、b16値がレジスタB0に、t3、t11でb2、b10値が
レジスタB1に、t 5、t13でb4、b12値がレジスタB2に、
t7、t15でb6、b14値がレジスタB3に各々格納される。一
般的なDES構造においては、16ラウンドを行うために、1
6クロックサイクルかかるが、上記の8段パイプライン構
造のDES構造においてはt0でa0が格納され始めてb16が計
算されて出力するまで8.5クロックサイクルかかる。
【００３０】一般的に、与えられたキーに対して暗号化
または復号化すべき複数の64ビット平文ブロックが連続
的に入力される場合が多い。
【００３１】図8は、図6に示された8段パイプライン構
造のDES構造のパイプライン動作順序を示すタイミング
図である。
【００３２】図8は、４つの平文ブロックを8.5クロック
サイクルの間に同時に処理できることを示す。図8は、
図3における空いている部分に新しい平文ブロックc0とd
0をt2とt3で、e0とf0をt4とt5で、g0とh0をt6とt7で各
々レジスタA0とB0に入力することによって、bi値を計算
する間、di、fi、hi値を計算できることも示す。この場
合、t0〜t1、t1〜t2、t2〜t3、...の区間ごとに、新し
いbi、di、fi、hi値を得るために、暗号関数部fによる
処理が4つずつ同時に行われる。したがって与えられた
クロックサイクルの間に処理できる平文ブロックの数
は、4倍に増加させることができるが、S-Box置換部を３
個ずつ追加する必要があるという短所がある。
【００３３】図9は、従来の技術における8段のパイプラ
イン構造のDES構造において、パイプラインを使用する
場合と使用しない場合の暗号関数部の処理順序を示した
タイミング図である。
【００３４】図9の中段に示すように、パイプラインを
使用せずに1個の64ビット平文ブロックを暗号化する場
合は、図2の8個の暗号関数部fA、fB、fC、fD、fE、fF、
fG、fHは、２つの位相を有するクロックによって、時分
割されて計算されるために、1個のS-Box置換部のみによ
って具現可能である。しかし、図9の下段に示すよう
に、パイプラインを使用して4個の64ビットの平文ブロ
ックを同時に暗号化する場合に、(fA、fC、fE、fG)の組
と(fB、fD、fF、fH)の組とは、互いに時分割で計算され
るが、fA、fC、fE、fGは、時分割されず同時に計算され
る必要がある。同様に、fB、fD、fF、fHも、時分割され
ず同時に計算される必要がある。このために、4個のS-B
oxが必要である。
【００３５】図10は、8段のパイプライン構造のDES構造
において従来の技術の単一ポートS-Box置換部の具現方
式を示す詳細ブロック図である。
【００３６】図10に示すように、従来の技術のS-Box置
換部は4個を使用してパイプライン動作を行うようにな
っており、１つのS-Box置換部は、48ビットの入力デー
タを受け取って32ビットの出力データを出力する8個のS
-Boxから構成されている。各々のS-Boxは、64 × 4ビッ
トのROMやプログラム可能論理アレイ(PLA)から構成さ
れ、6ビットのアドレスを入力されて4ビットのデータを
出力する第1経路(path1、図示せず)を備えている。4個
のS-Box置換部には、互いに異なる第1経路(path1、図示
せず)と第2経路(path2、図示せず)と第3経路(path3、図
示せず)と第4経路(path4、図示せず)が物理的に存在す
る。
【００３７】従来の技術は、上記のように互いに異なる
経路を設けることによって、S-Box置換部を具現するた
めに必要な記憶装置を同時にアクセスするデータコンテ
ンション問題を解決する。また同じS-Box置換部を4個使
用することによって、面積が増加する短所がある。
【００３８】
【発明が解決しようとする課題】本発明は、上記した従
来の技術の問題点に鑑みてなされたものであって、与え
られた時間にデータを複数回アクセスすることによっ
て、データコンテンションを除去し、チップ面積を最小
化することが可能な暗号化装置を提供することを目的と
するものである。
【００３９】また、本発明の目的は、面積を減少させな
がらも、性能を増大させることができる暗号化装置を提
供することでもある。
【００４０】
【課題を解決するための手段】上記した目的を達成する
ために、本発明にかかる暗号化装置は、データ初期置換
部、第１クロック及び第２クロックを利用するｎ段（ｎ
は４以上の偶数）パイプライン構造のデータ変換部及び
データ逆初期置換部を備え、データ暗号化標準アルゴリ
ズムを使用して平文テキストブロックの暗号化を行う暗
号化装置において、ｎ／２個の４８ビットデータの中か
ら１つを選択するマルチプレクサと、該マルチプレクサ
から出力された４８ビットデータを構成する６ビットの
アドレス８個を各々入力されて４ビットデータ８個を各
々出力する８個のＳ−Ｂｏｘと、前記Ｓ−Ｂｏｘから出
力される４ビットデータ８個をｎ／２個の３２ビットデ
ータとして分配出力するデマルチプレクサと、第３クロ
ック及び第４クロックに応じて前記マルチプレクサ及び
前記デマルチプレクサを制御する制御機とを備え、前記
第３クロック及び前記第４クロックの周波数は、前記第
１クロック及び前記第２クロックの周波数のｎ／２倍で
あることを特徴とする。
【００４１】また、本発明にかかる暗号化装置は、デー
タ初期置換部、第１クロック及び第２クロックを利用す
る８段パイプライン構造のデータ変換部及びデータ逆初
期置換部を備え、データ暗号化標準アルゴリズムを使用
して平文テキストブロックの暗号化を行う暗号化装置に
おいて、第１及び第２の４８ビットデータの中から１つ
を選択する第１マルチプレクサと、該第１マルチプレク
サから出力された４８ビットデータを構成する６ビット
のアドレス８個を各々入力されて４ビットデータ８個を
各々出力する８個のＳ−Ｂｏｘを備えている第１Ｓ−Ｂ
ｏｘ置換部と、該第１Ｓ−Ｂｏｘ置換部から出力される
４ビットデータ８個を２個の３２ビットデータとして分
配出力する第１デマルチプレクサと、第３クロック及び
第４クロックに応じて前記第１マルチプレクサ及び第１
デマルチプレクサを制御する第１制御機と、第３及び第
４の４８ビットデータの中から１つを選択する第２マル
チプレクサと、該第２マルチプレクサから出力された４
８ビットデータを構成する６ビットのアドレス８個を各
々入力されて４ビットデータ８個を各々出力する８個の
Ｓ−Ｂｏｘを備えている第２Ｓ−Ｂｏｘ置換部と、該第
１Ｓ−Ｂｏｘ置換部から出力される４ビットのデータ８
個を２個の３２ビットのデータとして分配出力する第２
デマルチプレクサと、前記第３クロック及び第４クロッ
クに応じて前記第２マルチプレクサ及び第２デマルチプ
レクサを制御する第２制御機とを備え、前記第３クロッ
ク及び前記第４クロックの周波数は、前記第１クロック
及び前記第２クロックの周波数のｎ／２倍であることを
特徴とするものであってもよい。
【００４２】
【発明の実施の形態】以下、本発明の属する技術分野に
おける通常の知識を有するものが本発明の技術的思想を
容易に実施できる程度に詳細に説明するために、本発明
の最も好ましい実施の形態を添付した図面を参照しなが
ら説明する。本発明にかかる暗号化装置は、従来技術の
説明における図２又は図６と同様の構成であり、左側レ
ジスタ、右側レジスタ、排他的論理和演算部及び暗号関
数部fを備えており、暗号関数部f内のS-box置換部に特
徴を有するものである。
【００４３】(実施の形態1)図11は、本発明の一実施の
形態にかかる4段のパイプラインDES構造における2ポー
トS-Box置換部構成を示すブロック図である。
【００４４】図11に示すように、本発明にかかるS-Box
ブロックは、制御機の制御を受けて入力される２つの48
ビットのデータの中から１つを選択するマルチプレクサ
1110と、該マルチプレクサ1110から出力された48ビット
データを構成する6ビットのアドレス8個を入力されて4
ビットのデータ8個を出力する8個のS-Box1120と、制御
機の制御を受けて前記4ビットのデータを２つに分配す
るデマルチプレクサ1130と、第1クロック(CLK＿A)と第2
クロック(CLK＿B)を入力されて前記マルチプレクサ1110
とデマルチプレクサ1130とを制御する制御機1140とを有
する。
【００４５】図12は、従来の単一ポートS-Boxと本発明
にかかる2ポートS-Boxとの動作を比較して示すタイミン
グ図である。
【００４６】図12に示すように、本発明では、制御機に
入力される左側及び右側レジスタのクロックよりも2倍
速い、即ち2倍の周波数の第1クロック(CLK＿A)と第2ク
ロック(CLK＿B)とを利用して、ROMのアクセスに必要な
信号を発生させる。各時間区間t i〜ti+1において第1経
路(Path1)と第2経路(Path2)のいずれか１つの経路を選
択するマルチプレクサによって、時分割された第1経路
(Path1)、第2経路(Path2)、第3経路(Path3)及び第4経路
(Path4)が存在するのと同等の機能をすることによっ
て、データコンテンション問題を解決する。すなわち、
第1クロック(CLK＿A)が論理ハイ(high)である時、第1経
路(Path1)を選択してbi値が計算され、第2クロック(CLK
＿B)が論理ハイ(high)である時、第1経路(Path1)を選択
してdi値が計算される。
【００４７】(実施形態2)図13は、本発明の第2の実施の
形態にかかる8段のパイプラインDES構造における4ポー
トS-Boxの構成を示すブロック図である。
【００４８】図13に示すように、本発明にかかるS-Box
ブロックは、制御機の制御を受けて入力される4個の48
ビットのデータの中から１つを選択するマルチプレクサ
1310と、前記マルチプレクサ1310から出力された48ビッ
トデータを構成する6ビットのアドレス8個を入力されて
4ビットのデータ8個を出力する8個のS-Box1320と、制御
機の制御を受けて前記4ビットのデータを４つに分配す
るデマルチプレクサ1330と、第1クロック(CLK＿A)と第2
クロック(CLK＿B)とを入力されて前記マルチプレクサ13
10とデマルチプレクサ1330とを制御する制御機1340とを
有する。
【００４９】図14は、従来の単一ポートS-Boxと本発明
にかかる4ポートS-Boxとの動作を比較して示すタイミン
グ図である。
【００５０】図14に示すように、本発明では、制御機に
入力される左側及び右側レジスタのクロックよりも4倍
速い第1クロック(CLK＿A)と第2クロック(CLK＿B)とを利
用してROMのアクセスに必要な信号を発生させる。各時
間区間ti〜ti+1において第1経路(Path1)と第2経路(Path
2)と第3経路(Path3)と第4経路(Path4)のいずれか１つの
経路を選択するマルチプレクサによって、時分割された
第1経路(Path1)、第2経路(Path2)、第3経路(Path3)及び
第4経路(Path4)が存在するのと同等の機能をすることに
よって、データコンテンション問題を解決する。
【００５１】図14に示すように、t7〜t8区間でb7、d5、
f3、h1を計算するために、4回S-Boxを時分割してアクセ
スする。各時間区間ti〜ti+1において4個の経路の中の
どの経路を選択するかはマルチプレクサとデマルチプレ
クサとを制御する制御機の構成に依存する。制御機に入
力される左側及び右側レジスタのクロックよりも4倍速
い第1クロック(CLK＿A)と第2クロック(CLK＿B)は、ROM
のアクセスに必要な信号を発生させる基準となる。
【００５２】本実施の形態で提供する4ポートS-Box置換
部は、図10に示したS-Box置換部よりも面積を1/4に減少
させることができる長所があるが、性能は1/4に減少す
る。また、4ポートS-Box置換部を具現するためには、従
来の単一ポートS-Box置換部の具現のために用いられる
記憶装置より4倍速い記憶装置を使用すべきである。
【００５３】(実施形態3)第３の実施の形態では、S-Box
置換部において4倍速い記憶装置を具現することが難し
い場合に、2倍速い記憶装置２つを使用して2ポートS-Bo
x置換部を具現することによって、面積は図10に示したS
-Box置換部より1/2に縮小され、性能は、図13に示したS
-Box置換部より2倍増加したS-Box置換部を提供する。
【００５４】図15は、本発明の２つの2ポートS-Box置換
部を示すブロック図である。
【００５５】図15に示すように、本発明にかかる２つの
2ポートS-Box置換部は、第1制御機1540の制御を受け
て、入力される48ビットデータの第1入力と第2入力の中
からいずれか１つを選択する第1マルチプレクサ1510
と、該第1マルチプレクサ1510から出力された48ビット
データを構成する6ビットのアドレス8個を入力されて4
ビットのデータ8個を出力する8個の第1S-Box1520と、第
1制御機1540の制御を受けて前記4ビットのデータを２つ
に分配する第1デマルチプレクサ1530と、第1クロック(C
LK＿A)と第2クロック(CLK＿B)とを入力されて前記第1マ
ルチプレクサ1510と第1デマルチプレクサ1530を制御す
る第1制御機1540と、第2制御機1580の制御を受けて、入
力される48ビットデータの第3入力と第4入力の中からい
ずれか１つを選択する第2マルチプレクサ1550と、前記
第2マルチプレクサ1550から出力された48ビットデータ
を構成する6ビットのアドレス8個を入力されて4ビット
のデータ8個を出力する8個の第2S-Box1560と、第2制御
機1580の制御を受けて前記4ビットのデータを２つに分
配する第2デマルチプレクサ1570と、第1クロック(CLK＿
A)と第2クロック(CLK＿B)とを入力されて前記第2マルチ
プレクサ1550と第2デマルチプレクサ1570とを制御する
第2制御機1580とを有する。
【００５６】図16は、従来の単一ポートS-Box置換部、4
ポートS-Box置換部、及び本発明にかかる2ポートS-Box
の動作を示すタイミング図である。
【００５７】図16に示すように、本発明では、制御機に
入力されるレジスタのクロックよりも2倍速い第1クロッ
ク(CLK＿A)と第2クロック(CLK＿B)とを利用してROMのア
クセスに必要な信号を発生させる。各時間区間ti〜ti+1
において第1経路(Path1)と第2経路(Path2)、または第3
経路(Path3)と第4経路(Path4)のいずれか１つの経路を
選択するマルチプレクサによって、時分割された第1経
路(Path1)と第2経路(Path2)、または第3経路(path3)と
第4経路(path4)が存在するのと同等の機能をすうること
によって、データコンテンション問題を解決する。すな
わち、第1クロック(CLK＿A)が論理ハイ(high)である場
合に、第1経路(Path1)が選択されて、bi値が計算され、
第2クロック(CLK＿B)が論理ハイ(high)である場合に、
第2経路(Path2)が選択されて、di値が計算される。ま
た、第1クロック(CLK＿A)が論理ハイである場合に、第3
経路(Path1)を選択してfi値が計算され、第2クロック(C
LK＿B)が論理ハイである場合に、第4経路(path2)を選択
してhi値が計算される。
【００５８】本発明の技術思想は、上記した好ましい実
施形態によって具体的に記述されたが、上記した実施の
形態は説明のためのものであって、制限のためのもので
ないことに留意されるべきである。また、本発明の技術
分野の通常の専門家であるならば、本発明の技術思想の
範囲内において種々の変更が可能であることを理解され
るべきである。
【００５９】
【発明の効果】上記したように、本発明の第1及び第2の
実施の形態においては、S-Boxを1個のみ使用することに
よって、S-Boxが占める面積を従来の技術に比べて1/2ま
たは1/4に減少させることができる効果を奏する。
【００６０】本発明の第3の実施の形態においては、8段
パイプラインDES構造におけるS-Box置換部を２つの2ポ
ートS-Box置換部により具現することによって、S-Box置
換部が占める面積を従来の技術に比べて1/2に縮小し、
性能を２倍に増加させることができる効果を奏する。
【００６１】また、種々の形態のDES構造を具現して性
能と面積を最適化し得るように選択の範囲を増大させる
効果をも奏する。
【図面の簡単な説明】
【図１】 従来技術のDES構造の暗号関数部とS-Box置換
部の構成を示すブロック図である。
【図２】 処理性能を増加させる4段のパイプライン構
造を備えているDES構造のブロック図である。
【図３】 図2に示した4段パイプライン構造を有するDE
S構造の動作順序を示すタイミング図である。
【図４】 図2に示した4段パイプライン構造を有するDE
S構造のパイプライン動作順序を示すタイミング図であ
る。
【図５】 4段パイプライン構造のDES構造における従来
の単一ポートS-Box置換部の構成を示すブロック図であ
る。
【図６】 処理性能を増加させる８段のパイプライン構
造を備えているDES構造のブロック図である。
【図７】 図6に示した8段パイプライン構造を有するDE
S構造の動作順を示すタイミング図である。
【図８】 図6に示した8段パイプライン構造を有するDE
S構造のパイプライン動作順序を示すタイミング図であ
る。
【図９】 図6に示した8段パイプライン構造のDES構造
におけるパイプラインを使用する場合と使用しない場合
に暗号関数が演算される順序を示すフローチャートであ
る。
【図１０】 8段パイプライン構造のDES構造における従
来の単一ポートS-Box置換部の構成を示すブロック図で
ある。
【図１１】 本発明の一実施の形態にかかる2ポートS-B
ox置換部のブロック図である。
【図１２】 従来の単一ポートS-Box置換部と本発明の2
ポートS-Box置換部の動作を示すタイミング図である。
【図１３】 本発明の他の実施形態にかかる4ポートS-B
ox置換部の構成を示すブロック図である。
【図１４】 従来の単一ポートS-Box置換部と本発明に
かかる4ポートS-Box置換部の動作を示すタイミング図で
ある。
【図１５】 本発明のもう１つの実施形態にかかる２つ
の2ポートS-Box置換部を示すブロック図である。
【図１６】 従来方式の単一ポートS-Box置換部、4ポー
トS-Box置換部及び２つの2ポートS-Box置換部の動作を
示すタイミング図である。
【符号の説明】
１１１０ マルチプレクサ １１２０ S-Box １１３０ デマルチプレクサ １１４０ 制御機

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 データ初期置換部、第１クロック及び第
    ２クロックを利用するｎ段（ｎは４以上の偶数）パイプ
    ライン構造のデータ変換部及びデータ逆初期置換部を備
    え、データ暗号化標準アルゴリズムを使用して平文テキ
    ストブロックの暗号化を行う暗号化装置であって、 ｎ／２個の４８ビットデータの中から１つを選択するマ
    ルチプレクサと、 該マルチプレクサから出力された４８ビットデータを構
    成する６ビットのアドレス８個を各々入力されて４ビッ
    トデータ８個を各々出力する８個のＳ−Ｂｏｘと、 前記Ｓ−Ｂｏｘから出力される４ビットデータ８個をｎ
    ／２個の３２ビットデータとして分配出力するデマルチ
    プレクサと、 第３クロック及び第４クロックに応じて前記マルチプレ
    クサ及び前記デマルチプレクサを制御する制御機とを備
    え、 前記第３クロック及び前記第４クロックの周波数は、前
    記第１クロック及び前記第２クロックの周波数のｎ／２
    倍であることを特徴とするデータ暗号化標準アルゴリズ
    ムを利用する暗号化装置。
  2. 【請求項２】 前記第３クロック及び第４クロックは、
    互いに反転された信号であることを特徴とする請求項１
    に記載のデータ暗号化標準アルゴリズムを利用する暗号
    化装置。
  3. 【請求項３】 前記マルチプレクサは、ｎ／２個の入力
    経路を時分割して入力データを出力し、前記デマルチプ
    レクサは、入力データを時分割してｎ／２個の出力経路
    に出力することによって、データアクセスの競合を防止
    することを特徴とする請求項２に記載のデータ暗号化標
    準アルゴリズムを利用する暗号化装置。
  4. 【請求項４】 データ初期置換部、第１クロック及び第
    ２クロックを利用する８段パイプライン構造のデータ変
    換部及びデータ逆初期置換部を備え、データ暗号化標準
    アルゴリズムを使用して平文テキストブロックの暗号化
    を行う暗号化装置であって、 第１及び第２の４８ビットデータの中から１つを選択す
    る第１マルチプレクサと、 該第１マルチプレクサから出力された４８ビットデータ
    を構成する６ビットのアドレス８個を各々入力されて４
    ビットデータ８個を各々出力する８個のＳ−Ｂｏｘを備
    えている第１Ｓ−Ｂｏｘ置換部と、 該第１Ｓ−Ｂｏｘ置換部から出力される４ビットデータ
    ８個を２個の３２ビットデータとして分配出力する第１
    デマルチプレクサと、 第３クロック及び第４クロックに応じて前記第１マルチ
    プレクサ及び第１デマルチプレクサを制御する第１制御
    機と、 第３及び第４の４８ビットデータの中から１つを選択す
    る第２マルチプレクサと、 該第２マルチプレクサから出力された４８ビットデータ
    を構成する６ビットのアドレス８個を各々入力されて４
    ビットデータ８個を各々出力する８個のＳ−Ｂｏｘを備
    えている第２Ｓ−Ｂｏｘ置換部と、 該第１Ｓ−Ｂｏｘ置換部から出力される４ビットのデー
    タ８個を２個の３２ビットのデータとして分配出力する
    第２デマルチプレクサと、 前記第３クロック及び第４クロックに応じて前記第２マ
    ルチプレクサ及び第２デマルチプレクサを制御する第２
    制御機とを備え、 前記第３クロック及び前記第４クロックの周波数は、前
    記第１クロック及び前記第２クロックの周波数のｎ／２
    倍であることを特徴とするデータ暗号化標準アルゴリズ
    ムを利用する暗号化装置。
  5. 【請求項５】 前記第３クロック及び前記第４クロック
    は、互いに反転された信号であることを特徴とする請求
    項４に記載のデータ暗号化標準アルゴリズムを利用する
    暗号化装置。
  6. 【請求項６】 前記第１マルチプレクサは、２つの入力
    経路を時分割して入力データを出力し、前記第１デマル
    チプレクサは、入力データを時分割して２つの出力経路
    に出力することによって、データアクセスの競合を防止
    することを特徴とする請求項５に記載のデータ暗号化標
    準アルゴリズムを利用する暗号化装置。
  7. 【請求項７】 前記第２マルチプレクサは、２つの入力
    経路を時分割して入力データを出力し、前記第２デマル
    チプレクサは、入力データを時分割して２つの出力経路
    に出力することによって、データアクセスの競合を防止
    することを特徴とする請求項６に記載のデータ暗号化標
    準アルゴリズムを利用する暗号化装置。
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