KR0143680B1 - 데스 알고리즘을 이용한 암호화장치 - Google Patents

데스 알고리즘을 이용한 암호화장치

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KR0143680B1
KR0143680B1 KR1019950025758A KR19950025758A KR0143680B1 KR 0143680 B1 KR0143680 B1 KR 0143680B1 KR 1019950025758 A KR1019950025758 A KR 1019950025758A KR 19950025758 A KR19950025758 A KR 19950025758A KR 0143680 B1 KR0143680 B1 KR 0143680B1
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Abstract

본 발명은 DES 알고리즘을 이용한 암호화장치에 관한 것으로, S-테이블 처리부(18)가, 48 비트의 정보 데이타가 6 비트 단위로 분할된 세그먼트를 입력받아 출력하는 입력부(18-1)와; 상기 세그먼트 중 일부 비트를 선택하여 이 비트의 값에 따라 상기 6 비트 단위의 세그먼트중 2 비트를 행값(R)으로 결정하고 나머지 4 비트를 열값(C)을 결정하여 출력하는 RC결정부(18-2) 및; 상기 행값(R)과 열값(C)에 따라 S-테이블(16)에 의거하여 4 비트 단위의 정보 데이타값을 출력하는 처리부(18-3)를 포함하여 구성되어, 암호화 효율을 증대시킬 수 있는 것이다.

Description

데스 알고리즘을 이용한 암호화장치(A scrambler using DES algorithm)
제 1 도는 일반적인 데스(DES) 알고리즘을 이용한 암호화장치의 개략적인 구성도,
제 2 도는 본 발명에 따른 데스(DES) 알고리즘 이용한 암호화장치의 S-테이블 처리부의 개략적인 구성도이다.
*도면의 주요부분에 대한 부호의 설명
16 : S-테이블 18 : S-테이블 처리부
18-1 : 입력부 18-2 : RC 결정부
18-3 : 처리부
본 발명은 제 3 자로부터의 데이타 도용을 방지하기 위한 데스(Data Encryption Standard : 이하 DES라 칭함) 알고리즘을 이용한 암호화장치에 관한 것으로, 특히 S-테이블 처리부에서 행값(row : 이하 R 이라 칭함)과 열값(column : 이하 C 라 칭함)을 임의로 선택하여 암호화 효율을 증대시킨 DES 알고리즘을 이용한 암호화장치에 관한 것이다.
현재, 우리나라에서 디지탈 위성방송이 본격화됨에 따라 방송 위성에서 방송신호를 암호화하여 전송하고, 수신시 복원하여 제 3 자가 위성방송신호를 도용하는 것을 방지하기 위한 암호화장치 및 복원장치가 개발 사용되고 있다.
이러한 암호화장치 중 하나인 DES 알고리즘을 이용한 암호화장치는 제 1 도에 도시된 바와 같이, 암호화할 정보 데이타(64 비트)를 이미 패턴화되어 있는 패턴화 테이블을 근거로 하여 각 비트의 위치를 변경하여 출력하는 초기변위부(2)와; 상기 초기변위부(2)로 입력되는 64비트의 정보 데이타에 의해 카운트 값이 1로 셋팅된 다음 입력된 진행상태신호(ADD)에 따라 진행횟수(a)를 누적 카운터하여 출력하는 진행횟수처리부(4); 상기 초기변위부(2)에서 출력된 64 비트의 정보 데이타를 32 비트의 좌·우측 정보 데이타로 각각 분리하여 출력하는 좌·우측분리부(6); 상기 좌·우측분리부(6)에서 출력된 32 비트의 우측 정보 데이타를 확장 테이블(8)에 의해 16 비트 확장시켜 48 비트의 정보데이타를 출력하는 확장처리부(10); 상기 진행횟수처리부(4)에서 출력된 진행횟수(a)에 의해 64 비트 단위의 키 데이타를 48 비트 단위로 변형 축소하여 출력하는 키처리부(12); 상기 확장처리부(10)에서 출력된 48 비트의 정보 데이타와 상기 키처리부(12)에서 출력된 48 비트의 키데이타를 배타 논리합으로 연산하여 출력하는 배타논리합(14); 상기 배타논리합(14)에서 출력된 48 비트의 정보 데이타를 S-테이블(16)에 의거하여 32 비트의 정보 데이타로 변형 축소하여 출력하는 S-테이블처리부(18); 상기 S-테이블 처리부(18)에서 출력된 32 비트의 정보 데이타를 P-테이블(20)에 의거하여 변형하여 출력하는 P-테이블 처리부(22); 상기 P-테이블 처리부(22)에서 출력된 32 비트의 정보 데이타와 상기 좌·우측분리부(6)에서 출력된 32 비트의 좌측 정보 데이타를 배타논리합 연산하여 출력하는 배타논리합(24); 상기 배타논리합(24)에서 출력된 정보 데이타가 출력되면 진행상태신호(ADD)를 상기 진행횟수처리부(4)로 출력하는 진행상태신호발생부(26); 상기 진행횟수처리부(4)에서 출력된 진행횟수(a)가 이미 설정된 횟수(16 회) 보다 작으면 상기 진행상태신호발생부(26)를 통해 출력된 32 비트의 정보 데이타를 상기 확장처리부(10)로 피드백하고, 상기 진행횟수(a)가 이미 설정된 횟수(16)과 같거나 크면 상기 32 비트의 정보 데이타를 출력하는 제 1 진행 횟수판정부(28); 상기 확장처리부(10)로 입력되는 32 비트의 정보 데이타를 딜레이시켜 출력하는 딜레이부(30); 상기 진행횟수처리부(4)에서 출력된 진행횟수(a)가 이미 설정된 횟수(16 회) 보다 작으면 상기 딜레이부(30)를 통해 출력된 32 비트의 정보 데이타를 상기 배타논리합(24)으로 피드백하고, 상기 진행횟수(a)가 이미 설정된 횟수(16 회)과 같거나 크면 상기 32 비트의 정보 데이타를 출력하는 제 2 진행횟수판정부(32); 상기 제 1 진행횟수판정부(28)와 제 2 진행횟수판정부(32)에서 각각 출력된 32 비트의 정보 데이타를 합쳐 64 비트의 정보 데이타를 출력하는 합성부(34) 및; 상기 합성부(34)에서 출력된 64 비트의 정보 데이타를 상기 초기변위부(2)의 역순서로 변형시켜 출력하는 초기역변위부(36)를 포함하여 구성된다.
상기와 같이 구성된 DES 알고리즘을 이용한 암호화장치에 있어서, 초기변위부(2)가 암호화 하기 위한 정보 데이타(64 비트)를 이미 패턴화되어 있는 패턴화 테이블을 근거로 하여 각 비트의 위치를 변경하여 좌·우측분리부(6)로 출력하면, 좌·우측분리부(6)는 상기 초기변위부(2)에서 출력된 64 비트의 정보 데이타를 32 비트의 좌·우측 정보 데이타로 각각 분리하여 출력한다.
그리고, 진행횟수처리부(4)는 상기 초기변위부(2)로 입력되는 64 비트의 정보 데이타를 입력받아 카운트 값을 1로 셋팅된 다음 진행상태신호발생부(26)에서 출력된 진행상태신호(ADD)의 횟수에 따라 진행횟수(a)를 누적 카운터하여 출력한다.
한편, 확장처리부(10)는, 상기 좌.우측분리부(6)에서 출력된 32 비트의 우측 정보 데이타를 하기 표 1 의 확장 테이블(8)을 근거로 하여 8 비트를 확장하여 48 비트의 정보 데이타를 출력한다.
예를들어, 32 비트의 우측 정보 데이타중 확장 전에 1 번째 비트는 2, 48번째 비트로 변환되며, 확장전 2 번째 비트는 3 번째 비트로 변환되는 것이다.
그리고, 키처리부(12)는, 진행횟수(a)에 따라 하기 표 2 에 도시된 바와 같이, 64 비트 단위의 키 데이타중 패리트비트(Parity bit : 8, 16, 24, 32, 40, 48, 56, 64)를 제거하여 56 비트의 키 데이타로 변환한 다음, 하기 표 3 에 도시된 축소 테이블에 의거하여 48 비트 단위로 변형 축소하여 출력한다.
예를들어, 56 비트중 1, 2, 3, 4, 5 번째 비트의 키 데이타는 각각 5, 24, 7, 16, 10 번째 비트로 변환되므로, 전체 56 비트가 48비트로 축소되는 것이다.
상기 확장처리부(10)에서 출력된 48 비트의 정보 데이타와 상기 키처리부(12)에서 출력된 48 비트의 키 데이타는 배타논리합(14)에서 배타 논리합으로 연산되어 S-테이블 처리부(18)로 출력된다.
그리고, S-테이블 처리부(18)는, 상기 배타논리합(14)에서 출력된 48 비트의 정보 데이타를 하기 표 4의 S-테이블(16)에 의거하여 32 비트의 정보 데이타로 변형 축소하여 출력한다.
즉, 48 비트의 데이타를 6 비트 단위의 8개 블럭(S1 ∼ S8)으로 나눈 다음 각 블럭(S1 ∼ S8)의 1, 2, 3, 4, 5, 6 번째 비트중 1, 6 번째 비트의 값을 사용하여 행값(R)을 구하고, 2, 3, 4, 5 번째 비트의 값을 사용하여 열값(C)을 구한 다음, 상기 종값(R)과 횡값(C)을 사용하여 상기 S-테이블(16)을 통해 해당하는 값을 구하게 된다.
예를 들면, S1 의 비트가 100001 라 하면, 1, 6 번째 비트의 값(R)은 이진수 11이 되어 십진수 3 에 해당되는 한편, 2, 3, 4, 5 번째 비트의 값(C)은 이진수 0 이 되어 십진수 0 에 해당하므로, S1 의 비트값은 상기 표 4에 도시된 것처럼 십진수 15가 된다.
따라서, S-테이블 처리부(18)에서 이진수 1111 가 출력되므로, 6 비트 단위의 8개 블럭(S1 ∼ S8)이 4 비트 단위의 8개 블럭으로 출력되어 총 32 비트의 데이타로 변형 축소되어 출력되는 것이다.
또한, P-테이블 처리부(22)는, 상기 S-테이블 처리부(18)에서 출력된 32 비트의 정보 데이타를 하기 표 5 의 P-테이블(치환 테이블 : 20)에 의거하여 치환 출력한다.
예를 들어, 상기 S-테이블 처리부(18)에서 출력된 32 비트의 정보데이타 중에서 1, 2, 3 번째 비트는 각각 16, 7, 20 번째 비트로 변환되어 출력되는 것이다.
상기 P-테이블 처리부(22)에서 출력된 32 비트의 정보 데이타와 상기 좌.우측분리부(6)에서 출력된 32 비트의 좌측 정보 데이타는 배타논리합(24)를 통해 배타 논리합 연산되어 출력된다.
그리고, 진행상태신호발생부(26)는, 상기 배타논리합(24)에서 출력된 정보 데이타가 입력되면 진행상태신호(ADD)를 상기 진행회수처리부(4)로 출력하는 한편, 상기 배타논리합(24)에서 출력된 정보 데이타를 제 1 진행횟수판정부(28)로 출력한다.
상기 제 1 진행횟수판정부(28)는, 상기 진행횟수처리부(4)에서 출력된 진행횟수(a)가 이미 설정된 횟수(16 회) 보다 작거나 같으면 상기 진행상태신호발생부(26)를 통해 출력된 32 비트의 정보 데이타를 상기 확장처리부(10)로 피드백하고, 상기 진행횟수(a)가 이미 설정된 횟수(16) 보다 크면 상기 진행상태신호발생부(26)를 통해 출력된 32 비트의 정보 데이타를 합성부(34)로 출력한다.
한편, 딜레이부(30)는, 상기 확장처리부(10)로 입력되는 32 비트의 정보 데이타를 딜레이시켜 제 2 진행횟수판정부(32)로 출력하고, 제 2 진행횟수판정부(32)는, 상기 진행횟수처리부(4)에서 출력된 진행횟수(a)가 이미 설정된 횟수(16) 보다 작거나 같으면 상기 딜레이부(30)를 통해 출력된 32 비트의 정보 데이타를 상기 배타논리합(24)으로 피드백하고, 상기 진행횟수(a)가 이미 설정된 횟수(16 회) 보다 크면 상기 딜레이부(30)를 통해 출력된 32 비트의 정보 데이타를 합성부(34)로 출력한다.
그리고, 합성부(34)는 상기 제 1 진행횟수판정부(28)와 제 2 진행횟수판정부(32)에서 각각 출력된 32 비트의 정보 데이타를 합쳐 64 비트의 정보 데이타를 초기역변위부(36)로 출력하고, 초기역변위부(36)는 상기 합성부(34)에서 출력된 64 비트의 정보 데이타를 상기 초기변위부(2)의 역순서로 변형시켜 출력한다.
그러나, 상기와 같은 종래의 DES 알고리즘을 이용한 암호화장치는, S-테이블 처리부(18)에서 1, 6 번째 비트 값이 행값(R)으로, 2, 3, 4, 5 번째 비트 값이 열값(C)이 정해져 있으므로, 암호화 효율이 감소되는 문제점 있었다.
따라서, 본 발명은 상기와 같은 종래의 제 문제점을 해소하기 위한 것으로, S-테이블 처리부에서 행값(R)과 열값(C)을 임의로 선택하여 암호화 효율을 증대시킨 DES 알고리즘을 이용한 암호화장치를 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 DES 알고리즘을 이용한 암호화장치는, 48 비트의 정보 데이타를 S-테이블(16)에 의거하여 32 비트의 정보 데이타로 변형 축소하여 출력하는 S-테이블 처리부(18)를 포함하여 구성된 DES 알고리즘을 이용한 암호화장치에 있어서,
상기 S-테이블 처리부(18)가, 48 비트의 정보 데이타가 6 비트 단위로 분할된 세그먼트를 입력받아 출력하는 입력부(18-1)와;
상기 세그먼트 중 일부 비트를 선택하여 이 비트의 값에 따라 상기 6 비트 단위의 세그먼트 중 2 비트를 행값(R)으로 결정하고 나머지 4 비트를 열값(C)을 결정하여 출력하는 RC결정부(18-2) 및;
상기 행값(R)과 열값(C)에 따라 S-테이블(16)에 의거하여 4 비트 단위의 정보 데이타값을 출력하는 처리부(18-3)를 포함하여 구성되어, 암호화 효율을 증가시킬 수 있는 것이다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제 2 도는 본 발명에 따른 데스(DES) 알고리즘을 이용한 암호화장치의 S-테이블 처리부의 구성도로서, 48 비트의 정보 데이타가 6 비트 단위로 분할된 세그먼트를 입력받아 출력하는 입력부(18-1)와; 상기 세그먼트 중 일부 비트를 선택하여 이 비트의 값에 따라 상기 6 비트 단위의 세그먼트 중 2 비트를 행값(R)으로 결정하고 나머지 4 비트를 열값(C)을 결정하여 출력하는 RC결정부(18-2) 및; 상기 행값(R)과 열값(C)에 따라 S-테이블(16)에 의거하여 4 비트 단위의 정보 데이타값을 출력하는 처리부(18-3)를 포함하여 구성된다.
상기 입력부(18-1)과 RC결정부(18-2) 및 처리부(18-3)는 각각 8개로 이루어진다.
그리고, 바람직하기로는 상기 RC결정부(18-2)가 상기 세그먼트 중 어느 한 비트를 선택하여 이 비트의 값에 따라 상기 6 비트 단위의 세그먼트 중 2 비트를 행값(R)으로 결정하고 나머지 4 비트를 열값(C)을 결정한다.
상기와 같이 구성된 본 발명에 따른 작용 및 효과를 제 1 도와 제 2 도 상기 테이블을 참조하여 상세히 설명하면 다음과 같다.
초기변위부(2)가 암호화 하기 위한 정보 데이타(64 비트)를 이미 패턴화되어 있는 패턴화 테이블을 근거로 하여 각 비트의 위치를 변경하여 좌.우측분리부(6)로 출력하면, 좌.우측분리부(6)는 상기 초기변위부(2)에서 출력된 64 비트의 정보 데이타를 32 비트의 좌·우측 정보 데이타로 각각 분리하여 출력한다.
그리고, 진행횟수(a)는 상기 초기변위부(2)로 입력되는 64 비트의 정보 데이타를 입력받아 카운트 값을 1로 셋팅시킨 다음 진행상태신호발생부(26)에서 출력된 진행상태신호(ADD)의 횟수에 따라 진행횟수(a)를 누적 카운터하여 출력한다.
한편, 확장처리부(10)는, 상기 좌.우측분리부(6)에서 출력된 32 비트의 우측 정보 데이타를 상기 표 1 의 확장 테이블(8)을 근거로 하여 8 비트를 확장하여 48 비트의 정보 데이타를 출력한다.
그리고, 키처리부(12)는, 진행횟수(a)에 따라 상기 표 2 에 도시된 바와 같이, 64 비트 단위의 키 데이타중 패리트비트(Parity bit : 8, 16, 24, 32, 40, 48, 56, 64)를 제거하여 56 비트의 키 데이타로 변환한 다음, 상기 표 3 에 도시된 축소 테이블에 의거하여 48 비트 단위로 변형 축소하여 출력한다.
상기 확장처리부(10)에서 출력된 48 비트의 정보 데이타와 상기 키처리부(12)에서 출력된 48 비트의 키 데이타는 배타논리합(14)에서 배타 논리합으로 연산되어 S-테이블 처리부(18)로 출력된다.
그리고, S-테이블 처리부(18)의 입력부(18-1)는, 48 비트의 정보 데이타가 6 비트 단위로 분할된 세그먼트를 입력받아 출력하고, RC결정부(18-2)는 상기 세그먼트 중 일부 비트를 선택하여 이 비트의 값에 따라 상기 6 비트 단위의 세그먼트 중 2 비트를 행값(R)으로 결정하고 나머지 4 비트를 열값(C)을 결정하여 출력하며, 처리부(18-3)는 상기 행값(R)과 열값(C)에 따라 S-테이블(16)에 의거하여 4 비트 단위의 정보데이타값을 출력한다.
이때, 상기 입력부(18-1)과 RC결정부(18-2) 및 처리부(18-3)는 각각 8개로 이루어짐에 따라 상기 S-테이블 처리부(18)에서 출력되는 정보 데이타는 32 비트로 변형 축소되어 출력되는 것이다.
즉, 48 비트의 데이타를 6 비트 단위의 8개 세그먼트(S1 ∼ S8)로 나눈 다음 각 세그먼트(S1 ∼ S8)의 1, 2, 3, 4, 5, 6 번째 비트중 어느 한 비트를 선택하여 이 비트의 값이 0 일때에 1, 6 번째 비트의 값을 사용하여 행값(R)을 구하고, 2, 3, 4, 5 번째 비트의 값을 사용하여 열값(C)을 구했다면, 상기 선택된 비트의 값이 1 일때는 2, 3 번째 비트의 값을 사용하여 행값(R)을 구하고, 1, 4, 5, 6 번째 비트의 값을 사용하여 열값(C)을 구하는 것이다.
그리고, 상기과 같이 구해진 상기 행값(R)과 열값(C)을 사용하여 상기 S-테이블(16)을 통해 해당하는 값을 구하게 된다.
예를 들면, 제 1 세그먼트(S1)의 비트가 100001 라 하면, 2, 3 번째 비트의 값(R)은 이진수 0가 되어 십진수 0 에 해당되는 한편, 1, 4, 5, 6 번째 비트의 값(C)의 이진수 1001 가 되어 십진수 9 에 해당하므로, 제 1 세그먼트(S1)의 비트값은 상기 표 4-1 에 도시된 것처럼 십진수 10가 되어, 이진수 1010가 출력된다.
따라서, 하나의 비트가 0 또는 1 인가에 따라 각 세그먼트(Segment)당 암호화 효율을 2배로 증가시킬 수 있어 전체적으로 16(2*8)배에 해당하는 암호화 효율을 증가시킬 수 있는 것이다.
상기에 있어서, 한 비트가 0 또는 1 인가에 따라 6 개의 비트 중 2개의 비트를 행값(R)으로 선택하므로6C2의 경우의 수가 되어 행값(R)은 {1, 2},{1, 3}, ·····{5, 6}중 하나에서 임의로 선택할 수 있으며, 열값(C)는 상기 행값(C)의 갯수와 동일하게 된다.
상기에 있어서, 1 비트를 사용하여 행값(R)과 열값(C)을 결정한것을 예로 든 것이며, 본 발명은 이에 한정되지 않고 2 비트 또는 3 비트를 사용하여 행값(R) 및 열값(C)을 구할 수 있으면 이 경우에는 1 비트를 사용하여 행값(R) 및 열값(C)을 구할 때 보다 암호화 효율을 증대시킬 수 있는 것이다.
또한, P-테이블 처리부(22)는, 상기 S-테이블 처리부(18)에서 출력된 32 비트의 정보 데이타를 상기 표 5 의 P-테이블(치환 테이블 : 20)에 의거하여 치환 출력한다.
상기 P-테이블 처리부(22)에서 출력된 32 비트의 정보 데이타와 상기 좌.우측분리부(6)에서 출력된 32 비트의 좌측 정보 데이타는 배타 논리합(24)를 통해 배타 논리합 연산되어 출력된다.
그리고, 진행상태신호발생부(26)는, 상기 배타논리합(24)에서 출력된 정보 데이타가 입력되면 진행상태신호(ADD)를 상기 진행횟수처리부(4)로 출력하는 한편, 상기 배타논리합(24)에서 출력된정보 데이타를 제 1 진행횟수판정부(28)로 출력한다.
상기 제 1 진행횟수판정부(28)는, 상기 진행횟수처리부(4)에서 출력된 진행횟수(a)가 이미 설정된 횟수(16 회) 보다 작거나 같으면 상기 진행상태신호발생부(26)를 통해 출력된 32 비트의 정보 데이타를 상기 확장처리부(10)로 피드백하고, 상기 진행횟수(a)가 이미 설정된 횟수(16) 보다 크면 상기 진행상태신호발생부(26)를 통해 출력된 32 비트의 정보 데이타를 합성부(34)로 출력한다.
한편, 딜레이부(30)는, 상기 확장처리부(10)로 입력되는 32 비트의 정보 데이타를 딜레이시켜 제 2 진행횟수판정부(32)로 출력하고, 제 2 진행횟수판정부(32)는, 상기 진행횟수처리부(4)에서 출력된 진행횟수(a)가 이미 설정된 횟수(16 회) 보다 작거나 같으면 상기 딜레이부(30)를 통해 출력된 32 비트의 정보 데이타를 상기 배타논리합(24)으로 피드백하고, 상기 진행횟수(a)가 이미 설정된 횟수(16 회) 보다 크면 상기 딜레이부(30)를 통해 출력된 32 비트의 정보 데이타를 합성부(34)로 출력한다.
그리고, 합성부(34)는, 상기 제 1 진행횟수판정부(28)와 제 2 진행횟수판정부(32)에서 각각 출력된 32 비트의 정보 데이타를 합쳐 64 비트의 정보 데이타를 초기역변위부(36)로 출력하고, 초기역변위부(36)는 상기 합성부(34)에서 출력된 64 비트의 정보 데이타를 상기 초기변위부(2)의 역순서로 변형시켜 출력한다.
이상에서 살펴본 바와 같이 본 발명에 따르면, S-테이블 처리부에서 행값(R)과 열값(C)을 임의로 변경하여 암호화 효율을 증대시킬 수 있는 것이다.

Claims (2)

  1. 48 비트의 정보 데이타를 S-테이블(16)에 의거하여 32 비트의 정보 데이타로 변형 축소하여 출력하는 S-테이블 처리부(18)를 포함하여 구성된 DES 알고리즘을 이용한 암호화장치에 있어서, 상기 S-테이블 처리부(18)가, 48 비트의 정보 데이타가 6 비트 단위로 분할된 세그먼트를 입력받아 출력하는 입력부(18-1)와; 상기 세그먼트 중 일부 비트를 선택하여 이 비트의 값에 따라 상기 6 비트 단위의 세그먼트 중 2 비트를 행값(R)으로 결정하고 나머지 4 비트를 열값(C)을 결정하여 출력하는 RC결정부(18-2) 및; 상기 행값(R)과 열값(C)에 따라 S-테이블(16)에 의거하여 4 비트 단위의 정보 데이타값을 출력하는 처리부(18-3)를 포함하여 구성된 것을 특징으로 하는 DES 알고리즘을 이용한 암호화장치.
  2. 제 1 항에 있어서, 상기 RC결정부(18-2)는, 세그먼트 중 한 비트를 선택하여 이 비트의 값에 따라 행값(R) 및 열값(C)을 결정하는 것을 특징으로 하는 DES 알고리즘을 이용한 암호화장치.
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