JP2002033410A - Function device unit and its manufacturing method - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、半導体素子を実
装して構成される機能デバイスユニットとその製造方法
に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a functional device unit configured by mounting semiconductor elements and a method of manufacturing the same.
【0002】[0002]
【従来の技術】近年、MEMS(Micro Electro Mechan
ical Systems)技術の進歩に伴い、各種機能デバイスの
複合化が進んでいる。半導体素子をはじめとする各種機
能デバイスは、理想的には同一基板内にモノリシックに
集積することが望ましい。しかし実際には、各機能デバ
イスの電磁気的特性や機械的特性を考慮すると、モノリ
シックに集積できない場合も多い。この場合には、各機
能デバイスをバッチ式に実装し、それらを更に複合化す
るハイブリッド実装が用いられる。2. Description of the Related Art In recent years, MEMS (Micro Electro Mechanics)
With the advance of technology, various functional devices are being combined. Ideally, various functional devices such as semiconductor elements should be monolithically integrated on the same substrate. However, in practice, in many cases, monolithic integration is not possible in consideration of the electromagnetic characteristics and mechanical characteristics of each functional device. In this case, a hybrid implementation is used in which each functional device is implemented in a batch manner, and these are further combined.
【0003】この様なハイブリッド実装の一例として、
シリコン等の基台に凹部(キャビティ)を加工し、その
キャビティ内にLSI,発光ダイオード(LED),レ
ーザダイオード(LD),フォトダイオード(PD)等
の半導体素子を実装する構造がある。この実装構造は例
えば、光学式エンコーダのセンサヘッド等に適用され
る。As an example of such a hybrid implementation,
There is a structure in which a concave portion (cavity) is formed on a base made of silicon or the like, and semiconductor elements such as an LSI, a light emitting diode (LED), a laser diode (LD), and a photodiode (PD) are mounted in the cavity. This mounting structure is applied to, for example, a sensor head of an optical encoder.
【0004】図1は、その様な半導体素子の実装構造例
を示している。シリコン基板1に加工された凹部(キャ
ビティ)2に、半導体素子3が搭載される。半導体素子
3の端子は、ボンディングワイヤ5によって、キャビテ
ィ2の外側の面に形成された端子バッド4に接続され
る。FIG. 1 shows an example of a mounting structure of such a semiconductor device. A semiconductor element 3 is mounted in a concave portion (cavity) 2 formed in a silicon substrate 1. The terminals of the semiconductor element 3 are connected by bonding wires 5 to terminal pads 4 formed on the outer surface of the cavity 2.
【0005】[0005]
【発明が解決しようとする課題】図1に示す実装構造に
は、次のような問題がある。キャビティの段差が大きい
場合には、ワイヤボンディングが難しいだけでなく、ワ
イヤが長いものとなる。従って振動等の外乱の影響を受
けやすく、信頼性が低下する。電気的にもワイヤの大き
な寄生容量の影響を受け、信号遅延等、性能劣化の原因
となる。The mounting structure shown in FIG. 1 has the following problems. When the step of the cavity is large, not only the wire bonding is difficult but also the wire becomes long. Therefore, it is susceptible to disturbances such as vibration and the reliability is reduced. Electrically, it is affected by the large parasitic capacitance of the wire, and causes performance degradation such as signal delay.
【0006】この発明は、信頼性向上及び性能向上を可
能とした機能デバイスユニットとその製造方法を提供す
ることを目的としている。An object of the present invention is to provide a functional device unit capable of improving reliability and performance and a method of manufacturing the same.
【0007】[0007]
【課題を解決するための手段】この発明に係る機能デバ
イスユニットは、表面に凹部が形成された絶縁性の基板
と、前記基板の表面に、前記凹部の底面から側面を経て
上面まで連続するようにパターン形成された配線層と、
前記基板の前記凹部内にフリップチップ実装された半導
体素子とを有することを特徴とする。According to the present invention, there is provided a functional device unit comprising: an insulating substrate having a concave portion formed on a surface thereof; and a surface extending from the bottom surface of the concave portion to the upper surface through the side surface of the concave portion. A wiring layer patterned on the
A flip-chip mounted semiconductor element in the recess of the substrate.
【0008】この発明によると、半導体素子の実装用基
台には、凹部が形成され、この凹部の底面から側面を経
て上面にまで連続する配線層が形成される。この実装用
基台に半導体素子がフリップチップ実装される。従っ
て、得られる機能デバイスユニットは、ワイヤボンディ
ングによる従来の実装法によるものと異なり、機械的な
外乱の影響を受けることなく、信頼性が高いものとな
る。また電気的には、信号遅延等が小さくなり、高性能
化が図られる。According to the present invention, a concave portion is formed in the mounting base for the semiconductor element, and a wiring layer is formed continuously from the bottom surface of the concave portion to the upper surface via the side surface. The semiconductor element is flip-chip mounted on the mounting base. Accordingly, the obtained functional device unit has high reliability without being affected by mechanical disturbance unlike the conventional mounting method using wire bonding. Electrically, signal delay and the like are reduced, and high performance is achieved.
【0009】この発明による機能デバイスは例えば、光
学式エンコーダのセンサヘッドである。この場合、基板
の凹部底部には光学格子を構成するスリットが加工さ
れ、半導体素子として受光素子チップが実装される。The functional device according to the present invention is, for example, a sensor head of an optical encoder. In this case, a slit forming an optical grating is processed at the bottom of the concave portion of the substrate, and a light receiving element chip is mounted as a semiconductor element.
【0010】この発明に係る機能デバイスユニットの実
装用基台の製造方法は、絶縁性の基板の表面に凹部を形
成する工程と、前記凹部に前記基板とは異種材料からな
る絶縁層を平坦に埋め込む工程と、前記絶縁層の埋め込
みにより平坦化された基板上に、前記絶縁層上から前記
凹部の外側まで連続する配線埋め込み用溝が形成された
レジストマスクを形成する工程と、前記レジストマスク
の溝に露出する前記絶縁層をエッチング除去する工程
と、前記レジストマスクが残された基板に導体層を堆積
して、前記溝内に前記基板の前記凹部底面から側面を経
て上面まで連続する配線層を形成する工程と、前記レジ
ストマスク及び絶縁層を順次除去する工程とを有するこ
とを特徴とする。According to a method of manufacturing a mounting base for a functional device unit according to the present invention, a step of forming a concave portion on a surface of an insulating substrate, and flattening an insulating layer made of a material different from the substrate in the concave portion. Embedding, and forming a resist mask having a wiring embedding groove formed on the substrate planarized by embedding the insulating layer and extending from the insulating layer to the outside of the concave portion; A step of etching and removing the insulating layer exposed in the groove, and a wiring layer formed by depositing a conductive layer on the substrate where the resist mask is left and continuing from the bottom surface of the concave portion of the substrate through the side surface to the upper surface in the groove. And a step of sequentially removing the resist mask and the insulating layer.
【0011】この発明の製造方法では、段差のある基板
表面の配線層形成のために、絶縁層埋め込み工程と、リ
フトオフ工程とを用いている。即ち、凹部が形成された
基板の表面を、絶縁層堆積により平坦化する。そして、
平坦化された基板に、リソグラフィにより配線埋め込み
用溝を形成してこれに導体層を埋め込む。導体層のパタ
ーニングは、下地の絶縁層及レジストマスクを除去す
る、いわゆるリフトオフによる。これにより、実装用基
台の凹部の段差が大きい場合にも、確実に配線層を形成
することが可能になる。In the manufacturing method of the present invention, an insulating layer embedding step and a lift-off step are used to form a wiring layer on the surface of a substrate having a step. That is, the surface of the substrate in which the concave portions are formed is planarized by depositing an insulating layer. And
A wiring embedding groove is formed on the flattened substrate by lithography, and a conductor layer is embedded in the groove. The patterning of the conductor layer is based on so-called lift-off, which removes the underlying insulating layer and the resist mask. This makes it possible to reliably form the wiring layer even when the step of the concave portion of the mounting base is large.
【0012】この発明に係る機能デバイスの製造方法
は、絶縁性の基板の表面に凹部を形成する工程と、前記
凹部に前記基板とは異種材料からなる絶縁層を平坦に埋
め込む工程と、前記絶縁層の埋め込みにより平坦化され
た基板上に、前記絶縁層上から前記凹部の外側まで連続
する配線埋め込み用溝を持つレジストマスクを形成する
工程と、前記レジストマスクの溝に露出する前記絶縁層
をエッチング除去する工程と、前記レジストマスクが残
された基板に導体層を堆積して、前記溝内に前記基板の
前記凹部底面から側面を経て上面まで連続する配線層を
形成する工程と、前記レジストマスク及び絶縁層を順次
除去する工程と、前記基板の凹部内に少なくとも一つの
半導体素子をフリップチップ実装する工程とを有するこ
とを特徴とする。The method of manufacturing a functional device according to the present invention includes a step of forming a concave portion on a surface of an insulating substrate; a step of flatly embedding an insulating layer made of a material different from the substrate into the concave portion; Forming a resist mask having a wiring embedding groove extending from the insulating layer to the outside of the recess on the substrate planarized by embedding the layer; and forming the insulating layer exposed in the groove of the resist mask. Etching and removing a conductive layer on the substrate on which the resist mask has been left, and forming a continuous wiring layer from the bottom surface of the concave portion of the substrate to the upper surface via a side surface in the groove; A step of sequentially removing the mask and the insulating layer; and a step of flip-chip mounting at least one semiconductor element in the recess of the substrate.
【0013】この発明の方法によると、半導体素子を配
線層が形成された基板凹部にフリップチップ実装するこ
とにより、信頼性が高く且つ高性能の機能デバイスユニ
ットが得られる。According to the method of the present invention, a highly reliable and high-performance functional device unit can be obtained by flip-chip mounting a semiconductor element on a substrate recess in which a wiring layer is formed.
【0014】[0014]
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図2は、この発明の実施の形態に
よる機能デバイスユニットの断面構造を示している。実
装用基台10は、高比抵抗で実質的に絶縁性であるシリ
コン基板11を用いて作られている。シリコン基板11
の表面には凹部12が形成され、この凹部12の底面1
2aから側面12bを経て上面にまで連続する配線層1
3が形成されている。この様な実装用基台10に、半導
体素子チップ14がフリップチップ実装されている。即
ち半導体素子チップ14は、その表面に配置された端子
パッドがバンプ15を介して配線層13の凹部底面12
aにある端部に接続されるように、フェースダウンボン
ディングされている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 shows a sectional structure of the functional device unit according to the embodiment of the present invention. The mounting base 10 is made using a silicon substrate 11 having high specific resistance and substantially insulating properties. Silicon substrate 11
A concave portion 12 is formed on the surface of the
Wiring layer 1 continuous from 2a to upper surface via side surface 12b
3 are formed. The semiconductor element chip 14 is flip-chip mounted on such a mounting base 10. In other words, the semiconductor device chip 14 has the terminal pads disposed on the surface thereof, and the bumps 15 serve as the terminal pads.
Face-down bonding is performed so as to be connected to the end located at a.
【0015】この実施の形態の実装用基板10は、上述
のように、凹部12の底面12aから上面にまで連続す
る配線層13が形成されている。この様な配線層13
は、凹部12の段差が大きい場合、通常のリソグラフィ
工程を利用した導体層のパターニング法では形成が困難
である。そこでこの実施の形態では、この様な実装用基
台10を次の方法で形成する。図3A,図3B〜図8
A,図8Bがその製造工程を示す斜視図とそのI−I’
断面図である。As described above, the mounting substrate 10 of this embodiment has the wiring layer 13 formed continuously from the bottom surface 12a to the upper surface of the concave portion 12. Such a wiring layer 13
When the step of the concave portion 12 is large, it is difficult to form the conductive layer by the patterning method of the conductor layer using the normal lithography process. Therefore, in this embodiment, such a mounting base 10 is formed by the following method. 3A, 3B to 8
A, FIG. 8B is a perspective view showing the manufacturing process and its II ′.
It is sectional drawing.
【0016】図3A及び図3Bに示すように、まずシリ
コン基板11に異方性エッチングにより凹部12を加工
する。凹部12は、実装すべき半導体素子チップの厚み
以上の段差のくぼみである。具体的にこの凹部12の加
工には、KOH,TMAH,EDP等の水溶液を用いた
ウェットエッチングを利用する。或いは、ICP等の高
密度プラズマエッチングを利用することもできる。この
とき、凹部12の側面12bがテーパ面となるように、
また凹部12の底面12aは後に導体層を成膜するに支
障のない面粗さとなるように、加工条件を選択する。As shown in FIGS. 3A and 3B, first, a recess 12 is formed in a silicon substrate 11 by anisotropic etching. The recess 12 is a depression having a step that is equal to or greater than the thickness of the semiconductor element chip to be mounted. Specifically, the recess 12 is processed by wet etching using an aqueous solution such as KOH, TMAH, or EDP. Alternatively, high-density plasma etching such as ICP can be used. At this time, the side surface 12b of the recess 12 is tapered.
The processing conditions are selected so that the bottom surface 12a of the concave portion 12 has a surface roughness that does not hinder the formation of a conductor layer later.
【0017】次に、図4A及び図4Bに示すように、基
板11の全面に基板11とは異種材料の絶縁層21を形
成する。具体的には、絶縁層21として、スピンコート
により形成される有機絶縁層(樹脂層,フォトレジスト
層等)或いはCVDやスパッタで形成される無機絶縁層
(SiO2層、SiN層等)を用いることができる。特
にこの絶縁層材料としては、凹部に均一性よく埋め込む
ことが可能であり且つ、O2プラズマエッチングで除去
が容易であるものが望ましく、この観点から塗布型絶縁
層であるSOG層が最適である。Next, as shown in FIGS. 4A and 4B, an insulating layer 21 of a different material from the substrate 11 is formed on the entire surface of the substrate 11. Specifically, an organic insulating layer (resin layer, photoresist layer, etc.) formed by spin coating or an inorganic insulating layer (SiO 2 layer, SiN layer, etc.) formed by CVD or sputtering is used as the insulating layer 21. be able to. In particular, as the insulating layer material, a material that can be uniformly embedded in the concave portion and that can be easily removed by O 2 plasma etching is desirable. From this viewpoint, the SOG layer which is a coating-type insulating layer is optimal. .
【0018】続いて、CMP(Chemical Mechanical Po
lishing)法を用いて絶縁層21を研磨し、図5A及び
図5Bに示すように、凹部12に絶縁層21が平坦に埋
め込まれた状態を形成する。このとき、絶縁層21が凹
部12のエッジでめくれ上がることがないように、CM
P条件を最適設定し、絶縁層21の面位置が丁度基板1
1の凹部12の外側の面と一致するようにする。Subsequently, CMP (Chemical Mechanical Po
5A and 5B, the insulating layer 21 is buried flat in the recess 12 as shown in FIGS. 5A and 5B. At this time, the CM is used so that the insulating layer 21 is not turned up at the edge of the concave portion 12.
The P condition is set optimally and the surface position of the insulating layer 21 is just
The first concave portion 12 is made to coincide with the outer surface.
【0019】その後、図6A及び図6Bに示すように、
平坦化された基板上に、リソグラフィにより、レジスト
マスク22をパターン形成し、このレジストマスク22
を利用して絶縁層21をエッチングする。レジストマス
ク22は、Si含有レジストのように、O2プラズマ耐
性の優れたものを用いる。図示のようにレジストマスク
22は、後に形成すべき配線パターンに対応する配線埋
め込み用溝23が形成されたものとする。配線埋め込み
用溝23は、凹部12の段差をまたぐパターンを有す
る。この溝23に露出する絶縁層21をほぼ垂直にエッ
チングする。Thereafter, as shown in FIGS. 6A and 6B,
A resist mask 22 is pattern-formed on the planarized substrate by lithography.
Is used to etch the insulating layer 21. As the resist mask 22, one having excellent O 2 plasma resistance, such as a Si-containing resist, is used. As shown in the figure, the resist mask 22 has a wiring embedding groove 23 corresponding to a wiring pattern to be formed later. The wiring embedding groove 23 has a pattern that straddles the step of the recess 12. The insulating layer 21 exposed in the groove 23 is substantially vertically etched.
【0020】この絶縁層エッチングには、シリコン基板
11に対して選択比の大きいエッチング条件を用いる。
具体的には例えば、O2プラズマを用いた反応性イオン
エッチング(RIE)を利用する。これにより、基板1
1を殆どエッチングすることなく、溝23に露出した絶
縁層21のみを除去することができる。凹部12が例え
ば数百μm程度と深い場合には、誘導結合プラズマを利
用した低圧力の反応性イオンエッチング(ICP・RI
E)等を利用することが有効である。In the etching of the insulating layer, etching conditions having a large selectivity with respect to the silicon substrate 11 are used.
Specifically, for example, reactive ion etching (RIE) using O 2 plasma is used. Thereby, the substrate 1
It is possible to remove only the insulating layer 21 exposed in the groove 23 without substantially etching 1. When the concave portion 12 is as deep as, for example, several hundred μm, low pressure reactive ion etching (ICP / RI) using inductively coupled plasma is used.
It is effective to use E) and the like.
【0021】次に、レジストマスク22を残したまま、
図7A及び図7Bに示すように、導体層としてAl層2
4を堆積する。このとき、レジストマスク22の溝23
を通して成膜されたAl層24は、凹部12の段差を横
切るような、即ち凹部12の底面12aから側面12b
を通り上面にまで連続する配線層13となる。Al層2
4の堆積には、ステップカバレージ(段差被覆性)の良
好なスパッタ法やCVD法を用いてもよいが、凹部12
の側面にあまり厚くAl層24が堆積されると、その後
の絶縁層21のエッチング除去に支障をきたすおそれが
ある。従って、凹部12の側面12bには配線層として
必要最小限の層厚のAl層が形成されるように、堆積条
件を選択することが好ましい。Next, with the resist mask 22 left,
As shown in FIGS. 7A and 7B, an Al layer 2
4 is deposited. At this time, the groove 23 of the resist mask 22
The Al layer 24 formed through the recess 12 crosses the step of the recess 12, that is, from the bottom surface 12 a to the side surface 12 b of the recess 12.
And the wiring layer 13 is continuous to the upper surface. Al layer 2
4 may be deposited by a sputtering method or a CVD method having good step coverage (step coverage).
If the Al layer 24 is deposited too thick on the side surface, there is a possibility that the subsequent removal of the insulating layer 21 by etching will be hindered. Therefore, it is preferable to select the deposition conditions so that an Al layer having a minimum necessary thickness as a wiring layer is formed on the side surface 12b of the concave portion 12.
【0022】その後、図8A及び図8Bに示すように、
レジストマスク22を除去することにより、その上の不
要なAl層24を同時にリフトオフする。更に凹部21
内に残されている絶縁層21をエッチングにより除去し
て、実装用基台10が完成する。絶縁層21が有機絶縁
膜の場合、有機溶剤を用いれば、他の部分をエッチング
することなく簡単に除去することができる。Thereafter, as shown in FIGS. 8A and 8B,
By removing the resist mask 22, the unnecessary Al layer 24 thereon is simultaneously lifted off. Further recess 21
The insulating layer 21 remaining inside is removed by etching, and the mounting base 10 is completed. When the insulating layer 21 is an organic insulating film, if an organic solvent is used, other portions can be easily removed without etching.
【0023】以上のようにこの実施の形態の方法による
と、段差の大きい凹部12の底面12aから側面12b
を経て上面にまで連続する配線層13を形成した実装用
基台10を作ることができる。この様な実装用基台10
に、図2に示すように半導体素子14をフリップチップ
実装することにより、機械的信頼性及び電気的性能が優
れた機能デバイスユニットが得られる。As described above, according to the method of this embodiment, the bottom surface 12a to the side surface 12b
Then, the mounting base 10 in which the wiring layer 13 continuous to the upper surface is formed through the above process can be manufactured. Such a mounting base 10
By mounting the semiconductor element 14 in a flip-chip manner as shown in FIG. 2, a functional device unit having excellent mechanical reliability and electrical performance can be obtained.
【0024】この発明が適用される具体的な機能デバイ
スとして例えば、光学式エンコーダのセンサヘッド(ピ
ックアップ)がある。この場合、半導体素子チップ14
は、受光素子チップとなる。光学式エンコーダのセンサ
ヘッドに適用した場合の具体的な構成を、図9A,9B
〜図11A,11Bを用いて説明する。図9A及び図9
Bは、先に説明した製造工程に従って配線層13が形成
された実装用基台10の斜視図とそのI−I’断面図を
示している。As a specific functional device to which the present invention is applied, for example, there is a sensor head (pickup) of an optical encoder. In this case, the semiconductor element chip 14
Is a light receiving element chip. 9A and 9B show a specific configuration when applied to a sensor head of an optical encoder.
11A and 11B. 9A and 9
B shows a perspective view of the mounting base 10 on which the wiring layer 13 is formed in accordance with the manufacturing process described above, and a cross-sectional view taken along the line II ′.
【0025】この後、図10A及び図10Bに示すよう
に、実装用基台10の裏面側から、リソグラフィとIC
P加工によって、凹部12の底に残るシリコン基板11
を貫通する複数のスリット16を形成する。図10A及
び図10Bは、図9A及び図9Bを表裏反転して示して
いる。このスリット16は、実装用基台10に搭載され
る受光ICの受光面の前方に配置されてスケールからの
透過光又は反射光を変調して受光素子に導く光学格子
(インデックス格子)を構成するものである。Thereafter, as shown in FIGS. 10A and 10B, lithography and IC are performed from the back side of the mounting base 10.
Silicon substrate 11 remaining at the bottom of recess 12 by P processing
Are formed. FIGS. 10A and 10B show FIGS. 9A and 9B in reverse. The slit 16 is disposed in front of the light receiving surface of the light receiving IC mounted on the mounting base 10 and forms an optical grating (index grating) that modulates transmitted light or reflected light from the scale and guides the light to the light receiving element. Things.
【0026】この後、図11A及び図11Bに示すよう
に、半導体素子14として受光素子チップを、その受光
面をスリット16側に向けてフリップチップ実装する。
受光素子チップは、好ましくは受光信号を処理する信号
処理回路を含むものとする。また好ましくは、搭載され
た半導体素子14は、図11Bに示したように、樹脂1
7により封止する。この様にして、薄く且つ高信頼性の
光学式エンコーダのセンサヘッドを得ることができる。Thereafter, as shown in FIGS. 11A and 11B, a light receiving element chip as the semiconductor element 14 is flip-chip mounted with its light receiving surface facing the slit 16 side.
The light receiving element chip preferably includes a signal processing circuit for processing a light receiving signal. Further, preferably, the mounted semiconductor element 14 is made of resin 1 as shown in FIG. 11B.
Seal with 7. In this way, a thin and highly reliable optical encoder sensor head can be obtained.
【0027】この発明は、上記実施の形態に限られるわ
けではなく、LSIチップやLEDチップ,LDチップ
等を同様の構造で実装する場合にもこの発明を適用する
ことができる。また上の実施の形態では、一つの半導体
素子チップが実装された例を示したが、複数の素子が実
装されるハイブリッド型デバイスにも同様にこの発明を
適用できる。The present invention is not limited to the above embodiment, and can be applied to a case where an LSI chip, an LED chip, an LD chip, and the like are mounted in a similar structure. In the above embodiment, an example in which one semiconductor element chip is mounted has been described. However, the present invention can be similarly applied to a hybrid device in which a plurality of elements are mounted.
【0028】例えば、図12は、ハイブリッド型光学検
出器ユニットに適用した例である。実装用基台10は、
上記各実施の形態と同様の構造を有し、同様の製造工程
で作られる。この実装用基台10に、面発光型の半導体
発光素子チップ(例えばLEDチップ)31、半導体受
光素子チップ(例えば受光ICチップ)32、更に受光
素子チップ32から出力される受光信号を処理する信号
処理ICチップ33がフリップチップ実装される。凹部
12の底部のLEDチップ31及び受光ICチップ32
が搭載される部分には予め送光及び受光窓が開けられて
いるものとする。素子が実装された凹部21は、一点鎖
線で示したようにカバー34で覆われる。この様にし
て、コンパクトにハイブリッド化した光学検出器ユニッ
トが得られる。For example, FIG. 12 shows an example in which the present invention is applied to a hybrid optical detector unit. The mounting base 10 is
It has the same structure as the above embodiments, and is manufactured by the same manufacturing process. The mounting base 10 has a surface-emitting type semiconductor light emitting element chip (for example, LED chip) 31, a semiconductor light receiving element chip (for example, light receiving IC chip) 32, and a signal for processing a light receiving signal output from the light receiving element chip 32. The processing IC chip 33 is flip-chip mounted. LED chip 31 and light receiving IC chip 32 at the bottom of recess 12
It is assumed that a light transmitting and receiving window is opened in advance in a portion where is mounted. The recess 21 in which the element is mounted is covered with a cover 34 as indicated by a dashed line. In this way, a compact hybrid optical detector unit is obtained.
【0029】上記実施の形態では、実装基台材料として
高比抵抗のシリコン基板11を用いたが、配線層13間
のリークが無視できない場合には、図13に示すよう
に、シリコン基板11の表面に絶縁膜18を形成すれば
よい。具体的に絶縁膜18としては、熱酸化によるシリ
コン酸化膜が用いられる。即ちシリコン基板11に凹部
を形成した後に、基板全体を熱酸化して、シリコン酸化
膜を形成すればよい。但し絶縁膜18は、基板全体を覆
うことは必ずしも必要ではなく、少なくとも凹部12の
底面12a、側面12b及び上面を覆うものとであれば
よい。In the above embodiment, the silicon substrate 11 having a high specific resistance is used as the mounting base material. However, if the leakage between the wiring layers 13 cannot be ignored, as shown in FIG. What is necessary is just to form the insulating film 18 on the surface. Specifically, a silicon oxide film formed by thermal oxidation is used as the insulating film 18. That is, after forming the concave portion in the silicon substrate 11, the entire substrate may be thermally oxidized to form a silicon oxide film. However, the insulating film 18 does not necessarily need to cover the entire substrate, but may be any as long as it covers at least the bottom surface 12a, the side surface 12b, and the upper surface of the concave portion 12.
【0030】この様に絶縁膜18で覆われたシリコン基
板11に、先の実施の形態と同様の工程で配線層13を
形成する。この様な絶縁膜18を形成すると、図10A
及び図10Bに示すようなスリット16の形成工程で、
絶縁膜17をシリコンエッチングのマスクとして利用す
ることができる。The wiring layer 13 is formed on the silicon substrate 11 covered with the insulating film 18 in the same process as in the previous embodiment. When such an insulating film 18 is formed, FIG.
And in the step of forming the slit 16 as shown in FIG. 10B,
The insulating film 17 can be used as a silicon etching mask.
【0031】またシリコン基板11の他に、他の適当な
絶縁性の基板を用いることができる。配線層としてもA
l以外の適当な導体材料を用いることが可能である。In addition to the silicon substrate 11, other suitable insulating substrates can be used. A also as a wiring layer
It is possible to use a suitable conductor material other than l.
【0032】図11A及び図11Bに示すセンサヘッド
は、受光素子チップ14の前方に、基板11を加工した
スリット16による光学格子(インデックス格子)を配
置している。この場合例えばA,AB,B,BBの4相
変位信号を発生させるためには、図14に示すように、
スリット16により、A,AB,B,BB相用のインデ
ックス格子16A,16AB,16B,16BBを形成
すると共に、受光素子チップ14には、各インデックス
格子16A,16AB,16B,16BBに対応した位
置に4個のフォトダイオードPD1〜PD4を設ければ
よい。In the sensor head shown in FIGS. 11A and 11B, an optical grating (index grating) formed by slits 16 formed in the substrate 11 is disposed in front of the light receiving element chip 14. In this case, for example, in order to generate four-phase displacement signals of A, AB, B, and BB, as shown in FIG.
The slits 16 form index gratings 16A, 16AB, 16B, and 16BB for the A, AB, B, and BB phases, and the light receiving element chip 14 is positioned at positions corresponding to the index gratings 16A, 16AB, 16B, and 16BB. What is necessary is just to provide four photodiodes PD1-PD4.
【0033】これに対して、受光側にインデックス格子
を用いないセンサヘッドの場合には、図15及び図16
に示すように、受光素子チップ14には、例えば3λ/
4(λ:スケールピッチ)のピッチで、A,BB,A
B,B相の4相出力が得られるようにフォトダイオード
PDをアレイ配列する。そして、シリコン基板11の底
部には、図15に示すように、受光素子チップ14に対
向する受光窓19を形成すればよい。On the other hand, in the case of a sensor head that does not use an index grating on the light receiving side, FIGS.
As shown in FIG.
A, BB, A at a pitch of 4 (λ: scale pitch)
The photodiodes PD are arranged in an array such that four-phase outputs of B and B phases are obtained. Then, at the bottom of the silicon substrate 11, a light receiving window 19 facing the light receiving element chip 14 may be formed as shown in FIG.
【0034】[0034]
【発明の効果】以上述べたようにこの発明によれば、凹
部底部から上面までの配線層の形成に、配線埋め込み用
溝を形成してこれに導体層を埋め込む方法を採用して、
実装用基台の凹部の段差が大きい場合にも、確実に配線
層を形成することが可能になる。そしてこの様な実装用
基台に半導体素子をフリップチップ実装することより、
機械的信頼性及び電気的性能の優れた機能デバイスユニ
ットを得ることができる。As described above, according to the present invention, in forming the wiring layer from the bottom to the upper surface of the concave portion, a method of forming a wiring burying groove and burying a conductor layer in the groove is adopted.
Even when the step of the concave portion of the mounting base is large, it is possible to reliably form the wiring layer. And by flip chip mounting the semiconductor device on such a mounting base,
A functional device unit having excellent mechanical reliability and electrical performance can be obtained.
【図1】 従来の半導体素子実装構造を示す断面図であ
る。FIG. 1 is a cross-sectional view showing a conventional semiconductor element mounting structure.
【図2】 この発明の実施の形態による半導体素子実装
の構造を示す断面図である。FIG. 2 is a cross-sectional view showing a structure of a semiconductor element mounting according to the embodiment of the present invention;
【図3A】 同実施の形態の実装用基台の凹部加工工程
を示す斜視図である。FIG. 3A is a perspective view showing a recess forming step of the mounting base of the embodiment.
【図3B】 図3AのI−I’断面図である。FIG. 3B is a sectional view taken along the line I-I 'of FIG. 3A.
【図4A】 同実施の形態の実装用基台の絶縁層堆積工
程を示す斜視図である。FIG. 4A is a perspective view showing a step of depositing an insulating layer on the mounting base of the embodiment.
【図4B】 図4AのI−I’断面図である。FIG. 4B is a sectional view taken along the line I-I 'of FIG. 4A.
【図5A】 同実施の形態の実装用基台の平坦化工程を
示す斜視図である。FIG. 5A is a perspective view showing a step of flattening the mounting base of the embodiment.
【図5B】 図5AのI−I’断面図である。FIG. 5B is a sectional view taken along the line I-I ′ of FIG. 5A.
【図6A】 同実施の形態の実装用基台のリソグラフィ
工程と絶縁層エッチング工程を示す斜視図である。FIG. 6A is a perspective view showing a lithography step and an insulating layer etching step of the mounting base of the embodiment.
【図6B】 図6AのI−I’断面図である。FIG. 6B is a sectional view taken along the line I-I ′ of FIG. 6A.
【図7A】 同実施の形態の実装用基台の配線層形成工
程を示す斜視図である。FIG. 7A is a perspective view showing a step of forming a wiring layer of the mounting base of the embodiment.
【図7B】 図7AのI−I’断面図である。FIG. 7B is a sectional view taken along the line I-I ′ of FIG. 7A.
【図8A】 同実施の形態の実装用基台のリフトオフ工
程を示す斜視図である。FIG. 8A is a perspective view showing a lift-off step of the mounting base of the embodiment.
【図8B】 図8AのI−I’断面図である。FIG. 8B is a sectional view taken along the line I-I ′ of FIG. 8A.
【図9A】 光学式エンコーダのセンサヘッドに適用し
た実施の形態の実装用基台を示す斜視図である。FIG. 9A is a perspective view showing a mounting base according to an embodiment applied to a sensor head of an optical encoder.
【図9B】 図9AのI−I’断面図である。FIG. 9B is a sectional view taken along the line I-I ′ of FIG. 9A.
【図10A】 同実装用基台の凹部底部にスリットを加
工した構造を示す斜視図である。FIG. 10A is a perspective view showing a structure in which a slit is formed in the bottom of the concave portion of the mounting base.
【図10B】 図10AのI−I’断面図である。FIG. 10B is a sectional view taken along the line I-I 'of FIG. 10A.
【図11A】 同実装用基台に受光ICを搭載したセン
サヘッド構造を示す斜視図である。FIG. 11A is a perspective view showing a sensor head structure in which a light receiving IC is mounted on the mounting base.
【図11B】 図11AのI−I’断面図である。FIG. 11B is a sectional view taken along the line I-I 'of FIG. 11A.
【図12】 他の実施の形態によるハイブリッド型光学
検出器ユニットを示す斜視図である。FIG. 12 is a perspective view showing a hybrid optical detector unit according to another embodiment.
【図13】 シリコン基板を用いた実装用基台の好まし
い構成を示す図である。FIG. 13 is a diagram showing a preferred configuration of a mounting base using a silicon substrate.
【図14】 図11A及び図11Bに示すスリット16
による光学格子と、受光素子チップ14のフォトダイオ
ードの配置関係を示す図である。FIG. 14 shows a slit 16 shown in FIGS. 11A and 11B.
FIG. 4 is a diagram showing an arrangement relationship between an optical grating and photodiodes of the light receiving element chip 14.
【図15】 他のセンサヘッドに適用した場合の図11
Bに対応する断面図である。FIG. 15 when applied to another sensor head.
It is sectional drawing corresponding to B.
【図16】 図15の受光素子チップ14のフォトダイ
オードアレイ構成を示すレイアウトである。16 is a layout showing a photodiode array configuration of the light receiving element chip 14 of FIG.
10…実装用基台、11…シリコン基板、12…凹部、
12…配線層、14…半導体素子チップ、15…バン
プ、16…スリット、17…樹脂層、18…絶縁膜、2
1…絶縁層、22…レジストマスク、23…配線埋め込
み用溝、24…Al層。10 mounting base, 11 silicon substrate, 12 recess,
12 wiring layer, 14 semiconductor element chip, 15 bump, 16 slit, 17 resin layer, 18 insulating film, 2
DESCRIPTION OF SYMBOLS 1 ... Insulating layer, 22 ... Resist mask, 23 ... Wiring embedding groove, 24 ... Al layer.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 25/18 H01L 25/04 Z 27/14 31/02 B 31/02 27/14 D 33/00 Fターム(参考) 4M118 AA10 AB02 BA01 CA02 EA04 GA07 HA14 HA23 HA31 5F041 AA43 DA09 DA13 DA19 DA35 DA83 5F044 KK05 KK08 KK11 LL01 QQ01 RR01 RR18 5F088 BA11 BB10 JA03 JA05 JA09 JA20 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 25/18 H01L 25/04 Z 27/14 31/02 B 31/02 27/14 D 33/00 F Term (reference) 4M118 AA10 AB02 BA01 CA02 EA04 GA07 HA14 HA23 HA31 5F041 AA43 DA09 DA13 DA19 DA35 DA83 5F044 KK05 KK08 KK11 LL01 QQ01 RR01 RR18 5F088 BA11 BB10 JA03 JA05 JA09 JA20
Claims (16)
と、 前記基板の表面に、前記凹部の底面から側面を経て上面
まで連続するようにパターン形成された配線層と、 前記基板の前記凹部内にフリップチップ実装された半導
体素子とを有することを特徴とする機能デバイスユニッ
ト。An insulating substrate having a concave portion formed on a surface thereof; a wiring layer patterned on the surface of the substrate so as to be continuous from a bottom surface of the concave portion to a top surface via a side surface; A functional device unit comprising: a semiconductor element mounted flip-chip in a recess.
なくとも凹部の底面、側面及び上面に絶縁膜が形成され
ていることを特徴とする請求項1記載の機能デバイスユ
ニット。2. The functional device unit according to claim 1, wherein the substrate is a silicon substrate, and an insulating film is formed on at least a bottom surface, a side surface, and an upper surface of the concave portion.
ダのセンサヘッドであり、 前記半導体素子は受光素子チップであり、 前記基板の前記凹部の底部には、前記受光素子チップの
受光面に対向する光学格子を構成する複数のスリットが
形成されている、ことを特徴とする請求項1記載の機能
デバイスユニット。3. The optical device according to claim 1, wherein the functional device unit is a sensor head of an optical encoder, the semiconductor element is a light receiving element chip, and an optical grating facing a light receiving surface of the light receiving element chip is provided at a bottom of the concave portion of the substrate. The functional device unit according to claim 1, wherein a plurality of slits are formed.
ダのセンサヘッドであり、 前記半導体素子は受光素子アレイが形成された受光素子
チップであり、 前記基板の前記凹部の底部には、前記受光素子チップの
受光面に対向する受光窓が開けられていることを特徴と
する請求項1記載の機能デバイスユニット。4. The functional device unit is a sensor head of an optical encoder; the semiconductor element is a light receiving element chip on which a light receiving element array is formed; 2. The functional device unit according to claim 1, wherein a light receiving window facing the light receiving surface is opened.
ことを特徴とする請求項1記載の機能デバイスユニッ
ト。5. The functional device unit according to claim 1, wherein the semiconductor element is sealed with a resin.
光検出器ユニットであり、 前記基板の前記凹部内に、半導体発光素子チップ、受光
素子チップ、及び受光素子チップの出力信号を処理する
信号処理ICチップがフリップチップ実装されているこ
とを特徴とする請求項1記載の機能デバイスユニット。6. The functional device unit is a hybrid photodetector unit, and a semiconductor light emitting element chip, a light receiving element chip, and a signal processing IC chip for processing an output signal of the light receiving element chip are provided in the recess of the substrate. 2. The functional device unit according to claim 1, wherein the functional device unit is flip-chip mounted.
程と、 前記凹部に前記基板とは異種材料からなる絶縁層を平坦
に埋め込む工程と、 前記絶縁層の埋め込みにより平坦化された基板上に、前
記絶縁層上から前記凹部の外側まで連続する配線埋め込
み用溝が形成されたレジストマスクを形成する工程と、 前記レジストマスクの溝に露出する前記絶縁層をエッチ
ング除去する工程と、 前記レジストマスクが残された基板に導体層を堆積し
て、前記溝内に前記基板の前記凹部底面から側面を経て
上面まで連続する配線層を形成する工程と、 前記レジストマスク及び絶縁層を順次除去する工程とを
有することを特徴とする機能デバイスユニットの実装用
基台の製造方法。7. A step of forming a concave portion on a surface of an insulating substrate; a step of burying an insulating layer made of a material different from the substrate into the concave portion; and a substrate planarized by burying the insulating layer. Forming a resist mask on which a wiring embedding groove extending from above the insulating layer to the outside of the concave portion is formed; and etching and removing the insulating layer exposed in the groove of the resist mask; Depositing a conductor layer on the substrate with the resist mask left thereon, forming a continuous wiring layer from the bottom surface of the concave portion of the substrate to the upper surface via a side surface in the groove, and sequentially removing the resist mask and the insulating layer A method of manufacturing a mounting base for mounting a functional device unit.
部を形成した後に、熱酸化によりシリコン酸化膜を形成
する工程を有することを特徴とする請求項7記載の実装
用基台の製造方法。8. The method according to claim 7, wherein the substrate is a silicon substrate, and further comprising a step of forming a silicon oxide film by thermal oxidation after forming the concave portion.
徴とする請求項7記載の実装用基台の製造方法。9. The method according to claim 7, wherein the insulating layer is an organic insulating layer.
特徴とする請求項7記載の実装用基台の製造方法。10. The method for manufacturing a mounting base according to claim 7, wherein said insulating layer is an inorganic insulating layer.
工程と、 前記凹部に前記基板とは異種材料からなる絶縁層を平坦
に埋め込む工程と、 前記絶縁層の埋め込みにより平坦化された基板上に、前
記絶縁層上から前記凹部の外側まで連続する配線埋め込
み用溝を持つレジストマスクを形成する工程と、 前記レジストマスクの溝に露出する前記絶縁層をエッチ
ング除去する工程と、 前記レジストマスクが残された基板に導体層を堆積し
て、前記溝内に前記基板の前記凹部底面から側面を経て
上面まで連続する配線層を形成する工程と、 前記レジストマスク及び絶縁層を順次除去する工程と、 前記基板の凹部内に少なくとも一つの半導体素子をフリ
ップチップ実装する工程とを有することを特徴とする機
能デバイスユニットの製造方法。11. A step of forming a concave portion on a surface of an insulating substrate; a step of flatly embedding an insulating layer made of a material different from the substrate into the concave portion; and a substrate planarized by embedding the insulating layer. Forming a resist mask having a wiring embedding groove extending from above the insulating layer to the outside of the concave portion, etching and removing the insulating layer exposed in the groove of the resist mask, Depositing a conductor layer on the substrate having the remaining portions, forming a continuous wiring layer from the bottom surface of the concave portion of the substrate to the upper surface via the side surface in the groove, and sequentially removing the resist mask and the insulating layer And a step of flip-chip mounting at least one semiconductor element in the concave portion of the substrate.
凹部を形成した後のシリコン基板に、熱酸化によりシリ
コン酸化膜を形成する工程を有することを特徴とする請
求項11記載の機能デバイスの製造方法。12. The manufacturing of a functional device according to claim 11, wherein the substrate is a silicon substrate, and further comprising a step of forming a silicon oxide film by thermal oxidation on the silicon substrate after the formation of the concave portion. Method.
特徴とする請求項11記載の機能デバイスユニットの製
造方法。13. The method according to claim 11, wherein the insulating layer is an organic insulating layer.
特徴とする請求項11記載の機能デバイスユニットの製
造方法。14. The method according to claim 11, wherein the insulating layer is an inorganic insulating layer.
ンコーダのセンサヘッドであり、前記半導体素子が受光
素子チップであって、 前記配線層が形成された基板の凹部底部に、前記半導体
素子を実装する前に、光学格子を構成するスリットを加
工する工程を有することを特徴とする請求項11記載の
機能デバイスユニットの製造方法。15. The semiconductor device according to claim 15, wherein the functional device unit is a sensor head of an optical encoder, the semiconductor element is a light receiving element chip, and the semiconductor element is mounted on a bottom of a concave portion of the substrate on which the wiring layer is formed. 12. The method for manufacturing a functional device unit according to claim 11, further comprising a step of processing a slit constituting the optical grating.
ンコーダのセンサヘッドであり、前記半導体素子が受光
素子アレイが形成された受光素子チップであって、 前記配線層が形成された基板の凹部底部に、前記半導体
素子を実装する前に、前記受光窓を形成する工程を有す
ることを特徴とする請求項11記載の機能デバイスユニ
ットの製造方法。16. The semiconductor device according to claim 16, wherein the functional device unit is a sensor head of an optical encoder, and the semiconductor element is a light receiving element chip on which a light receiving element array is formed; 12. The method according to claim 11, further comprising a step of forming the light receiving window before mounting the semiconductor element.
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