JP2002027017A - Signal processor - Google Patents
Signal processorInfo
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- JP2002027017A JP2002027017A JP2000203375A JP2000203375A JP2002027017A JP 2002027017 A JP2002027017 A JP 2002027017A JP 2000203375 A JP2000203375 A JP 2000203375A JP 2000203375 A JP2000203375 A JP 2000203375A JP 2002027017 A JP2002027017 A JP 2002027017A
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- signal processing
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はディジタル信号の記
録・再生・送信・受信を処理する信号処理装置に係るも
のであり、特に異常状態やデータエラー等の処理に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing apparatus for processing recording, reproduction, transmission and reception of digital signals, and more particularly to processing for abnormal conditions and data errors.
【０００２】[0002]
【従来の技術】ディジタル信号処理装置における処理動
作に関しては、エラー発生等の異常状態を考慮した設計
が通常なされている。例えば、異常事態の発生を考慮し
て、適宜定期的にリセットを行い、信号処理装置が異常
状態に入っても正しいデータが入力されれば、元通り正
しく動作するしくみが考えられている。特開平７−１４
３４８９号公報には、このような手法の一例としてデー
タ内部の所定のコードパターンを検出すれば、回路をリ
セットする手法が示されている。2. Description of the Related Art The processing operation of a digital signal processing apparatus is usually designed in consideration of an abnormal state such as occurrence of an error. For example, a mechanism has been considered in which a reset is performed as appropriate in consideration of the occurrence of an abnormal situation, and if the correct data is input even if the signal processing device enters an abnormal state, the circuit operates properly as before. JP-A-7-14
Japanese Patent No. 3489 discloses a method of resetting a circuit when a predetermined code pattern in data is detected as an example of such a method.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、入力デ
ータ内に定期的にリセットに用いられる所定のコードパ
ターンが挿入されている場合には、特開平７−１４３４
８９号公報に記載の方法を用いて、所定のコードパター
ンを検出した時点でリセットを行うと装置内部のレジス
タ等の記憶回路にある正しいデータまでも消去してしま
う事になり、正しく信号処理を行うことができないとい
う点で大きな課題があった。However, in the case where a predetermined code pattern used for resetting is periodically inserted into the input data, Japanese Unexamined Patent Application Publication No. 7-1434 / 1991.
If a reset is performed when a predetermined code pattern is detected using the method described in JP-A-89-89, even correct data in a storage circuit such as a register inside the device will be erased, and signal processing will be performed correctly. There was a major challenge in that it was not possible.
【０００４】本発明は上記課題に鑑み、入力データ内に
定期的にリセットに用いられる所定のコードパターンが
挿入されている場合にも、リセットを行う事ができ、信
号処理装置が異常状態に陥っても、正しいデータが入力
されれば正しく動作するしくみを備えることを目的とす
る。In view of the above-mentioned problems, the present invention can perform resetting even when a predetermined code pattern used for resetting is periodically inserted into input data, and the signal processing device falls into an abnormal state. It is another object of the present invention to provide a mechanism that operates correctly when correct data is input.
【０００５】また従来の信号処理装置において、入力許
可信号を用いて入力信号を制御する信号処理装置におい
ては、入力許可信号が非アクティブになれば、内部回路
においてもデータがホールドされる状態になっていた。In the conventional signal processing device, in which the input signal is controlled using the input permission signal, if the input permission signal becomes inactive, data is held in the internal circuit as well. I was
【０００６】しかしながら、入力許可信号が非アクティ
ブになった後もデータが入力されてしまうような装置で
は、入力許可信号が非アクティブになった後のデータが
欠落してしまうという大きな課題があった。However, in a device in which data is input even after the input permission signal becomes inactive, there is a serious problem that data after the input permission signal becomes inactive is lost. .
【０００７】本発明は上記課題に鑑み、入力許可信号が
非アクティブになった後もデータが入力されてしまうよ
うな装置においても、入力許可信号が非アクティブにな
った後のデータを欠落させることなく、首尾よく処理す
ることができる信号処理装置を提供するものである。SUMMARY OF THE INVENTION In view of the above-mentioned problems, the present invention provides a device in which data is input even after an input permission signal is deactivated, the data being lost after the input permission signal is deactivated. And a signal processing device capable of performing the processing successfully.
【０００８】[0008]
【課題を解決するための手段】第１の目的を達成するた
めに、本発明に係る信号処理装置は、内部の処理が完了
し、定期的に入力されるパターンでリセットを行うかも
しくは内部処理が完了していない時点でリセットが行わ
れるパターンが入力された場合は、リセット待機を行
い、内部処理終了後にリセットを行うことを特徴として
いる。また、他の目的を達成するために、本発明に係る
信号処理装置は、入力許可信号が非アクティブになった
後のデータを記憶装置に保持し、入力許可信号がアクテ
ィブになるまで、出力しないことを特徴としている。In order to achieve the first object, a signal processing apparatus according to the present invention is configured such that internal processing is completed and resetting is performed by a pattern input periodically or internal processing is performed. When a pattern for resetting is input at the time when is not completed, reset standby is performed, and resetting is performed after internal processing is completed. In order to achieve another object, a signal processing device according to the present invention retains data in a storage device after an input enable signal becomes inactive and does not output data until the input enable signal becomes active. It is characterized by:
【０００９】以上の構成により、入力データ内に定期的
にリセットに用いられる所定のコードパターンが挿入さ
れている場合にも、リセットを行う事ができ、装置が異
常状態に陥っても、正しいデータが入力すれば、正しく
動作する。また入力許可信号が非アクティブになった後
もデータが入力されてしまうような装置においても、入
力許可信号が非アクティブになった後のデータを欠落さ
せることなく、首尾よく処理することができる。With the above arrangement, the reset can be performed even when a predetermined code pattern used for resetting is periodically inserted into the input data. Will work correctly. Further, even in a device in which data is input even after the input permission signal becomes inactive, the data can be successfully processed without losing the data after the input permission signal becomes inactive.
【００１０】[0010]
【発明の実施の形態】本発明に係る第１の発明の信号処
理装置は、複数のデジタル信号を一単位とし、前記一単
位の先頭には先頭を示す先頭パターンが存在する信号を
入力信号とする信号処理装置であって、前記入力信号を
保持するレジスタと、前記レジスタより前記先頭パター
ンを検出する先頭パターン検出手段と、前記レジスタか
らの信号を処理して出力すると共に内部の信号処理状態
を通知する信号処理手段と、前記先頭パターン検出手段
からの出力がアクティブになった時に前記信号処理手段
から内部の信号処理状態が処理中の通知を受けている場
合には、入力許可信号を非アクティブにして出力すると
共にリセット信号を待機させてリセット信号待機の状態
を保持し、前記信号処理手段から内部の信号処理状態が
完了していることの通知を受け、前記先頭パターン検出
器からの出力がアクティブになった場合もしくは前記リ
セット信号待機の状態の場合にリセット信号を前記信号
処理手段に出力するリセット生成および入力許可信号生
成手段とを具備することを特徴とするものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A signal processing apparatus according to a first aspect of the present invention uses a plurality of digital signals as one unit, and regards a signal having a leading pattern at the beginning of the unit as an input signal. A register for holding the input signal, a head pattern detecting means for detecting the head pattern from the register, and processing and outputting a signal from the register and controlling an internal signal processing state. A signal processing unit for notifying, and when an output from the head pattern detection unit becomes active, if an internal signal processing state is being notified from the signal processing unit that processing is in progress, the input permission signal is deactivated. Output and wait for the reset signal to hold the reset signal standby state, and that the internal signal processing state from the signal processing means has been completed. A reset generation and input permission signal generation means for receiving a notification and outputting a reset signal to the signal processing means when the output from the head pattern detector becomes active or in a state of waiting for the reset signal. It is characterized by the following.
【００１１】第１の発明の信号処理装置においては、入
力データ内に定期的にリセットに用いられる所定のコー
ドパターンが挿入されている場合にも、リセットを行う
事ができ、装置が異常状態に陥っても、正しいデータが
入力すれば、正しく動作するしくみを備えている。In the signal processing device according to the first aspect of the present invention, the reset can be performed even when a predetermined code pattern used for resetting is periodically inserted into the input data. Even if it falls, it has a mechanism to operate correctly if correct data is input.
【００１２】本発明に係る第２の発明の信号処理装置
は、入力許可信号が非アクティブになった後、高々ｃシ
ンボル分の信号が入力され、入力信号を一度にｂシンボ
ル分処理して出力すると共に内部のオーバーフロー状態
を通知する信号処理手段と、前記信号処理手段がオーバ
ーフロー状態であれば入力許可信号を非アクティブにし
て出力する入力許可信号生成手段と、入力信号をaシン
ボル分保持し、入力許可信号がアクティブの場合にｂシ
ンボルを前記信号処理手段に出力し、前記aと前記ｂと
前記ｃの関係が、必ずa≧(b+c)であり、前記入力許可信
号を1ラッチした信号と前記入力信号との論理和を演算
した信号をロード信号として用いるレジスタとを具備す
ることを特徴とするものである。In the signal processing apparatus according to a second aspect of the present invention, after the input permission signal becomes inactive, a signal for at most c symbols is input, and the input signal is processed and output for b symbols at a time. And signal processing means for notifying an internal overflow state, and an input permission signal generating means for inactively outputting an input permission signal if the signal processing means is in an overflow state, and holding the input signal for a symbol, When the input permission signal is active, b symbols are output to the signal processing means, and the relationship between the a, b, and c is always a ≧ (b + c), and the input permission signal is latched by one. A register that uses, as a load signal, a signal obtained by calculating a logical sum of a signal and the input signal.
【００１３】第２の発明の信号処理装置においては、入
力許可信号が非アクティブになった後のデータを欠落さ
せる事無く、首尾良く処理することができる。In the signal processing device according to the second aspect of the present invention, data can be successfully processed without losing data after the input permission signal becomes inactive.
【００１４】なお、ここでシンボルとは、バイトあるい
はワード等の処理単位を表す。Here, the symbol indicates a processing unit such as a byte or a word.
【００１５】本発明に係る第３の発明の信号処理装置
は、入力許可信号が非アクティブになった後、高々ｃシ
ンボル分の信号が入力され、入力信号に対して処理を施
して出力すると共に入力信号を受け入れ可能かどうかを
通知する信号を出力する信号処理手段と、入力信号を記
憶し前記信号処理手段に出力するメモリと、前記信号処
理手段が信号を受け入れ可能な場合に前記メモリからデ
ータを読み出すように前記メモリを制御し、読み出され
ていないデータを上書きしないように書き込み制御しつ
つ書込みアドレスと読み出しアドレスを出力する書込み
読み出し制御手段と、前記書込み読み出し制御手段から
の書込みアドレスと読み出しアドレスから書き込み余裕
量が少なくともｃシンボルになった場合に入力許可信号
を非アクティブにして出力する入力信号生成手段とを具
備することを特徴とするものである。In the signal processing device according to a third aspect of the present invention, after the input permission signal becomes inactive, a signal corresponding to at most c symbols is input, and the input signal is processed and output. Signal processing means for outputting a signal notifying whether or not an input signal can be accepted; memory for storing an input signal and outputting the signal to the signal processing means; and data from the memory when the signal processing means can accept the signal. A read / write control unit for controlling the memory so as to read the data, and outputting a write address and a read address while controlling the write so as not to overwrite unread data; and a write address and a read from the write / read control unit. Deactivates the input enable signal when the write margin is at least c symbols from the address. It is characterized in that it comprises an input signal generating means for outputting.
【００１６】第３の発明の信号処理装置においては、入
力許可信号が非アクティブになった後のデータを欠落さ
せる事無く首尾良く処理することができる。In the signal processing device according to the third aspect of the present invention, data can be successfully processed without losing data after the input permission signal becomes inactive.
【００１７】以下、本発明に係る信号処理装置の実施の
形態について、図面に基づいて詳細に説明する。Hereinafter, embodiments of a signal processing apparatus according to the present invention will be described in detail with reference to the drawings.
【００１８】（実施の形態１）まず、本発明の実施の形
態１に係る信号処理装置について説明する。具体例とし
て、DVD機器を想定する。図１は本発明に係る信号処理
装置の構成を示すブロック図である。図１において、１
は先頭パターン検出器、２はリセット生成および入力許
可信号生成回路、３は信号処理回路、５は第1のレジス
タ、６は第２のレジスタ、７は第３のレジスタ、８は第
４のレジスタである。(Embodiment 1) First, a signal processing apparatus according to Embodiment 1 of the present invention will be described. As a specific example, a DVD device is assumed. FIG. 1 is a block diagram showing a configuration of a signal processing device according to the present invention. In FIG. 1, 1
Is a start pattern detector, 2 is a reset generation and input permission signal generation circuit, 3 is a signal processing circuit, 5 is a first register, 6 is a second register, 7 is a third register, and 8 is a fourth register. It is.
【００１９】図１を用いて、本発明の実施の形態の動作
説明を行う。The operation of the embodiment of the present invention will be described with reference to FIG.
【００２０】本実施の形態１を容易に理解するために、
入力信号のデータフォーマットは１バイトの8ビットパ
ラレル入力とし、2048バイトを一単位とし、先頭パター
ンを32ビット(4バイト)の000001BA(16進数)と仮定す
る。これは、DVD Recording規格やDVDビデオやDVDオー
ディオプレーヤ等のDVD機器のフォーマットに準拠して
いる。In order to easily understand the first embodiment,
The data format of the input signal is assumed to be 1-byte 8-bit parallel input, 2048 bytes as one unit, and the leading pattern is assumed to be 32 bits (4 bytes) 0000000BA (hexadecimal). It conforms to the DVD Recording standard and the format of DVD devices such as DVD video and DVD audio players.
【００２１】2048バイトが一単位のデータが順次１バイ
トづつ入力されていく。入力データが第1のレジスタ
５、第２のレジスタ６、第３のレジスタ７、第４のレジ
スタ８に順次保持されていく。そして、4バイト単位
で、第1のレジスタ５、第２のレジスタ６、第３のレジ
スタ７、第４のレジスタ８から同時に信号処理回路３に
入力され処理が施されて出力される。信号処理回路３で
は、各レジスタからの信号を処理して出力するばかりで
なく、回路自身が動作中かそうでないか、すなわち信号
を処理中か処理を完了しているかを、信号処理状態通知
信号としてリセット生成および入力許可信号生成回路２
に通知する。また先頭パターン検出器１は、第1のレジ
スタ５、第２のレジスタ６、第３のレジスタ７、第４の
レジスタ８のデータを監視して、先頭パターンである00
0001BA(16進数)を検出すれば、先頭パターンが検出でき
た事を、リセット生成および入力許可信号生成回路２に
通知する。リセット生成および入力許可信号生成回路２
は信号処理回路３が信号の処理を完了している通知を受
けた状態で、先頭パターン検出器１から先頭パターン検
出の通知を受ければ、信号処理回路３にリセット信号を
出力する。一方、信号処理回路３が信号の処理を完了し
ていない状態で、リセット生成および入力許可信号生成
回路２が先頭パターン検出の通知を受ければ、入力許可
信号を非アクティブにして入力信号を停止させ、リセッ
トを行う準備ができていること示す信号を内部で保持す
る。このリセットを行う準備ができていること示す信号
を内部で保持いることをリセット待機と呼ぶ。リセット
待機状態で、信号処理回路３が処理完了通知を行えば、
リセット生成および入力許可信号生成回路２は、リセッ
ト信号を信号処理回路３に出力すると共にリセット待機
状態を解除する。また、リセット生成および入力許可信
号生成回路２は信号処理回路３がオーバーフローになる
際には、入力許可信号を非アクティブにして、入力信号
を停止させる。Data of one unit of 2048 bytes is sequentially input one byte at a time. The input data is sequentially stored in the first register 5, the second register 6, the third register 7, and the fourth register 8. Then, the data is input to the signal processing circuit 3 from the first register 5, the second register 6, the third register 7, and the fourth register 8 at the same time, processed, and output in units of 4 bytes. The signal processing circuit 3 not only processes and outputs a signal from each register, but also determines whether the circuit itself is operating or not, that is, whether the signal is being processed or has completed processing, by a signal processing state notification signal. Reset generation and input permission signal generation circuit 2
Notify. The head pattern detector 1 monitors the data in the first register 5, the second register 6, the third register 7, and the fourth register 8, and determines the start pattern 00.
If 0001BA (hexadecimal) is detected, the reset generation and input permission signal generation circuit 2 are notified that the head pattern has been detected. Reset generation and input permission signal generation circuit 2
In the state in which the signal processing circuit 3 has received the notification that the signal processing has been completed, and receives the notification of the detection of the head pattern from the head pattern detector 1, the reset signal is output to the signal processing circuit 3. On the other hand, if the reset generation and the input permission signal generation circuit 2 are notified of the start pattern detection while the signal processing circuit 3 has not completed the signal processing, the input permission signal is deactivated and the input signal is stopped. Internally holds a signal indicating that it is ready to perform a reset. Holding the signal indicating that the reset is ready is internally referred to as reset standby. In the reset standby state, if the signal processing circuit 3 issues a processing completion notification,
The reset generation and input permission signal generation circuit 2 outputs a reset signal to the signal processing circuit 3 and releases the reset standby state. When the signal processing circuit 3 overflows, the reset generation and input permission signal generation circuit 2 deactivates the input permission signal and stops the input signal.
【００２２】なお、一単位を2048バイトとしたが、1024
バイトや188バイトや194バイト等、任意の値でも良い。
さらに、先頭パターンを32ビットの000001BA(16進数)と
したが、例えば、32ビットの000001BB,00000100(16進
数),28ビットの000001e（16進数）、 8ビットの47(16進
数)等、任意の値で良い。また、信号処理回路３が分割
されて複数の信号処理装置で構成されていても良い。Although one unit is 2048 bytes, 1024
Any value such as bytes, 188 bytes, or 194 bytes may be used.
Furthermore, although the leading pattern is set to 32 bits 000001BA (hexadecimal), for example, 32 bits 000001BB, 00000100 (hexadecimal), 28 bits 000001e (hexadecimal), 8 bits 47 (hexadecimal), etc. Value is good. Further, the signal processing circuit 3 may be divided and constituted by a plurality of signal processing devices.
【００２３】以上により、定期的にリセットを行う事が
でき、装置が異常状態に陥っても、正しいデータが入力
されれば、正しく動作するしくみを備えることができ
る。As described above, it is possible to perform the resetting periodically, and even if the apparatus is in an abnormal state, if the correct data is input, a mechanism for operating correctly can be provided.
【００２４】（実施の形態２）次に、本発明の実施の形
態２に係る信号処理装置について図２および図６を用い
て説明する。図２は本実施の形態２の信号処理装置のブ
ロック図である。図６は、入力信号と入力許可信号とレ
ジスタ５からレジスタ１０までの回路におけるタイミン
グチャートである。なお、図６では、入力許可信号がネ
ゲートされた場合について示してある。図２において、
４は信号処理回路、５は第1のレジスタ、６は第２のレ
ジスタ、７は第３のレジスタ、８は第４のレジスタ、９
は第５のレジスタ、１０は第６のレジスタ、１１は入力
許可信号生成回路、21は論理和、２２は１ラッチレジス
タである。本発明の実施の形態２が実施の形態１と異な
る所を以下に述べる。実施の形態１は定期的にリセット
を行う事ができ、装置が異常状態に陥っても、正しいデ
ータが入力されれば、正しく動作するしくみを備えるこ
とを目的としていたのに対して、実施の形態２は、入力
許可信号が非アクティブになった後にデータか入力され
てしまう場合において、入力許可信号が非アクティブに
なった後のデータを欠落させる事無く、首尾良く処理す
ることを目的としている。(Embodiment 2) Next, a signal processing apparatus according to Embodiment 2 of the present invention will be described with reference to FIGS. FIG. 2 is a block diagram of the signal processing device according to the second embodiment. FIG. 6 is a timing chart of the input signal, the input permission signal, and the circuits from the register 5 to the register 10. FIG. 6 shows a case where the input permission signal is negated. In FIG.
4 is a signal processing circuit, 5 is a first register, 6 is a second register, 7 is a third register, 8 is a fourth register, 9
Is a fifth register, 10 is a sixth register, 11 is an input permission signal generation circuit, 21 is a logical sum, and 22 is a one-latch register. The differences between the second embodiment of the present invention and the first embodiment will be described below. The first embodiment can periodically perform a reset and aims to provide a mechanism that operates properly if correct data is input even if the apparatus falls into an abnormal state. The second embodiment aims at successfully processing data without loss of data after the input permission signal becomes inactive when data is input after the input permission signal becomes inactive. .
【００２５】図２を用いて、本発明の実施の形態２の動
作説明を行う。The operation of the second embodiment of the present invention will be described with reference to FIG.
【００２６】実施の形態２を容易に理解するために、信
号処理装置には、8ビットパラレルの1バイト単位で入力
され、入力許可信号が非アクティブ後、１バイトが入力
されると仮定する。入力データが第１のレジスタ５、第
２のレジスタ６、第３のレジスタ７、第４のレジスタ
８、第５のレジスタ９、第６のレジスタ１０に順次保持
されていく。そして、第３のレジスタ７、第４のレジス
タ８、第５のレジスタ９、第６のレジスタ１０のデータ
４バイト分が同時に信号処理回路４に入力され、処理が
施されて出力される。信号処理回路４では、入力データ
を処理して、データを出力するばかりでなく、オーバー
フローが起こるひとつ前の状態をオーバーフロー通知信
号として入力許可信号生成回路１１に通知する。なお、
オーバーフローの具体的な発生状況は、本発明の特徴と
しないところであるが一例を挙げておく。信号処理回路
４では、入力信号をレジスタに保持して演算を行ってい
る。その処理速度は一定とする。一方、入力信号の入力
速度が可変の場合、一時的に入力速度が信号処理回路４
の処理速度を超える場合がある。このような場合に、信
号処理回路４のレジスタがオーバーフローすることが発
生する。オーバーフロー通知信号が入力許可信号生成回
路１１に入力されれば、入力許可信号生成回路１１は非
アクディブにした入力許可信号を出力する。以降のデー
タの流れを図６のタイミングチャートを用いて説明す
る。非アクティブの入力許可信号により、実施の形態２
の信号処理装置に入力される入力データは停止される
が、１バイトのデータが第１のレジスタ５に入力される
(図６中入力信号D8)。レジスタ５からレジスタ１０まで
のレジスタはロード信号によって制御されている。入力
許可信号を１ラッチした信号（図２中レジスタ２２出
力）と入力許可信号とを論理和（図２中論理和２１出
力）した結果をロード信号としている。図６中タイミン
グＡで信号処理回路４がオーバーフローを検知する。す
ると１クロック後、すなわちタイミングＢで入力許可信
号が非アクティブ（ネゲート）される。この時、入力信
号であるD7は入力されるので、第1のレジスタ５に取り
込まなければならない。第1のレジスタ５はロード信号
によって制御される。タイミングＡでは、ロード信号は
アクティブである。従って、入力信号D7は第１のレジス
タ５に首尾よく取り込まれる。さらに、タイミングＢで
入力許可信号が非アクティブ（ネゲート）になった時、
１バイト（D8）が入力信号として入力される。この時ロ
ード信号はアクティブであるので首尾良くこの信号(D8)
を取り込むことができる。タイミングＣになった時点で
は、入力信号も停止している。信号処理回路４のオーバ
ーフローが解除されて、入力許可信号がアクティブにな
るタイミングであるタイミングＤで入力信号が復活する
(D9)。この信号の流れを示した図６において、入力許可
信号が非アクティブ（ネゲート）されていても、信号処
理回路４に入力される第３のレジスタ７から第６のレジ
スタ１０の出力信号は連続しており入力データの欠落が
無い事が分かる。なお、8ビットパラレルを1バイトとし
てバイト単位でデータが入力されること及び、入力許可
信号が非アクティブ後、１バイトのデータが信号処理装
置に入力されると仮定したが、入力単位、入力許可信号
が非アクティブ後の入力されるデータ量は任意でよい。In order to easily understand the second embodiment, it is assumed that an 8-bit parallel signal is input to the signal processing device in 1-byte units, and 1 byte is input after the input enable signal is inactive. The input data is sequentially stored in the first register 5, the second register 6, the third register 7, the fourth register 8, the fifth register 9, and the sixth register 10. Then, 4 bytes of data of the third register 7, the fourth register 8, the fifth register 9, and the sixth register 10 are simultaneously input to the signal processing circuit 4, processed, and output. The signal processing circuit 4 not only processes the input data and outputs the data, but also notifies the input permission signal generation circuit 11 of the state immediately before the occurrence of the overflow as an overflow notification signal. In addition,
Although the specific situation of occurrence of overflow is not a feature of the present invention, an example will be given. The signal processing circuit 4 performs an operation while holding the input signal in a register. The processing speed is constant. On the other hand, when the input speed of the input signal is variable, the input speed is temporarily reduced by the signal processing circuit 4.
Processing speed may be exceeded. In such a case, the register of the signal processing circuit 4 may overflow. When the overflow notification signal is input to the input permission signal generation circuit 11, the input permission signal generation circuit 11 outputs a deactivated input permission signal. The following data flow will be described with reference to the timing chart of FIG. Embodiment 2 by the inactive input permission signal
Is stopped, but 1-byte data is input to the first register 5.
(Input signal D8 in FIG. 6). The registers 5 to 10 are controlled by the load signal. The result of performing a logical sum (output of the logical sum 21 in FIG. 2) of the signal obtained by latching the input enable signal by one (output of the register 22 in FIG. 2) and the input enable signal is used as a load signal. At timing A in FIG. 6, the signal processing circuit 4 detects an overflow. Then, one clock later, that is, at timing B, the input permission signal is deactivated (negated). At this time, since the input signal D7 is input, it must be taken into the first register 5. The first register 5 is controlled by a load signal. At timing A, the load signal is active. Therefore, the input signal D7 is successfully taken into the first register 5. Further, when the input permission signal becomes inactive (negated) at timing B,
One byte (D8) is input as an input signal. At this time, the load signal is active, so this signal (D8)
Can be captured. At timing C, the input signal is also stopped. The overflow of the signal processing circuit 4 is released, and the input signal is restored at the timing D when the input permission signal becomes active.
(D9). In FIG. 6 showing this signal flow, the output signals of the third register 7 to the sixth register 10 input to the signal processing circuit 4 are continuous even if the input permission signal is inactive (negated). It can be seen that there is no missing input data. It is assumed that data is input in byte units with 8-bit parallel as 1 byte, and that 1 byte of data is input to the signal processing device after the input enable signal is deactivated. The amount of input data after the signal is inactive may be arbitrary.
【００２７】以上説明したように、本実施の形態の信号
処理装置では、入力許可信号が非アクティブになった後
にデータが入力されてしまう場合において、入力許可信
号が非アクティブになった後のデータを欠落させる事無
く首尾良く処理することが可能となる。As described above, in the signal processing device according to the present embodiment, when data is input after the input permission signal becomes inactive, the data after the input permission signal becomes inactive Can be successfully processed without losing.
【００２８】（実施の形態３）次に、本発明の実施の形
態３に係る信号処理装置について図３を用いて説明す
る。図３において、１は先頭パターン検出器、５は第１
のレジスタ、６は第２のレジスタ、７は第３のレジス
タ、８は第４のレジスタ、９は第５のレジスタ、１０は
第６のレジスタ、１２は書込み読み出し制御回路、１３
はレジスタ、１７は信号処理回路、１８はリセット生成
および入力許可信号生成回路、２１は論理和、２２は１
ラッチレジスタである。本実施の形態３が実施の形態１
および実施の形態２と異なるのは、図１および図２で示
す信号処理回路４を書込み読み出し制御回路１２および
レジスタ１３および信号処理回路１７に分割した構成と
なっている点である。従って、実施の形態２では入力許
可信号がアクティブの場合に第３のレジスタ７から第６
のレジスタ１０までのデータが出力されていたが、本実
施の形態３では、入力許可信号がアクティブという点を
書込み読み出し制御回路１２が書き込み許可の条件とし
て用いることと、さらに実施の形態１のしくみとを複合
させた点である。(Embodiment 3) Next, a signal processing apparatus according to Embodiment 3 of the present invention will be described with reference to FIG. In FIG. 3, 1 is the first pattern detector and 5 is the first pattern detector.
, 6 is a second register, 7 is a third register, 8 is a fourth register, 9 is a fifth register, 10 is a sixth register, 12 is a write / read control circuit, 13
Is a register, 17 is a signal processing circuit, 18 is a reset generation and input permission signal generation circuit, 21 is a logical sum, and 22 is 1
This is a latch register. Embodiment 3 is Embodiment 1
The difference from the second embodiment is that the signal processing circuit 4 shown in FIGS. 1 and 2 is divided into a write / read control circuit 12, a register 13, and a signal processing circuit 17. Therefore, in the second embodiment, when the input permission signal is active, the third register 7 to the sixth register
In the third embodiment, the write / read control circuit 12 uses the point that the input permission signal is active as the condition of the write permission, and furthermore, the structure of the first embodiment. Is a combination of
【００２９】図３を用いて、本実施の形態３の動作を説
明する。The operation of the third embodiment will be described with reference to FIG.
【００３０】本実施の形態３の動作を容易に理解するた
めに、入力信号は8ビットパラレルの1バイトとし、2048
バイトを一単位とし、先頭パターンを32ビット(4バイ
ト)の000001BA(16進数)と仮定し、入力許可信号が非ア
クティブになった後、1バイトが入力されると仮定す
る。なお、2048バイトを一単位とし、先頭パターンを32
ビット(4バイト)の000001BA(16進数)との仮定は、DVDレ
コーディング規格およびDVDビデオ規格およびDVDオーデ
ィオ規格に準ずるものである。2048バイトが一単位のデ
ータが順次１バイトづつ入力されてくる。入力データが
第1のレジスタ５、第２のレジスタ６、第３のレジスタ
７、第４のレジスタ８、第５のレジスタ９、第６のレジ
スタ１０に順次保持されていく。そして、第３のレジス
タ７から第６のレジスタ１０までの４レジスタの出力を
レジスタ１３に書き込ませる。レジスタ１３の制御は書
込み読み出し制御回路１２が行う。レジスタ１３に書込
み可能な領域が存在すれば、書込み読み出し制御回路１
２は書込みを許可しデータの書込みを開始する。そして
レジスタ１３にまだ読み出しされていないデータが存在
していれば、書込み読み出し制御回路１２は、読み出さ
れていないデータをレジスタ１３から読み出して信号処
理回路１７に出力する。さらに、書込み読み出し制御回
路１２はまだレジスタ１３内の読み出していないデータ
の領域にデータを書き込もうとすれば、書込みを禁止す
ると同時に、書込み禁止であることをリセット生成およ
び入力許可信号生成回路１８に書込み禁止通知信号で通
知する。更に、書込み読み出し制御回路１２はレジスタ
１３内の読み出せていないデータが存在するかしないか
をリセット生成および入力許可信号生成回路１８に、未
読み出しデータ残留通知信号で通知する。レジスタ１３
からの出力は信号処理回路１７に入力される。信号処理
回路１７は、入力された信号に対して処理を行い出力さ
せると共にオーバーフローになれば書込み読み出し制御
回路１２に読み出し停止を読み出し停止信号で指示す
る。さらに、信号処理回路１７の内部に処理中のデータ
が残留していなければ、信号処理回路１７は、リセット
生成および入力許可信号生成回路１８に処理完了信号
で、処理中のデータが残留していないことを通知する。
リセット生成および入力許可信号生成回路１８では、書
込み禁止の通知を受ければ、直ちに、入力許可信号を非
アクティブにして、入力信号を停止させる。入力許可信
号が非アクティブになった後のレジスタ５からレジスタ
１０までの動作は本発明の実施の形態２と同一なので、
ここでは割愛する。In order to easily understand the operation of the third embodiment, the input signal is 1 byte of 8-bit parallel, and 2048
Suppose that the leading pattern is 32 bits (4 bytes) 000001BA (hexadecimal), and one byte is input after the input enable signal becomes inactive. In addition, 2048 bytes is one unit, and the leading pattern is 32
The assumption of a bit (4 bytes) of 0000001BA (hexadecimal number) conforms to the DVD recording standard, DVD video standard, and DVD audio standard. Data of 2048 bytes is input one byte at a time. The input data is sequentially stored in the first register 5, the second register 6, the third register 7, the fourth register 8, the fifth register 9, and the sixth register 10. Then, the outputs of the four registers from the third register 7 to the sixth register 10 are written to the register 13. The write / read control circuit 12 controls the register 13. If there is a writable area in the register 13, the write / read control circuit 1
2 permits writing and starts writing data. If data that has not been read yet exists in the register 13, the write / read control circuit 12 reads the data that has not been read from the register 13 and outputs the data to the signal processing circuit 17. Further, if the write / read control circuit 12 attempts to write data to an unread data area in the register 13, the write prohibition and the write prohibition are simultaneously written to the reset generation and input permission signal generation circuit 18. Notify by prohibition notification signal. Further, the write / read control circuit 12 notifies the reset generation and input permission signal generation circuit 18 of the presence or absence of unread data in the register 13 by using an unread data remaining notification signal. Register 13
Is input to the signal processing circuit 17. The signal processing circuit 17 processes and outputs the input signal, and when overflow occurs, instructs the write / read control circuit 12 to stop reading with a read stop signal. Further, if no data being processed remains in the signal processing circuit 17, the signal processing circuit 17 outputs a reset completion and input permission signal generation circuit 18 with a processing completion signal, and no data being processed remains. Notify that.
Upon receiving the write prohibition notification, the reset generation and input permission signal generation circuit 18 immediately deactivates the input permission signal and stops the input signal. Since the operations from the register 5 to the register 10 after the input enable signal becomes inactive are the same as those in the second embodiment of the present invention,
I omit it here.
【００３１】一方、先頭パターン検出器１は第1のレジ
スタ５、第２のレジスタ６、第３のレジスタ７、第４の
レジスタ８を監視して、一単位の先頭パターンである00
0001BA(16進数)を検出すれば、一単位の先頭パターンを
検出できたことをリセット生成および入力許可信号生成
回路１８に通知する。リセット生成および入力信号生成
回路１８では、書込み読み出し制御回路１２からレジス
タ１３内に読み出せていないデータがレジスタ１３に存
在しないことの通知を受けている状態かつ信号処理回路
１７の内部に処理中のデータが存在していないことの通
知を受けている状態で、先頭パターン検出器１から先頭
パターンを検出できたことの通知を受ければ、書込み読
み出し制御回路１２および信号処理回路１７にリセット
信号を出力する。また、先頭パターン検出器１から先頭
パターンを検出できたことの通知を受けた時、書込み読
み出し制御回路１２から読み出せていないデータがレジ
スタ１３に存在することの通知を受けているかもしく
は、信号処理回路１７からデータが処理中であることの
通知を受けているかの少なくとも一方の通知を受けてい
れば、リセット待機とし、入力許可信号を非アクティブ
にして、入力を停止させる。ここでリセット待機の意味
と動作は実施の形態１と同様である。書込み読み出し制
御回路１２から読み出せていないデータがレジスタ１３
に存在しないとの通知と信号処理回路１７から処理完了
の通知」を受ければ、リセット生成および入力許可信号
生成回路１８は、書込み読み出し制御回路１２と信号処
理回路１７にリセット信号を出力しリセット待機状態を
解除する。それと同時に、入力許可信号をアクティブに
する。なお、実施の形態１と同様に一単位の先頭パター
ンが本実施の形態３で示した先頭パターン以外でも良い
ことは言うまでもない。さらに、一単位が2048バイト以
外でも良い。更にに、入力許可信号が非アクティブにな
った後１バイト以上の入力があっても良い。但し、この
場合は入力レジスタの段数を増やす必要がある。On the other hand, the leading pattern detector 1 monitors the first register 5, the second register 6, the third register 7, and the fourth register 8 and determines that the leading pattern is one unit.
When 0001BA (hexadecimal number) is detected, the reset generation and input permission signal generation circuit 18 is notified that the leading pattern of one unit has been detected. In the reset generation and input signal generation circuit 18, a state is received from the write / read control circuit 12 that data that cannot be read into the register 13 does not exist in the register 13 and the signal processing circuit 17 is processing the data. If a notification that the head pattern has been detected is received from the head pattern detector 1 while the notification that no data exists, a reset signal is output to the write / read control circuit 12 and the signal processing circuit 17. I do. Also, when receiving notification from the head pattern detector 1 that the head pattern has been detected, the write / read control circuit 12 has received a notification that data that has not been read exists in the register 13 or the signal processing has been performed. If at least one of the notification that the data is being processed has been received from the circuit 17, reset standby is performed, the input permission signal is deactivated, and the input is stopped. Here, the meaning and operation of the reset standby are the same as in the first embodiment. The data that has not been read from the write / read control circuit 12
, The reset generation and input permission signal generation circuit 18 outputs a reset signal to the write / read control circuit 12 and the signal processing circuit 17 and waits for reset. Release the state. At the same time, the input permission signal is activated. It goes without saying that the head pattern of one unit may be other than the head pattern shown in the third embodiment as in the first embodiment. Further, one unit may be other than 2048 bytes. Furthermore, there may be an input of 1 byte or more after the input permission signal becomes inactive. However, in this case, it is necessary to increase the number of stages of the input register.
【００３２】以上により、本実施の形態に係る信号処理
装置によれば、定期的にリセットを行う事ができ、装置
が異常状態に陥っても、正しいデータが入力すれば、正
しく動作するしくみを備えるとともに、入力許可信号が
非アクティブになった後にデータか入力されてしまう場
合において、入力許可信号が非アクティブになった後の
データを欠落させる事無く、首尾良く処理することがで
きるしくみが有機的に結合されているという効果を有す
る。As described above, according to the signal processing device of the present embodiment, the reset can be performed periodically, and even if the device is in an abnormal state, if the correct data is input, the device operates properly. In addition, when data is input after the input permission signal is deactivated, the data can be successfully processed without losing the data after the input permission signal is deactivated. This has the effect that they are combined.
【００３３】（実施の形態４）次に、本発明の実施の形
態４に係る信号処理装置について図４を用いて説明す
る。図４において、１４は入力許可信号生成回路、１５
は書込み読み出し制御回路、１６はメモリ、１９は信号
処理回路である。本発明の実施の形態４が実施の形態３
と異なるところは、入力許可信号が非アクティブになっ
た後のデータの処理をレジスタでなくＦＩＦＯ（First
In First Out）形式のメモリ、あるいは同様のアドレス
制御を行うメモリーで行う点である。本実施の形態４を
容易に理解するために、４バイト(３２ビットパラレル)
単位で入力され、入力許可信号が非アクティブ後、４バ
イトが入力されると仮定する。(Embodiment 4) Next, a signal processing apparatus according to Embodiment 4 of the present invention will be described with reference to FIG. In FIG. 4, reference numeral 14 denotes an input permission signal generation circuit;
Denotes a write / read control circuit, 16 denotes a memory, and 19 denotes a signal processing circuit. Embodiment 4 of the present invention is Embodiment 3
The difference from the first embodiment is that the data processing after the input enable signal becomes inactive is not performed by the register but by the FIFO (First
This is performed in a memory of an In First Out) type or a memory that performs the same address control. In order to easily understand the fourth embodiment, 4 bytes (32-bit parallel)
Assume that 4 bytes are input after the input permission signal is deactivated in units.
【００３４】メモリ１６に信号が順次入力されている。
書込み読み出し制御回路１５により、メモリ１６は制御
されている。書込み読み出し制御回路１５は、入力信号
が存在すれば書込みを許可する。またメモリ１６に読み
出し可能なデータが存在し信号処理回路１９が受け入れ
可能であれば、書込み読み出し制御回路１５は、読み出
しを開始してメモリ１６から信号処理回路１９に出力す
る。さらに、書込み読み出し制御回路１５は、読み出し
アドレスと書き込みアドレスを入力許可信号生成回路１
４に通知する。入力許可信号生成回路１４は、読み出し
アドレスと書き込みアドレスの差違が２となれば、入力
許可信号を非アクティブにして入力信号を停止させる。
入力許可信号が非アクティブになった後、４バイトが入
力されるが、これはメモリ１６の１アドレス分であるの
で、メモリ１６に書き込まれても、読み出しアドレスと
書き込みアドレスが同一値を示す事が無い。すなわち、
まだ読み出せていないデータを上書きすることが無い。
読み出しアドレスが進み、読み出しアドレスと書き込み
アドレスの差違が２を超えた時に、入力許可信号がアク
ティブになる。これにより、入力許可信号が非アクティ
ブになった後の４バイトを欠落させる事が無い。信号処
理回路１９では、入力されたデータを処理して出力す
る。更に、信号処理回路１９はオーバーフローになるひ
とつ手前で書込み読み出し制御回路１５に読み出し停止
を指示する。Signals are sequentially input to the memory 16.
The memory 16 is controlled by the write / read control circuit 15. The write / read control circuit 15 permits writing if an input signal exists. If there is readable data in the memory 16 and the signal processing circuit 19 can accept the data, the write / read control circuit 15 starts reading and outputs the data from the memory 16 to the signal processing circuit 19. Further, the write / read control circuit 15 converts the read address and the write address into the input permission signal generation circuit 1.
Notify 4. When the difference between the read address and the write address becomes 2, the input permission signal generation circuit 14 deactivates the input permission signal and stops the input signal.
After the input enable signal becomes inactive, four bytes are input. However, since this is one address of the memory 16, the read address and the write address must have the same value even if written to the memory 16. There is no. That is,
There is no overwriting of data that has not been read yet.
When the read address advances and the difference between the read address and the write address exceeds 2, the input enable signal becomes active. Thus, four bytes after the input permission signal becomes inactive will not be lost. The signal processing circuit 19 processes and outputs the input data. Further, the signal processing circuit 19 instructs the write / read control circuit 15 to stop reading just before the overflow.
【００３５】なお、入力データの一単位のサイズ等は他
の実施の形態と同様仮定以外のパラメータでも良いこと
は言うまでもない。It is needless to say that the size of one unit of the input data may be a parameter other than the assumed value as in the other embodiments.
【００３６】以上により、入力許可信号が非アクティブ
になった後にデータか入力されてしまう場合において、
入力許可信号が非アクティブになった後のデータを欠落
させる事無く首尾良く処理することができる。As described above, when data is input after the input permission signal becomes inactive,
Processing can be performed successfully without losing data after the input permission signal becomes inactive.
【００３７】（実施の形態５）次に、本発明の実施の形
態５に係る信号処理装置について図５を用いて説明す
る。図５において、１は先頭パターン検出器、５は第1
のレジスタ、６は第２のレジスタ、７は第３のレジス
タ、８は第４のレジスタ、１４はリセット生成および入
力許可信号生成回路、１５は書込み読み出し制御回路、
１６はメモリ、２０は信号処理回路である。本発明の実
施の形態５が実施の形態４と異なるところは、実施の形
態４と実施の形態３とを複合させた点である。(Embodiment 5) Next, a signal processing apparatus according to Embodiment 5 of the present invention will be described with reference to FIG. In FIG. 5, 1 is the first pattern detector and 5 is the first pattern detector.
, 6 is a second register, 7 is a third register, 8 is a fourth register, 14 is a reset generation and input permission signal generation circuit, 15 is a write / read control circuit,
Reference numeral 16 denotes a memory, and reference numeral 20 denotes a signal processing circuit. The fifth embodiment of the present invention is different from the fourth embodiment in that the fourth embodiment and the third embodiment are combined.
【００３８】本実施の形態５を容易に理解するために、
入力信号は８ビットパラレルの1バイトとし、2048バイ
トを一単位とし、先頭パターンを32ビット(4バイト)の0
00001BA(16進数)と仮定し、入力許可信号が非アクティ
ブになった後、1バイトが入力されると仮定する。さら
に、メモリ１６は32ビットデータバスであることを仮定
する。In order to easily understand the fifth embodiment,
The input signal is 1 byte of 8-bit parallel, 2048 bytes is one unit, and the leading pattern is 32 bits (4 bytes) 0
Assume that 00001BA (hexadecimal) and that one byte is input after the input permission signal becomes inactive. Further, assume that memory 16 is a 32-bit data bus.
【００３９】信号が順次、第1のレジスタ５、第２のレ
ジスタ６、第３のレジスタ７、第４のレジスタ８に入力
されていく。ここで、先頭パターン検出器１の動作は本
実施の形態１と同様のためここでは割愛する。そして、
第１のレジスタ５から第４のレジスタ８までのデータが
同時にメモリ１６に書き込まれていく。メモリ１６の書
込み、読み出し制御は書込み読み出し制御１５が行う。
読み出し制御は書込み読み出し制御１５の動作は実施の
形態３と同様なのでここでは割愛する。メモリから読み
出されたデータは信号処理回路２０に入力される。信号
処理回路２０も実施の形態４と同様であるのでここでは
割愛する。そして、入力許可信号生成回路１４の動作も
実施の形態４と同様であるのでここでは割愛する。リセ
ット動作は実施の形態３と同様であるのでここでは割愛
する。以下、入力許可信号が非アクティブになった時の
動作が異なるのでその点について説明する。メモリ１６
に信号が入力され、読み出しアドレスと書込みアドレス
の差違が２となり、入力許可信号が非アクティブとなっ
たとする。この時点で、入力データは1バイト入力され
ているので、第1のレジスタ５にはデータが存在してい
る。さらに、入力許可信号が非アクティブになった後、
１バイトの入力があるので第1のレジスタ５および第２
のレジスタ６にデータが存在することになる。程なく、
読み出しアドレスと書込みアドレスの差違が３以上とな
れば入力許可信号がアクティブとなり信号が入力され
る。Signals are sequentially input to the first register 5, the second register 6, the third register 7, and the fourth register 8. Here, the operation of the leading pattern detector 1 is the same as that of the first embodiment, and will not be described here. And
Data from the first register 5 to the fourth register 8 is simultaneously written into the memory 16. The write / read control of the memory 16 is performed by the write / read control 15.
In the read control, the operation of the write / read control 15 is the same as that of the third embodiment, and therefore will not be described here. The data read from the memory is input to the signal processing circuit 20. The signal processing circuit 20 is the same as that of the fourth embodiment, and therefore will not be described here. The operation of the input permission signal generation circuit 14 is the same as that of the fourth embodiment, and will not be described here. The reset operation is the same as that of the third embodiment, and is omitted here. Hereinafter, the operation when the input permission signal becomes inactive will be different, and the point will be described. Memory 16
, The difference between the read address and the write address becomes 2, and the input permission signal becomes inactive. At this point, since the input data has been input by one byte, the data exists in the first register 5. Furthermore, after the input enable signal becomes inactive,
The first register 5 and the second register 5
Will be present in the register 6 of FIG. soon,
When the difference between the read address and the write address becomes 3 or more, the input permission signal becomes active and the signal is input.
【００４０】以上により、定期的にリセットを行う事が
でき、装置が異常状態に陥っても、正しいデータが入力
すれば、正しく動作するしくみを備えるばかりでなく、
入力許可信号が非アクティブになった後にデータか入力
されてしまう場合において、入力許可信号が非アクティ
ブになった後のデータを欠落させる事無く、首尾良く処
理することができるしくみが有機的に結合されている。
なお、本実施の形態の場合は、さらに1バイトの余裕が
ある。すなわち、入力許可信号が非アクティブとなった
後、2バイトまでは、入力信号を受け付けることができ
る。As described above, it is possible to perform a reset periodically, and even if the apparatus is in an abnormal state, if correct data is input, not only a mechanism for operating properly but also a mechanism is provided.
In the case where data is input after the input permission signal is deactivated, the mechanism that can process the data successfully without dropping the data after the input permission signal is deactivated is organically coupled. Have been.
In the case of the present embodiment, there is an additional 1 byte. That is, after the input permission signal becomes inactive, the input signal can be received up to two bytes.
【００４１】[0041]
【発明の効果】以上説明したように、本発明に係る信号
処理装置によれば、定期的にリセットを行う事ができ、
装置が異常状態に陥っても、正しいデータが入力すれ
ば、正しく動作する。さらに、入力許可信号が非アクテ
ィブになった後にデータか入力されてしまう場合におい
て、入力許可信号が非アクティブになった後のデータを
欠落させる事無く、首尾良く処理することができる。As described above, according to the signal processing device of the present invention, the reset can be performed periodically,
Even if the device is in an abnormal state, if the correct data is input, the device operates properly. Further, when data is input after the input permission signal becomes inactive, data can be successfully processed without losing data after the input permission signal becomes inactive.
【図１】本発明の実施の形態１に係る信号処理装置の信
号処理ブロック図FIG. 1 is a signal processing block diagram of a signal processing device according to a first embodiment of the present invention.
【図２】本発明の実施の形態２に係る信号処理装置の信
号処理ブロック図FIG. 2 is a signal processing block diagram of a signal processing device according to a second embodiment of the present invention.
【図３】本発明の実施の形態３に係る信号処理装置の信
号処理ブロック図FIG. 3 is a signal processing block diagram of a signal processing device according to a third embodiment of the present invention.
【図４】本発明の実施の形態４に係る信号処理装置の信
号処理ブロック図FIG. 4 is a signal processing block diagram of a signal processing device according to a fourth embodiment of the present invention.
【図５】本発明の実施の形態４に係る信号処理装置の信
号処理ブロック図FIG. 5 is a signal processing block diagram of a signal processing device according to a fourth embodiment of the present invention.
【図６】本発明の実施の形態２に係る信号処理装置の入
力側タイミングチャートFIG. 6 is an input-side timing chart of the signal processing device according to the second embodiment of the present invention;
１ セクタスタートコード検出器 ２ リセット生成および入力許可信号生成回路 ３ 信号処理回路 ４ 信号処理回路 ５ 第１のレジスタ ６ 第２のレジスタ ７ 第３のレジスタ ８ 第４のレジスタ ９ 第５のレジスタ １０ 第６のレジスタ １１ 入力許可信号生成回路 １２ 書込み読み出し制御回路 １３ レジスタ １４ 入力許可信号生成回路 １５ 書込み読み出し制御回路 １６ メモリ １７ 信号処理回路 １８ リセット生成および入力許可信号生成回路 １９ 信号処理回路 ２０ 信号処理回路 ２１ 論理和 ２２ 1ラッチレジスタ REFERENCE SIGNS LIST 1 Sector start code detector 2 Reset generation and input permission signal generation circuit 3 Signal processing circuit 4 Signal processing circuit 5 First register 6 Second register 7 Third register 8 Fourth register 9 Fifth register 10th 6 register 11 input permission signal generation circuit 12 write / read control circuit 13 register 14 input permission signal generation circuit 15 write / read control circuit 16 memory 17 signal processing circuit 18 reset generation and input permission signal generation circuit 19 signal processing circuit 20 signal processing circuit 21 OR 22 1 Latch register
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C020 AA09 AA32 AA37 BA09 BA11 5C053 FA24 GB10 GB14 GB40 KA03 5K034 AA05 CC05 HH23 HH24 HH34 HH44 TT01 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5C020 AA09 AA32 AA37 BA09 BA11 5C053 FA24 GB10 GB14 GB40 KA03 5K034 AA05 CC05 HH23 HH24 HH34 HH44 TT01
Claims (6)
単位の先頭には先頭を示す先頭パターンが存在する信号
を入力信号とする信号処理装置であって、 前記入力信号を保持するレジスタと、 前記レジスタより前記先頭パターンを検出する先頭パタ
ーン検出手段と、 前記レジスタからの信号を処理して出力すると共に内部
の信号処理状態を通知する信号処理手段と、 前記先頭パターン検出手段からの出力がアクティブにな
った時に前記信号処理手段から内部の信号処理状態が処
理中の通知を受けている場合には、入力許可信号を非ア
クティブにして出力すると共にリセット信号を待機させ
てリセット信号待機の状態を保持し、前記信号処理手段
から内部の信号処理状態が完了していることの通知を受
け、前記先頭パターン検出器からの出力がアクティブに
なった場合もしくは前記リセット信号待機の状態の場合
にリセット信号を前記信号処理手段に出力するリセット
生成および入力許可信号生成手段とを具備することを特
徴とする信号処理装置。1. A signal processing apparatus comprising a plurality of digital signals as one unit, and a signal having a leading pattern indicating the leading part at the beginning of the one unit as an input signal, comprising: a register for holding the input signal; A first pattern detecting means for detecting the first pattern from the register; a signal processing means for processing and outputting a signal from the register and notifying an internal signal processing state; and an output from the first pattern detecting means. If the internal signal processing state has been notified from the signal processing means that the signal processing state is being processed at the time of activation, the input enable signal is deactivated and output, and the reset signal is waited for to be in a reset signal standby state. And a notification that the internal signal processing state is completed is received from the signal processing unit, and an output from the head pattern detector is received. A signal processing device comprising: reset generation and input permission signal generation means for outputting a reset signal to the signal processing means when is activated or when the reset signal is on standby.
は32ビットの000001BA(16進数表示)であることを特徴と
する請求項１に記載の信号処理装置。2. The signal processing apparatus according to claim 1, wherein one unit is 2048 bytes, and the leading pattern is 32 bits of 0000000BA (hexadecimal notation).
高々ｃシンボル分の信号が入力され、入力信号を一度に
ｂシンボル分処理して出力すると共に内部のオーバーフ
ロー状態を通知する信号処理手段と、 前記信号処理手段がオーバーフロー状態であれば入力許
可信号を非アクティブにして出力する入力許可信号生成
手段と、 入力信号をaシンボル分保持し、入力許可信号がアクテ
ィブの場合にｂシンボルを前記信号処理手段に出力し、
前記aと前記ｂと前記ｃの関係が、必ずa≧(b+c)であ
り、前記入力許可信号を1ラッチした信号と前記入力信
号との論理和を演算した信号をロード信号として用いる
レジスタとを具備することを特徴とする信号処理装置。3. After the input permission signal becomes inactive,
A signal processing unit for receiving a signal of at most c symbols, processing the input signal for b symbols at a time, outputting the processed signal, and notifying an internal overflow state; and an input permission signal if the signal processing unit is in an overflow state. Input enable signal generating means for inactivating and outputting, holding an input signal for a symbol, and outputting b symbol to the signal processing means when the input enable signal is active;
The relationship between a, b, and c is always a ≧ (b + c), and a register using, as a load signal, a signal obtained by calculating a logical sum of a signal obtained by latching the input enable signal by 1 and the input signal A signal processing device comprising:
ト、ｃシンボルは2バイトであることを特徴とする請求
項３に記載の信号処理装置。4. The signal processing apparatus according to claim 3, wherein the symbol a has 6 bytes, the symbol b has 4 bytes, and the symbol c has 2 bytes.
高々ｃシンボル分の信号が入力され、入力信号に対して
処理を施して出力すると共に入力信号を受け入れ可能か
どうかを通知する信号を出力する信号処理手段と、 入力信号を記憶し前記信号処理手段に出力するメモリ
と、 前記信号処理手段が信号を受け入れ可能な場合に前記メ
モリからデータを読み出すように前記メモリを制御し、
読み出されていないデータを上書きしないように書き込
み制御しつつ書込みアドレスと読み出しアドレスを出力
する書込み読み出し制御手段と、 前記書込み読み出し制御手段からの書込みアドレスと読
み出しアドレスから書き込み余裕量が少なくともｃシン
ボルになった場合に入力許可信号を非アクティブにして
出力する入力信号生成手段とを具備することを特徴とす
る信号処理装置。5. After the input permission signal becomes inactive,
Signal processing means for receiving a signal of at most c symbols, performing processing on the input signal and outputting the signal, and outputting a signal for notifying whether or not the input signal can be accepted; And controlling the memory to read data from the memory when the signal processing means can accept a signal,
A write / read control unit that outputs a write address and a read address while performing write control so as not to overwrite unread data; and a write margin from the write address and the read address from the write / read control unit is at least c symbols. And an input signal generating means for inactivating and outputting an input permission signal when the signal becomes invalid.
タアクセス幅は32ビットとし、前記メモリの読み出しア
ドレスと書き込みアドレスとの差違が２になったか若し
くは前記信号処理手段が入力信号の受け入れ不可能かの
少なくともどちらか一方が成立する場合に入力許可信号
を非アクティブにして出力する入力信号生成手段を具備
することを特徴とする請求項５記載の信号処理装置。6. The symbol c is 3 bytes or less, the data access width of the memory is 32 bits, and the difference between the read address and the write address of the memory is 2 or the signal processing means cannot accept an input signal. 6. The signal processing apparatus according to claim 5, further comprising: an input signal generation unit that deactivates and outputs an input permission signal when at least one of the conditions is satisfied.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203375A JP3633450B2 (en) | 2000-07-05 | 2000-07-05 | Signal processing device |
| CNB018018238A CN100448194C (en) | 2000-06-29 | 2001-06-27 | Copyright protective device and method |
| KR1020027002585A KR100571617B1 (en) | 2000-06-29 | 2001-06-27 | Copyright protective device and method |
| PCT/JP2001/005484 WO2002001790A1 (en) | 2000-06-29 | 2001-06-27 | Copyright protective device and method |
| US10/069,795 US20020123968A1 (en) | 2000-06-29 | 2001-06-27 | Copyright protective device and method |
| US11/907,773 US20080056492A1 (en) | 2000-06-29 | 2007-10-17 | Copyright protective device and method |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000203375A JP3633450B2 (en) | 2000-07-05 | 2000-07-05 | Signal processing device |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004184744A Division JP3856016B2 (en) | 2004-06-23 | 2004-06-23 | Signal processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002027017A true JP2002027017A (en) | 2002-01-25 |
| JP3633450B2 JP3633450B2 (en) | 2005-03-30 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000203375A Expired - Fee Related JP3633450B2 (en) | 2000-06-29 | 2000-07-05 | Signal processing device |
Country Status (1)
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| US9603229B2 (en) | 2006-11-06 | 2017-03-21 | Hexcel Composites Limited | Composite materials |
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| US9603229B2 (en) | 2006-11-06 | 2017-03-21 | Hexcel Composites Limited | Composite materials |
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| JP3633450B2 (en) | 2005-03-30 |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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