JP2002026886A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 無線伝送信号としての各フレーム上の同一位
置に挿入されている同期ワードにもとづき、フレーム同
期を早期に確立すること。 【解決手段】 受信無線伝送信号は１フレーム分、複素
数相関信号としてメモリ部１ｃに記憶され、この複素数
相関信号からは最大複素数相関信号が記憶されているア
ドレスがピークアドレスとして検出部１ｄで検出保持さ
れた上、分周部１ｇからのアドレス信号と比較部１ｅで
比較されているが、アドレスが一致したことを示す最初
のアドレス一致信号により生成部１ｈが強制的にリセッ
トされることで、フレームパルスのその後のアドレス一
致信号への強制位相合せが行われるようにしたものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、無線伝送信号とし
ての各フレーム上の同一位置に挿入されている同期ワー
ドにもとづき、フレーム同期を取るためのフレーム同期
回路に係り、特に速やかに位相同期引き込みが図れるよ
うにしたフレーム同期回路に関するものである。

【０００２】

【従来の技術】図４に従来技術に係るフレーム同期回路
のブロック構成を示す。これによる場合、無線伝送信号
（受信ＩＦ（中間周波数）信号）は、先ず直交検波器
（図示せず）により直交Ｉ，Ｑ信号に分離された状態と
して、Ａ／Ｄ変換部４ａでＡ／Ｄ変換されるが、その際
でのＡ／Ｄ変換周期は分周部４ｆからの（回路内）動作
クロック（そのクロック周期はシンボル周期の１／２以
下に設定）の周期とされているものである。その後、Ａ
／Ｄ変換部４ａからの、Ａ／Ｄ変換状態の直交Ｉ，Ｑ信
号は複素相関部４ｂで事前設定同期ワードパターン（既
知）との間で複素数相関処理が行われることで、複素数
相関信号が得られているものである。この複素数相関信
号は分周部４ｆからのアドレス信号（アドレス更新周期
は上記動作クロック周期に同一とされ、かつフレーム周
期毎に初期アドレス値“０”に戻される）により、所定
アドレス順にメモリ部４ｃ（例えば１フレーム分容量の
２ポートＲＡＭとして構成）上に記憶されたものとなっ
ている。因みに、ここで、分周部４ｆについて説明すれ
ば、分周部４ｆでは、ＰＬＬ（Phase Locked Loop ）部
の１構成要素としての電圧制御発振器（ＶＣＯ）４ｉか
らの発振周波数信号が分周されることで、先ず既述の動
作クロックが作成され、この動作クロックが更に分周さ
れることでアドレス信号が作成されているが、その動作
クロックはフレームクロック生成部４ｇで更に分周され
ることによって、フレーム周期のフレームパルス（フレ
ームクロック）が作成された上、位相比較部４ｈに与え
られるものとなっている。

【０００３】さて、説明を元に戻し説明を続行すれば、
以上のようにして、メモリ部４ｃ上には複素数相関信号
が記憶されているが、メモリ部４ｃ上からは、ピークア
ドレス検出部４ｄにより最大複素数相関信号が１フレー
ム周期毎に検索され、この最大複素数相関信号が記憶さ
れているアドレスはピークアドレスとして検出保持され
た上、アドレス比較部４ｅに出力されるものとなってい
る。そのアドレス比較部４ｅでは、そのピークアドレス
と分周部４ｆからのアドレス信号とが比較されている
が、アドレスが一致した際には、アドレス一致信号が位
相比較部４ｈに出力されているものである。フレーム内
には同期ワードと同一データパターンが含まれている虞
があるが、一応、同期ワード位置が検出されたと見做さ
れた上、アドレス一致信号が位相比較部４ｈに出力され
ているものである。その位相比較部４ｈでは、そのアド
レス一致信号とフレームクロック作成部４ｇからのフレ
ームパルスとが位相比較されることで、位相比較部４ｈ
からは位相差（極性を含む）に応じた位相差信号が得ら
れるが、この位相差信号が位相電圧変換部（具体的に
は、ローパスフィルタ（ＬＰＦ）として構成）４ｋで電
圧に変換された上、制御電圧として時定数設定部４ｊを
介し電圧制御発振器４ｉに与えられているものである。
その制御電圧により電圧制御発振器４ｉでの発振出力周
波数が制御されることによって、フレームパルスはアド
レス一致信号に位相同期され得、フレームパルスは同期
ワード位置に同期して発生されるところとなるものであ
る。因みに、時定数設定部４ｊは電圧制御発振器４ｉへ
の制御電圧の変化を早めたり、遅らせるために設けられ
たものであり、位相同期引込み具合を監視の上、その監
視結果に応じて制御電圧の変化具合を切替設定すること
も考えられるものとなっている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来技
術に係るフレーム同期回路では、位相同期、したがっ
て、フレーム同期確立までの時間は専ら時定数設定部に
より左右されるものとなっている。即ち、時定数が小さ
く設定される場合は、位相同期までの時間は短縮化され
るも、大きなジッタが生じることになり、また、それが
大きく設定される場合には、大きなジッタは生じなくな
るも、位相同期までに多くの時間が要されるというもの
である。更に、位相同期までに時定数が切替設定される
場合にはまた、新たに時定数切替制御が要され、時定数
切替の度に、フレーム同期状態が判定されなければなら
ないものとなっている。何れにしても、アドレス一致信
号とフレームパルスとが１８０゜近く位相がずれている
場合には、フレーム同期確立までに多くの時間が要され
ていたものである。

【０００５】本発明の第１の目的は、無線伝送信号とし
ての各フレーム上の同一位置に挿入されている同期ワー
ドにもとづき、フレーム同期確立が図られるに際し、時
定数の設定如何によることなく、早期にフレーム同期確
立が図られるフレーム同期回路を供するにある。

【０００６】本発明の第２の目的は、上記第１の目的に
加え、フェージングや干渉波等の環境下であっても、よ
り確実にフレーム同期確立が図られるフレーム同期回路
を供するにある。

【０００７】

【課題を解決するための手段】上記第１の目的は、アド
レス比較部では、ピークアドレス検出部からのピークア
ドレスとアドレス信号とを比較の上、最初のアドレス一
致信号によりフレームパルス生成部をリセットする一
方、最初以外のアドレス一致信号をＰＬＬ部内の位相比
較機能に他入力として与えるべく、構成することで達成
される。

【０００８】上記第２の目的はまた、ピークアドレス検
出部でピークアドレスが検出されるに際しては、複数フ
レーム間に亘る複素数相関信号からフレーム毎に最大複
素数相関信号を検索の上、この最大複素数相関信号が記
憶されているアドレスをピークアドレスとして検出し、
ピーク出現頻度大のピークアドレスをフレーム同期位置
として見做し検出保持すべく構成することで達成され
る。

【０００９】

【発明の実施の形態】以下、本発明の実施形態を図１か
ら図３により説明する。先ず本発明によるフレーム同期
回路であるが、図１はその一例でのブロック構成を示し
たものである。図示のように、図４に示すものと実質的
に大きく異なるところは、図４においては、アドレス比
較部４ｅからのアドレス一致信号は専らフレームパルス
との間で位相比較されるべく、位相比較部４ｈのみに出
力されていたが、図１においては、アドレス比較部１ｅ
と位相比較部１ｉとの間に新たに切替スイッチ１ｆが設
けられた上、初期状態、またはフレーム同期外れ状態か
らの最初のアドレス一致信号によりフレームクロック生
成部１ｈがリセットされている一方、最初以外のアドレ
ス一致信号は位相比較部１ｉでフレームパルスと位相比
較されるようにしたことであり、これ以外の構成や動作
は図４に示すものにほぼ同様である。

【００１０】したがって、本発明によるフレーム同期回
路では、初期状態、またはフレーム同期外れ状態からの
最初のアドレス一致信号によりフレームパルス生成部１
ｈが強制的にリセットされ、これによりフレームパルス
のアドレス一致信号への位相合せが強制的に行われてい
ることから、従来技術によるフレーム同期回路に比し、
より早期にフレーム同期の確立が図れるものである。

【００１１】ここで、図１に示すフレーム同期回路での
動作を、図２に示す概要動作フローにより説明すれば以
下のようである。 リセット処理２ａ：即ち、先ずフレーム同期回路に電源
が投入され回路内部がパワーオンリセットされるか、ま
たはマニュアルリセットされれば、回路内部は初期化状
態に設定されるものとなっている。この初期化状態で
は、ピークアドレス検出部１ｄからの切替指示により、
切替スイッチ１ｆはアドレス比較部１ｅからのアドレス
一致信号をフレームクロック生成部１ｈ側に出力する切
替状態に設定されているものである。また、回路内部
は、分周部１ｇからの動作クロックによりフレーム同期
処理が開始されているものである。

【００１２】ピーク位置検出処理２ｂ：さて、その処理
開始後は、従来技術の場合と同様にして、無線伝送信号
から得られる複素数相関信号は、分周部１ｇからのアド
レス信号により、所定アドレス順にメモリ部１ｃ上に記
憶された上、メモリ部４ｃ上からは、ピークアドレス検
出部１ｄにより最大複素数相関信号が検索され、この最
大複素数相関信号が記憶されているアドレスが先ず最初
のピークアドレスとして検出保持された上、アドレス比
較部１ｅに出力されるものとなっている。そのアドレス
比較部１ｅでは、そのピークアドレスと分周部４ｆから
のアドレス信号とが比較されているが、アドレスが一致
した際には、最初の、即ち、１フレーム目に対するアド
レス一致信号がアドレス比較部１ｅで発生されているも
のである。

【００１３】フレームクロック生成部リセット２ｃ：そ
の最初のアドレス一致信号が発生された時点では、既に
切替スイッチ１ｆはフレームクロック生成部１ｈ側への
切替接続状態に設定されていることから、その最初のア
ドレス一致信号はリセット信号として切替スイッチ１ｆ
を介しフレームクロック生成部１ｈに与えられること
で、フレームクロック生成部１ｈが強制的にリセットさ
れ、これによりフレームパルスのアドレス一致信号への
位相合せが強制的に行われているものである。ところ
で、この状態では、まだ、位相比較部１ｉには一方の位
相比較対象であるアドレス一致信号が入力されていな
く、したがって、位相差信号が何等得られていないこと
から、電圧制御発振器１ｊは、いわゆる自走状態におか
れているものである。この自走状態での発振出力周波数
は送信側における源クロック周波数（既知）と同一とな
るべく、高精度に設定されていることから、分周部１ｇ
から得られる動作クロックとしては、送信側でのそれと
の位相差がせいぜい１動作クロック周期内に収るものと
なっている。したがって、フレームクロック生成部１ｈ
で作成されているフレームパルスとしても、送信側フレ
ームパルスに対する位相差は１動作クロック周期内に収
っているものである。

【００１４】スイッチ切替２ｄ：さて、最初のアドレス
一致信号がフレームクロック生成部１ｈに出力された
後、例えばピークアドレス検出部１ｄでの２フレーム目
に対するピークアドレス検出を待って、切替スイッチ１
ｆは初めて位相比較部１ｉ側に切替接続されるものとな
っている。

【００１５】ピーク位置検出２ｅ，位相比較２ｆ：２フ
レーム目以降のフレーム各々に対してもアドレス一致信
号が順次発生されるが、これらアドレス一致信号は位相
比較部１ｉでフレームパルスとの間で位相比較が行わ
れ、したがって、順次得られる位相差信号により電圧制
御発振器１ｊでの発振出力周波数は積極的に制御されて
いるものである。その発振出力周波数の制御に際して
は、最大でも１動作クロック周期の１／２に相当する位
相が引込まれるものとなっている。

【００１６】同期判定２ｇ，同期確立２ｈ：位相比較部
１ｉでは、アドレス一致信号とフレームパルスとの位相
差が存在しないことが一旦検出された場合には、フレー
ム同期確立と見做した上、前方保護動作に入るが、もし
も、この前方保護動作中に同期外れと判定された場合に
は、再びフレーム同期を確立すべく、最初のリセット処
理２ａからフレーム同期処理が開始されるものとなって
いる。尤も、後方保護動作によりフレーム同期確立を確
認の上、前方保護動作に入るようにしてもよいものであ
る。

【００１７】図３はまた、無線伝送信号（受信信号）３
ａ、複素数相関信号３ｂ、フレームクロック（フレーム
パルス）３ｃ、フレームクロック出力（本発明によるフ
レーム同期回路出力としての）３ｄ、フレームクロック
出力（従来技術に係るフレーム同期回路出力としての）
３ｅをそれぞれ示す。図示のように、無線伝送信号３ａ
としての各フレーム上の同一位置には同期ワード（斜線
表示部分）が挿入されているが、その挿入位置にピーク
が位置する複素数相関信号３ｂが得られるものであるこ
とが判る。本願発明では、最初のアドレス一致信号が２
フレーム目内に発生された時点で、フレームクロック生
成部１ｈが強制的にリセットされた上、早期にフレーム
同期確立が可能とされているも、従来技術に係るフレー
ム同期回路では、そのような強制的なリセット処理は行
われていないことから、早期なフレーム同期確立は望む
べくもないものとなっている。

【００１８】ところで、以上の説明では、初期状態、ま
たはフレーム同期外れ状態からの最初の１フレーム分の
複素数相関信号から最初のピークアドレスを検出するこ
とが前提とされているが、フェージングや干渉波等の環
境下では、フレーム上の同期ワード位置にフェージング
によるレベル落込みが重なった場合には、同期ワード位
置からピークが検出され得なく、また、干渉波の存在下
では、同期ワード位置からピークが安定に検出され得な
くなる。しかしながら、受信されたフレームの全てから
同期ワードが検出され得ないということは考えられない
ことから、初期状態、またはフレーム同期外れ状態から
の、連続する複数フレーム分の複素数相関信号から最初
のピークアドレスを検出することが考えられるものとな
っている。即ち、受信された無線伝送信号を複数フレー
ム分、複素数相関信号としてシンボル速度の２倍以上の
速度で記憶した上、ピークアドレス検出部１ｄでは、そ
れら複素数相関信号からフレーム毎に最大複素数相関信
号を検索の上、その最大複素数相関信号が記憶されてい
るアドレスをピークアドレスとして一旦検出保持し、こ
れら複数のピークアドレスの内から、ピーク出現頻度大
のピークアドレスを最初のピークアドレス、あるいはフ
レーム同期位置として見做し検出保持するようにすれ
ば、フェージングや干渉波等の環境下であっても、より
確実にフレーム同期確立が図られるというものである。

【００１９】

【発明の効果】以上、説明したように、請求項１，２に
よる場合は、無線伝送信号としての各フレーム上の同一
位置に挿入されている同期ワードにもとづき、フレーム
同期確立が図られるに際し、時定数の設定如何によるこ
となく、早期にフレーム同期確立が図られ得、また、請
求項３による場合には、以上の効果に加え、フェージン
グや干渉波等の環境下であっても、より確実にフレーム
同期確立が図られる得るものとなっている。

【図面の簡単な説明】

【図１】図１は、本発明によるフレーム同期回路の一例
でのブロック構成を示す図

【図２】図２は、そのフレーム同期回路での概要動作フ
ローを示す図

【図３】図３は、本発明に係る各種信号の一例での信号
状態を示す図

【図４】図４は、従来技術に係るフレーム同期回路のブ
ロック構成を示す図

【符号の説明】

１ａ…Ａ／Ｄ変換部、１ｂ…複素相関部、１ｃ…メモリ
部、１ｄ…ピークアドレス検出部、１ｅ…アドレス比較
部、１ｆ…切替スイッチ、１ｇ…分周部、１ｈ…フレー
ムクロック生成部、１ｉ…位相比較部、１ｊ…電圧制御
発振器、１ｋ…時定数設定部、１ｌ…位相電圧変換部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 無線伝送信号としての各フレーム上の同
   一位置に挿入されている同期ワードにもとづき、フレー
   ム同期を取るためのフレーム同期回路であって、少なく
   とも位相比較機能および電圧制御発振機能を含むＰＬＬ
   部と、該ＰＬＬ部から出力される発振周波数信号を分周
   の上、回路内動作クロックおよびアドレス信号を作成す
   る分周部と、該分周部からの動作クロックを分周の上、
   フレーム周期のフレームパルスを上記位相比較機能への
   １入力として作成するフレームパルス生成部と、初期状
   態、またはフレーム同期外れ状態で、上記アドレス信号
   にもとづき、受信された無線伝送信号を１フレーム分、
   複素数相関信号としてシンボル速度の２倍以上の速度で
   記憶する記憶部と、該記憶部上の複素数相関信号から最
   大複素数相関信号を検索の上、該最大複素数相関信号が
   記憶されているアドレスをピークアドレスとして検出保
   持するピークアドレス検出部と、該ピークアドレス検出
   部からのピークアドレスと上記アドレス信号とを比較の
   上、最初のアドレス一致信号により上記フレームパルス
   生成部をリセットする一方、最初以外のアドレス一致信
   号を上記位相比較機能に他入力として与えるアドレス比
   較部とを少なくとも含む構成のフレーム同期回路。
2. 【請求項２】 無線伝送信号としての各フレーム上の同
   一位置に挿入されている同期ワードにもとづき、フレー
   ム同期を取るためのフレーム同期回路であって、少なく
   とも位相比較機能および電圧制御発振機能を含むＰＬＬ
   部と、該ＰＬＬ部から出力される発振周波数信号を分周
   の上、回路内動作クロックおよびアドレス信号を作成す
   る分周部と、該分周部からの動作クロックを分周の上、
   フレーム周期のフレームパルスを上記位相比較機能への
   １入力として作成するフレームパルス生成部と、受信さ
   れた無線伝送信号を直交Ｉ，Ｑ信号に分離された状態で
   Ａ／Ｄ変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部からの
   直交Ｉ，Ｑ信号を事前設定同期ワードパターンと複素数
   相関処理の上、複素数相関信号を順次発生する複素数相
   関部と、初期状態、またはフレーム同期外れ状態で、上
   記アドレス信号にもとづき、上記複素数相関部からの複
   素数相関信号を１フレーム分、シンボル速度の２倍以上
   の速度で記憶する記憶部と、該記憶部上の複素数相関信
   号から最大複素数相関信号を検索の上、該最大複素数相
   関信号が記憶されているアドレスをピークアドレスとし
   て検出保持するピークアドレス検出部と、該ピークアド
   レス検出部からのピークアドレスと上記アドレス信号と
   を比較の上、アドレス一致の際にアドレス一致信号を発
   生するアドレス比較部と、該アドレス比較部からの最初
   のアドレス一致信号を上記フレームパルス生成部にリセ
   ット信号として与える一方、最初以外のアドレス一致信
   号を上記位相比較機能に他入力として与える切替スイッ
   チとを少なくとも含む構成のフレーム同期回路。
3. 【請求項３】 無線伝送信号としての各フレーム上の同
   一位置に挿入されている同期ワードにもとづき、フレー
   ム同期を取るためのフレーム同期回路であって、少なく
   とも位相比較機能および電圧制御発振機能を含むＰＬＬ
   部と、該ＰＬＬ部から出力される発振周波数信号を分周
   の上、回路内動作クロックおよびアドレス信号を作成す
   る分周部と、該分周部からの動作クロックを分周の上、
   フレーム周期のフレームパルスを上記位相比較機能への
   １入力として作成するフレームパルス生成部と、初期状
   態、またはフレーム同期外れ状態で、上記アドレス信号
   にもとづき、受信された無線伝送信号を複数フレーム
   分、複素数相関信号としてシンボル速度の２倍以上の速
   度で記憶する記憶部と、該記憶部上の複素数相関信号か
   らフレーム毎に最大複素数相関信号を検索の上、該最大
   複素数相関信号が記憶されているアドレスをピークアド
   レスとして検出し、ピーク出現頻度大のピークアドレス
   をフレーム同期位置として見做し検出保持するピークア
   ドレス検出部と、該ピークアドレス検出部からのフレー
   ム同期位置と上記アドレス信号とを比較の上、最初のア
   ドレス一致信号により上記フレームパルス生成部をリセ
   ットする一方、最初以外のアドレス一致信号を上記位相
   比較機能に他入力として与えるアドレス比較部とを少な
   くとも含む構成のフレーム同期回路。