JP2002026615A - 非可逆回路素子および通信装置 - Google Patents
非可逆回路素子および通信装置Info
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- H01—ELECTRIC ELEMENTS
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- H01P1/00—Auxiliary devices
- H01P1/32—Non-reciprocal transmission devices
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- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
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Abstract
(57)【要約】
【課題】 整合回路を構成する回路素子をプリント基板
上へ実装することに伴って生じる、製造コストの上昇、
信頼性の低下、全体の大型化といった問題を解消した非
可逆回路素子およびそれを備えた通信装置を提供する。 【解決手段】 互いに交差する第１・第２の中心導体１
１，１２とフェライト１０とを組み合わせて成るフェラ
イト組立体１と、このフェライト組立体１に静磁界を印
加する磁石３ａ，３ｂおよびヨーク６を備え、第１・第
２の中心導体１１，１２に接続され、整合回路を構成す
る回路素子を、誘電体積層基板４に構成し、この誘電体
積層基板４にフェライト組立体１を実装する。
上へ実装することに伴って生じる、製造コストの上昇、
信頼性の低下、全体の大型化といった問題を解消した非
可逆回路素子およびそれを備えた通信装置を提供する。 【解決手段】 互いに交差する第１・第２の中心導体１
１，１２とフェライト１０とを組み合わせて成るフェラ
イト組立体１と、このフェライト組立体１に静磁界を印
加する磁石３ａ，３ｂおよびヨーク６を備え、第１・第
２の中心導体１１，１２に接続され、整合回路を構成す
る回路素子を、誘電体積層基板４に構成し、この誘電体
積層基板４にフェライト組立体１を実装する。
Description
【０００１】
【発明の属する技術分野】この発明はマイクロ波帯等で
使用されるアイソレータ等の非可逆回路素子およびそれ
を備えた通信装置に関するものである。
使用されるアイソレータ等の非可逆回路素子およびそれ
を備えた通信装置に関するものである。
【０００２】
【従来の技術】従来の２ポート型非可逆回路素子におい
ては、コンデンサや抵抗等の回路素子を個別に用意し、
プリント基板上の所定位置に配置して組み付け、また、
フェライトとそれに対して交差配置した二つの中心導体
とからなるフェライト組立体をプリント基板上に配置す
ることによって、構成していた。
ては、コンデンサや抵抗等の回路素子を個別に用意し、
プリント基板上の所定位置に配置して組み付け、また、
フェライトとそれに対して交差配置した二つの中心導体
とからなるフェライト組立体をプリント基板上に配置す
ることによって、構成していた。
【０００３】上記コンデンサは、誘電体基板の両面に電
極を形成し、それを所定寸法に切り出して構成してい
た。また、抵抗素子には、通常のチップ抵抗を使用して
いた。
極を形成し、それを所定寸法に切り出して構成してい
た。また、抵抗素子には、通常のチップ抵抗を使用して
いた。
【０００４】
【発明が解決しようとする課題】従来の２ポート型非可
逆回路素子において、各回路素子をプリント基板上の所
定位置に正確に配置して組み付けるには、多数の工程と
多大な工数を要し、低コストでの量産が困難であった。
また、必要とするコンデンサの容量値を、非可逆回路素
子の動作周波数や用途によって変える必要があるため、
誘電体基板を切り出す寸法が多種となり、コンデンサ素
子の管理が煩雑であった。また、多数の回路素子を組み
付けるために接合箇所が多くなり、信頼性の低下要因を
内包していた。さらには、各回路素子を配置するための
面積をプリント基板上に設けておく必要があるため、プ
リント基板の縮小化が困難であり、小型化の市場要求に
応じることが困難であった。
逆回路素子において、各回路素子をプリント基板上の所
定位置に正確に配置して組み付けるには、多数の工程と
多大な工数を要し、低コストでの量産が困難であった。
また、必要とするコンデンサの容量値を、非可逆回路素
子の動作周波数や用途によって変える必要があるため、
誘電体基板を切り出す寸法が多種となり、コンデンサ素
子の管理が煩雑であった。また、多数の回路素子を組み
付けるために接合箇所が多くなり、信頼性の低下要因を
内包していた。さらには、各回路素子を配置するための
面積をプリント基板上に設けておく必要があるため、プ
リント基板の縮小化が困難であり、小型化の市場要求に
応じることが困難であった。
【０００５】この発明の目的は、上記回路素子のプリン
ト基板上への実装を不要とすることにより、上記問題点
を解消し、低コストでの量産を可能とし、コンデンサ素
子の管理の煩雑性を解消し、接続箇所の削減により信頼
性の確保を容易にし、更に基板面積の縮小化に伴って全
体を容易に小型化できるようにした、非可逆回路素子お
よびそれを備えた通信装置を提供することにある。
ト基板上への実装を不要とすることにより、上記問題点
を解消し、低コストでの量産を可能とし、コンデンサ素
子の管理の煩雑性を解消し、接続箇所の削減により信頼
性の確保を容易にし、更に基板面積の縮小化に伴って全
体を容易に小型化できるようにした、非可逆回路素子お
よびそれを備えた通信装置を提供することにある。
【０００６】
【課題を解決するための手段】この発明の非可逆回路素
子は、電気絶縁状態で互いに交差させて配置した第１・
第２の中心導体とフェライトとを組み合わせてなるフェ
ライト組立体と、該フェライト組立体に静磁界を印加す
る磁石およびヨークと、前記第１・第２の中心導体に接
続され、整合回路を構成する回路素子とを含む非可逆回
路素子において、フェライト組立体を実装する誘電体積
層基板の誘電体および所定層に形成した電極により前記
回路素子を構成する。
子は、電気絶縁状態で互いに交差させて配置した第１・
第２の中心導体とフェライトとを組み合わせてなるフェ
ライト組立体と、該フェライト組立体に静磁界を印加す
る磁石およびヨークと、前記第１・第２の中心導体に接
続され、整合回路を構成する回路素子とを含む非可逆回
路素子において、フェライト組立体を実装する誘電体積
層基板の誘電体および所定層に形成した電極により前記
回路素子を構成する。
【０００７】このように、フェライト組立体を実装する
基板に整合回路を構成する回路素子を構成することによ
り、個別のチップ状コンデンサ素子やチップ抵抗をプリ
ント基板上に実装することに伴う上述の問題を解消す
る。
基板に整合回路を構成する回路素子を構成することによ
り、個別のチップ状コンデンサ素子やチップ抵抗をプリ
ント基板上に実装することに伴う上述の問題を解消す
る。
【０００８】また、この発明の非可逆回路素子は、上記
誘電体積層基板に複数のコンデンサを構成する。特に２
ポートタイプの非可逆回路素子において整合回路に要す
る多数のコンデンサを単一の誘電体積層基板に組み込む
ことにより、量産性向上、コンデンサ素子管理の煩雑性
の解消、信頼性の向上、全体の小型化および低コスト化
の効果を高める。
誘電体積層基板に複数のコンデンサを構成する。特に２
ポートタイプの非可逆回路素子において整合回路に要す
る多数のコンデンサを単一の誘電体積層基板に組み込む
ことにより、量産性向上、コンデンサ素子管理の煩雑性
の解消、信頼性の向上、全体の小型化および低コスト化
の効果を高める。
【０００９】また、この発明は上記誘電体積層基板にフ
ェライト組立体のフェライト部分が係合する窪みまたは
孔を形成する。これにより、非可逆回路素子内部へのフ
ェライト組立体の固定を容易にし、固定用の特別な部材
を不要とするとともに、上記窪みまたは孔に係合するフ
ェライトの寸法だけ全体を低背化する。
ェライト組立体のフェライト部分が係合する窪みまたは
孔を形成する。これにより、非可逆回路素子内部へのフ
ェライト組立体の固定を容易にし、固定用の特別な部材
を不要とするとともに、上記窪みまたは孔に係合するフ
ェライトの寸法だけ全体を低背化する。
【００１０】また、この発明は、上記フェライト組立体
として、フェライトに中心導体を巻回したものとし、誘
電体積層基板にフェライト組立体の中心導体部分が係合
する窪みまたは孔を形成する。これにより、非可逆回路
素子内部へのフェライト組立体の固定を容易にするとと
もに、上記窪みまたは孔に係合する中心導体の寸法だけ
全体を低背化する。
として、フェライトに中心導体を巻回したものとし、誘
電体積層基板にフェライト組立体の中心導体部分が係合
する窪みまたは孔を形成する。これにより、非可逆回路
素子内部へのフェライト組立体の固定を容易にするとと
もに、上記窪みまたは孔に係合する中心導体の寸法だけ
全体を低背化する。
【００１１】また、この発明は、誘電体積層基板の上に
フェライト組立体、磁石およびヨークを順に配置すると
ともに、誘電体積層基板の側面にスルーホール電極を設
け、その電極に係合する突起部をヨーク側に設ける。こ
の構造により、誘電体積層基板とヨークとのアース接続
を容易とし、しかもその接続部が誘電体積層基板の側面
から外部へ突出させない。
フェライト組立体、磁石およびヨークを順に配置すると
ともに、誘電体積層基板の側面にスルーホール電極を設
け、その電極に係合する突起部をヨーク側に設ける。こ
の構造により、誘電体積層基板とヨークとのアース接続
を容易とし、しかもその接続部が誘電体積層基板の側面
から外部へ突出させない。
【００１２】また、この発明は、上記ヨークの突起部と
誘電体積層基板のスルーホール電極とを半田付けし、電
気的・機械的な結合を同時に図る。
誘電体積層基板のスルーホール電極とを半田付けし、電
気的・機械的な結合を同時に図る。
【００１３】また、この発明は誘電体積層基板の上面に
フェライト組立体の中心導体を接続するための電極を形
成する。これにより、フェライト組立体の中心導体を誘
電体積層基板の上面に容易に表面実装できるようにす
る。
フェライト組立体の中心導体を接続するための電極を形
成する。これにより、フェライト組立体の中心導体を誘
電体積層基板の上面に容易に表面実装できるようにす
る。
【００１４】また、この発明は誘電体積層基板の下面に
外部回路と接続するための電極を形成する。すなわち、
この電極を、非可逆回路素子を実装すべき回路基板上に
表面実装する際の端子として使用できるようにする。
外部回路と接続するための電極を形成する。すなわち、
この電極を、非可逆回路素子を実装すべき回路基板上に
表面実装する際の端子として使用できるようにする。
【００１５】更に、この発明は、上記の何れかの構成か
ら成る非可逆回路素子を用い、例えば送信信号を増幅す
る回路の出力部等に設けた通信装置を構成する。
ら成る非可逆回路素子を用い、例えば送信信号を増幅す
る回路の出力部等に設けた通信装置を構成する。
【００１６】
【発明の実施の形態】第１の実施形態に係るアイソレー
タの構成を図１〜図３を参照して説明する。
タの構成を図１〜図３を参照して説明する。
【００１７】図１はアイソレータの分解斜視図である。
ここで、１は、絶縁被覆した導線から成る第１の中心導
体１１および第２の中心導体１２をフェライト１０に対
してそれぞれ巻回して成るフェライト組立体である。
ここで、１は、絶縁被覆した導線から成る第１の中心導
体１１および第２の中心導体１２をフェライト１０に対
してそれぞれ巻回して成るフェライト組立体である。
【００１８】３ａ，３ｂはそれぞれフェライト１０に対
して静磁界を印加する永久磁石、６はケースを兼ねる磁
気回路を構成するヨークである。４は誘電体積層基板で
あり、その上面にフェライト組立体１の中心導体を接続
するための電極Ｅ１０，Ｅ１１，Ｅ１２を形成してい
る。フェライト組立体１の第１の中心導体１１，第２の
中心導体１２のそれぞれの端部Ｐ１，Ｐ２は電極Ｅ１
１，Ｅ１２に接続し、他方の端部Ｇ１，Ｇ２は電極Ｅ１
０にそれぞれ接続する。
して静磁界を印加する永久磁石、６はケースを兼ねる磁
気回路を構成するヨークである。４は誘電体積層基板で
あり、その上面にフェライト組立体１の中心導体を接続
するための電極Ｅ１０，Ｅ１１，Ｅ１２を形成してい
る。フェライト組立体１の第１の中心導体１１，第２の
中心導体１２のそれぞれの端部Ｐ１，Ｐ２は電極Ｅ１
１，Ｅ１２に接続し、他方の端部Ｇ１，Ｇ２は電極Ｅ１
０にそれぞれ接続する。
【００１９】図２は上記誘電体積層基板４の構成を示す
斜視図である。（Ａ）は全体の斜視図、（Ｂ）はそれを
裏返した状態での斜視図である。この誘電体積層基板は
誘電体層が三層、電極層が四層からなる誘電体セラミッ
ク多層基板であり、（Ｃ）は中間の誘電体層の上面を見
た斜視図、（Ｄ）は下層の誘電体層の上面を見た斜視図
である。
斜視図である。（Ａ）は全体の斜視図、（Ｂ）はそれを
裏返した状態での斜視図である。この誘電体積層基板は
誘電体層が三層、電極層が四層からなる誘電体セラミッ
ク多層基板であり、（Ｃ）は中間の誘電体層の上面を見
た斜視図、（Ｄ）は下層の誘電体層の上面を見た斜視図
である。
【００２０】図２の（Ｄ）に示した電極Ｅ２１，Ｅ２２
と、（Ｃ）に示した電極Ｅ３１，Ｅ３２との間に生じる
静電容量をコンデンサとして構成している。また（Ｄ）
に示す電極Ｅ１９，Ｅ２０と（Ｃ）に示す電極Ｅ３１，
Ｅ３２との間にそれぞれ生じる静電容量をコンデンサと
して構成している。また、電極Ｅ３１とＥ３２の一方の
端部間にＲで示す抵抗膜を抵抗器として形成している。
（Ａ）に示した表面の電極Ｅ１１，Ｅ１２はスルーホー
ルを介して、（Ｃ）に示す電極Ｅ３１，Ｅ３２にそれぞ
れ導通させている。またＥ１０とＥ２０との間もスルー
ホールを介して導通させている。更に、電極Ｅ１９，Ｅ
２０は基板の端面を介して下面の端子電極Ｅ１，Ｅ３，
Ｅ４，Ｅ６にそれぞれ導通させている。また電極Ｅ２
１，Ｅ２２も基板の端面から下面にかけて端子電極Ｅ
５，Ｅ２にそれぞれ導通させている。
と、（Ｃ）に示した電極Ｅ３１，Ｅ３２との間に生じる
静電容量をコンデンサとして構成している。また（Ｄ）
に示す電極Ｅ１９，Ｅ２０と（Ｃ）に示す電極Ｅ３１，
Ｅ３２との間にそれぞれ生じる静電容量をコンデンサと
して構成している。また、電極Ｅ３１とＥ３２の一方の
端部間にＲで示す抵抗膜を抵抗器として形成している。
（Ａ）に示した表面の電極Ｅ１１，Ｅ１２はスルーホー
ルを介して、（Ｃ）に示す電極Ｅ３１，Ｅ３２にそれぞ
れ導通させている。またＥ１０とＥ２０との間もスルー
ホールを介して導通させている。更に、電極Ｅ１９，Ｅ
２０は基板の端面を介して下面の端子電極Ｅ１，Ｅ３，
Ｅ４，Ｅ６にそれぞれ導通させている。また電極Ｅ２
１，Ｅ２２も基板の端面から下面にかけて端子電極Ｅ
５，Ｅ２にそれぞれ導通させている。
【００２１】図３は、上記アイソレータの回路図であ
る。中心導体１１，１２のそれぞれの端部は接地してい
て、中心導体１１の他方端と入力端子との間に、および
中心導体１２の他方端と出力端子との間にコンデンサＣ
２１，Ｃ２２をそれぞれ直列に接続している。また、中
心導体１１の他方端と接地との間、および中心導体１２
の他方端と接地との間にコンデンサＣ１１，Ｃ１２をそ
れぞれ並列に接続している。さらに、中心導体１１，１
２の他方端同士の間に抵抗Ｒを接続している。
る。中心導体１１，１２のそれぞれの端部は接地してい
て、中心導体１１の他方端と入力端子との間に、および
中心導体１２の他方端と出力端子との間にコンデンサＣ
２１，Ｃ２２をそれぞれ直列に接続している。また、中
心導体１１の他方端と接地との間、および中心導体１２
の他方端と接地との間にコンデンサＣ１１，Ｃ１２をそ
れぞれ並列に接続している。さらに、中心導体１１，１
２の他方端同士の間に抵抗Ｒを接続している。
【００２２】今、順方向の信号の透過を考えると、抵抗
Ｒの両端は同位相同振幅となって、抵抗Ｒには電流が流
れず、入力端子からの入力信号がそのまま出力端子から
出力される。
Ｒの両端は同位相同振幅となって、抵抗Ｒには電流が流
れず、入力端子からの入力信号がそのまま出力端子から
出力される。
【００２３】逆方向の信号の入射を考えると、フェライ
ト１０を通過する高周波磁界の向きが上記順方向の場合
とは逆向きとなって、抵抗Ｒの両端に逆相の信号が発生
し、抵抗Ｒで電力が消費される。そのため、理想的には
入力端子からは信号が出力されない。実際には、中心導
体１１，１２の交差角度とファラディ回転による偏波面
の回転角度に応じて、信号の順方向透過時と逆方向入射
時とで、上記抵抗両端の位相差が変化する。そのため、
挿入損失が小さく、且つ高い非可逆（アイソレーショ
ン）特性が得られるように、フェライト１０に印加され
る静磁界の強度と中心導体１１，１２の交差角度を定め
る。
ト１０を通過する高周波磁界の向きが上記順方向の場合
とは逆向きとなって、抵抗Ｒの両端に逆相の信号が発生
し、抵抗Ｒで電力が消費される。そのため、理想的には
入力端子からは信号が出力されない。実際には、中心導
体１１，１２の交差角度とファラディ回転による偏波面
の回転角度に応じて、信号の順方向透過時と逆方向入射
時とで、上記抵抗両端の位相差が変化する。そのため、
挿入損失が小さく、且つ高い非可逆（アイソレーショ
ン）特性が得られるように、フェライト１０に印加され
る静磁界の強度と中心導体１１，１２の交差角度を定め
る。
【００２４】上述の動作は入出力インピーダンスとアイ
ソレータのインピーダンスとの整合がとれていることが
前提となる。ところが、フェライト１０を小型化した場
合に、中心導体１１，１２の長さが短くなって、その分
インダクタンス成分が小さくなり、所望の周波数で動作
させる場合にインピーダンス整合がとれない。
ソレータのインピーダンスとの整合がとれていることが
前提となる。ところが、フェライト１０を小型化した場
合に、中心導体１１，１２の長さが短くなって、その分
インダクタンス成分が小さくなり、所望の周波数で動作
させる場合にインピーダンス整合がとれない。
【００２５】そこで、フェライト１０に対して中心導体
１１，１２を巻回し、小型のフェライト板を用いても、
中心導体のインダクタンスを増大させる。ただし、中心
導体の巻回によるインダクタンスの増加は急激であるの
で、並列に接続したコンデンサＣ１１，Ｃ１２だけでは
アイソレータのインピーダンスが入出力インピーダンス
（通常５０Ω）より高くなって整合がとれない場合が生
じる。そこで、入出力端子に直列に所定容量のコンデン
サＣ２１，Ｃ２２を接続する。
１１，１２を巻回し、小型のフェライト板を用いても、
中心導体のインダクタンスを増大させる。ただし、中心
導体の巻回によるインダクタンスの増加は急激であるの
で、並列に接続したコンデンサＣ１１，Ｃ１２だけでは
アイソレータのインピーダンスが入出力インピーダンス
（通常５０Ω）より高くなって整合がとれない場合が生
じる。そこで、入出力端子に直列に所定容量のコンデン
サＣ２１，Ｃ２２を接続する。
【００２６】上記中心導体１１，１２は、表面に電気絶
縁被膜を施した銅線を用いる。絶縁被膜の材料として
は、ポリイミド、ポリアミドイミド、ポリエステルイミ
ド、ポリエステル、またはポリウレタンなどを用いる。
また、この銅線の直径は０．１ｍｍ以下に定める。
縁被膜を施した銅線を用いる。絶縁被膜の材料として
は、ポリイミド、ポリアミドイミド、ポリエステルイミ
ド、ポリエステル、またはポリウレタンなどを用いる。
また、この銅線の直径は０．１ｍｍ以下に定める。
【００２７】なお、以上に示した例では、中心導体とし
て銅線を例に挙げたが、銅以外に銀，金、その他の金
属、またはこれらのうち１つを含む合金の金属線を用い
てもよい。
て銅線を例に挙げたが、銅以外に銀，金、その他の金
属、またはこれらのうち１つを含む合金の金属線を用い
てもよい。
【００２８】次に、第２の実施形態に係るアイソレータ
の構成を図４を参照して説明する。図４の（Ａ）は誘電
体積層基板の斜視図、（Ｂ）はアイソレータの一方の磁
石とフェライト組立体との間での縦断面図である。また
（Ｃ）は同一部分での別の構成によるアイソレータの断
面図である。
の構成を図４を参照して説明する。図４の（Ａ）は誘電
体積層基板の斜視図、（Ｂ）はアイソレータの一方の磁
石とフェライト組立体との間での縦断面図である。また
（Ｃ）は同一部分での別の構成によるアイソレータの断
面図である。
【００２９】（Ａ）に示すように、誘電体積層基板４の
ほぼ中央部には孔８を形成している。この誘電体積層基
板４とヨーク６とで構成される空間内にフェライト組立
体を配置する際、（Ｂ）に示すようにフェライト１０の
一方の角部分を誘電体積層基板４の孔８に係合させる。
これにより、二つの磁石３ａ，３ｂの中間位置で、且つ
その二つの磁石３ａ，３ｂの主面に対してフェライト１
０の主面が平行な関係となるように、フェライト組立体
を誘電体積層基板４とヨーク６との間に配置固定する。
ほぼ中央部には孔８を形成している。この誘電体積層基
板４とヨーク６とで構成される空間内にフェライト組立
体を配置する際、（Ｂ）に示すようにフェライト１０の
一方の角部分を誘電体積層基板４の孔８に係合させる。
これにより、二つの磁石３ａ，３ｂの中間位置で、且つ
その二つの磁石３ａ，３ｂの主面に対してフェライト１
０の主面が平行な関係となるように、フェライト組立体
を誘電体積層基板４とヨーク６との間に配置固定する。
【００３０】（Ｃ）に示す例では、フェライト１０に巻
回した中心導体１１，１２のうち一方の中心導体１１が
誘電体積層基板４に設けた孔８に係合するように、フェ
ライト組立体を誘電体積層基板４とヨーク６との間に配
置固定している。このように、中心導体１１，１２はフ
ェライト１０に巻回しているので、中心導体の径分だけ
フェライト１０の端面から突出するが、この部分が誘電
体積層基板４の孔８に係合する。この構造によれば、フ
ェライト１０の周囲に無駄な空間が生じないので、限ら
れた空間内に所定サイズのフェライト組立体を収納する
ことができる。
回した中心導体１１，１２のうち一方の中心導体１１が
誘電体積層基板４に設けた孔８に係合するように、フェ
ライト組立体を誘電体積層基板４とヨーク６との間に配
置固定している。このように、中心導体１１，１２はフ
ェライト１０に巻回しているので、中心導体の径分だけ
フェライト１０の端面から突出するが、この部分が誘電
体積層基板４の孔８に係合する。この構造によれば、フ
ェライト１０の周囲に無駄な空間が生じないので、限ら
れた空間内に所定サイズのフェライト組立体を収納する
ことができる。
【００３１】次に、第３の実施形態に係るアイソレータ
の構成を図５に示す。（Ａ）はヨーク６の構造およびヨ
ーク６と誘電体積層基板４との位置関係を示す斜視図、
（Ｂ）は両者を組み立てた状態での側面図である。図５
において、誘電体積層基板４の端面における端子電極は
スルーホール電極である。これらのスルーホール電極
は、この誘電体積層基板４をマザー基板から切り出す前
に、隣接する基板との間をまたぐように形成したスルー
ホールであり、それらのスルーホールを通る線で分断す
ることによって、このようなスルーホール電極を端面に
形成している。
の構成を図５に示す。（Ａ）はヨーク６の構造およびヨ
ーク６と誘電体積層基板４との位置関係を示す斜視図、
（Ｂ）は両者を組み立てた状態での側面図である。図５
において、誘電体積層基板４の端面における端子電極は
スルーホール電極である。これらのスルーホール電極
は、この誘電体積層基板４をマザー基板から切り出す前
に、隣接する基板との間をまたぐように形成したスルー
ホールであり、それらのスルーホールを通る線で分断す
ることによって、このようなスルーホール電極を端面に
形成している。
【００３２】ヨーク６には、誘電体積層基板４に設けた
スルーホール電極１５の形成部に係合する突起部１６を
形成している。誘電体積層基板４のスルーホール電極１
５は接地電極に導通していて、図５の（Ｂ）に示したよ
うに、ヨーク６の突起部１６をスルーホール電極１５の
凹部に係合させた状態で半田付けすることによって、両
者の機械的接合とともに電気的なアース接続も同時に行
う。
スルーホール電極１５の形成部に係合する突起部１６を
形成している。誘電体積層基板４のスルーホール電極１
５は接地電極に導通していて、図５の（Ｂ）に示したよ
うに、ヨーク６の突起部１６をスルーホール電極１５の
凹部に係合させた状態で半田付けすることによって、両
者の機械的接合とともに電気的なアース接続も同時に行
う。
【００３３】次に、第４の実施形態に係る通信装置の構
成を図６を参照して説明する。図６においてＡＮＴは送
受信アンテナ、ＤＰＸはデュプレクサ、ＢＰＦａ，ＢＰ
Ｆｂはそれぞれ帯域通過フィルタ、ＡＭＰａ，ＡＭＰｂ
はそれぞれ増幅回路、ＭＩＸａ，ＭＩＸｂはそれぞれミ
キサ、ＯＳＣはオシレータ、ＳＹＮは周波数シンセサイ
ザ、ＩＳＯはアイソレータである。
成を図６を参照して説明する。図６においてＡＮＴは送
受信アンテナ、ＤＰＸはデュプレクサ、ＢＰＦａ，ＢＰ
Ｆｂはそれぞれ帯域通過フィルタ、ＡＭＰａ，ＡＭＰｂ
はそれぞれ増幅回路、ＭＩＸａ，ＭＩＸｂはそれぞれミ
キサ、ＯＳＣはオシレータ、ＳＹＮは周波数シンセサイ
ザ、ＩＳＯはアイソレータである。
【００３４】ＭＩＸａは入力されたＩＦ信号と、ＳＹＮ
から出力された信号とを混合し、ＢＰＦａはＭＩＸａか
らの混合出力信号のうち送信周波数帯域のみを通過さ
せ、ＡＭＰａはこれを電力増幅し、アイソレータＩＳＯ
およびＤＰＸを介しＡＮＴより送信する。ＡＭＰｂはＤ
ＰＸから取り出した受信信号を増幅する。ＢＰＦｂはＡ
ＭＰｂから出力される受信信号のうち受信周波数帯域の
みを通過させる。ＭＩＸｂは、ＳＹＮから出力された周
波数信号と受信信号とをミキシングして中間周波信号Ｉ
Ｆを出力する。
から出力された信号とを混合し、ＢＰＦａはＭＩＸａか
らの混合出力信号のうち送信周波数帯域のみを通過さ
せ、ＡＭＰａはこれを電力増幅し、アイソレータＩＳＯ
およびＤＰＸを介しＡＮＴより送信する。ＡＭＰｂはＤ
ＰＸから取り出した受信信号を増幅する。ＢＰＦｂはＡ
ＭＰｂから出力される受信信号のうち受信周波数帯域の
みを通過させる。ＭＩＸｂは、ＳＹＮから出力された周
波数信号と受信信号とをミキシングして中間周波信号Ｉ
Ｆを出力する。
【００３５】図６に示したアイソレータＩＳＯ部分に
は、以上に示した構造のアイソレータを用いる。このよ
うに、小型・低背化、高信頼性化および低コスト化を図
ったアイソレータを用いることによって、全体に薄型・
軽量化を図った低コストで信頼性の高い携帯電話等の通
信装置を得る。
は、以上に示した構造のアイソレータを用いる。このよ
うに、小型・低背化、高信頼性化および低コスト化を図
ったアイソレータを用いることによって、全体に薄型・
軽量化を図った低コストで信頼性の高い携帯電話等の通
信装置を得る。
【００３６】
【発明の効果】この発明によれば、個別のチップ状コン
デンサ素子やチップ抵抗をプリント基板上に実装する必
要がなくなり、低コストでの量産が可能となり、回路素
子管理の煩雑性が解消され、接続部の数が大幅に削減さ
れて信頼性が向上し、全体の小型化および低コスト化の
効果が高まる。
デンサ素子やチップ抵抗をプリント基板上に実装する必
要がなくなり、低コストでの量産が可能となり、回路素
子管理の煩雑性が解消され、接続部の数が大幅に削減さ
れて信頼性が向上し、全体の小型化および低コスト化の
効果が高まる。
【００３７】特に２ポートタイプの非可逆回路素子にお
いて整合回路に要する多数のコンデンサを単一の誘電体
積層基板に組み込むことにより、量産性向上、コンデン
サ素子管理の煩雑性の解消、信頼性の向上、全体の小型
化および低コスト化の効果が高まる。
いて整合回路に要する多数のコンデンサを単一の誘電体
積層基板に組み込むことにより、量産性向上、コンデン
サ素子管理の煩雑性の解消、信頼性の向上、全体の小型
化および低コスト化の効果が高まる。
【００３８】また、誘電体積層基板にフェライト組立体
のフェライト部分が係合する窪みまたは孔を形成するこ
とにより、非可逆回路素子内部へのフェライト組立体の
固定が容易となり、固定用の特別な部材が不要となると
ともに、上記窪みまたは孔に係合するフェライトの寸法
だけ全体を低背化する。
のフェライト部分が係合する窪みまたは孔を形成するこ
とにより、非可逆回路素子内部へのフェライト組立体の
固定が容易となり、固定用の特別な部材が不要となると
ともに、上記窪みまたは孔に係合するフェライトの寸法
だけ全体を低背化する。
【００３９】また、フェライト組立体として、フェライ
トに中心導体を巻回したものとし、誘電体積層基板にフ
ェライト組立体の中心導体部分が係合する窪みまたは孔
を形成することより、非可逆回路素子内部へのフェライ
ト組立体の固定が容易となり、窪みまたは孔に係合する
中心導体の寸法だけ全体がさらに低背化できる。
トに中心導体を巻回したものとし、誘電体積層基板にフ
ェライト組立体の中心導体部分が係合する窪みまたは孔
を形成することより、非可逆回路素子内部へのフェライ
ト組立体の固定が容易となり、窪みまたは孔に係合する
中心導体の寸法だけ全体がさらに低背化できる。
【００４０】また、誘電体積層基板の上にフェライト組
立体、磁石およびヨークを順に配置するとともに、誘電
体積層基板の側面にスルーホール電極を設け、その電極
に係合する突起部をヨーク側に設けることにより、誘電
体積層基板とヨークとのアース接続が容易となり、しか
もその接続部が誘電体積層基板の側面から外部へ突出せ
ず、小型化が図れる。
立体、磁石およびヨークを順に配置するとともに、誘電
体積層基板の側面にスルーホール電極を設け、その電極
に係合する突起部をヨーク側に設けることにより、誘電
体積層基板とヨークとのアース接続が容易となり、しか
もその接続部が誘電体積層基板の側面から外部へ突出せ
ず、小型化が図れる。
【００４１】また、ヨークの突起部と誘電体積層基板の
スルーホール電極とを半田付けすることにより、電気的
・機械的な結合を同時に図ることができる。
スルーホール電極とを半田付けすることにより、電気的
・機械的な結合を同時に図ることができる。
【００４２】また、誘電体積層基板の上面にフェライト
組立体の中心導体を接続するための電極を形成すること
により、フェライト組立体の中心導体を誘電体積層基板
の上面に容易に表面実装できるようになる。
組立体の中心導体を接続するための電極を形成すること
により、フェライト組立体の中心導体を誘電体積層基板
の上面に容易に表面実装できるようになる。
【００４３】また、この発明は誘電体積層基板の下面に
外部回路と接続するための電極を形成することにより、
その電極を、非可逆回路素子を実装すべき回路基板上に
表面実装する際の端子としてそのまま使用できるように
なる。
外部回路と接続するための電極を形成することにより、
その電極を、非可逆回路素子を実装すべき回路基板上に
表面実装する際の端子としてそのまま使用できるように
なる。
【００４４】更に、この発明によれば、上記非可逆回路
素子を例えば送信信号を増幅する回路の出力部等に設け
ることによって、全体に薄型・軽量化を図った低コスト
で信頼性の高い携帯電話等の通信装置が得られる。
素子を例えば送信信号を増幅する回路の出力部等に設け
ることによって、全体に薄型・軽量化を図った低コスト
で信頼性の高い携帯電話等の通信装置が得られる。
【図１】第１の実施形態に係るアイソレータの分解斜視
図
図
【図２】同アイソレータの誘電体積層基板の構造を示す
図
図
【図３】同アイソレータの等価回路図
【図４】第２の実施形態に係るアイソレータの構成を示
す図
す図
【図５】第３の実施形態に係るアイソレータの構成を示
す図
す図
【図６】第４の実施形態に係る通信装置の構成を示すブ
ロック図
ロック図
１−フェライト組立体 １０−フェライト １１−第１の中心導体 １２−第２の中心導体 ３−磁石 ４−誘電体積層基板 ６−ヨーク（ケース） ８−孔 １５−スルーホール電極 １６−突起部
Claims (9)
- 【請求項１】 電気絶縁状態で互いに交差させて配置し
た第１・第２の中心導体とフェライトとを組み合わせて
なるフェライト組立体と、該フェライト組立体に静磁界
を印加する磁石およびヨークと、前記第１・第２の中心
導体に接続され、整合回路を構成する回路素子とを含む
非可逆回路素子において、 前記フェライト組立体を実装する誘電体積層基板の誘電
体および所定層に形成した電極により前記回路素子を構
成した非可逆回路素子。 - 【請求項２】 前記誘電体積層基板に構成した回路素子
には複数のコンデンサが含まれている請求項１に記載の
非可逆回路素子。 - 【請求項３】 前記誘電体積層基板に前記フェライト組
立体のフェライト部分が係合する窪みまたは孔を形成し
た請求項１または２に記載の非可逆回路素子。 - 【請求項４】 前記フェライト組立体は、フェライトに
中心導体を巻回して成り、前記誘電体積層基板に前記フ
ェライト組立体の中心導体部分が係合する窪みまたは孔
を形成した請求項１または２に記載の非可逆回路素子。 - 【請求項５】 前記誘電体積層基板の上に、前記フェラ
イト組立体、前記磁石および前記ヨークを順に配置する
とともに、前記誘電体積層基板の側面にスルーホール電
極を設け、該電極に係合する突起部を前記ヨークに設け
た請求項１〜４のうちいずれかに記載の非可逆回路素
子。 - 【請求項６】 前記ヨークの突起部と前記スルーホール
電極とを半田付けした請求項５に記載の非可逆回路素
子。 - 【請求項７】 前記誘電体積層基板の上面に前記中心導
体を接続するための電極を形成した請求項１〜６のうち
いずれかに記載の非可逆回路素子。 - 【請求項８】 前記誘電体積層基板の下面に外部回路と
接続するための電極を形成した請求項１〜７のうちいず
れかに記載の非可逆回路素子。 - 【請求項９】 前記１〜８にうちいずれかに記載の非可
逆回路素子を備えた通信装置。
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|---|---|---|---|
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|---|---|---|---|---|
| WO2006011382A1 (ja) * | 2004-07-30 | 2006-02-02 | Murata Manufacturing Co., Ltd. | ２ポート型アイソレータ及び通信装置 |
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| KR101108011B1 (ko) * | 2011-02-11 | 2012-01-30 | 김세진 | 유리창 청소장치 |
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|---|---|---|---|---|
| US4016510A (en) * | 1976-05-03 | 1977-04-05 | Motorola, Inc. | Broadband two-port isolator |
| JP3121829B2 (ja) * | 1990-11-06 | 2001-01-09 | ティーディーケイ株式会社 | 非可逆回路素子用コンデンサ及び非可逆回路素子 |
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| JPH11220310A (ja) * | 1997-10-15 | 1999-08-10 | Hitachi Metals Ltd | 非可逆回路素子 |
| JP3348669B2 (ja) * | 1998-03-30 | 2002-11-20 | 株式会社村田製作所 | 非可逆回路素子 |
| JP3260710B2 (ja) * | 1998-11-19 | 2002-02-25 | エフ・ディ−・ケイ株式会社 | マイクロ波サーキュレータ／アイソレータの表面実装構造 |
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| JP3412593B2 (ja) * | 2000-02-25 | 2003-06-03 | 株式会社村田製作所 | 非可逆回路素子および高周波回路装置 |
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-
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-
2001
- 2001-07-05 GB GB0116457A patent/GB2370161B/en not_active Expired - Fee Related
- 2001-07-06 CN CNB011248432A patent/CN1237829C/zh not_active Expired - Fee Related
- 2001-07-06 KR KR10-2001-0040318A patent/KR100397740B1/ko not_active IP Right Cessation
- 2001-07-06 US US09/900,088 patent/US6522216B2/en not_active Expired - Fee Related
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