JP2002026277A - メモリデバイス及びその駆動方法 - Google Patents
メモリデバイス及びその駆動方法Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
Abstract
(57)【要約】
【課題】 回路構造を単純化し、高集積された層構造
のメモリデバイスを提供する。 【解決手段】 有機メモリ材料層を積層し、各有機メモ
リ材料層の一方の面に沿って複数の線状電極をＸ方向に
並列し、他方の面に沿って複数の線状電極を前記Ｘ方向
に並列した線状電極と直交するＹ方向に並列し、有機メ
モリ材料層を挟んで両線状電極が交差する位置にそれぞ
れメモリセルを形成する単純マトリクス構造のメモリデ
バイスとする。更に、相隣接する有機メモリ材料層にお
ける対応位置のメモリセルは、少なくともＸ方向に並列
された線状電極又はＹ方向に並列された線状電極のいず
れか一方を共有している構造とする。
のメモリデバイスを提供する。 【解決手段】 有機メモリ材料層を積層し、各有機メモ
リ材料層の一方の面に沿って複数の線状電極をＸ方向に
並列し、他方の面に沿って複数の線状電極を前記Ｘ方向
に並列した線状電極と直交するＹ方向に並列し、有機メ
モリ材料層を挟んで両線状電極が交差する位置にそれぞ
れメモリセルを形成する単純マトリクス構造のメモリデ
バイスとする。更に、相隣接する有機メモリ材料層にお
ける対応位置のメモリセルは、少なくともＸ方向に並列
された線状電極又はＹ方向に並列された線状電極のいず
れか一方を共有している構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は、層構造のメモリデ
バイスに係り、特に強誘電体層を積層してなる単純マト
リクス構造の強誘電体メモリデバイスに関する。
バイスに係り、特に強誘電体層を積層してなる単純マト
リクス構造の強誘電体メモリデバイスに関する。
【０００２】
【従来の技術】強誘電体材料は比誘電率が数百から数千
と極めて大きく、キャパシタの絶縁膜に用いれば大規模
集積回路に好適な小面積、大容量のキャパシタが得られ
る。強誘電体材料は自発分極を持ち、外部電場の作用に
より分極方向を反転させることができるため、この特性
を用いて不揮発性メモリを製造することができる。強誘
電体としては、ペロブスカイト型結晶構造のＰＺＴ
（鉛、ジルコニウム、チタン酸化物）、ＰＬＺＴ、バル
クのＢＴＯ、ＶＤＦ（ビニリデンフロライド）、ＴｒＦ
Ｅ（トリフロロエチレン）等が知られている。
と極めて大きく、キャパシタの絶縁膜に用いれば大規模
集積回路に好適な小面積、大容量のキャパシタが得られ
る。強誘電体材料は自発分極を持ち、外部電場の作用に
より分極方向を反転させることができるため、この特性
を用いて不揮発性メモリを製造することができる。強誘
電体としては、ペロブスカイト型結晶構造のＰＺＴ
（鉛、ジルコニウム、チタン酸化物）、ＰＬＺＴ、バル
クのＢＴＯ、ＶＤＦ（ビニリデンフロライド）、ＴｒＦ
Ｅ（トリフロロエチレン）等が知られている。
【０００３】強誘導体材料の分極特性は図７に示すよう
なヒステリシス特性を示す。強誘電体材料に電圧Ｅを印
加して分極させた場合、電圧を“０”に戻しても、点５
００または点５０２で示される残留分極値±Ｐｒの状態
が保持されるという特性があるため、点５００または点
５０２で示される残留分極値の各々にデジタル信号の
“１”，“０”を対応させることで、不揮発性メモリと
して機能させることができる。
なヒステリシス特性を示す。強誘電体材料に電圧Ｅを印
加して分極させた場合、電圧を“０”に戻しても、点５
００または点５０２で示される残留分極値±Ｐｒの状態
が保持されるという特性があるため、点５００または点
５０２で示される残留分極値の各々にデジタル信号の
“１”，“０”を対応させることで、不揮発性メモリと
して機能させることができる。
【０００４】具体的には、閾値電圧Ｖcを越える充分な
大きさの電圧Ｖ（飽和電圧）を印加することによって、
“０”を記録し、また、閾値電圧−Ｖc を越える充分な
大きさの電圧−Ｖ（飽和電圧）を印加し、“１”の状態
を記録する。この“１”の状態が記録されている場合
に、電圧Ｖ を印加すると、分極状態が点５００から点
５０２に転移する。この時、両分極差２Ｐｒに相当する
電荷が放出される。一方、“０”の状態にあるときは、
点５０２→点５０１→点５０２と分極状態が変化するの
で両分極差は“０”である。従って、電圧Ｖの印加によ
って発生する電荷量を検出することにより、記憶状態が
“１”か“０”かを読出すことができる。
大きさの電圧Ｖ（飽和電圧）を印加することによって、
“０”を記録し、また、閾値電圧−Ｖc を越える充分な
大きさの電圧−Ｖ（飽和電圧）を印加し、“１”の状態
を記録する。この“１”の状態が記録されている場合
に、電圧Ｖ を印加すると、分極状態が点５００から点
５０２に転移する。この時、両分極差２Ｐｒに相当する
電荷が放出される。一方、“０”の状態にあるときは、
点５０２→点５０１→点５０２と分極状態が変化するの
で両分極差は“０”である。従って、電圧Ｖの印加によ
って発生する電荷量を検出することにより、記憶状態が
“１”か“０”かを読出すことができる。
【０００５】図８は、前述した分極を利用したメモリデ
バイスのうち、単純マトリクス構造の具体的な構成を示
す図である。このメモリデバイスは、支持体となる基板
６００の両面上に互いに交差した一対の線状の下部電極
６０１、上部電極６０３が配置され、この両電極６０
１、６０３間に強誘電体層６０２が設けられて、上下線
状電極６０１、６０３が積層方向に重なる交差部にメモ
リセルが構成される。ここで、積層方向とは、基板／下
部電極／強誘電体層／上部電極のように、製造過程にお
いて積層される方向を意味し、図では垂直方向に相当す
る。
バイスのうち、単純マトリクス構造の具体的な構成を示
す図である。このメモリデバイスは、支持体となる基板
６００の両面上に互いに交差した一対の線状の下部電極
６０１、上部電極６０３が配置され、この両電極６０
１、６０３間に強誘電体層６０２が設けられて、上下線
状電極６０１、６０３が積層方向に重なる交差部にメモ
リセルが構成される。ここで、積層方向とは、基板／下
部電極／強誘電体層／上部電極のように、製造過程にお
いて積層される方向を意味し、図では垂直方向に相当す
る。
【０００６】図９に、単純マトリクス構造が３×３のマ
トリクスの場合の等価回路を示す。図９（ａ）はメモリ
セル配置図、図９（ｂ）は等価回路図である。図９
（ａ）において上下線状電極６０１、６０３の交差部に
形成されたメモリセル７０１〜７０９は、図９（ｂ）に
おいて同じ符号のコンデンサに相当する。
トリクスの場合の等価回路を示す。図９（ａ）はメモリ
セル配置図、図９（ｂ）は等価回路図である。図９
（ａ）において上下線状電極６０１、６０３の交差部に
形成されたメモリセル７０１〜７０９は、図９（ｂ）に
おいて同じ符号のコンデンサに相当する。
【０００７】なお参考文献としては、Ｚ.Ｙ.Ｈａｕ、
Ｇ.Ｒ.Ｃｈｅｎ著「Ａ ｎｅｗ ｍａｔｅｒｉａｌ ｆ
ｏｒ ｏｐｔｉｃａｌ， ｅｌｅｃｔｒｉｃａｌ ｔｈ
ｉｎｆｉｌｍ ｍｅｍｏｒｉｅｓ」，Ｖａｃｕｕｍ ４
３，Ｎｏ．１１，ｐｐ．１０１９―１０２３（１９９
２）、西村清、淵上貴昭、千場一博著「強誘電体ヒステ
リシス特性モデルの開発とその応用」、電子情報通信学
会論文誌Ｊ８０−Ｃ−ＩＩ、〔７〕、ｐｐ.２２９―２
３５（１９９７）が知られている。
Ｇ.Ｒ.Ｃｈｅｎ著「Ａ ｎｅｗ ｍａｔｅｒｉａｌ ｆ
ｏｒ ｏｐｔｉｃａｌ， ｅｌｅｃｔｒｉｃａｌ ｔｈ
ｉｎｆｉｌｍ ｍｅｍｏｒｉｅｓ」，Ｖａｃｕｕｍ ４
３，Ｎｏ．１１，ｐｐ．１０１９―１０２３（１９９
２）、西村清、淵上貴昭、千場一博著「強誘電体ヒステ
リシス特性モデルの開発とその応用」、電子情報通信学
会論文誌Ｊ８０−Ｃ−ＩＩ、〔７〕、ｐｐ.２２９―２
３５（１９９７）が知られている。
【０００８】一方、記憶容量を拡大するために、強誘電
体層のような有機メモリ材料層を積層し、層構造とした
メモリデバイスが知られている。図１０に単純マトリク
ス構造かつ層構造としたメモリデバイスの例を示す。図
に示すように、各有機メモリ材料層８００は絶縁層８０
１により分離された構造となっている。
体層のような有機メモリ材料層を積層し、層構造とした
メモリデバイスが知られている。図１０に単純マトリク
ス構造かつ層構造としたメモリデバイスの例を示す。図
に示すように、各有機メモリ材料層８００は絶縁層８０
１により分離された構造となっている。
【０００９】
【発明が解決しようとする課題】従来の積層タイプのメ
モリデバイスは、各有機メモリ材料層が独立した構造と
なっているため、有機メモリ材料層が増えると、電極層
およびそれに関連した回路が倍増してしまい、回路構成
が複雑になってしまうという問題があった。例えば、有
機メモリ材料層を１０層に積層する場合、電極層は各有
機メモリ材料層ごとに上下の２層必要となるため、メモ
リデバイス全体では２０層必要となってしまう。
モリデバイスは、各有機メモリ材料層が独立した構造と
なっているため、有機メモリ材料層が増えると、電極層
およびそれに関連した回路が倍増してしまい、回路構成
が複雑になってしまうという問題があった。例えば、有
機メモリ材料層を１０層に積層する場合、電極層は各有
機メモリ材料層ごとに上下の２層必要となるため、メモ
リデバイス全体では２０層必要となってしまう。
【００１０】更に、電極層が増加すると、当然電極層を
形成するためのプロセスも増えるため、メモリデバイス
の製造プロセスが複雑化し、コストアップの要因となっ
てしまうという問題も生じる。
形成するためのプロセスも増えるため、メモリデバイス
の製造プロセスが複雑化し、コストアップの要因となっ
てしまうという問題も生じる。
【００１１】本発明はこのような従来の問題点を解消す
べく創案されたもので、回路構成が単純であり、かつ高
集積な積層タイプのメモリデバイスを提供することを目
的とする。
べく創案されたもので、回路構成が単純であり、かつ高
集積な積層タイプのメモリデバイスを提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明に係るメモリデバ
イスは、有機メモリ材料層を積層し、各有機メモリ材料
層に複数のメモリセルを形成し、各メモリセルには有機
メモリ材料層を挟む１対の電極を設けたメモリデバイス
であって、相隣接する有機メモリ材料層における対応位
置のメモリセルは、前記１対の電極のうちの少なくとも
一方を共有していることを特徴とする。これによって電
極数が減少し、回路構成を単純化することができる。
イスは、有機メモリ材料層を積層し、各有機メモリ材料
層に複数のメモリセルを形成し、各メモリセルには有機
メモリ材料層を挟む１対の電極を設けたメモリデバイス
であって、相隣接する有機メモリ材料層における対応位
置のメモリセルは、前記１対の電極のうちの少なくとも
一方を共有していることを特徴とする。これによって電
極数が減少し、回路構成を単純化することができる。
【００１３】本発明に係るメモリデバイスは、有機メモ
リ材料層を積層し、各有機メモリ材料層の一方の面に沿
って複数の線状電極をＸ方向に並列し、他方の面に沿っ
て複数の線状電極を前記Ｘ方向に並列した線状電極と直
交するＹ方向に並列し、有機メモリ材料層を挟んで両線
状電極が交差する位置にそれぞれメモリセルを形成する
単純マトリクス構造のメモリデバイスであって、相隣接
する有機メモリ材料層における対応位置のメモリセル
は、少なくともＸ方向に並列された線状電極又はＹ方向
に並列された線状電極のいずれか一方を共有しているこ
とを特徴とする。これによって電極数が減少し、回路構
成を単純化、コンパクト化することができる。その結
果、高集積化を図ることができる。
リ材料層を積層し、各有機メモリ材料層の一方の面に沿
って複数の線状電極をＸ方向に並列し、他方の面に沿っ
て複数の線状電極を前記Ｘ方向に並列した線状電極と直
交するＹ方向に並列し、有機メモリ材料層を挟んで両線
状電極が交差する位置にそれぞれメモリセルを形成する
単純マトリクス構造のメモリデバイスであって、相隣接
する有機メモリ材料層における対応位置のメモリセル
は、少なくともＸ方向に並列された線状電極又はＹ方向
に並列された線状電極のいずれか一方を共有しているこ
とを特徴とする。これによって電極数が減少し、回路構
成を単純化、コンパクト化することができる。その結
果、高集積化を図ることができる。
【００１４】センサ回路に関しては、Ｘ方向に並列され
た線状電極、又はＹ方向に並列された線状電極のいずれ
かについて、各線状電極ごとに電圧を測定するためのセ
ンサ回路が１つ接続されている形態が考えられる。かか
る形態では、１つのセンサ回路を２層で共有する構成と
なるため、回路構成を単純化することができる。
た線状電極、又はＹ方向に並列された線状電極のいずれ
かについて、各線状電極ごとに電圧を測定するためのセ
ンサ回路が１つ接続されている形態が考えられる。かか
る形態では、１つのセンサ回路を２層で共有する構成と
なるため、回路構成を単純化することができる。
【００１５】また例えば、Ｘ方向に並列された線状電
極、又はＹ方向に並列された線状電極のいずれかについ
て、各線状電極ごとに電圧を測定するためのセンサ回路
が２つ接続されている形態が考えられる。更に例えば、
Ｘ方向に並列された線状電極、及びＹ方向に並列された
線状電極について、各線状電極ごとに電圧を測定するた
めのセンサ回路が１つ接続されている形態が考えられ
る。こららの形態では、層ごとに１つのセンサ回路を割
り当てらることができるため、安定して読み出しを行う
ことができる。
極、又はＹ方向に並列された線状電極のいずれかについ
て、各線状電極ごとに電圧を測定するためのセンサ回路
が２つ接続されている形態が考えられる。更に例えば、
Ｘ方向に並列された線状電極、及びＹ方向に並列された
線状電極について、各線状電極ごとに電圧を測定するた
めのセンサ回路が１つ接続されている形態が考えられ
る。こららの形態では、層ごとに１つのセンサ回路を割
り当てらることができるため、安定して読み出しを行う
ことができる。
【００１６】本発明のメモリデバイスにおいて、誘電体
層はゾル・ゲル法、ＭＯＤ法、スパッタ法又は印刷法で
成膜することができる。
層はゾル・ゲル法、ＭＯＤ法、スパッタ法又は印刷法で
成膜することができる。
【００１７】本発明のメモリデバイスは、情報処理機器
のメモリとして使用することができる。情報処理機器と
は、コンピュータ、プリンタ等のＣＰＵ、メモリ、デー
タの入出力装置を備えたものをいう。
のメモリとして使用することができる。情報処理機器と
は、コンピュータ、プリンタ等のＣＰＵ、メモリ、デー
タの入出力装置を備えたものをいう。
【００１８】
【発明の実施の形態】（構造の説明）次に本発明に係る
メモリデバイスの構造を図面に基づいて説明する。
メモリデバイスの構造を図面に基づいて説明する。
【００１９】図１は、本発明に係るメモリデバイスの斜
視概略図、図２（ａ）はＸＺ断面の模式図、図２（ｂ）
はＸＹ断面の模式図である。
視概略図、図２（ａ）はＸＺ断面の模式図、図２（ｂ）
はＸＹ断面の模式図である。
【００２０】図１、図２に示すように、本発明に係るメ
モリデバイス１は、有機メモリ材料層１００〜１０７が
積層され、各有機メモリ材料層の上下には、線状電極１
０８がＸ方向に、線状電極１０９がＹ方向に並列された
構造となっている。以下、Ｘ方向に並列された線状電極
をＸ方向線状電極、Ｙ方向に並列された線状電極をＹ方
向線状電極と呼ぶ。各有機メモリ材料層においては、Ｘ
方向線状電極１０８、Ｙ方向線状電極１０９が交差する
位置にそれぞれメモリセル１１０が形成される単純マト
リクス構造となっている。なお、各線状電極にはデコー
ダが接続され、所定の電圧を印加できるように構成され
ている。
モリデバイス１は、有機メモリ材料層１００〜１０７が
積層され、各有機メモリ材料層の上下には、線状電極１
０８がＸ方向に、線状電極１０９がＹ方向に並列された
構造となっている。以下、Ｘ方向に並列された線状電極
をＸ方向線状電極、Ｙ方向に並列された線状電極をＹ方
向線状電極と呼ぶ。各有機メモリ材料層においては、Ｘ
方向線状電極１０８、Ｙ方向線状電極１０９が交差する
位置にそれぞれメモリセル１１０が形成される単純マト
リクス構造となっている。なお、各線状電極にはデコー
ダが接続され、所定の電圧を印加できるように構成され
ている。
【００２１】なお、図１、図２では、有機メモリ材料層
を８層としているが、何層とするかは設計に応じて定め
ることができる。また、各層における線状電極数は、１
層におけるメモリセル数に応じて決定されるが、図では
Ｘ方向線状電極、Ｙ方向線状電極ともに４本として表示
している。
を８層としているが、何層とするかは設計に応じて定め
ることができる。また、各層における線状電極数は、１
層におけるメモリセル数に応じて決定されるが、図では
Ｘ方向線状電極、Ｙ方向線状電極ともに４本として表示
している。
【００２２】ここで、有機メモリ材料としては、例えば
ビニリデンフロライドとトリフロロエチレンの共重合体
を用いることができる。
ビニリデンフロライドとトリフロロエチレンの共重合体
を用いることができる。
【００２３】図１、図２からわかるように、本発明のメ
モリデバイスにおいては、層方向に相隣接する有機メモ
リ材料層は、少なくともＸ方向線状電極１０８又はＹ方
向線状電極１０９のいずれか一方を共有する構造となっ
ている。例えば、層１０３と層１０４はＸ方向線状電極
を共有しており、かかる共有するＸ方向線状電極は、層
１０３に対しては上部電極として、層１０４に対しては
下部電極として機能している。このように線状電極を共
有する構成とすることによって、線状電極の個数を従来
のメモリデバイスに比べて約１／２とすることができ、
回路構成を単純化、コンパクト化することができる。そ
の結果、メモリの集積度を向上させることができる。 （センサ回路の配置）図３、図４、図５は、本発明にお
けるセンサ回路の配置の一例を示す図である。ここで、
センサ回路とは、メモリセルに記憶された情報を読み出
すための回路を指し、センスアンプ、デコーダー等を含
んで構成される。
モリデバイスにおいては、層方向に相隣接する有機メモ
リ材料層は、少なくともＸ方向線状電極１０８又はＹ方
向線状電極１０９のいずれか一方を共有する構造となっ
ている。例えば、層１０３と層１０４はＸ方向線状電極
を共有しており、かかる共有するＸ方向線状電極は、層
１０３に対しては上部電極として、層１０４に対しては
下部電極として機能している。このように線状電極を共
有する構成とすることによって、線状電極の個数を従来
のメモリデバイスに比べて約１／２とすることができ、
回路構成を単純化、コンパクト化することができる。そ
の結果、メモリの集積度を向上させることができる。 （センサ回路の配置）図３、図４、図５は、本発明にお
けるセンサ回路の配置の一例を示す図である。ここで、
センサ回路とは、メモリセルに記憶された情報を読み出
すための回路を指し、センスアンプ、デコーダー等を含
んで構成される。
【００２４】図３に示す例では、各層のＸ方向線状電極
に対して、電圧を測定するためのセンサ回路が１つ接続
されている構成となっている。かかる構成では、２つの
有機メモリ材料層に対して１つのセンサ回路が対応して
いる。例えば、層１０３に含まれるメモリセル、及び層
１０４に含まれるメモリセルに対しては、センサ回路３
００により読み出し処理が行われる。このように２つの
層に対してセンサ回路を共有させた構成とすることによ
り、回路構成を大幅に単純化することができる。なお、
Ｘ方向線状電極の代わりにＹ方向線状電極にセンサ回路
を設けるように構成してもよい。
に対して、電圧を測定するためのセンサ回路が１つ接続
されている構成となっている。かかる構成では、２つの
有機メモリ材料層に対して１つのセンサ回路が対応して
いる。例えば、層１０３に含まれるメモリセル、及び層
１０４に含まれるメモリセルに対しては、センサ回路３
００により読み出し処理が行われる。このように２つの
層に対してセンサ回路を共有させた構成とすることによ
り、回路構成を大幅に単純化することができる。なお、
Ｘ方向線状電極の代わりにＹ方向線状電極にセンサ回路
を設けるように構成してもよい。
【００２５】図４に示す例では、各層のＸ方向線状電極
に対して、電圧を測定するためのセンサ回路が両端に２
つ接続されている構成となっている。かかる構成では、
１つの有機メモリ材料層に対して１つのセンサ回路が対
応している。例えば、層１０３に含まれるメモリセルに
対してはセンサ回路３００により、層１０４に含まれる
メモリセルに対してはセンサ回路３０１により読み出し
処理が行われる。このように各層に対して独立したセン
サ回路を設ける構成とすることにより、センサ回路にお
ける検出安定性を高めることができる。例えば、図の左
側のセンサ回路が接続される線状電極は層に対して上部
電極側に固定され（例えば、センサ回路３００は層１０
３の上部電極側に接続している）、図の右側のセンサ回
路が接続される線状電極は層に対して下部電極側に固定
される（例えば、センサ回路３０１は層１０４の下部電
極側に接続している）ため、常にセンサ回路で検出する
電圧が１種類となるため、基準電圧を一定とすることが
できるからである。なお、Ｘ方向線状電極の代わりにＹ
方向線状電極にセンサ回路を設けるように構成してもよ
い。
に対して、電圧を測定するためのセンサ回路が両端に２
つ接続されている構成となっている。かかる構成では、
１つの有機メモリ材料層に対して１つのセンサ回路が対
応している。例えば、層１０３に含まれるメモリセルに
対してはセンサ回路３００により、層１０４に含まれる
メモリセルに対してはセンサ回路３０１により読み出し
処理が行われる。このように各層に対して独立したセン
サ回路を設ける構成とすることにより、センサ回路にお
ける検出安定性を高めることができる。例えば、図の左
側のセンサ回路が接続される線状電極は層に対して上部
電極側に固定され（例えば、センサ回路３００は層１０
３の上部電極側に接続している）、図の右側のセンサ回
路が接続される線状電極は層に対して下部電極側に固定
される（例えば、センサ回路３０１は層１０４の下部電
極側に接続している）ため、常にセンサ回路で検出する
電圧が１種類となるため、基準電圧を一定とすることが
できるからである。なお、Ｘ方向線状電極の代わりにＹ
方向線状電極にセンサ回路を設けるように構成してもよ
い。
【００２６】図５に示す例では、各層のＸ方向線状電極
及びＹ方向線状電極に対して、電圧を測定するためのセ
ンサ回路が１つ接続されている構成となっている。かか
る構成では、１つの有機メモリ材料層に対して１つのセ
ンサ回路が対応している。例えば、層１０３に含まれる
メモリセルに対してはセンサ回路３００により、層１０
４に含まれるメモリセルに対してはセンサ回路３０１に
より読み出し処理が行われる。かかる例においても、図
４に示す例と同様に、各層に対して独立したセンサ回路
を設けた構成となっているため、センサ回路における検
出安定性を高めることができる。 （書込み／読み出し動作）図６は本発明に係るメモリデ
バイスの全体構成を、周辺回路を含めて示す回路図であ
る。本実施形態では、１つのＺ方向デコーダ４００、５
つのＸ方向デコーダ４０１、４つのＹ方向デコーダ４０
２を備えている。Ｚ方向デコーダはアクセス層の位置を
特定するためのものであり、各Ｘ方向デコーダ、Ｙ方向
デコーダに接続されている。また、各Ｘ方向デコーダ、
Ｙ方向デコーダは、層状に配置されている各Ｘ方向線状
電極、Ｙ方向線状電極に対応して接続されている。
及びＹ方向線状電極に対して、電圧を測定するためのセ
ンサ回路が１つ接続されている構成となっている。かか
る構成では、１つの有機メモリ材料層に対して１つのセ
ンサ回路が対応している。例えば、層１０３に含まれる
メモリセルに対してはセンサ回路３００により、層１０
４に含まれるメモリセルに対してはセンサ回路３０１に
より読み出し処理が行われる。かかる例においても、図
４に示す例と同様に、各層に対して独立したセンサ回路
を設けた構成となっているため、センサ回路における検
出安定性を高めることができる。 （書込み／読み出し動作）図６は本発明に係るメモリデ
バイスの全体構成を、周辺回路を含めて示す回路図であ
る。本実施形態では、１つのＺ方向デコーダ４００、５
つのＸ方向デコーダ４０１、４つのＹ方向デコーダ４０
２を備えている。Ｚ方向デコーダはアクセス層の位置を
特定するためのものであり、各Ｘ方向デコーダ、Ｙ方向
デコーダに接続されている。また、各Ｘ方向デコーダ、
Ｙ方向デコーダは、層状に配置されている各Ｘ方向線状
電極、Ｙ方向線状電極に対応して接続されている。
【００２７】以下、強誘電体の残留分極値が−Ｐｒとな
る場合を”１”、Ｐｒとなる場合を”０”として、メモ
リデバイスの書込み・読み出し動作を説明する。
る場合を”１”、Ｐｒとなる場合を”０”として、メモ
リデバイスの書込み・読み出し動作を説明する。
【００２８】最初に、書込み動作について説明する。外
部から供給されるアドレス信号に基づいて、Ｚ方向デコ
ーダ、Ｘ方向デコーダ、Ｙ方向デコーダにより、書き込
み対象となるメモリセル４０３が選択される。各デコー
ダには電圧発生器よりＨ、Ｌ、Ｐ、Ｑの電圧信号が供給
される。例えば、Ｈ、Ｌの電圧信号は選択されたメモリ
セル４０３に対応するＸ方向線状電極、Ｙ方向線状電極
に出力され、Ｐ、Ｑの電圧信号はアクセス層における他
のＸ方向線状電極、Ｙ方向線状電極に出力される。ま
た、アクセス層と異なる層に対応する線状電極に対して
は、例えば、アクセス層との相対的位置関係により定ま
るパターンに基づいて所定の線状電極に対してＰ、Ｑの
電圧信号が出力される。
部から供給されるアドレス信号に基づいて、Ｚ方向デコ
ーダ、Ｘ方向デコーダ、Ｙ方向デコーダにより、書き込
み対象となるメモリセル４０３が選択される。各デコー
ダには電圧発生器よりＨ、Ｌ、Ｐ、Ｑの電圧信号が供給
される。例えば、Ｈ、Ｌの電圧信号は選択されたメモリ
セル４０３に対応するＸ方向線状電極、Ｙ方向線状電極
に出力され、Ｐ、Ｑの電圧信号はアクセス層における他
のＸ方向線状電極、Ｙ方向線状電極に出力される。ま
た、アクセス層と異なる層に対応する線状電極に対して
は、例えば、アクセス層との相対的位置関係により定ま
るパターンに基づいて所定の線状電極に対してＰ、Ｑの
電圧信号が出力される。
【００２９】ここで、アクセス層に対応するＸ方向デコ
ーダとＹ方向デコーダでは、供給される電圧信号の極性
は常に互いに逆極性となっている。すなわち、選択した
メモリセル４０３に”１”を書き込む場合は、Ｘ方向デ
コーダには電圧信号Ｌ、Ｙ方向デコーダには電圧信号Ｈ
が供給され、”０”を書き込む場合は、Ｘ方向デコーダ
には電圧信号Ｈ、Ｙ方向デコーダには電圧信号Ｌが供給
されることになる。
ーダとＹ方向デコーダでは、供給される電圧信号の極性
は常に互いに逆極性となっている。すなわち、選択した
メモリセル４０３に”１”を書き込む場合は、Ｘ方向デ
コーダには電圧信号Ｌ、Ｙ方向デコーダには電圧信号Ｈ
が供給され、”０”を書き込む場合は、Ｘ方向デコーダ
には電圧信号Ｈ、Ｙ方向デコーダには電圧信号Ｌが供給
されることになる。
【００３０】その結果、選択したメモリセル４０３に電
圧＋（Ｈ−Ｌ）もしくは−（Ｈ−Ｌ）が印加されること
となり、メモリセル内の強誘電体層が分極する。分極し
た後は、電圧が印加されない状態においても残留分極値
−ＰｒもしくはＰｒが保持されるため、”１”もしく
は”０”を記憶することができる。
圧＋（Ｈ−Ｌ）もしくは−（Ｈ−Ｌ）が印加されること
となり、メモリセル内の強誘電体層が分極する。分極し
た後は、電圧が印加されない状態においても残留分極値
−ＰｒもしくはＰｒが保持されるため、”１”もしく
は”０”を記憶することができる。
【００３１】次に読み出し動作について説明する。読み
出し時においては、常に、アクセス層に対応するＸ方向
デコーダには電圧信号Ｈが、Ｙ方向デコーダには電圧信
号Ｌが供給される。その結果、選択したメモリセルには
電圧＋（Ｈ−Ｌ）が印加され、記録状態が”１”、すな
わち残留分極値が−Ｐｒの場合には、分極状態が−Ｐｒ
からＰｒに分極反転することになる。一方、記憶状態
が”０”、すなわち残留分極値がＰｒの場合には、分極
状態はＰｒから一旦増加した後またＰｒに戻るため、残
留分極値はＰｒのままとなる。
出し時においては、常に、アクセス層に対応するＸ方向
デコーダには電圧信号Ｈが、Ｙ方向デコーダには電圧信
号Ｌが供給される。その結果、選択したメモリセルには
電圧＋（Ｈ−Ｌ）が印加され、記録状態が”１”、すな
わち残留分極値が−Ｐｒの場合には、分極状態が−Ｐｒ
からＰｒに分極反転することになる。一方、記憶状態
が”０”、すなわち残留分極値がＰｒの場合には、分極
状態はＰｒから一旦増加した後またＰｒに戻るため、残
留分極値はＰｒのままとなる。
【００３２】従って、記録状態が”１”の場合にのみ、
分極状態が−ＰｒからＰｒに反転し、電荷が放出されて
反転電流が生じる。なお、記録状態が”０”の場合に
も、少量の電流が生じるが、前記反転電流に比べ充分に
小さいものとなる。前記反転電流は電圧変換された後セ
ンスアンプ４０４において基準電圧と比較され、基準電
圧より大きい場合に記録状態”１”としてデータＩ／Ｏ
を介して読み出されることになる。 （その他変形例）本発明により製造したメモリデバイス
は、メモリを備える全ての情報処理機器、例えばコンピ
ュータの内部記憶装置、メモリスティック、メモリカー
ドなどに用いることができる。
分極状態が−ＰｒからＰｒに反転し、電荷が放出されて
反転電流が生じる。なお、記録状態が”０”の場合に
も、少量の電流が生じるが、前記反転電流に比べ充分に
小さいものとなる。前記反転電流は電圧変換された後セ
ンスアンプ４０４において基準電圧と比較され、基準電
圧より大きい場合に記録状態”１”としてデータＩ／Ｏ
を介して読み出されることになる。 （その他変形例）本発明により製造したメモリデバイス
は、メモリを備える全ての情報処理機器、例えばコンピ
ュータの内部記憶装置、メモリスティック、メモリカー
ドなどに用いることができる。
【００３３】なお、本発明は上記各実施例に限定される
ことなく、種々に変形して適用することが可能である。
ことなく、種々に変形して適用することが可能である。
【００３４】
【発明の効果】前述のとおり、本発明に係るメモリデバ
イスは、有機メモリ材料層を積層する層構造のメモリデ
バイスにおいて、各有機メモリ材料層を挟む電極のう
ち、少なくとも一方の電極について層方向に隣接する有
機メモリ材料層で共有する構成としたため、電極数が減
少し、回路構成が単純化され、高集積なメモリデバイス
を実現できるという優れた効果を有する。
イスは、有機メモリ材料層を積層する層構造のメモリデ
バイスにおいて、各有機メモリ材料層を挟む電極のう
ち、少なくとも一方の電極について層方向に隣接する有
機メモリ材料層で共有する構成としたため、電極数が減
少し、回路構成が単純化され、高集積なメモリデバイス
を実現できるという優れた効果を有する。
【図１】 本発明に係るメモリデバイスの斜視概略図で
ある。
ある。
【図２】 本発明に係るメモリデバイスの断面を表わす
模式図である。
模式図である。
【図３】 本発明におけるセンサ回路の配置の一例を示
す図である
す図である
【図４】 本発明におけるセンサ回路の配置の一例を示
す図である
す図である
【図５】 本発明におけるセンサ回路の配置の一例を示
す図である
す図である
【図６】 本発明のメモリデバイスの全体構成を説明す
るための図である。
るための図である。
【図７】 強誘電体材料のヒステリシス特性を説明する
ための図である。
ための図である。
【図８】 単純マトリクス構造のメモリデバイスを説明
するための図である。
するための図である。
【図９】 単純マトリクス構造のメモリデバイスの等価
回路を示す図である。
回路を示す図である。
【図１０】 従来技術における層構造のメモリデバイス
の説明図である。
の説明図である。
１００〜１０７、８００ 有機メモリ材料層 １０８、１０８１、１０８２ Ｘ方向線状電極 １０９ Ｙ方向線状電極 １１０、２００、４０３ メモリセル ３００、３０１ センサ回路 ４００ Ｚ方向デコーダ ４０１ Ｘ方向デコーダ ４０２ Ｙ方向デコーダ ４０４ センスアンプ ８０１ 絶縁層
Claims (7)
- 【請求項１】 有機メモリ材料層を積層し、各有機メモ
リ材料層に複数のメモリセルを形成し、各メモリセルに
は有機メモリ材料層を挟む１対の電極を設けたメモリデ
バイスであって、 相隣接する有機メモリ材料層における対応位置のメモリ
セルは、前記１対の電極のうちの少なくとも一方を共有
していることを特徴とするメモリデバイス。 - 【請求項２】 有機メモリ材料層を積層し、各有機メモ
リ材料層の一方の面に沿って複数の線状電極をＸ方向に
並列し、他方の面に沿って複数の線状電極を前記Ｘ方向
に並列した線状電極と直交するＹ方向に並列し、有機メ
モリ材料層を挟んで両線状電極が交差する位置にそれぞ
れメモリセルを形成する単純マトリクス構造のメモリデ
バイスであって、 相隣接する有機メモリ材料層における対応位置のメモリ
セルは、少なくともＸ方向に並列された線状電極又はＹ
方向に並列された線状電極のいずれか一方を共有してい
ることを特徴とするメモリデバイス。 - 【請求項３】 Ｘ方向に並列された線状電極、又はＹ方
向に並列された線状電極のいずれかには、各線状電極ご
とに電圧を測定するためのセンサ回路が１つ接続されて
いることを特徴とする請求項２記載のメモリデバイス。 - 【請求項４】 Ｘ方向に並列された線状電極、又はＹ方
向に並列された線状電極のいずれかには、各線状電極ご
とに電圧を測定するためのセンサ回路が２つ接続されて
いることを特徴とする請求項２記載のメモリデバイス。 - 【請求項５】 Ｘ方向に並列された線状電極、及びＹ方
向に並列された線状電極には、各線状電極ごとに電圧を
測定するためのセンサ回路が１つ接続されていることを
特徴とする請求項２記載のメモリデバイス。 - 【請求項６】 前記有機メモリ材料は、ビニリデンフロ
ライドとトリフロロエチレンの共重合体である請求項１
乃至請求項５のうち何れか１項に記載のメモリデバイ
ス。 - 【請求項７】 請求項１乃至請求項６の何れか１項に記
載のメモリデバイスをメモリとして備えた情報処理機
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200276A JP2002026277A (ja) | 2000-06-30 | 2000-06-30 | メモリデバイス及びその駆動方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200276A JP2002026277A (ja) | 2000-06-30 | 2000-06-30 | メモリデバイス及びその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026277A true JP2002026277A (ja) | 2002-01-25 |
Family
ID=18698169
Family Applications (1)
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|---|---|---|---|
| JP2000200276A Pending JP2002026277A (ja) | 2000-06-30 | 2000-06-30 | メモリデバイス及びその駆動方法 |
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| JP (1) | JP2002026277A (ja) |
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- 2000-06-30 JP JP2000200276A patent/JP2002026277A/ja active Pending
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