JP2002016455A - モノリシック・マイクロ波集積回路 - Google Patents
モノリシック・マイクロ波集積回路Info
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- JP2002016455A JP2002016455A JP2000195477A JP2000195477A JP2002016455A JP 2002016455 A JP2002016455 A JP 2002016455A JP 2000195477 A JP2000195477 A JP 2000195477A JP 2000195477 A JP2000195477 A JP 2000195477A JP 2002016455 A JP2002016455 A JP 2002016455A
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Abstract
(57)【要約】
【課題】 使用帯域外での低周波側の共振回路的振る舞
いを抑制してＭＭＩＣの動作を安定化させる。 【解決手段】 高インピーダンス線路１と、この高イン
ピーダンス線路１を挟んで対称に配置される一対のスタ
ブ長Ｒをもつ放射形状オープンスタブ２と、これらを高
インピーダンス線路１の方向に対して垂直に中央部から
分割しこれらをある距離Ｌだけ分離しその間に挟み込ま
れた抵抗部３と、から構成されるバイアス回路を、ＭＭ
ＩＣの電源供給回路に用いる。
いを抑制してＭＭＩＣの動作を安定化させる。 【解決手段】 高インピーダンス線路１と、この高イン
ピーダンス線路１を挟んで対称に配置される一対のスタ
ブ長Ｒをもつ放射形状オープンスタブ２と、これらを高
インピーダンス線路１の方向に対して垂直に中央部から
分割しこれらをある距離Ｌだけ分離しその間に挟み込ま
れた抵抗部３と、から構成されるバイアス回路を、ＭＭ
ＩＣの電源供給回路に用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＵＨＦ帯以上の超
高周波帯にて動作するモノリシック・マイクロ波集積回
路（ＭＭＩＣ：Monolithic Microwave Integrated Circ
uit）に関し、特に、不安定な回路動作を回避できるよ
うにしたバイアス回路を備えたＭＭＩＣに関するもので
ある。
高周波帯にて動作するモノリシック・マイクロ波集積回
路（ＭＭＩＣ：Monolithic Microwave Integrated Circ
uit）に関し、特に、不安定な回路動作を回避できるよ
うにしたバイアス回路を備えたＭＭＩＣに関するもので
ある。
【０００２】
【従来の技術】図５は、従来のＭＭＩＣの等価回路図で
ある。図５において、入力端子２４より入力された高周
波信号は、キャパシタＣ６、整合回路２５ａを介して電
界効果トランジスタ（ＦＥＴ）Ｑ４のゲートに入力され
る。トランジスタＱ４にて増幅された信号は、整合回路
２５ｂ、キャパシタＣ７を介して出力端子２７より出力
される。トランジスタＱ４のソースは接地されている。
そして、トランジスタＱ４のゲートには、ゲート側電源
端子２８、バイアス回路２０ａを介してバイアス電流が
供給され、Ｑ４のドレインには、ドレイン側電源端子２
９、バイアス回路２０ｂを介してバイアス電流が供給さ
れる。
ある。図５において、入力端子２４より入力された高周
波信号は、キャパシタＣ６、整合回路２５ａを介して電
界効果トランジスタ（ＦＥＴ）Ｑ４のゲートに入力され
る。トランジスタＱ４にて増幅された信号は、整合回路
２５ｂ、キャパシタＣ７を介して出力端子２７より出力
される。トランジスタＱ４のソースは接地されている。
そして、トランジスタＱ４のゲートには、ゲート側電源
端子２８、バイアス回路２０ａを介してバイアス電流が
供給され、Ｑ４のドレインには、ドレイン側電源端子２
９、バイアス回路２０ｂを介してバイアス電流が供給さ
れる。
【０００３】図６（ａ）〜（ｃ）は、従来のバイアス回
路例を示す平面図である。図６（ａ）は、高インピーダ
ンス線路２１とオープンスタブ２２ａを組み合わせたも
のであり、図６（ｂ）は高インピーダンス線路２１と放
射（ラジアル）形状のスタブ２２とを組み合わせたもの
である。また、図６（ｃ）は、放射形状のスタブ２２を
高インピーダンス線路２１の両サイドに対称的に配した
ものである。そして、従来は所要周波数帯（例えば５０
〜６０ＧＨｚ）での信号の通過を抑圧できるように、線
路長、スタブ長を選択していた。なお、図６（ａ）およ
び（ｂ）に示す構成に比べ、図６（ｃ）に示す、オープ
ンスタブを高インピーダンス線路の両サイドに配置した
構成の方が抑圧効果を広帯域に取れることは知られてい
る。
路例を示す平面図である。図６（ａ）は、高インピーダ
ンス線路２１とオープンスタブ２２ａを組み合わせたも
のであり、図６（ｂ）は高インピーダンス線路２１と放
射（ラジアル）形状のスタブ２２とを組み合わせたもの
である。また、図６（ｃ）は、放射形状のスタブ２２を
高インピーダンス線路２１の両サイドに対称的に配した
ものである。そして、従来は所要周波数帯（例えば５０
〜６０ＧＨｚ）での信号の通過を抑圧できるように、線
路長、スタブ長を選択していた。なお、図６（ａ）およ
び（ｂ）に示す構成に比べ、図６（ｃ）に示す、オープ
ンスタブを高インピーダンス線路の両サイドに配置した
構成の方が抑圧効果を広帯域に取れることは知られてい
る。
【０００４】
【発明が解決しようとする課題】ＭＭＩＣ上に構成され
るバイアス回路において重要なことは、ＦＥＴ部から同
回路を見た場合、高周波帯においては擬似的にオープン
に見え、ＤＣ供給部からはＦＥＴが接続されているよう
に見えることである。上述したように、従来、ＦＥＴに
て増幅される所要周波数帯域（バイアス回路での阻止帯
域）内信号がバイアス回路およびＤＣ供給部へ漏れ出さ
ないようにバイアス回路が設計されているため、その周
波数帯での抑圧効果は十分に得られているもののそれ以
外の帯域、特に低周波数（例えば５ＧＨｚ）帯域での抑
圧が十分にはできていなかった。
るバイアス回路において重要なことは、ＦＥＴ部から同
回路を見た場合、高周波帯においては擬似的にオープン
に見え、ＤＣ供給部からはＦＥＴが接続されているよう
に見えることである。上述したように、従来、ＦＥＴに
て増幅される所要周波数帯域（バイアス回路での阻止帯
域）内信号がバイアス回路およびＤＣ供給部へ漏れ出さ
ないようにバイアス回路が設計されているため、その周
波数帯での抑圧効果は十分に得られているもののそれ以
外の帯域、特に低周波数（例えば５ＧＨｚ）帯域での抑
圧が十分にはできていなかった。
【０００５】図５に示すＭＭＩＣにおいて、電源端子２
８、２９にはボンディングワイヤが接続され、さらにシ
ャントキャパシタを介して接地されているが、十分に信
号抑圧のできない低周波帯ではＦＥＴ側よりボンディン
グワイヤやシャントキャパシタが見えてしまう。そし
て、これらが共振回路として作用するため、特定の周波
数にてゲインの異常な盛り上がりが生じて回路動作が不
安定になったり最悪の場合には発振を招いたりしてい
た。したがって、本発明の解決すべき課題は、所要周波
数帯域の低周波側での共振回路的振る舞いを抑制するこ
とであり、これによりＭＭＩＣの回路動作を安定化させ
ることである。
８、２９にはボンディングワイヤが接続され、さらにシ
ャントキャパシタを介して接地されているが、十分に信
号抑圧のできない低周波帯ではＦＥＴ側よりボンディン
グワイヤやシャントキャパシタが見えてしまう。そし
て、これらが共振回路として作用するため、特定の周波
数にてゲインの異常な盛り上がりが生じて回路動作が不
安定になったり最悪の場合には発振を招いたりしてい
た。したがって、本発明の解決すべき課題は、所要周波
数帯域の低周波側での共振回路的振る舞いを抑制するこ
とであり、これによりＭＭＩＣの回路動作を安定化させ
ることである。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、増幅素子と、前記増幅素子の入力
側と出力側の双方に接続された整合回路と、前記増幅素
子の入力側と出力側の双方に接続されたバイアス回路
と、を備えるモノリシック・マイクロ波集積回路におい
て、前記バイアス回路の少なくとも一つは、高インピー
ダンス線路と該高インピーダンス線路に設けられたオー
プンスタブを有し、かつ、前記高インピーダンス線路お
よび前記オープンスタブは前記高インピーダンス線路の
延在方向に対して垂直に前記オープンスタブの中央部か
ら分割され分割された前記高インピーダンス線路および
前記オープンスタブは一定距離隔てて分離されてその間
に抵抗体が挟み込まれていることを特徴とするモノリシ
ック・マイクロ波集積回路、が提供される。そして、好
ましくは、前記オープンスタブが放射形状スタブにより
構成され、さらに好ましくはオープンスタブは対をなし
て高インピーダンス線路の両サイドに配置される。
め、本発明によれば、増幅素子と、前記増幅素子の入力
側と出力側の双方に接続された整合回路と、前記増幅素
子の入力側と出力側の双方に接続されたバイアス回路
と、を備えるモノリシック・マイクロ波集積回路におい
て、前記バイアス回路の少なくとも一つは、高インピー
ダンス線路と該高インピーダンス線路に設けられたオー
プンスタブを有し、かつ、前記高インピーダンス線路お
よび前記オープンスタブは前記高インピーダンス線路の
延在方向に対して垂直に前記オープンスタブの中央部か
ら分割され分割された前記高インピーダンス線路および
前記オープンスタブは一定距離隔てて分離されてその間
に抵抗体が挟み込まれていることを特徴とするモノリシ
ック・マイクロ波集積回路、が提供される。そして、好
ましくは、前記オープンスタブが放射形状スタブにより
構成され、さらに好ましくはオープンスタブは対をなし
て高インピーダンス線路の両サイドに配置される。
【０００７】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照しながら説明する。図１は、本発明のＭＭＩＣに
て用いられるバイアス回路の平面図である。本実施の形
態のバイアス回路は、ＭＭＩＣ（図示せず）上におい
て、図１に示すように、高インピーダンス線路１と、こ
の高インピーダンス線路１を挟んで対称に配置される一
対のスタブ長Ｒをもつ放射形状オープンスタブ２と、こ
れらを高インピーダンス線路の延在方向に対して垂直に
中央部から分割しその分割したものをある距離Ｌ（＝抵
抗体の長さ）だけ分離しその間に挟み込まれた抵抗体３
とから構成される。
を参照しながら説明する。図１は、本発明のＭＭＩＣに
て用いられるバイアス回路の平面図である。本実施の形
態のバイアス回路は、ＭＭＩＣ（図示せず）上におい
て、図１に示すように、高インピーダンス線路１と、こ
の高インピーダンス線路１を挟んで対称に配置される一
対のスタブ長Ｒをもつ放射形状オープンスタブ２と、こ
れらを高インピーダンス線路の延在方向に対して垂直に
中央部から分割しその分割したものをある距離Ｌ（＝抵
抗体の長さ）だけ分離しその間に挟み込まれた抵抗体３
とから構成される。
【０００８】すなわち、本実施の形態のこの構成は、図
６（ｃ）に示した従来のバイアス回路を高インピーダン
ス線路に垂直な方向に中央部から分割して、ある距離Ｌ
の隙間を設けその隙間に抵抗体を挟み込んだ構成であ
る。ここで、抵抗体は、半導体層または薄膜抵抗によっ
て形成することができる。半導体層を抵抗体層として用
いる場合、ＦＥＴの活性層またはコンタクト層を利用す
ることができる。また、薄膜抵抗として構成する場合、
別途抵抗材料をスパッタ法などにより形成してもよい
が、伝送線路（高インピーダンス線路）のめっき下地層
を抵抗体層として利用することもできる。
６（ｃ）に示した従来のバイアス回路を高インピーダン
ス線路に垂直な方向に中央部から分割して、ある距離Ｌ
の隙間を設けその隙間に抵抗体を挟み込んだ構成であ
る。ここで、抵抗体は、半導体層または薄膜抵抗によっ
て形成することができる。半導体層を抵抗体層として用
いる場合、ＦＥＴの活性層またはコンタクト層を利用す
ることができる。また、薄膜抵抗として構成する場合、
別途抵抗材料をスパッタ法などにより形成してもよい
が、伝送線路（高インピーダンス線路）のめっき下地層
を抵抗体層として利用することもできる。
【０００９】図２に、本実施の形態の回路と図６（ｃ）
に示した回路についての信号通過特性（Ｓ21）のシミュ
レーション結果を示す。図２（ａ）は、全体のシミュレ
ーション結果であり、図２（ｂ）は低周波部での部分拡
大図である。また、このシミュレーション時のバイアス
回路の回路的位置関係を表す概略図を図２（ｃ）に示
す。本実施の形態回路の抵抗体３に１０Ω相当の抵抗値
を持たせ、抵抗体を挟む構造以外は本実施の形態回路お
よび従来回路の構成および条件は同一とした。図２
（ａ）に示されるように、本実施の形態の阻止帯域（約
５０〜７０ＧＨｚ）においては、両回路とも満足すべき
通過（阻止）特性が得られている。しかし、従来例回路
では帯域外（この場合５ＧＨｚ付近）での阻止特性が著
しく劣化している。これに対し、本実施の形態の回路で
はこの帯域での従来比約８ｄＢの抑圧効果が得られてい
る。これは、バイアス回路側へ漏れ出た５ＧＨｚ付近の
信号が抵抗体３のゲインロスにより抑圧されていること
を示す。結果として、本実施の形態の回路は、５ＧＨｚ
付近の信号に対するバイアス回路およびＤＣ供給部の共
振回路的振る舞いをそれだけ抑制して増幅回路部への悪
影響を低減できることを意味する。
に示した回路についての信号通過特性（Ｓ21）のシミュ
レーション結果を示す。図２（ａ）は、全体のシミュレ
ーション結果であり、図２（ｂ）は低周波部での部分拡
大図である。また、このシミュレーション時のバイアス
回路の回路的位置関係を表す概略図を図２（ｃ）に示
す。本実施の形態回路の抵抗体３に１０Ω相当の抵抗値
を持たせ、抵抗体を挟む構造以外は本実施の形態回路お
よび従来回路の構成および条件は同一とした。図２
（ａ）に示されるように、本実施の形態の阻止帯域（約
５０〜７０ＧＨｚ）においては、両回路とも満足すべき
通過（阻止）特性が得られている。しかし、従来例回路
では帯域外（この場合５ＧＨｚ付近）での阻止特性が著
しく劣化している。これに対し、本実施の形態の回路で
はこの帯域での従来比約８ｄＢの抑圧効果が得られてい
る。これは、バイアス回路側へ漏れ出た５ＧＨｚ付近の
信号が抵抗体３のゲインロスにより抑圧されていること
を示す。結果として、本実施の形態の回路は、５ＧＨｚ
付近の信号に対するバイアス回路およびＤＣ供給部の共
振回路的振る舞いをそれだけ抑制して増幅回路部への悪
影響を低減できることを意味する。
【００１０】本発明のバイアス回路に挿入される抵抗体
は、抵抗体の長さＬと抵抗体の幅Ｗの比（Ｌ／Ｗ）を１
／１０以下とすることが望ましい。このようにすること
により、抵抗体を挿入したことによるバイアス回路のチ
ップ上での占める面積の増加を抑えることができるとと
もに、抵抗値を大きくしないで直流電圧の同箇所での電
圧降下を小さく抑えることができる。
は、抵抗体の長さＬと抵抗体の幅Ｗの比（Ｌ／Ｗ）を１
／１０以下とすることが望ましい。このようにすること
により、抵抗体を挿入したことによるバイアス回路のチ
ップ上での占める面積の増加を抑えることができるとと
もに、抵抗値を大きくしないで直流電圧の同箇所での電
圧降下を小さく抑えることができる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図３（ａ）は、本発明の第１の実施
例を示すＭＭＩＣの構成図である。同図に示されるよう
に、入力端子４より入力された高周波信号は、キャパシ
タＣ１、整合回路５ａを介して電界効果トランジスタＱ
１のゲートに入力される。トランジスタＱ１にて増幅さ
れた信号は、整合回路５ｂ、キャパシタＣ２を介して出
力端子７より出力される。そして、これらの各素子間は
伝送線路６により接続されている。また、トランジスタ
Ｑ１のソースは接地されている。高インピーダンス線路
１と放射型のオープンスタブ２とそれらの分離部に挿入
された抵抗体３からなる二つのバイアス回路は、トラン
ジスタのゲート、ドレインから延びる伝送線路６と、ゲ
ート側電源端子８、ドレイン側電源端子９との間にそれ
ぞれ接続されている。
て詳細に説明する。図３（ａ）は、本発明の第１の実施
例を示すＭＭＩＣの構成図である。同図に示されるよう
に、入力端子４より入力された高周波信号は、キャパシ
タＣ１、整合回路５ａを介して電界効果トランジスタＱ
１のゲートに入力される。トランジスタＱ１にて増幅さ
れた信号は、整合回路５ｂ、キャパシタＣ２を介して出
力端子７より出力される。そして、これらの各素子間は
伝送線路６により接続されている。また、トランジスタ
Ｑ１のソースは接地されている。高インピーダンス線路
１と放射型のオープンスタブ２とそれらの分離部に挿入
された抵抗体３からなる二つのバイアス回路は、トラン
ジスタのゲート、ドレインから延びる伝送線路６と、ゲ
ート側電源端子８、ドレイン側電源端子９との間にそれ
ぞれ接続されている。
【００１２】図３（ｂ）は、図３（ａ）のＡ−Ａ線での
断面図である。本実施例の抵抗体３は、めっき下地層を
用いて形成されている。図３（ｂ）に示されるように、
半導体基板１０上には、シリコン酸化膜などの絶縁膜１
１を介してめっき下地層１２が形成されている。めっき
下地層１２は、Ｔｉ膜とＰｔ膜とを各１００ｎｍずつス
パッタ法により堆積したものである。抵抗体３の部分は
このめっき下地層が抵抗体層と用いられ、オープンスタ
ブ２の領域ではめっき下地層上にＡｕめっき層１３が形
成される。なお、高インピーダンス線路１と伝送線路６
もオープンスタブ２と同じ導体構造となっている。
断面図である。本実施例の抵抗体３は、めっき下地層を
用いて形成されている。図３（ｂ）に示されるように、
半導体基板１０上には、シリコン酸化膜などの絶縁膜１
１を介してめっき下地層１２が形成されている。めっき
下地層１２は、Ｔｉ膜とＰｔ膜とを各１００ｎｍずつス
パッタ法により堆積したものである。抵抗体３の部分は
このめっき下地層が抵抗体層と用いられ、オープンスタ
ブ２の領域ではめっき下地層上にＡｕめっき層１３が形
成される。なお、高インピーダンス線路１と伝送線路６
もオープンスタブ２と同じ導体構造となっている。
【００１３】図４は、本発明の第２の実施例を示すＭＭ
ＩＣの構成図である。本実施例回路は、第１の実施例回
路が１段増幅回路に係るものであったのに対し、２段増
幅回路を構成している。同図において、図３の部分と同
じ参照番号を付したものは同一物を示す。図４におい
て、５ｃ〜５ｅは整合回路、８ａ、８ｂはゲート側電源
端子、９ａ、９ｂはドレイン側電源端子、Ｃ３〜Ｃ５は
キャパシタ、Ｑ２、Ｑ３は電界効果トランジスタであ
る。多段増幅回路では、１段増幅回路以上に動作不安定
を招き易いが、本発明に係るバイアス回路を各バイアス
供給回路に用いることにより、２段以上の増幅回路の場
合であっても安定した増幅動作を実現することができ
る。
ＩＣの構成図である。本実施例回路は、第１の実施例回
路が１段増幅回路に係るものであったのに対し、２段増
幅回路を構成している。同図において、図３の部分と同
じ参照番号を付したものは同一物を示す。図４におい
て、５ｃ〜５ｅは整合回路、８ａ、８ｂはゲート側電源
端子、９ａ、９ｂはドレイン側電源端子、Ｃ３〜Ｃ５は
キャパシタ、Ｑ２、Ｑ３は電界効果トランジスタであ
る。多段増幅回路では、１段増幅回路以上に動作不安定
を招き易いが、本発明に係るバイアス回路を各バイアス
供給回路に用いることにより、２段以上の増幅回路の場
合であっても安定した増幅動作を実現することができ
る。
【００１４】以上、好ましい実施の形態、実施例につい
て説明したが、本発明は、これらに限定されるものでは
なく、本発明の要旨を逸脱することのない範囲内におい
て適宜の変更が可能なものである。例えば、高インピー
ダンス線路に配置されるオープンスタブは放射形状とし
たが、矩形形状であってもよい。また、高インピーダン
ス線路の片側のみにオープンスタブを設けるようにして
もよい。また、図面によれば、高インピーダンス線路が
直線形状となっているが、オープンスタブを配置する部
分以外の形状については適宜変形可能である。また、実
施例では、全てのバイアス供給回路に本発明に係る抵抗
挿入型バイアス回路を用いていたが、必ずしも全部のバ
イアス回路にこの回路を用いる必要はなく、特に回路の
安定動作に影響の大きい個所にのみ図１のバイアス回路
を用い、それ以外のバイアス回路には、図６に示した従
来例を含む他の回路を採用してもよい。
て説明したが、本発明は、これらに限定されるものでは
なく、本発明の要旨を逸脱することのない範囲内におい
て適宜の変更が可能なものである。例えば、高インピー
ダンス線路に配置されるオープンスタブは放射形状とし
たが、矩形形状であってもよい。また、高インピーダン
ス線路の片側のみにオープンスタブを設けるようにして
もよい。また、図面によれば、高インピーダンス線路が
直線形状となっているが、オープンスタブを配置する部
分以外の形状については適宜変形可能である。また、実
施例では、全てのバイアス供給回路に本発明に係る抵抗
挿入型バイアス回路を用いていたが、必ずしも全部のバ
イアス回路にこの回路を用いる必要はなく、特に回路の
安定動作に影響の大きい個所にのみ図１のバイアス回路
を用い、それ以外のバイアス回路には、図６に示した従
来例を含む他の回路を採用してもよい。
【００１５】
【発明の効果】以上説明したように、本発明のＭＭＩＣ
は、高インピーダンス線路とオープンスタブとを分割・
分離し、その分離領域に抵抗体を挿入した回路をバイア
ス回路として用いるものであるので、所要周波数帯域外
での低周波側の共振回路的振る舞いを抑制することがで
き、その周波数での異常はゲインの盛り上がりを抑制し
てＭＭＩＣを安定に動作させることが可能になる。
は、高インピーダンス線路とオープンスタブとを分割・
分離し、その分離領域に抵抗体を挿入した回路をバイア
ス回路として用いるものであるので、所要周波数帯域外
での低周波側の共振回路的振る舞いを抑制することがで
き、その周波数での異常はゲインの盛り上がりを抑制し
てＭＭＩＣを安定に動作させることが可能になる。
【図面の簡単な説明】
【図１】 本発明において用いられるバイアス回路の平
面図。
面図。
【図２】 本発明のバイアス回路と従来例のものとの通
過特性を示すシミュレーション結果とそのシミュレーシ
ョン時のバイアス回路の位置関係を示すブロック図。
過特性を示すシミュレーション結果とそのシミュレーシ
ョン時のバイアス回路の位置関係を示すブロック図。
【図３】 本発明の第１の実施例の構成図とその部分断
面図。
面図。
【図４】 本発明の第２の実施例の構成図。
【図５】 従来例の回路図。
【図６】 従来例において用いられるバイアス回路の平
面図。
面図。
１、２１ 高インピーダンス線路 ２、２２、２２ａ オープンスタブ ３ 抵抗体 ４、２４ 入力端子 ５ａ〜５ｅ、２５ａ、２５ｂ 整合回路 ６ 伝送線路 ７、２７ 出力端子 ８、８ａ、８ｂ、２８ ゲート側電源端子 ９、９ａ、９ｂ、２９ ドレイン側電源端子 １０ 半導体基板 １１ 絶縁膜 １２ めっき下地層 １３ Ａｕめっき層 ２０ａ、２０ｂ バイアス回路 Ｃ１〜Ｃ７ キャパシタ Ｌ 分割長（＝抵抗体の長さ） Ｑ１〜Ｑ４ 電界効果トランジスタ（ＦＥＴ） Ｒ スタブ長 Ｗ 分割幅（＝抵抗体幅）
Claims (8)
- 【請求項１】 増幅素子と、前記増幅素子の入力側と出
力側の双方に接続された整合回路と、前記増幅素子の入
力側と出力側の双方に接続されたバイアス回路と、を備
えるモノリシック・マイクロ波集積回路において、前記
バイアス回路の少なくとも一つは、高インピーダンス線
路と該高インピーダンス線路に設けられたオープンスタ
ブを有し、かつ、前記高インピーダンス線路および前記
オープンスタブは前記高インピーダンス線路の延在方向
に対して垂直に前記オープンスタブの中央部から分割さ
れ該分割された前記高インピーダンス線路および前記オ
ープンスタブは一定距離隔てて分離されてその間に抵抗
体が挟み込まれていることを特徴とするモノリシック・
マイクロ波集積回路。 - 【請求項２】 前記オープンスタブは、前記高インピー
ダンス線路の両側に対をなして配置されていることを特
徴とする請求項１記載のモノリシック・マイクロ波集積
回路。 - 【請求項３】 前記オープンスタブが、放射形状スタブ
により構成されていることを特徴とする請求項１または
２記載のモノリシック・マイクロ波集積回路。 - 【請求項４】 前記抵抗体が、前記増幅素子を構成する
半導体層と同一の層により構成されていることを特徴と
する請求項１〜３の何れかに記載のモノリシック・マイ
クロ波集積回路。 - 【請求項５】 前記増幅素子を構成する半導体層と同一
の層が、活性層またはコンタクト層であることを特徴と
する請求項４記載のモノリシック・マイクロ波集積回
路。 - 【請求項６】 前記抵抗体が、薄膜抵抗として構成され
ていることを特徴とする請求項１〜３の何れかに記載の
モノリシック・マイクロ波集積回路。 - 【請求項７】 前記薄膜抵抗が、前記高インピーダンス
線路のめっき下地層となる薄膜であることを特徴とする
請求項６記載のモノリシック・マイクロ波集積回路。 - 【請求項８】 前記抵抗体の長さ（Ｌ）と幅（Ｗ）の比
（Ｌ／Ｗ）が１／１０以下であることを特徴とする請求
項１〜７の何れかに記載のモノリシック・マイクロ波集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195477A JP2002016455A (ja) | 2000-06-29 | 2000-06-29 | モノリシック・マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000195477A JP2002016455A (ja) | 2000-06-29 | 2000-06-29 | モノリシック・マイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016455A true JP2002016455A (ja) | 2002-01-18 |
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ID=18694137
Family Applications (1)
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| JP2000195477A Pending JP2002016455A (ja) | 2000-06-29 | 2000-06-29 | モノリシック・マイクロ波集積回路 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2002016455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020179042A1 (ja) * | 2019-03-07 | 2020-09-10 | 三菱電機株式会社 | 高周波半導体装置 |
-
2000
- 2000-06-29 JP JP2000195477A patent/JP2002016455A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020179042A1 (ja) * | 2019-03-07 | 2020-09-10 | 三菱電機株式会社 | 高周波半導体装置 |
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