JP2002009015A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
- Publication number
- JP2002009015A JP2002009015A JP2000194921A JP2000194921A JP2002009015A JP 2002009015 A JP2002009015 A JP 2002009015A JP 2000194921 A JP2000194921 A JP 2000194921A JP 2000194921 A JP2000194921 A JP 2000194921A JP 2002009015 A JP2002009015 A JP 2002009015A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- opening
- type
- layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置、特に相
補型の絶縁ゲート型電界効果トランジスタ（ＩＧＦＥ
Ｔ：Insulated Gate Field Effect Transistor)からな
る半導体集積回路装置およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a complementary insulated gate field effect transistor (IGFE).
The present invention relates to a semiconductor integrated circuit device including an insulated gate field effect transistor (T) and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＩＧＦＥＴはそのゲート絶縁膜として酸
化膜（ＳｉＯ２）が用いられる場合が多いので通常はＭ
ＯＳＦＥＴと称される。このＭＯＳＦＥＴは、単純な構
造と、自己整合化を取り入れた形成プロセスにより、再
現性よくトランジスタを形成することができることか
ら、大規模な集積に好適な素子と考えられている。ま
た、Ｎ型とＰ型のトランジスタを組み合わせ、相補的動
作をするＣＭＯＳ回路を構成することができることか
ら、低消費電力化にも適しており、広く応用されてきて
いる。形成プロセスにおいて、イオン打ち込み法により
Ｎ型領域とＰ型領域を容易に作りわけられることを有効
に活用できるためである。2. Description of the Related Art In an IGFET, an oxide film (SiO.sub.2) is often used as a gate insulating film.
It is called OSFET. This MOSFET is considered to be an element suitable for large-scale integration because a transistor can be formed with high reproducibility by a simple structure and a formation process incorporating self-alignment. In addition, since a CMOS circuit that performs complementary operations can be formed by combining N-type and P-type transistors, it is suitable for low power consumption and has been widely applied. This is because in the formation process, the fact that the N-type region and the P-type region can be easily formed by the ion implantation method can be effectively utilized.
【０００３】しかし、ＭＯＳＦＥＴの素子性能向上のた
め、素子を小さくするいわゆるスケーリングが進めら
れ、素子が極めて小さくなると、デバイス動作上短チャ
ネル効果等の課題がでるとともに、多くのプロセスや構
造上の課題も生じるようになってきた。However, in order to improve the performance of MOSFET devices, so-called scaling to reduce the size of devices has been promoted. When the device becomes extremely small, problems such as a short channel effect in device operation occur and many processes and structural problems occur. Also began to occur.
【０００４】その一つに金属配線と半導体電極部へのコ
ンタクト形成が挙げられる。従来、十分なコンタクト領
域を確保できる場合には、高濃度拡散層との間にショッ
トキー接合ができても、トンネル効果を利用すること
で、Ｎ型半導体領域及びＰ型半導体領域ともに実効的に
充分低抵抗化したコンタクトを形成することができてい
た。しかし、上記した素子の微細化にともない構造が複
雑化してきており、また加熱処理量を下げる必要がある
ことから、良好なコンタクト特性を得ることができなく
なってきている。One of the methods is to form a contact between a metal wiring and a semiconductor electrode portion. Conventionally, if a sufficient contact region can be secured, even if a Schottky junction is formed between the N-type semiconductor region and the P-type semiconductor region, the N-type semiconductor region and the P-type semiconductor region can be effectively used by utilizing the tunnel effect. A contact with sufficiently low resistance could be formed. However, the structure has become complicated with the miniaturization of the above-mentioned elements, and it has become necessary to reduce the amount of heat treatment, so that good contact characteristics cannot be obtained.
【０００５】なお、ＳＯＩ構造のデバイスへのコンタク
ト形成に関する文献として、特開平４−２７５４３６、
特開平５−３４７４１２、特開平１０−７０２８１等が
ある。Japanese Patent Application Laid-Open No. 4-275436 discloses a document relating to the formation of a contact with a device having an SOI structure.
JP-A-5-347412, JP-A-10-70281 and the like are available.
【０００６】[0006]
【発明が解決しようとする課題】ＣＭＯＳＩＣでは、Ｎ
型とＰ型の異なる導電型の半導体領域が多数存在する。
そのため、ＣＭＯＳＩＣの金属配線と半導体領域とのコ
ンタクトでは、両半導体領域に対して良好な接触抵抗を
確保する必要がある。しかし、金属材料の仕事関数によ
りＮ型半導体領域もしくはＰ型半導体領域に対してエネ
ルギー障壁をもつため、両方に対して極めて低い抵抗を
提供できる金属材はなく、ＣＭＯＳ形成の障害になって
きている。その内、特にＮ型半導体領域に対してオーミ
ック性のコンタクトを与え、かつ、半導体集積回路装置
の形成に適した安定性を持った金属材料は少なく課題と
なっている。In CMOS ICs, N
There are many semiconductor regions of different conductivity types of P-type and P-type.
Therefore, in the contact between the metal wiring of the CMOS IC and the semiconductor region, it is necessary to secure good contact resistance to both semiconductor regions. However, since the work function of the metal material has an energy barrier with respect to the N-type semiconductor region or the P-type semiconductor region, there is no metal material that can provide extremely low resistance to both, and this is an obstacle to CMOS formation. . Among them, there are few metal materials that provide ohmic contact to an N-type semiconductor region and have stability suitable for forming a semiconductor integrated circuit device.
【０００７】特に、ＳＯＩ（Silicon On Insulator）と
称される絶縁基板上に設けられた厚さ５ｎｍ〜３０ｎｍ
の薄い半導体層を活性領域とし、ゲート電極下のチャネ
ル領域が完全に空乏化されてなる半導体能動素子を用い
たＣＭＯＳ型の半導体集積回路装置においては、上記し
た電極形成を改善することが必要である。In particular, a thickness of 5 nm to 30 nm provided on an insulating substrate called SOI (Silicon On Insulator)
In a CMOS type semiconductor integrated circuit device using a semiconductor active element in which a semiconductor layer having a small thickness is used as an active region and a channel region below a gate electrode is completely depleted, it is necessary to improve the above-described electrode formation. is there.
【０００８】本発明の目的は、かかるＮ型及びＰ型の薄
い半導体領域に対する電極構成を改善した半導体装置及
びその製造方法を提供することにある。An object of the present invention is to provide a semiconductor device having an improved electrode configuration for such N-type and P-type thin semiconductor regions and a method of manufacturing the same.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明の内、代表的なものの概要を簡単に説明すれば以下
の通りである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, typical ones will be briefly described as follows.
【００１０】本発明の一つに係わる半導体装置は、絶縁
層で被覆されたＮ型半導体領域とＰ型半導体領域とを一
主表面に有する半導体本体と、その絶縁層に設けられＮ
型半導体領域及び上記Ｐ型半導体領域の表面にそれぞれ
達する第１開口部及び第２開口部と、第１開口部の底部
でＮ型半導体領域に接し第１開口部の底面及び側面に堆
積されたＮ型不純物を含有する多結晶半導体膜と、この
多結晶半導体膜の上に堆積され第１開口部内に埋め込ま
れた第１金属層と、第２開口部の底部でＰ型半導体領域
に接し第２開口部内に埋め込まれた第２金属層とからな
ることを特徴としている。[0010] A semiconductor device according to one aspect of the present invention includes a semiconductor body having an N-type semiconductor region and a P-type semiconductor region covered on an insulating layer on one main surface, and an N-type semiconductor provided on the insulating layer.
A first opening and a second opening which reach the surfaces of the p-type semiconductor region and the p-type semiconductor region, respectively, and are deposited on the bottom and side surfaces of the first opening in contact with the n-type semiconductor region at the bottom of the first opening. A polycrystalline semiconductor film containing an n-type impurity, a first metal layer deposited on the polycrystalline semiconductor film and buried in the first opening, and a first metal layer in contact with the p-type semiconductor region at the bottom of the second opening. And a second metal layer embedded in the two openings.
【００１１】また、他の本発明に係わる半導体装置は、
絶縁層で被覆されたＮ型半導体領域とＰ型半導体領域と
を一主表面に有する半導体本体と、絶縁層に設けられＮ
型半導体領域及びＰ型半導体領域の表面にそれぞれ達す
る第１開口部及び第２開口部と、第１開口部の底部でＮ
型半導体領域に接し第１開口部の底面及び側面に堆積さ
れたＮ型不純物を含有する多結晶半導体膜と、この多結
晶半導体膜の上に堆積され第１開口部内に埋め込まれた
第１金属層と、第２開口部の底部でＰ型半導体領域に接
し第２開口部の底面及び側面に堆積されたＰ型不純物を
含有するシリコンゲルマニュウム混晶膜と、このシリコ
ンゲルマニュウム混晶膜の上に堆積され第２開口部内に
埋め込まれた第２金属層とからなることを特徴としてい
る。更に、堆積時にドープされた不純物を活性化させる
ための種々の加熱処理に対して耐えることができるよう
に、多結晶半導体膜と第１金属層との間及び上記シリコ
ンゲルマニュウム混晶膜と第２金属層との間に窒化タン
グステン膜や窒化チタン膜のような耐熱膜を設けても良
い。Further, another semiconductor device according to the present invention is:
A semiconductor body having on one main surface an N-type semiconductor region and a P-type semiconductor region covered with an insulating layer;
First and second openings respectively reaching the surfaces of the p-type semiconductor region and the p-type semiconductor region, and N at the bottom of the first opening.
A polycrystalline semiconductor film containing an N-type impurity deposited on the bottom and side surfaces of the first opening in contact with the type semiconductor region; and a first metal deposited on the polycrystalline semiconductor film and embedded in the first opening. A layer, a silicon germanium mixed crystal film containing a p-type impurity deposited on the bottom and side surfaces of the second opening in contact with the p-type semiconductor region at the bottom of the second opening, and on the silicon germanium mixed crystal film And a second metal layer deposited and embedded in the second opening. Further, between the polycrystalline semiconductor film and the first metal layer and between the silicon germanium mixed crystal film and the second metal film so as to withstand various heat treatments for activating the impurities doped at the time of deposition. A heat-resistant film such as a tungsten nitride film or a titanium nitride film may be provided between the metal layer and the metal layer.
【００１２】このように、本発明ではＮ型とＰ型の半導
体領域への電極材料構成を積極的に変えることによって
半導体装置への加熱処理を極力少なくしかつ良好なオー
ミックコンタクトを実現することができる。As described above, according to the present invention, it is possible to minimize the heat treatment to the semiconductor device and realize a good ohmic contact by positively changing the electrode material composition for the N-type and P-type semiconductor regions. it can.
【００１３】また、かかる半導体装置は、例えばＮ型半
導体領域への電極形成を先に行いＰ型半導体領域への電
極形成を後に行うことによって効率的に製造することが
できる。Further, such a semiconductor device can be efficiently manufactured, for example, by forming electrodes on an N-type semiconductor region first and forming electrodes on a P-type semiconductor region later.
【００１４】更に具体的には、かかる半導体装置は、Ｎ
型半導体領域とＰ型半導体領域への電極形成用のコンタ
クトホールに相応する位置に例えばポリシリコン等の部
材を予め部分的に設けておき、絶縁層で被覆した後にＣ
ＭＰ技術によって平坦化し、Ｎ型半導体領域上部のポリ
シリコンを除去してＮ型半導体領域に達する開口部を絶
縁層に形成し、その開口部内にＮ型半導体領域に対する
導電材を堆積し、次いでＰ型半導体領域上部のポリシリ
コン層を除去してＰ型半導体領域に達する開口部を絶縁
層に設け、その開口部内にＰ型半導体領域に対する導電
材を堆積することによって製造される。More specifically, such a semiconductor device has an N
A member such as polysilicon is partially provided in advance at a position corresponding to a contact hole for forming an electrode in the p-type semiconductor region and the p-type semiconductor region.
An opening reaching the N-type semiconductor region is formed in the insulating layer by flattening by MP technology, removing polysilicon above the N-type semiconductor region, a conductive material for the N-type semiconductor region is deposited in the opening, and then P It is manufactured by removing the polysilicon layer above the type semiconductor region, providing an opening reaching the P-type semiconductor region in the insulating layer, and depositing a conductive material for the P-type semiconductor region in the opening.
【００１５】この方法によれば、例えば、ＭＯＳＦＥＴ
のソース・ドレイン領域への電極付けのためのコンタク
トホールを両方ともゲート電極の位置と自己整合的に正
確に形成することができるので、微細パターンの高密度
な半導体集積回路装置を効率よく大量に製造することが
可能となる。According to this method, for example, a MOSFET
Contact holes for electrode attachment to the source / drain regions can be accurately formed in a self-aligned manner with the position of the gate electrode, so that high-density semiconductor integrated circuit devices with fine patterns can be efficiently manufactured in large quantities. It can be manufactured.
【００１６】なお、本発明は厚さが１００ｎｍ以下の半
導体領域を活性領域とする半導体装置に適用して有効で
ある。特に、５ｎｍ〜３０ｎｍと極めて薄い厚さの活性
領域をＦｕｌｌｙ―Ｄｅｐｌｅｔｅｄ領域として利用す
るＦＤ−ＳＯＩに適用してすぐれた特性の半導体装置を
実現することができる。The present invention is effective when applied to a semiconductor device having a semiconductor region having a thickness of 100 nm or less as an active region. In particular, a semiconductor device having excellent characteristics can be realized by applying to an FD-SOI in which an active region having an extremely thin thickness of 5 nm to 30 nm is used as a fully-depleted region.
【００１７】[0017]
【発明の実施の形態】以下、本発明を、実施例を参照し
て詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to embodiments.
【００１８】実施例１ 図１は本発明の第１の実施例で
あるＣＭＯＳＩＣの要部断面構造を示した模式図であ
る。ＳＯＩ（Silicon On Insulator）と称される絶縁基
板上に設けられた半導体層に２つの導電型の異なるＭＯ
ＳＦＥＴが形成されている。もちろん、本発明は引き出
し電極の形成に関わるもののため、基板構造には無関係
であり、シリコン単結晶（バルク）基板を用いても同様
に適用することができる。また、Ｎ、Ｐ両方の導電型を
必要とするものの代表的なものとして、ＣＭＯＳを用い
て説明しているが、本発明はＣＭＯＳではなくても、Ｎ
およびＰ型領域を持つ半導体装置であれば、引き出し電
極を形成する上で有効である。ここでは、左側にＮＭＯ
Ｓが、右側にＰＭＯＳが形成されたＣＭＯＳＩＣについ
て説明する。Embodiment 1 FIG. 1 is a schematic view showing a sectional structure of a main part of a CMOS IC according to a first embodiment of the present invention. A semiconductor layer provided on an insulating substrate called SOI (Silicon On Insulator) has two different conductive types of MO.
An SFET is formed. Of course, the present invention relates to the formation of the extraction electrode, and is not related to the substrate structure. The present invention can be similarly applied using a silicon single crystal (bulk) substrate. In addition, although CMOS is described as a typical example that requires both N and P conductivity types, the present invention is not limited to CMOS, but may be implemented using N type.
And a semiconductor device having a P-type region is effective in forming a lead electrode. Here, NMO
A CMOS IC in which S has a PMOS formed on the right side will be described.
【００１９】１００は支持基板であり、例えば高抵抗単
結晶シリコンなどから成る。９００は絶縁体であり、例
えば２酸化シリコンより成る。１２０は絶縁体９００上
にパターン形成された厚さ２０〜３０ｎｍの半導体領域
であり、例えば単結晶シリコンから成る。この半導体領
域１２０がすなわちＳＯＩである。９１０は例えば２酸
化シリコンより成るゲート絶縁膜である。５００、５５
０はゲート電極であり、例えば導電化した多結晶シリコ
ン、あるいは多結晶シリコンとタングステンなどの金
属、あるいはタングステンや窒化チタン、窒化タングス
テンなどの金属材料の積層構造からなる。多結晶シリコ
ンの代わりにシリコン・ゲルマニウム混晶を用いてもよ
い。A support substrate 100 is made of, for example, high-resistance single-crystal silicon. An insulator 900 is made of, for example, silicon dioxide. Reference numeral 120 denotes a semiconductor region having a thickness of 20 to 30 nm which is patterned on the insulator 900 and is made of, for example, single crystal silicon. This semiconductor region 120 is the SOI. A gate insulating film 910 is made of, for example, silicon dioxide. 500, 55
Reference numeral 0 denotes a gate electrode, which is made of, for example, conductive polycrystalline silicon, a polycrystalline silicon and a metal such as tungsten, or a laminated structure of a metal material such as tungsten, titanium nitride, or tungsten nitride. A silicon-germanium mixed crystal may be used instead of polycrystalline silicon.
【００２０】３００、６１０および６２０は絶縁層９３
０の開口部に埋め込まれた引き出し電極層である。３０
０は多結晶シリコンであり、リンが１０の２０乗atoms
／立方ｃｍ以上の高濃度にドーピングされている。６２
０は金属引き出し電極層であり、例えば白金などででき
ている。引き出し電極層３００および６２０とソースお
よびドレインを構成するＮ型半導体領域３１０、Ｐ型半
導体領域４１０とは、引き出し電極層３００、６２０の
下部において互いにそれぞれ接触している。６１０は第
２の引き出し電極層であり、タングステンなどの金属か
らなる。６００は金属配線層であり、例えばタングステ
ンあるいは銅あるいはアルミニウムなどからなり、絶縁
層９３０及び電極層３００，６１０，６２０の上側表面
で構成される平坦な共通主表面上に設けられている。Reference numerals 300, 610 and 620 denote insulating layers 93.
0 is an extraction electrode layer embedded in the opening of No. 0. 30
0 is polycrystalline silicon, phosphorus is 10 20 atoms
/ Doped at a high concentration of cubic cm or more. 62
Reference numeral 0 denotes a metal extraction electrode layer, which is made of, for example, platinum. The extraction electrode layers 300 and 620 and the N-type semiconductor region 310 and the P-type semiconductor region 410 constituting the source and the drain are in contact with each other below the extraction electrode layers 300 and 620, respectively. Reference numeral 610 denotes a second extraction electrode layer made of a metal such as tungsten. Reference numeral 600 denotes a metal wiring layer made of, for example, tungsten, copper, aluminum, or the like, and provided on a flat common main surface composed of the insulating layer 930 and the upper surfaces of the electrode layers 300, 610, and 620.
【００２１】この構造においては、Ｎ型半導体領域３１
０に対しては、堆積時にリンを高濃度にドーピングした
多結晶シリコン層３００およびタングステンの金属層６
１０により引き出し電極が形成されている。そのため、
金属層６１０へは、１０の２０乗atoms／立方ｃｍ以上
の高濃度にドーピングされた低抵抗層により接続するこ
とができている。一方、Ｐ型半導体領域４１０について
は、半導体層との界面にエネルギー障壁を持たない金属
によりコンタクトが形成されるため、良好な導通特性を
得ることができる。これにより、Ｎ型及びＰ型の両方の
半導体領域へ良好なコンタクト形成が行われる構造とさ
れている。In this structure, the N-type semiconductor region 31
0, the polycrystalline silicon layer 300 doped with phosphorus at a high concentration during the deposition and the tungsten metal layer 6
10, the lead electrode is formed. for that reason,
The metal layer 610 can be connected by a low-resistance layer doped at a high concentration of 10 20 atoms / cubic cm or more. On the other hand, in the P-type semiconductor region 410, since a contact is formed of a metal having no energy barrier at the interface with the semiconductor layer, favorable conduction characteristics can be obtained. Thus, the structure is such that good contact formation is performed to both the N-type and P-type semiconductor regions.
【００２２】次に、かかる半導体装置の製造工程毎の要
部断面構造を示した図２から図９に基づいてその製造方
法を説明する。Next, a method of manufacturing the semiconductor device will be described with reference to FIGS.
【００２３】図２に示すように、支持基板１００上の絶
縁層９００の上に設けられた厚さ２０〜３０ｎｍの薄い
シリコン層（ＳＯＩ層ともいう）をパターニングして形
成されるＭＯＳＦＥＴの活性領域１２０及びその周囲に
素子分離絶縁膜層９０５を既知の浅溝アイソレーション
法により形成する。シリコン膜厚が薄い場合にはメサ型
に加工するだけでもよい。また、既知のＬＯＣＯＳ法を
用いてもよい。As shown in FIG. 2, an active region of a MOSFET formed by patterning a thin silicon layer (also called an SOI layer) having a thickness of 20 to 30 nm provided on an insulating layer 900 on a supporting substrate 100. An element isolation insulating film layer 905 is formed on and around 120 by a known shallow trench isolation method. When the silicon film thickness is small, it may be merely processed into a mesa shape. Further, a known LOCOS method may be used.
【００２４】つぎに、この活性領域となるシリコン層１
２０表面にＳｉＯ２からなるゲート酸化膜９１０を形成
後、積層ゲート電極となる不純物をドーピングした多結
晶シリコン層５００とタングステンシリサイド層５５０
およびその上に絶縁膜９１５を堆積し、図３に示すよう
に所定のゲート形状にパターニングする。このゲート電
極をマスクにシリコン層１２０にイオン打ち込み法を用
いて、ボロンをドーピングすることでＰ型不純物拡散層
（半導体領域）４１０を、また砒素をドーピングするこ
とでＮ型不純物拡散層（半導体領域）３１０を形成す
る。これらの工程はＳＯＩ基板を用いた場合の既知のＣ
ＭＯＳ形成プロセスである。Next, the silicon layer 1 serving as the active region
After a gate oxide film 910 made of SiO2 is formed on the surface of the semiconductor device 20, a polycrystalline silicon layer 500 doped with impurities and a tungsten silicide layer 550 to be a stacked gate electrode are formed.
Then, an insulating film 915 is deposited thereon and patterned into a predetermined gate shape as shown in FIG. Using the gate electrode as a mask, the P-type impurity diffusion layer (semiconductor region) 410 is doped by doping boron into the silicon layer 120 by ion implantation, and the N-type impurity diffusion layer (semiconductor region) is doped by doping arsenic. ) 310 is formed. These steps are performed by using a known C when using an SOI substrate.
This is a MOS formation process.
【００２５】次に、この基板上に層間絶縁膜となる酸化
膜９３０を５００ｎｍの厚さにＣＶＤ法を用いて堆積
し、通常のＣＭＰ（Chemical Mechanical Polishing）
法により研磨することでその表面を平坦化する。そし
て、図４に示すように、左側のＮ型ＭＯＳＦＥＴを構成
する半導体領域（拡散層）３１０へのコンタクト孔を開
口して半導体領域表面を露出させる。なお、この工程に
おいては右側のＰ型ＭＰＯＳＦＥＴを構成する半導体領
域に対しては開口部は設けない。Next, an oxide film 930 serving as an interlayer insulating film is deposited on this substrate to a thickness of 500 nm by using a CVD method, and is subjected to ordinary CMP (Chemical Mechanical Polishing).
The surface is flattened by polishing by a method. Then, as shown in FIG. 4, a contact hole to the semiconductor region (diffusion layer) 310 constituting the left N-type MOSFET is opened to expose the surface of the semiconductor region. Note that, in this step, no opening is provided in the semiconductor region constituting the right P-type MPOSFET.
【００２６】次いで、リンを高濃度にドーピングした多
結晶シリコン層３００をＣＶＤ法で５０ｎｍ堆積し、Ｒ
ＴＡ（Rapid Thermal Annealing）法による熱処理を加
えることで活性化する。この際、不純物のアウトディフ
ュージョンを防ぐため、一度酸化珪素膜をこの多結晶シ
リコン層上に堆積しキャップを形成して熱処理を行い、
その後、この酸化膜をウエットエッチングしても良い。
このエッチングは、多結晶シリコン層３００をストッパ
とできるため除去を容易に行うことができる。そして、
ゲート電極５５０へのコンタクト孔を開口した後（図中
では省略）、図５に示すように多結晶シリコン層３００
上にスパッタ法等によりタングステン層６１０を堆積す
る。Next, a polycrystalline silicon layer 300 doped with phosphorus at a high concentration is deposited to a thickness of 50 nm by a CVD method.
Activation is performed by applying a heat treatment by a TA (Rapid Thermal Annealing) method. At this time, in order to prevent out diffusion of impurities, a silicon oxide film is once deposited on this polycrystalline silicon layer, a cap is formed, and heat treatment is performed.
Thereafter, this oxide film may be wet-etched.
This etching can be easily performed because the polycrystalline silicon layer 300 can be used as a stopper. And
After opening a contact hole to the gate electrode 550 (omitted in the figure), as shown in FIG.
A tungsten layer 610 is deposited thereon by sputtering or the like.
【００２７】次いで、図６に示すように、ＣＭＰ法を用
いてタングステン層６１０および多結晶シリコン層３０
０をコンタクト孔を残して除去することで、Ｎ型領域お
よびゲート電極への引き出し部を形成する。Next, as shown in FIG. 6, the tungsten layer 610 and the polycrystalline silicon layer 30 are formed by the CMP method.
By removing 0 while leaving the contact hole, a lead portion to the N-type region and the gate electrode is formed.
【００２８】次に、図４の工程と同様に、図７に示すよ
うにＰ型ＭＯＳＦＥＴを構成するＰ型半導体領域４１０
へのコンタクト孔を開口する。Next, similarly to the process of FIG. 4, a P-type semiconductor region 410 forming a P-type MOSFET as shown in FIG.
A contact hole is opened.
【００２９】そして、図８に示すように、白金の層６２
０を堆積する。このとき、Ｐ型半導体領域４１０とショ
ットキー接合をつくらず、オーミックなコンタクトをつ
くれる金属材料として白金の代わりに例えばニッケルな
どでもよい。また、半導体との接触面においてショット
キー接合を作らなければよいため、接触する下地に白金
等を用い、その上に充填性の高い金属材を積層した構造
の引き出し電極部を形成してもよい。Then, as shown in FIG.
Deposit 0. At this time, for example, nickel or the like may be used instead of platinum as a metal material that can form an ohmic contact without forming a Schottky junction with the P-type semiconductor region 410. In addition, since it is not necessary to form a Schottky junction on the contact surface with the semiconductor, a lead electrode portion having a structure in which platinum or the like is used as a contacting base and a highly-fillable metal material is stacked thereover may be formed. .
【００３０】次に、図９に示すように、白金層６２０を
層間絶縁膜９３０が現れるまで ＣＭＰ法により研磨す
ることで、Ｐ型ＭＯＳＦＥＴへの引き出し電極６２０を
形成する。以下、かくして得られた平坦な主表面上に図
１のように金属配線６００を設けたり所望の多層配線を
形成することができるが、ここでは説明を省略する。Next, as shown in FIG. 9, the lead layer 620 for the P-type MOSFET is formed by polishing the platinum layer 620 by CMP until the interlayer insulating film 930 appears. Hereinafter, the metal wiring 600 can be provided on the flat main surface thus obtained or a desired multilayer wiring can be formed as shown in FIG. 1, but the description is omitted here.
【００３１】以上の製造工程により、整合性よく、金属
配線からＮ型半導体領域およびＰ型半導体領域へのコン
タクトを形成することができる。According to the above-described manufacturing process, a contact from the metal wiring to the N-type semiconductor region and the P-type semiconductor region can be formed with good consistency.
【００３２】この製造方法では、Ｎ型ＭＯＳＦＥＴ領域
への引き出し電極層の多結晶シリコン３００へは、イオ
ン打ち込み法を用いず、堆積時に不純物がドーピングさ
れている。そのため、コンタクト孔の直径が小さくな
り、孔のアスペクト比が大きくなっても、方向性を有す
るイオン打ち込み法のように不純物が入らなくなる等の
問題は生じない。また、金属６１０堆積後は、不純物の
活性化等のための熱処理工程はなく、シリコンと金属と
の反応による問題も生じない。すなわち、この製造方法
では、Ｐ型半導体領域への引き出し電極形成時に、Ｎ型
引き出し層ではシリコンと金属材の接触面があるため、
界面での反応を抑えるためには熱処理工程が使えない。
しかし、Ｐ型半導体領域に対して熱処理を加えなくても
高い導電性をもつ金属を用いることで導通を確保するこ
とができている。従って、この実施例ではＮ型ＭＯＳＦ
ＥＴへの電極形成をＰ型ＭＯＳＦＥＴよりも先に形成さ
れる。In this manufacturing method, the polycrystalline silicon 300 serving as an extraction electrode layer for the N-type MOSFET region is doped with impurities during deposition without using ion implantation. Therefore, even if the diameter of the contact hole is reduced and the aspect ratio of the hole is increased, there is no problem that impurities do not enter unlike the ion implantation method having directivity. After the metal 610 is deposited, there is no heat treatment step for activating impurities or the like, and there is no problem due to the reaction between silicon and the metal. That is, in this manufacturing method, when the lead electrode is formed in the P-type semiconductor region, the N-type lead layer has a contact surface between silicon and the metal material.
A heat treatment process cannot be used to suppress the reaction at the interface.
However, conduction can be ensured by using a metal having high conductivity without applying heat treatment to the P-type semiconductor region. Therefore, in this embodiment, the N-type MOSF
The electrodes on the ET are formed before the P-type MOSFET.
【００３３】実施例２ 半導体材料であっても、例え
ば、シリコン・ゲルマニウム混晶においては、堆積時に
高濃度にボロンをドーピングすると、高温での熱処理す
ることなく、高い導電性を示す材料がある。これらを用
いても同様に引き出し電極層を形成することができる。
Ｐ型半導体領域への金属堆積時にこのシリコン・ゲルマ
ニュウムの混晶と金属を積層して堆積することで同じ製
造工程を用いることができる。このようにして作製した
素子断面構造を図１０に示す。図中において、４００は
ボロンを１０の２０乗atoms／立方ｃｍ以上の高濃度に
ドーピングしたシリコン・ゲルマニウム混晶層である。Embodiment 2 Even in the case of a semiconductor material, for example, in a silicon-germanium mixed crystal, if boron is doped at a high concentration at the time of deposition, there is a material having high conductivity without heat treatment at a high temperature. Even if these are used, the extraction electrode layer can be formed in the same manner.
The same manufacturing process can be used by stacking and depositing a mixed crystal of silicon-germanium and a metal when depositing a metal on the P-type semiconductor region. FIG. 10 shows a cross-sectional structure of the element manufactured in this manner. In the figure, reference numeral 400 denotes a silicon-germanium mixed crystal layer doped with boron at a high concentration of 10 20 atoms / cubic cm or more.
【００３４】実施例３ また、金属とシリコンの接触面
に、例えば、タングステンやチタンの窒化物（窒化タン
グステン又は窒化チタン）を挟むことで熱処理に対する
バリアを形成することができる。これを用いることで、
Ｐ型半導体領域に不純物をドーピングした多結晶シリコ
ンを堆積し、一度、熱処理を加えることで不純物を十分
に活性化させることができる。Ｎ型半導体領域にＮ型不
純物を、Ｐ型半導体領域にＰ型不純物をドーピングした
多結晶シリコンを用いて引き出し電極層３００、４０１
を形成した断面図を図１１に示す。同図中６９０は窒化
チタン膜による耐熱層であり、この構造も、本発明の一
応用例である。従って、この実施例によればＮ型ＭＯＳ
ＦＥＴの電極形成を先に行う必要がなく、両タイプのＭ
ＯＳＦＥＴの電極形成後に同時に加熱処理を行うことが
できる。Embodiment 3 A barrier against heat treatment can be formed by sandwiching, for example, a nitride of tungsten or titanium (tungsten nitride or titanium nitride) on the contact surface between metal and silicon. By using this,
By depositing polycrystalline silicon doped with impurities in the P-type semiconductor region and once applying heat treatment, the impurities can be sufficiently activated. Lead electrode layers 300 and 401 using polycrystalline silicon doped with an N-type impurity in an N-type semiconductor region and a P-type impurity in a P-type semiconductor region.
FIG. 11 shows a cross-sectional view in which is formed. In the figure, reference numeral 690 denotes a heat-resistant layer made of a titanium nitride film, and this structure is also an application example of the present invention. Therefore, according to this embodiment, the N-type MOS
There is no need to form the electrodes of the FET first, and both types of M
Heat treatment can be performed simultaneously after the formation of the OSFET electrode.
【００３５】実施例４ その他の製造方法の実施例を、
図１２から１９に基づいて説明する。上記実施例の図３
に示したゲート電極形成後、図１２に示すように、ゲー
ト側壁スペーサと呼ばれる酸化膜９２０をＣＶＤ法によ
り５０ｎｍの厚さに堆積し、さらに、この酸化膜９２０
の上に多結晶シリコン層１８０を６００ｎｍの厚さで堆
積し、ＣＭＰ法により研磨することでそれらの表面を平
坦化する。Embodiment 4 Another embodiment of the manufacturing method is as follows.
A description will be given based on FIGS. FIG. 3 of the above embodiment
After the formation of the gate electrode shown in FIG. 12, as shown in FIG. 12, an oxide film 920 called a gate side wall spacer is deposited to a thickness of 50 nm by the CVD method.
A polycrystalline silicon layer 180 is deposited to a thickness of 600 nm on the substrate, and their surfaces are planarized by polishing by a CMP method.
【００３６】次に、図１３に示すように、後で引き出し
電極部が配置されるコンタクト部を含めて、多結晶シリ
コン層１８０をレジスト等を用いたドライエッチング加
工によってパターニングする。即ち、同図のようにそれ
ぞれのＭＯＳＦＥＴ部においてソース・ドレインコンタ
クト形成用の一対の開口部に対応する部分及びそれをゲ
ート電極部の上部で連結する部分も含めて多結晶シリコ
ン層を一体的に残して他の多結晶シリコン層は除去され
る。Next, as shown in FIG. 13, the polycrystalline silicon layer 180 is patterned by dry etching using a resist or the like, including the contact portion where the extraction electrode portion is to be formed later. That is, as shown in the figure, in each MOSFET portion, a polycrystalline silicon layer is integrally formed including a portion corresponding to a pair of openings for forming source / drain contacts and a portion connecting the openings at the upper portion of the gate electrode portion. The remaining polycrystalline silicon layer is removed.
【００３７】次に、図１４に示すように、これらの上に
層間絶縁膜であるＳｉＯ２等の絶縁膜９３０を堆積した
のち、ＣＭＰ法で研磨することで、引き出し電極に対応
する多結晶シリコン層のパターン１８０頂部を露出させ
る。Next, as shown in FIG. 14, an insulating film 930 such as SiO2, which is an interlayer insulating film, is deposited thereon, and then polished by a CMP method to form a polycrystalline silicon layer corresponding to the extraction electrode. The top of the pattern 180 is exposed.
【００３８】次いで、図１５に示すように、Ｐ型ＭＯＳ
ＦＥＴ形成領域上部の多結晶シリコン層１８０をレジス
ト８００で覆い、Ｎ型ＭＯＳＦＥＴ形成領域の多結晶シ
リコン層１８０をエッチング除去し、引き出し電極用の
孔パターンを形成する。Next, as shown in FIG.
The polycrystalline silicon layer 180 above the FET formation region is covered with a resist 800, and the polycrystalline silicon layer 180 in the N-type MOSFET formation region is removed by etching to form a hole pattern for a lead electrode.
【００３９】次に、図１６に示すように、スペーサ層９
２０を異方性ドライエッチング加工することで、ゲート
側面にスペーサ９２０を残したままにして、Ｎ型半導体
領域３１０を露出させる。前記実施例と同様に不純物を
ドーピングした多結晶シリコン層３００を堆積した後、
タングステン層６１０を堆積し、ＣＭＰ法により平坦化
することで、１８０の位置や形状に正しく対応したコン
タクト孔のみに引き出し電極層を形成する。勿論、実施
例１と同様ここで、ゲート電極への引き出しを形成する
ことができるが、簡略化のため省略する。Next, as shown in FIG.
20 is subjected to anisotropic dry etching to expose the N-type semiconductor region 310 while leaving the spacer 920 on the gate side surface. After depositing a polycrystalline silicon layer 300 doped with impurities as in the previous embodiment,
By depositing a tungsten layer 610 and flattening it by a CMP method, an extraction electrode layer is formed only in a contact hole correctly corresponding to the position and shape of 180. Of course, as in the first embodiment, the lead-out to the gate electrode can be formed here, but is omitted for simplification.
【００４０】なお、同図においては、層間絶縁膜９３０
の表面にＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとの境に
段差があるように示されているが、ＣＭＰ法による研磨
ではこの段差もほぼ平坦になるが、ここでは、例え段差
ができていても問題がないことを示すためにあえてワー
ストケースの段差を残して説明を行っている。It should be noted that, in FIG.
It is shown that there is a step at the boundary between the N-type MOSFET and the P-type MOSFET on the surface of the substrate. However, this step is almost flattened by polishing by the CMP method. The explanation is given with the worst-case step left to indicate that there is no gap.
【００４１】つぎに、図１７に示すように、Ｎ型ＭＯＳ
ＦＥＴ領域をレジスト８００で覆いＰ型ＭＯＳＦＥＴ領
域の引き出し電極部の位置に相応する多結晶シリコン層
１８０を除去して開口部を形成する。このとき、レジス
トは左右のＭＯＳＦＥＴ領域の境にある段差を覆うよう
に配置する。Next, as shown in FIG.
The FET region is covered with a resist 800, and the polycrystalline silicon layer 180 corresponding to the position of the extraction electrode in the P-type MOSFET region is removed to form an opening. At this time, the resist is disposed so as to cover the step at the boundary between the left and right MOSFET regions.
【００４２】次いで、図１８に示すようにＰ型ＭＯＳＦ
ＥＴのゲート側壁のスペーサ９２０を残してＰ型半導体
領域４１０を露出させる。Next, as shown in FIG.
The P-type semiconductor region 410 is exposed while leaving the spacer 920 on the gate side wall of the ET.
【００４３】そして、図１９に示すように、開口部内及
び層間絶縁膜９３０上に白金を堆積したのち、ＣＭＰ法
で研磨除去することで、Ｐ型ＭＯＳＦＥＴへの引き出し
電極層を形成する。以下、引き出し電極形成後は、実施
例１と同様である。Then, as shown in FIG. 19, after depositing platinum in the opening and on the interlayer insulating film 930, it is polished and removed by the CMP method to form a lead electrode layer for the P-type MOSFET. Hereinafter, after the formation of the extraction electrode, it is the same as in the first embodiment.
【００４４】この実施例での多結晶シリコン層１８０に
よるダミーパターニングでは、ゲート電極とソースやド
レイン等へのコンタクトとの配置を自己整合的に形成す
ることができ、寄生抵抗を低減するうえで極めて有効で
ある。即ち、両コンタクトのゲート電極側の端部の位置
はゲート側壁のスペーサ９２０によって正確に配置され
ることになる。このことは、特に今後ますます微細化、
高密度化されて行くＣＭＯＳＬＳＩを大量に製造する際
にその効果を発揮する。In the dummy patterning using the polycrystalline silicon layer 180 in this embodiment, the arrangement of the gate electrode and the contacts to the source and the drain can be formed in a self-aligned manner, which is extremely important in reducing the parasitic resistance. It is valid. That is, the positions of the ends on the gate electrode side of both contacts are accurately arranged by the spacer 920 on the gate side wall. This is especially true in the future,
The effect is exerted when mass-producing CMOS LSIs of higher density.
【００４５】実施例５ また、今述べた実施例４の製造
方法を用いて、図２０に示すように、引き出し電極層３
００をＮ型半導体領域３１０（ＳＯＩ）の側面にコンタ
クトさせるように配置することができる。即ち、前述し
た図１６の工程でソース・ドレイン領域域上の酸化膜９
２０を除去した後、それをマスクに露出したＮ型半導体
層をエッチング除去すれば簡単に実現できるし、また酸
化膜の過剰エッチによりそのようなことが発生する場合
もある。Embodiment 5 Further, using the manufacturing method of Embodiment 4 just described, as shown in FIG.
00 can be arranged to contact the side surface of the N-type semiconductor region 310 (SOI). That is, the oxide film 9 on the source / drain region in the step of FIG.
After removing 20, the N-type semiconductor layer exposed by using the mask as a mask can be easily removed by etching, or such a case may occur due to excessive etching of the oxide film.
【００４６】このような場合では、多結晶シリコン層３
００に対し横方向または水平方向に充分な不純物のドー
ピングを行うことが必要となる。従来のイオン打ち込み
による方法での不純物ドーピングでは、斜め打ち込みを
用いることで、原理的には多結晶シリコン層とＳＯＩの
界面にまでドーピングすることができることになるが、
実際には、構造上陰になる領域や、打ち込み角度等に制
約がおき困難であった。しかし、堆積時の導電型決定不
純物のドーピング法を用いる本発明方法では、十分に高
濃度化することが可能である。In such a case, the polysilicon layer 3
It is necessary to perform sufficient doping of impurities in the horizontal or horizontal direction with respect to 00. In the conventional impurity doping by ion implantation, by using oblique implantation, in principle, it is possible to dope even to the interface between the polycrystalline silicon layer and the SOI.
Actually, it is difficult to restrict the shadowed region and the driving angle in the structure. However, in the method of the present invention using the doping method of the impurity for determining the conductivity type at the time of deposition, it is possible to sufficiently increase the concentration.
【００４７】実施例６ 以上は薄いＳＯＩを対象に説明
したが、バルクウエハを用いた場合を図２１に示す。同
図で判るように殆ど前記した実施例と同じであるので同
じ機能を果たす構成部分には同じ番号を付して、詳細な
説明は省略する。例えば、図２１中の９０５は図１の素
子分離用絶縁膜に対応するものである。Embodiment 6 The above description has been made for a thin SOI. FIG. 21 shows a case where a bulk wafer is used. As can be seen from the figure, since it is almost the same as the above-described embodiment, the components which perform the same functions are given the same numbers, and detailed explanations are omitted. For example, reference numeral 905 in FIG. 21 corresponds to the element isolation insulating film in FIG.
【００４８】実施例７ これまでの実施例では、Ｎ型半
導体領域に金属層６１０を形成してから、Ｐ型半導体領
域に引き出し電極を形成している。しかし、図２２及び
図２３に示すように、多結晶シリコン層３００を形成
後、Ｐ型半導体領域４１０に対する引き出し電極用開口
パターンを形成し、その後に金属層６２０を堆積するこ
とで、Ｎ型ＭＯＳＦＥＴ用の開口部への金属層６１０と
この金属層６２０とを同時に堆積することができる。こ
の場合、Ｎ型半導体領域への引き出し電極層において、
多結晶シリコン３００と金属層６１０間に充分な接触面
積を維持することで、良好なコンタクト特性を得ること
ができる。Embodiment 7 In the embodiments described above, after the metal layer 610 is formed in the N-type semiconductor region, a lead electrode is formed in the P-type semiconductor region. However, as shown in FIGS. 22 and 23, after forming the polycrystalline silicon layer 300, an opening pattern for a lead electrode for the P-type semiconductor region 410 is formed, and then a metal layer 620 is deposited. The metal layer 610 and the metal layer 620 to the opening for the application can be deposited simultaneously. In this case, in the extraction electrode layer to the N-type semiconductor region,
By maintaining a sufficient contact area between the polycrystalline silicon 300 and the metal layer 610, good contact characteristics can be obtained.
【００４９】以上、本発明をゲート絶縁膜としてＳｉＯ
２のような酸化膜を用いた構造のＭＯＳＦＥＴで説明し
てきたが、例えばＳｉ３Ｎ４膜等のように他の絶縁膜を
用いたＭＩＳＦＥＴに対しても同様に適用することがで
きる。As described above, the present invention uses SiO 2 as a gate insulating film.
Although the description has been given of the MOSFET having a structure using an oxide film such as 2, the present invention can be similarly applied to a MISFET using another insulating film such as a Si3N4 film.
【００５０】[0050]
【発明の効果】堆積時に不純物を高濃度にドーピングす
る方法を用いながら、Ｎ型とＰ型の半導体領域に異なる
引き出し電極層を形成することができる。これにより、
寄生抵抗の小さな高性能なＣＭＯＳＩＣを提供すること
ができるようになる。According to the present invention, different extraction electrode layers can be formed in N-type and P-type semiconductor regions while using a method of doping impurities at a high concentration during deposition. This allows
A high-performance CMOS IC with small parasitic resistance can be provided.
【図１】 本発明の第１の実施例を説明する半導体装置
の要部断面図。FIG. 1 is a sectional view of a principal part of a semiconductor device illustrating a first embodiment of the present invention.
【図２】 本発明に係わる半導体装置の製造方法を説明
する断面図。FIG. 2 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the present invention.
【図３】 本発明に係わる半導体装置の製造方法を説明
する断面図。FIG. 3 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the present invention.
【図４】 本発明に係わる半導体装置の製造方法を説明
する断面図。FIG. 4 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the present invention.
【図５】 本発明に係わる半導体装置の製造方法を説明
する断面図。FIG. 5 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the present invention.
【図６】 本発明に係わる半導体装置の製造方法を説明
する断面図。FIG. 6 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the present invention.
【図７】 本発明に係わる半導体装置の製造方法を説明
する断面図。FIG. 7 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the invention.
【図８】 本発明に係わる半導体装置の製造方法を説明
する断面図。FIG. 8 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the present invention.
【図９】 本発明に係わる半導体装置の製造方法を説明
する断面図。FIG. 9 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to the present invention.
【図１０】 本発明の第２の実施例を説明する半導体装
置の要部断面図。FIG. 10 is an essential part cross sectional view of a semiconductor device for explaining a second embodiment of the present invention;
【図１１】 本発明の第３の実施例を説明する半導体装
置の要部断面図。FIG. 11 is an essential part cross sectional view of a semiconductor device for explaining a third embodiment of the present invention;
【図１２】 本発明の第４の実施例の製造方法を説明す
る半導体装置の断面図。FIG. 12 is a cross-sectional view of a semiconductor device illustrating a manufacturing method according to a fourth embodiment of the present invention.
【図１３】 本発明の第４の実施例の製造方法を説明す
る半導体装置の断面図。FIG. 13 is a cross-sectional view of a semiconductor device illustrating a manufacturing method according to a fourth embodiment of the present invention.
【図１４】 本発明の第４の実施例の製造方法を説明す
る半導体装置の断面図。FIG. 14 is a cross-sectional view of a semiconductor device illustrating a manufacturing method according to a fourth embodiment of the present invention.
【図１５】 本発明の第４の実施例の製造方法を説明す
る半導体装置の断面図。FIG. 15 is a cross-sectional view of a semiconductor device illustrating a manufacturing method according to a fourth embodiment of the present invention.
【図１６】 本発明の第４の実施例の製造方法を説明す
る半導体装置の断面図。FIG. 16 is a cross-sectional view of a semiconductor device illustrating a manufacturing method according to a fourth embodiment of the present invention.
【図１７】 本発明の第４の実施例の製造方法を説明す
る半導体装置の断面図。FIG. 17 is a cross-sectional view of a semiconductor device illustrating a manufacturing method according to a fourth embodiment of the present invention.
【図１８】 本発明の第４の実施例の製造方法を説明す
る半導体装置の断面図。FIG. 18 is a cross-sectional view of a semiconductor device illustrating a manufacturing method according to a fourth embodiment of the present invention.
【図１９】 本発明の第４の実施例の製造方法を説明す
る半導体装置の断面図。FIG. 19 is a cross-sectional view of a semiconductor device illustrating a manufacturing method according to a fourth embodiment of the present invention.
【図２０】 本発明の第５の実施例を説明する半導体装
置の要部断面図。FIG. 20 is an essential part cross sectional view of a semiconductor device for explaining a fifth embodiment of the present invention;
【図２１】 本発明の第６の実施例を説明する半導体装
置の要部断面図。FIG. 21 is an essential part cross sectional view of a semiconductor device for explaining a sixth embodiment of the present invention;
【図２２】 本発明の第７の実施例の製造方法を説明す
る半導体装置の断面図。FIG. 22 is a cross-sectional view of a semiconductor device illustrating a manufacturing method according to a seventh embodiment of the present invention.
【図２３】 本発明の第７の実施例の製造方法を説明す
る半導体装置の断面図。FIG. 23 is a cross-sectional view of a semiconductor device illustrating a manufacturing method according to a seventh embodiment of the present invention.
１００：基板、１２０：半導体層、１８０：多結晶シリ
コン層、３１０：Ｎ型半導体領域、４１０：Ｐ型半導体
領域、３００：不純物がドープされた多結晶シリコン電
極層、５００、５５０：ゲート電極、６００：配線層、
６１０、６２０：金属電極層、９１０：ゲート絶縁膜、
９２０、９３０：絶縁膜100: substrate, 120: semiconductor layer, 180: polycrystalline silicon layer, 310: N-type semiconductor region, 410: P-type semiconductor region, 300: polycrystalline silicon electrode layer doped with impurities, 500, 550: gate electrode, 600: wiring layer,
610, 620: metal electrode layer, 910: gate insulating film,
920, 930: insulating film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６１６Ｋ 29/786 ６１６Ｖ 21/336 ６１６Ｕ Ｆターム(参考） 4M104 AA01 AA09 BB01 BB05 BB06 BB40 CC01 DD04 DD16 DD37 DD43 DD55 DD80 EE09 FF14 FF16 FF22 GG09 GG10 GG14 HH15 HH16 5F033 HH04 HH08 HH11 HH19 HH33 HH34 JJ04 JJ07 JJ19 JJ33 JJ34 KK01 KK04 KK28 MM07 MM13 NN06 NN07 NN40 PP09 PP15 QQ16 QQ37 QQ48 QQ58 QQ65 QQ73 QQ82 RR04 SS11 TT08 XX09 5F040 DA02 DA10 DB03 DC01 EB12 EC01 EC07 EC13 EH01 EH02 EH03 EH07 EK05 FA03 FA05 FC10 FC19 FC21 5F048 AA07 AC03 AC04 BA01 BA16 BB05 BB08 BB11 BB12 BF02 BF04 BF07 BG01 BG12 BG13 DA25 5F110 AA30 BB04 CC02 DD05 DD13 EE01 EE04 EE05 EE08 EE09 EE14 EE32 FF02 FF03 GG02 GG12 GG25 HJ01 HJ04 HJ23 HL02 HL03 HL04 HL08 HL11 NN04 NN23 NN35 NN62 NN65 NN66 QQ19 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/78 H01L 29/78 616K 29/786 616V 21/336 616U F term (Reference) 4M104 AA01 AA09 BB01 BB05 BB06 BB40 CC01 DD04 DD16 DD37 DD43 DD55 DD80 EE09 FF14 FF16 FF22 GG09 GG10 GG14 HH15 HH16 5F033 HH04 HH08 HH11 HH19 HH33 HH34 JJ04 JJ07 JJ19 JJ33 JJ34 KK01 Q08 Q08 Q13 Q08 Q07 Q08 XX09 5F040 DA02 DA10 DB03 DC01 EB12 EC01 EC07 EC13 EH01 EH02 EH03 EH07 EK05 FA03 FA05 FC10 FC19 FC21 5F048 AA07 AC03 AC04 BA01 BA16 BB05 BB08 BB11 BB12 BF02 BF04 BF07 BG01 BG12 EE13 DD05 BB13 DA25 5F110 FF02 FF03 GG02 GG12 GG25 HJ01 HJ04 HJ23 HL02 HL03 HL04 HL08 HL11 NN04 NN23 NN35 NN62 NN65 NN66 QQ19
Claims (6)
主表面に有する半導体本体、上記半導体本体の上記主表
面を被覆する絶縁層、上記絶縁層に設けられ上記Ｎ型半
導体領域及び上記Ｐ型半導体領域の表面にそれぞれ達す
る第１開口部及び第２開口部、上記第１開口部の底部で
上記Ｎ型半導体領域に接し上記第１開口部の底面及び側
面に堆積されたＮ型不純物を含有する多結晶半導体膜、
上記多結晶半導体膜の上に堆積され上記第１開口部内に
埋め込まれた第１金属層、及び上記第２開口部の底部で
上記Ｐ型半導体領域に接し上記第２開口部内に埋め込ま
れた第２金属層とからなることを特徴とする半導体装
置。A semiconductor body having an N-type semiconductor region and a P-type semiconductor region on one main surface; an insulating layer covering the main surface of the semiconductor body; the N-type semiconductor region provided on the insulating layer; First and second openings reaching the surface of the p-type semiconductor region, and n-type impurities deposited on the bottom and side surfaces of the first opening in contact with the n-type semiconductor region at the bottom of the first opening. A polycrystalline semiconductor film containing
A first metal layer deposited on the polycrystalline semiconductor film and embedded in the first opening; and a first metal layer embedded in the second opening in contact with the P-type semiconductor region at the bottom of the second opening. A semiconductor device comprising two metal layers.
主表面に有する半導体本体、上記半導体本体の上記主表
面を被覆する絶縁層、上記絶縁層に設けられ上記Ｎ型半
導体領域及び上記Ｐ型半導体領域の表面にそれぞれ達す
る第１開口部及び第２開口部、上記第１開口部の底部で
上記Ｎ型半導体領域に接し上記第１開口部の底面及び側
面に堆積されたＮ型不純物を含有する多結晶半導体膜、
上記多結晶半導体膜の上に堆積され上記第１開口部内に
埋め込まれた第１金属層、上記第２開口部の底部で上記
Ｐ型半導体領域に接し上記第２開口部の底面及び側面に
堆積されたＰ型不純物を含有するシリコンゲルマニュウ
ム混晶膜、及び上記シリコンゲルマニュウム混晶膜の上
に堆積され上記第２開口部内に埋め込まれた第２金属層
とからなることを特徴とする半導体装置。2. A semiconductor body having an N-type semiconductor region and a P-type semiconductor region on one main surface, an insulating layer covering the main surface of the semiconductor body, the N-type semiconductor region provided on the insulating layer, and First and second openings reaching the surface of the p-type semiconductor region, and n-type impurities deposited on the bottom and side surfaces of the first opening in contact with the n-type semiconductor region at the bottom of the first opening. A polycrystalline semiconductor film containing
A first metal layer deposited on the polycrystalline semiconductor film and buried in the first opening; deposited on the bottom and side surfaces of the second opening in contact with the P-type semiconductor region at the bottom of the second opening; A semiconductor device comprising: a silicon germanium mixed crystal film containing a P-type impurity; and a second metal layer deposited on the silicon germanium mixed crystal film and embedded in the second opening.
の間及び上記シリコンゲルマニュウム混晶膜と上記第２
金属層との間に窒化タングステン又は窒化チタン膜を有
することを特徴とする請求項２記載の半導体装置。3. The semiconductor device according to claim 1, further comprising: a space between the polycrystalline semiconductor film and the first metal layer;
3. The semiconductor device according to claim 2, wherein a tungsten nitride film or a titanium nitride film is provided between the semiconductor device and the metal layer.
型の第２半導体領域とを一主表面に有する半導体本体の
上部を絶縁層で被覆し、上記絶縁層に上記第１半導体領
域に達する第１の開口部を設け、上記第１開口部内及び
上記絶縁層上に第１の導電材を堆積し、その表面を平坦
に研磨して上記絶縁層上の上記第１の導電材を除去し、
しかる後上記絶縁層に上記第２半導体領域に達する第２
の開口部を設け、上記第２開口部内及び上記絶縁層上に
第２の導電材を堆積し、再びその表面を平坦に研磨して
上記絶縁層上の上記第２の導電材を除去することを特徴
とする半導体装置の製造方法。4. An upper portion of a semiconductor body having a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type on one main surface is covered with an insulating layer, and the insulating layer covers the first semiconductor. Providing a first opening reaching a region, depositing a first conductive material in the first opening and on the insulating layer, polishing the surface thereof flat, and polishing the first conductive material on the insulating layer; To remove
Thereafter, the second layer reaching the second semiconductor region is formed on the insulating layer.
A second conductive material is deposited in the second opening and on the insulating layer, and the surface thereof is polished flat again to remove the second conductive material on the insulating layer. A method for manufacturing a semiconductor device, comprising:
型の第２半導体領域とを一主表面に有する半導体本体の
上部を第１材料層で被覆し、上記第１半導体領域及び第
２半導体領域へのコンタクトホールに相応する位置の上
記第１材料層の第１材料部及び第２材料部を残して他の
第１材料層を除去し、その上に上記第１材料層とは異な
る材料の絶縁層を堆積し、しかる後上記第１材料部を除
去して上記第１半導体領域に達する第１開口部を設け、
上記第１開口部内に第１の導電材を堆積し、次いで上記
第２材料部を除去して上記第２半導体領域に達する第２
開口部を設け、上記第２開口部内に第２の導電材を堆積
することを特徴とする半導体装置の製造方法。5. An upper part of a semiconductor body having a first semiconductor region of a first conductivity type and a second semiconductor region of a second conductivity type on one main surface is covered with a first material layer. The other first material layer is removed except for the first material portion and the second material portion of the first material layer at a position corresponding to the contact hole to the second semiconductor region, and the first material layer and the first material layer are formed thereon. Depositing an insulating layer of a different material, and thereafter removing the first material portion to provide a first opening reaching the first semiconductor region;
Depositing a first conductive material in the first opening, and then removing the second material portion to form a second conductive material reaching the second semiconductor region;
A method of manufacturing a semiconductor device, comprising: providing an opening; and depositing a second conductive material in the second opening.
ることを特徴とする請求項５記載の半導体装置の製造方
法。6. The method according to claim 5, wherein said first material layer is made of polycrystalline silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000194921A JP2002009015A (en) | 2000-06-23 | 2000-06-23 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000194921A JP2002009015A (en) | 2000-06-23 | 2000-06-23 | Semiconductor device and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009015A true JP2002009015A (en) | 2002-01-11 |
Family
ID=18693676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000194921A Pending JP2002009015A (en) | 2000-06-23 | 2000-06-23 | Semiconductor device and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002009015A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134732A (en) * | 2006-12-21 | 2007-05-31 | Seiko Epson Corp | Semiconductor device and manufacturing method thereof |
| US7227264B2 (en) | 2003-10-01 | 2007-06-05 | Seiko Epson Corporation | Semiconductor device and method for manufacturing semiconductor device |
| WO2007145695A1 (en) * | 2006-06-15 | 2007-12-21 | Advanced Micro Devices, Inc | Low contact resistance cmos circuits and methods for their fabrication |
-
2000
- 2000-06-23 JP JP2000194921A patent/JP2002009015A/en active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405112B2 (en) | 2000-08-25 | 2008-07-29 | Advanced Micro Devices, Inc. | Low contact resistance CMOS circuits and methods for their fabrication |
| US7227264B2 (en) | 2003-10-01 | 2007-06-05 | Seiko Epson Corporation | Semiconductor device and method for manufacturing semiconductor device |
| WO2007145695A1 (en) * | 2006-06-15 | 2007-12-21 | Advanced Micro Devices, Inc | Low contact resistance cmos circuits and methods for their fabrication |
| GB2452446A (en) * | 2006-06-15 | 2009-03-04 | Advanced Micro Devices Inc | Low contact resistance cmos circuits and methods for their fabrication |
| JP2009540603A (en) * | 2006-06-15 | 2009-11-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Low contact resistance CMOS circuit and manufacturing method thereof |
| US7719035B2 (en) | 2006-06-15 | 2010-05-18 | Advanced Micro Devices, Inc. | Low contact resistance CMOS circuits and methods for their fabrication |
| GB2452446B (en) * | 2006-06-15 | 2011-06-29 | Advanced Micro Devices Inc | Low contact resistance cmos circuits and methods for their fabrication |
| JP2007134732A (en) * | 2006-12-21 | 2007-05-31 | Seiko Epson Corp | Semiconductor device and manufacturing method thereof |
| JP4595935B2 (en) * | 2006-12-21 | 2010-12-08 | セイコーエプソン株式会社 | Semiconductor device and manufacturing method of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5079687B2 (en) | Manufacturing method of SOI device | |
| US6008097A (en) | MOS transistor of semiconductor device and method of manufacturing the same | |
| US20130240991A1 (en) | Semiconductor device and method for manufacturing same | |
| US20040115890A1 (en) | Semiconductor device having low resistivity source and drain electrodes | |
| JP2003174101A (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP2001024065A (en) | Semiconductor device and manufacture thereof | |
| JP3484726B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7416934B2 (en) | Semiconductor device | |
| JP4943576B2 (en) | MIS field effect transistor and manufacturing method thereof | |
| JP2005116592A (en) | Field effect transistor | |
| JPH0837296A (en) | Manufacture of semiconductor device | |
| JPH07254700A (en) | Mis transistor and fabrication thereof | |
| JP2007287813A (en) | Semiconductor device and manufacturing method therefor | |
| JP2002009015A (en) | Semiconductor device and its manufacturing method | |
| JPH06275803A (en) | Semiconductor device and its manufacture | |
| JPH0730104A (en) | Semiconductor device and its manufacture | |
| JP2842842B2 (en) | MOS type semiconductor device and method of manufacturing the same | |
| US20060043496A1 (en) | Semiconductor device and method for fabricating the same | |
| US6221725B1 (en) | Method of fabricating silicide layer on gate electrode | |
| JPH08241988A (en) | Semiconductor integrated circuit device and fabrication thereof | |
| JP2967754B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4880150B2 (en) | MIS field effect transistor and manufacturing method thereof | |
| JP2016122678A (en) | Semiconductor device and manufacturing method thereof | |
| JP4943577B2 (en) | MIS field effect transistor and manufacturing method thereof | |
| JPH07335893A (en) | Semiconductor device |