JP2001523429A - Adc/dac複合センサ・システムを備える信号調整回路およびその方法 - Google Patents
Adc/dac複合センサ・システムを備える信号調整回路およびその方法Info
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.信号を提供する出力端子と、前記信号のパラメータを制御する入力端子と を有する増幅器; 前記増幅器の前記出力端子に結合され前記信号を受信する第1入力端子と、第 2入力端子と、出力端子とを有する比較器; 前記比較器の前記出力端子に動作状態に結合される連続近似装置であって、デ ジタル連続近似データを提供する出力バスを有する連続近似装置; デジタル・パラメータ・データを提供する別の出力バスを有するメモリ装置; および アナログ出力端子を有するデジタル−アナログ変換器であって、前記デジタル −アナログ変換器が前記連続近似装置の前記出力バスに結合されるとき、前記ア ナログ出力端子が前記比較器の前記第2入力端子に結合され、前記デジタル−ア ナログ変換器が前記メモリ装置の前記別の出力バスに結合されるとき、前記アナ ログ出力端子が前記信号の前記パラメータを制御する前記入力端子に結合される デジタル−アナログ変換器; によって構成されることを特徴とする信号調整回路。 2.前記連続近似装置により提供される前記デジタル連続近似データが前記増 幅器によって出力される前記信号に依存することを特徴とする請求項1記載の回 路。 3.前記増幅器の信号入力端子に動作状態に結合されるセンサ出力信号を有す るセンサであって、前記連続近似装置によって提供される前記デジタル連続近似 データが前記センサ出力信号と前記デジタル・パラメータ・データとに依存する センサによってさらに構成されることを特徴とする請求項2記載の回路。 4.センサのための信号調整回路であって: センサ出力信号を有する検知素子; 前記センサ出力信号を受信するために結合される信号入力端子と、出力端子と 、アナログ制御入力端子とを有する検知素子信号調整回路; 第1デジタル修正値を含むデータ構造を有するメモリ; 信号処理回路;および アナログ信号入力端子と、デジタル信号入力ポートと、アナログ信号出力端子 と、デジタル信号出力ポートとを有するアナログ−デジタル/デジタル−アナロ グ変換(ADC/DAC)回路であって、前記アナログ−デジタル/デジタル−アナロ グ変換(ADC/DAC)回路が: アナログ信号を前記検知素子信号信号調整回路出力から前記アナログ信号入力 端子を介して受信し、そのデジタル表現を前記デジタル信号出力ボートにおいて 提供すること; 前記信号処理回路からデジタル信号を受信し、そのアナログ表現を前記アナロ グ信号出力端子において提供するこ と;および 前記第1デジタル修正値を前記メモリから受信し、それに依存するアナログ制 御信号を前記検知素子信号調整回路アナログ制御入力端子に提供すること; を行うよう適応される前記アナログ−デジタル/デジタル−アナログ変換(AD C/DAC)回路; によって構成されることを特徴とする信号調整回路。 5.前記アナログ−デジタル/デジタル−アナログ変換(ADC/DAC)回路が: マルチプレクサとデマルチプレクサとの間に結合されるデジタル−アナログ変 換器であって、前記デマルチプレクサの出力が比較器の第1入力に結合され、前 記比較器の第2入力が前記検知素子信号調整回路出力端子に結合され、前記比較 器が連続近似レジスタ回路の入力に結合される出力を有し、前記連続近似レジス タ回路の出力が前記マルチプレクサの入力に結合されるデジタル−アナログ変換 器; によって構成されることを特徴とする請求項4記載の回路。 6.前記アナログ−デジタル/デジタル−アナログ変換(ADC/DAC)回路が: 前記アナログ信号入力端子に結合される入力キャパシタ・アレイと、前記連続 近似レジスタ回路に結合される基準キャパシタ・アレイであって、前記入力キャ パシタ・アレイと前記基準キャパシタ・アレイの各々が前記比較器の 前記第2入力に結合される出力を有する入力キャパシタ・アレイおよび基準キャ パシタ・アレイ; によって構成されることを特徴とする請求項5記載の回路。 7.前記メモリが前記マルチプレクサの別入力に結合されることを特徴とする 請求項5記載の回路。 8.前記アナログ−デジタル/デジタル−アナログ変換(ADC/DAC)回路が: 前記比較器の前記第2入力と前記検知素子信号調整回路との間に結合されるマ ルチプレクサであって、少なくとも1つの他の検知素子信号調整回路にさらに結 合されるマルチプレクサ; によってさらに構成されることを特徴とする請求項5記載の回路。 9.前記メモリの前記データ構造が前記少なくとも1つの他の検知素子信号調 整回路の制御に関する別のデジタル修正値を有し、前記アナログ−デジタル/デ ジタル−アナログ変換(ADC/DAC)回路が、前記メモリから前記別のデジタル修 正値を受信し、前記別のデジタル修正値に基づくアナログ制御信号を前記少なく とも1つの他の検知素子信号調整回路の制御入力に提供するようさらに適応され ることを特徴とする請求項8記載の回路。 10.前記アナログ−デジタル/デジタル−アナログ変換(ADC/DAC)回路が : 連続近似レジスタとデマルチプレクサとの間に結合されるデジタル−アナログ 変換器であって、前記デマルチプレクサの出力が比較器の入力に結合され、前記 比較器が前記検知素子信号調整回路の前記出力端子に結合される第2入力を有し 、前記比較器の出力がマルチプレクサの入力に結合され、前記マルチプレクサの 出力が前記連続近似レジスタの入力に結合されるデジタル−アナログ変換器; によって構成されることを特徴とする請求項4記載の回路。 11.前記アナログ−デジタル/デジタル−アナログ変換(ADC/DAC)回路が 、前記メモリに結合される入力と、前記マルチプレクサの第2入力に結合される 出力とを有するシリアル・デジタル・データ・コントローラによって構成される ことを特徴とする請求項10記載の回路。 12.前記アナログ−デジタル/デジタル−アナログ変換(ADC/DAC)回路が : 前記アナログ信号入力端子と前記比較器との間に結合される入力キャパシタ・ アレイと、前記連続近似レジスタと前記比較器との間に結合される基準キャパシ タ・アレイ; によって構成されることを特徴とする請求項11記載の回路。 13.アナログ信号入力端子,パラメータ制御入力端子およびアナログ信号出 力端子を有するアナログ信号調整回路と、前記アナログ信号調整回路の前記アナ ログ信号出力 端子に結合される第1入力端子,第2入力端子および出力端子を有する比較器と 、前記比較器の前記出力端子に結合され、出力ポートを有する連続近似装置と、 デジタル修正値を保持するメモリ装置と、アナログ出力端子を有するデジタル− アナログ変換器とを備える信号調整方法であって: 前記デジタル−アナログ変換器の前記アナログ出力端子を前記アナログ信号調 整回路の前記パラメータ制御入力端子に結合し、前記メモリ装置からの前記デジ タル修正値を前記デジタル−アナログ変換器を通じて前記アナログ信号調整回路 の前記パラメータ制御入力端子に送る段階;および 前記デジタル−アナログ変換器の前記アナログ出力端子を前記比較器の前記第 2入力端子に結合し、前記アナログ信号調整回路の前記アナログ出力端子からの アナログ出力信号を前記デジタル修正値に依存するデジタル出力信号に変換する 段階; によって構成されることを特徴とする方法。 14.前記デジタル出力信号を変換し、それに依存する別のデジタル修正値を 提供する段階;および 前記デジタル−アナログ変換器の前記アナログ出力端子を前記比較器の前記第 2入力端子に結合し、前記アナログ信号調整回路の前記アナログ信号出力端子か らのアナログ出力信号を前記デジタル修正値に依存する被修正デジタル 出力信号に変換する段階; によってさらに構成されることを特徴とする請求項13記載の方法。
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071030 |