JP2001517003A - サブレートスイッチング遠隔通信スイッチ - Google Patents
サブレートスイッチング遠隔通信スイッチInfo
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- JP2001517003A JP2001517003A JP2000511332A JP2000511332A JP2001517003A JP 2001517003 A JP2001517003 A JP 2001517003A JP 2000511332 A JP2000511332 A JP 2000511332A JP 2000511332 A JP2000511332 A JP 2000511332A JP 2001517003 A JP2001517003 A JP 2001517003A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Exchange Systems With Centralized Control (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
通信サービスカード上に複数のディジタル信号処理モジュールを備えた遠隔通信スイッチ。各モジュールは、それ自体のタイムスロット交換（ＴＳＩ）を備えている。重要なことに、これにより、各ディジタル信号処理モジュールが、ラインカードから送信された全ての情報を同時に受信することが可能となる。加えて、各ディジタル信号処理モジュールがそれ自体の専用のＴＳＩを備えており、それらＴＳＩが同一のＴＤＭバスに並列に接続されているため、１つ又は２つ以上のＴＳＩが１タイムスロット中にデータをＴＤＭバス上に同時に出力することが可能となる。有利にも、これにより複数のＴＳＩを同一の送信タイムスロットに割り当て、送信タイムスロットをビットレベルで多重化することが可能となる。例えば、ディジタル信号処理モジュール上の第１のＴＳＩが８ビットタイムスロットのうちの３ビットしか必要とせず、及び第２のＴＳＩが５ビット以下しか必要としない場合には、それら両ＴＳＩを同一のタイムスロットで送信するよう割り当てることが可能である。第１のＴＳＩは例えば下位３ビットでデータを出力し、第２のＴＳＩはタイムスロットの残りのビットにそのデータを出力することになる。
Description
【０００１】
本発明は、一般に遠隔通信分野に関し、特に、プログラム可能なカードを有す
るプログラム可能な遠隔通信スイッチであって、前記カードが該スイッチの任意
のポートに呼び出し処理及び通信サービスを動的に提供する、遠隔通信スイッチ
に関する。 関連特許との相互参照 以下の本出願人の特許は本発明に関連するものである（なお、下記の引用をも
ってそれらの内容を本書に取り込んだものとする）。 「Expandable Telecommunications System」と題する米国特許第4.544.163号 「Telecommunications Switch With Programmable Communications Services」 と題する米国特許第4.349.579号
るプログラム可能な遠隔通信スイッチであって、前記カードが該スイッチの任意
のポートに呼び出し処理及び通信サービスを動的に提供する、遠隔通信スイッチ
に関する。 関連特許との相互参照 以下の本出願人の特許は本発明に関連するものである（なお、下記の引用をも
ってそれらの内容を本書に取り込んだものとする）。 「Expandable Telecommunications System」と題する米国特許第4.544.163号 「Telecommunications Switch With Programmable Communications Services」 と題する米国特許第4.349.579号
【０００２】
従来のディジタル遠隔通信スイッチは、時分割多重化（ＴＤＭ）技術を用いて
スイッチングを行うためにタイムスロット交換（ＴＳＩ）を採用するものが多い
。既知のように、従来のＴＳＩは、ディジタル情報（即ち音声・データ等）を格
納するための記憶装置、カウンタ、及び制御記憶装置を備えている。カウンタは
、記憶装置に加えられる連続的なアドレスを周期的に生成する。かかる各アドレ
スが記憶装置に加えられると、タイムスロット（即ち１バイト）として知られる
部分ディジタル情報が、前記アドレスに対応する記憶装置における特定の場所に
格納される。一般に、従来の遠隔通信スイッチでは、該スイッチの単一の一意の
「ポート」に各タイムスロットが関連付けされる。この場合、各ポートとは、電
話回線、トランク、又はその他の装置について可能な接続を表すものである。
スイッチングを行うためにタイムスロット交換（ＴＳＩ）を採用するものが多い
。既知のように、従来のＴＳＩは、ディジタル情報（即ち音声・データ等）を格
納するための記憶装置、カウンタ、及び制御記憶装置を備えている。カウンタは
、記憶装置に加えられる連続的なアドレスを周期的に生成する。かかる各アドレ
スが記憶装置に加えられると、タイムスロット（即ち１バイト）として知られる
部分ディジタル情報が、前記アドレスに対応する記憶装置における特定の場所に
格納される。一般に、従来の遠隔通信スイッチでは、該スイッチの単一の一意の
「ポート」に各タイムスロットが関連付けされる。この場合、各ポートとは、電
話回線、トランク、又はその他の装置について可能な接続を表すものである。
【０００３】 スイッチング機能は、カウンタと同時にアドレスを生成する制御記憶装置によ
り実行される。しかし、該制御記憶装置により生成されるアドレスは、動的に変
更される可能性があり、一般には連続するものではない。このため、読み出し動
作中にそれらの再順序付けされたアドレスがＴＳＩ記憶装置に加えられ、これに
より、以前に格納された情報を記憶装置から読み出す順番が切り換えられ又は交
換されることになる。このようにして、特定のタイムスロット中に任意の所与の
ポートから読み出された後に記憶装置に格納された情報は、その後、別のタイム
スロット中に記憶装置から読み出されて任意の他のポートに送られる。
り実行される。しかし、該制御記憶装置により生成されるアドレスは、動的に変
更される可能性があり、一般には連続するものではない。このため、読み出し動
作中にそれらの再順序付けされたアドレスがＴＳＩ記憶装置に加えられ、これに
より、以前に格納された情報を記憶装置から読み出す順番が切り換えられ又は交
換されることになる。このようにして、特定のタイムスロット中に任意の所与の
ポートから読み出された後に記憶装置に格納された情報は、その後、別のタイム
スロット中に記憶装置から読み出されて任意の他のポートに送られる。
【０００４】 上記の基本的な時間切り替え機能に加えて、多くのディジタル遠隔通信スイッ
チは、通信又は呼び出し処理サービスを提供する。かかるサービスには、典型的
にはトーン生成やトーン検出、及び特定のシステム用途の要件を満たすための他
の既知のサービスが含まれる。
チは、通信又は呼び出し処理サービスを提供する。かかるサービスには、典型的
にはトーン生成やトーン検出、及び特定のシステム用途の要件を満たすための他
の既知のサービスが含まれる。
【０００５】 呼び出し処理サービスを提供するための従来の技術は、必要不可欠な専用回路
（例えば、適当なプロトコルの１つ又は２つ以上のトーン生成器及び１つ又は２
つ以上のトーン受信器）を用いてスイッチを構成し、かかる専用回路と適当なポ
ートとの間の通信経路をＴＳＩを用いて確立することである。例えば、ユーザが
受話器を取り上げ、当該電話回線が現在オフフック状態にあることをスイッチが
検出する。次いで該スイッチは、これに応じて利用可能なトーン生成器とオフフ
ックラインとの間でＴＳＩを介して通信経路を確立し、最終的に、トーン生成器
により生成されたダイアルトーンがユーザに聞こえることになる。
（例えば、適当なプロトコルの１つ又は２つ以上のトーン生成器及び１つ又は２
つ以上のトーン受信器）を用いてスイッチを構成し、かかる専用回路と適当なポ
ートとの間の通信経路をＴＳＩを用いて確立することである。例えば、ユーザが
受話器を取り上げ、当該電話回線が現在オフフック状態にあることをスイッチが
検出する。次いで該スイッチは、これに応じて利用可能なトーン生成器とオフフ
ックラインとの間でＴＳＩを介して通信経路を確立し、最終的に、トーン生成器
により生成されたダイアルトーンがユーザに聞こえることになる。
【０００６】 しかし、この従来の技術には大きな欠点があり、かかる問題の解決策が、本出
願人の「Telecommunications Switch With Programmable Communications Servi
ces」と題する上記引用をもって本書に取り込んだ米国特許第5,349,579号に明確
に記載されている。該米国特許第5,349,579号に記載されている動的なリソース の割り当ては技術水準の大きな進歩となるものであるが、そこに開示されている
システムは、タイムスロット全体（例えばバイト全体）の情報を切り換えること
又は処理することしかできないものである。即ち、各タイムスロットにおいて、
パルス符号変調された（ＰＣＭ）データが、ディジタル信号処理モジュールによ
りバイト単位でＴＳＩとの間で読み書きされる。このアーキテクチャの１つの側
面は、たった１つのＤＳＰしか各タイムスロットを使用することができない、と
いうことである。即ち、ＤＳＰが１バイト未満のタイムスロットを使用すること
を欲する場合であっても、実際には１バイト全体がＤＳＰに渡されてしまう。こ
のため、１バイト中の幾つかのビットが該タイムスロットで使用されないことに
なる。
願人の「Telecommunications Switch With Programmable Communications Servi
ces」と題する上記引用をもって本書に取り込んだ米国特許第5,349,579号に明確
に記載されている。該米国特許第5,349,579号に記載されている動的なリソース の割り当ては技術水準の大きな進歩となるものであるが、そこに開示されている
システムは、タイムスロット全体（例えばバイト全体）の情報を切り換えること
又は処理することしかできないものである。即ち、各タイムスロットにおいて、
パルス符号変調された（ＰＣＭ）データが、ディジタル信号処理モジュールによ
りバイト単位でＴＳＩとの間で読み書きされる。このアーキテクチャの１つの側
面は、たった１つのＤＳＰしか各タイムスロットを使用することができない、と
いうことである。即ち、ＤＳＰが１バイト未満のタイムスロットを使用すること
を欲する場合であっても、実際には１バイト全体がＤＳＰに渡されてしまう。こ
のため、１バイト中の幾つかのビットが該タイムスロットで使用されないことに
なる。
【０００７】 ディジタル無線サービス及び該サービスで利用可能となる広範な機能の出現と
共に、多数のＤＳＰがタイムスロットの全バイト数よりも小さいバイト数を使用
する場合に１タイムスロット全体をＤＳＰに渡すのは非効率的となり得る。
共に、多数のＤＳＰがタイムスロットの全バイト数よりも小さいバイト数を使用
する場合に１タイムスロット全体をＤＳＰに渡すのは非効率的となり得る。
【０００８】
本発明の目的は、単一ビットから１タイムスロット全体までの範囲の大きさを
有する情報ユニットの切り換え及び処理を可能にするプログラム可能な遠隔通信
スイッチを提供することにある。
有する情報ユニットの切り換え及び処理を可能にするプログラム可能な遠隔通信
スイッチを提供することにある。
【０００９】
要するに、本発明によれば、プログラム可能な遠隔通信スイッチは、１つのＣ
ＰＵ／マトリクスカード、１つ又は２つ以上のラインカード、及び１つ又は２つ
以上プログラム可能な遠隔通信サービスカードを備えており、それらカードは全
て通信可能な関係で接続される。ＣＰＵ／マトリクスカードは、スイッチのポー
トに対応するタイムスロットを有するタイムスロット交換手段（ＴＳＩ）と、ホ
ストコンピュータから受信したメッセージを処理して前記ラインカード及び前記
通信サービスカードを制御する中央呼出処理手段とを備えている。各々の通信サ
ービスカードは、それぞれ別個にプログラム可能なものであり、及びＣＰＵ／マ
トリクスカードから受信したメッセージを処理する。該通信サービスカードは、
特定用途の要件を満たすよう動的にプログラムすることが可能な複数のディジタ
ル信号プロセッサ（ＤＳＰ）モジュールを備えている。
ＰＵ／マトリクスカード、１つ又は２つ以上のラインカード、及び１つ又は２つ
以上プログラム可能な遠隔通信サービスカードを備えており、それらカードは全
て通信可能な関係で接続される。ＣＰＵ／マトリクスカードは、スイッチのポー
トに対応するタイムスロットを有するタイムスロット交換手段（ＴＳＩ）と、ホ
ストコンピュータから受信したメッセージを処理して前記ラインカード及び前記
通信サービスカードを制御する中央呼出処理手段とを備えている。各々の通信サ
ービスカードは、それぞれ別個にプログラム可能なものであり、及びＣＰＵ／マ
トリクスカードから受信したメッセージを処理する。該通信サービスカードは、
特定用途の要件を満たすよう動的にプログラムすることが可能な複数のディジタ
ル信号プロセッサ（ＤＳＰ）モジュールを備えている。
【００１０】 ＣＰＵ／マトリクスカード、ラインカード、及び通信サービスカードは、複数
のバスを介して相互に接続され、これにより、それらのカード間でメッセージを
双方向に送ることが可能となる。詳細には、ＣＰＵ／マトリクスカード及び通信
サービスカードは、ＴＤＭバスに接続され、それらのカードが、全タイムスロッ
トにおいてラインカードから送信された全てのＰＣＭ情報を継続して受信するよ
うになっている。しかし、任意の所与のタイムスロットにおいて、該所与のタイ
ムスロットに関連するポートを有するラインカードにＰＣＭ情報を送信すること
が許容されるのはＣＰＵ／マトリクスカード又は利用可能な通信サービスカード
のうちの一方のみである。このため、任意の所与のタイムスロットにおいて、対
応するポートに送信されるＰＣＭ情報は、ＣＰＵ／マトリクスカード上のＴＳＩ
または通信サービスカードの何れか一方から発せられることになる。この構成の
結果として、通信サービスカードは、他の呼び出しのために利用可能となるはず
のタイムスロットを占有することなくＴＤＭバスを介してラインカード（ポート
）に直接ＰＣＭ情報を送信することが可能となる。
のバスを介して相互に接続され、これにより、それらのカード間でメッセージを
双方向に送ることが可能となる。詳細には、ＣＰＵ／マトリクスカード及び通信
サービスカードは、ＴＤＭバスに接続され、それらのカードが、全タイムスロッ
トにおいてラインカードから送信された全てのＰＣＭ情報を継続して受信するよ
うになっている。しかし、任意の所与のタイムスロットにおいて、該所与のタイ
ムスロットに関連するポートを有するラインカードにＰＣＭ情報を送信すること
が許容されるのはＣＰＵ／マトリクスカード又は利用可能な通信サービスカード
のうちの一方のみである。このため、任意の所与のタイムスロットにおいて、対
応するポートに送信されるＰＣＭ情報は、ＣＰＵ／マトリクスカード上のＴＳＩ
または通信サービスカードの何れか一方から発せられることになる。この構成の
結果として、通信サービスカードは、他の呼び出しのために利用可能となるはず
のタイムスロットを占有することなくＴＤＭバスを介してラインカード（ポート
）に直接ＰＣＭ情報を送信することが可能となる。
【００１１】 好適には、通信サービスカード上にあるＤＳＰモジュールの各々は、それ自体
のＴＳＩを備えている。重要なことに、これにより、ラインカードから送信され
た全ての情報を各ＤＳＰモジュールが同時に受信することが可能となる。加えて
、各ＤＳＰモジュールがそれ自体の専用のＴＳＩを備えており、及びかかるＴＳ
Ｉの各々が同一のＴＤＭバスに並列に接続されているため、１つ又は２つ以上の
ＴＳＩが１タイムスロット中に前記バス上にデータを出力することが可能となる
。
のＴＳＩを備えている。重要なことに、これにより、ラインカードから送信され
た全ての情報を各ＤＳＰモジュールが同時に受信することが可能となる。加えて
、各ＤＳＰモジュールがそれ自体の専用のＴＳＩを備えており、及びかかるＴＳ
Ｉの各々が同一のＴＤＭバスに並列に接続されているため、１つ又は２つ以上の
ＴＳＩが１タイムスロット中に前記バス上にデータを出力することが可能となる
。
【００１２】 有利なことに、これにより、複数の通信サービスカードのＴＳＩを同一タイム
スロットでの送信に割り当てることが可能になる。例えば、第１のＤＳＰモジュ
ールが８ビットのタイムスロットのうちの３ビットしか必要とせず、及び第２の
ＤＳＰモジュールが５ビット又はそれ未満しか必要としない場合には、同一のタ
イムスロットで送信を行うように該両方のＤＳＰモジュールを割り当てることが
できる。第１のＴＳＩは、例えば下位３ビットとして、データを出力することに
なり、一方、第２のＴＳＩは、該タイムスロットの残りのビットとしてデータを
出力することになる。有利なことに、これにより、タイムスロットのビットレベ
ルでの「サブレート(sub-rate)」多重化を行う能力を有する遠隔通信スイッチが
提供される。該システムは、可変長ＰＣＭその他のデータの使用を容易化するも
のとなる。
スロットでの送信に割り当てることが可能になる。例えば、第１のＤＳＰモジュ
ールが８ビットのタイムスロットのうちの３ビットしか必要とせず、及び第２の
ＤＳＰモジュールが５ビット又はそれ未満しか必要としない場合には、同一のタ
イムスロットで送信を行うように該両方のＤＳＰモジュールを割り当てることが
できる。第１のＴＳＩは、例えば下位３ビットとして、データを出力することに
なり、一方、第２のＴＳＩは、該タイムスロットの残りのビットとしてデータを
出力することになる。有利なことに、これにより、タイムスロットのビットレベ
ルでの「サブレート(sub-rate)」多重化を行う能力を有する遠隔通信スイッチが
提供される。該システムは、可変長ＰＣＭその他のデータの使用を容易化するも
のとなる。
【００１３】 本発明の上述その他の目的、特徴、及び利点については、添付図面に図示し以
下に示す本発明の好適な実施形態の詳細な説明を参照することにより一層明確と
なろう。
下に示す本発明の好適な実施形態の詳細な説明を参照することにより一層明確と
なろう。
【００１４】
図１は、本発明を実施することが可能なプログラム可能な遠隔通信スイッチ10
の好適実施形態の主な機能上の構成要素を示すものである。（公衆交換電話ネッ
トワーク（ＰＳＴＮ）若しくはプライベートネットワーク（又はそれらの両方）
に対する結合を表す）ネットワーク／ライン・インターフェイス12は、一連のラ
インカード入出力（Ｉ/Ｏ）カード14上で提供される。必要であれば、冗長Ｉ/Ｏ
カード16及び冗長Ｉ/Ｏバス17を随意選択的に配設して、Ｉ/Ｏカード14のうちの
１つが故障した際にスイッチを継続して動作させることが可能である。
の好適実施形態の主な機能上の構成要素を示すものである。（公衆交換電話ネッ
トワーク（ＰＳＴＮ）若しくはプライベートネットワーク（又はそれらの両方）
に対する結合を表す）ネットワーク／ライン・インターフェイス12は、一連のラ
インカード入出力（Ｉ/Ｏ）カード14上で提供される。必要であれば、冗長Ｉ/Ｏ
カード16及び冗長Ｉ/Ｏバス17を随意選択的に配設して、Ｉ/Ｏカード14のうちの
１つが故障した際にスイッチを継続して動作させることが可能である。
【００１５】 １つ又は２つ以上のディジタルネットワーク（Ｔ１,Ｅ１,Ｊ１）又はアナログ
トランク／ライン・ラインカード18は、ラインカード（ＬＣ）Ｉ/Ｏライン20を 介してＩ/Ｏカード14と通信を行う。ラインカードはまた、冗長スイッチングバ ス22a,22bと通信可能な関係で接続される。この場合も、必要であれば、１つ又 は２つ以上の冗長ラインカード23を配設し、冗長ＬＣ Ｉ/Ｏライン24を介して冗
長Ｉ/Ｏカード22と通信を行うように前記冗長ラインカード23を構成することが 可能である。別のタイプのカードをスイッチ10内に配設することにより、ＤＳ３
、ＳＯＮＥＴ、ＳＳ７その他の別のタイプの通信プロトコルをスイッチ10により
サポートすることも可能である、ということが理解されよう。
トランク／ライン・ラインカード18は、ラインカード（ＬＣ）Ｉ/Ｏライン20を 介してＩ/Ｏカード14と通信を行う。ラインカードはまた、冗長スイッチングバ ス22a,22bと通信可能な関係で接続される。この場合も、必要であれば、１つ又 は２つ以上の冗長ラインカード23を配設し、冗長ＬＣ Ｉ/Ｏライン24を介して冗
長Ｉ/Ｏカード22と通信を行うように前記冗長ラインカード23を構成することが 可能である。別のタイプのカードをスイッチ10内に配設することにより、ＤＳ３
、ＳＯＮＥＴ、ＳＳ７その他の別のタイプの通信プロトコルをスイッチ10により
サポートすることも可能である、ということが理解されよう。
【００１６】 スイッチ10の動作の制御並びに実際のスイッチング機能は、ＣＰＵ／マトリク
スカード又はノードスイッチ26aにより行われる。ＣＰＵ／マトリクスカードが 選択された場合、スイッチ10は、スタンドアロンデバイスとして（即ち、拡張可
能な遠隔通信システムにおけるスイッチングノードとして動作するのとは逆に）
動作する。この場合には、ＣＰＵ／マトリクスカードはホストインターフェイス
27aと接続され、該インターフェイス27aを介して外部のホスト装置(図示せず)と
の通信が行われる。
スカード又はノードスイッチ26aにより行われる。ＣＰＵ／マトリクスカードが 選択された場合、スイッチ10は、スタンドアロンデバイスとして（即ち、拡張可
能な遠隔通信システムにおけるスイッチングノードとして動作するのとは逆に）
動作する。この場合には、ＣＰＵ／マトリクスカードはホストインターフェイス
27aと接続され、該インターフェイス27aを介して外部のホスト装置(図示せず)と
の通信が行われる。
【００１７】 また、ノードスイッチが選択された場合には、スイッチ10は、拡張可能な遠隔
通信システムにおけるスイッチングノードとして動作することが可能となる。か
かる実施例では、ノードスイッチは好適にはリングＩ/Ｏカード28aと接続され、
該カード28aを介して一対の光ファイバリング29aとの通信が行われる。該ノード
スイッチはまた、ホストインターフェイス27aを介して外部のホスト装置と通信 を行うことが可能である。
通信システムにおけるスイッチングノードとして動作することが可能となる。か
かる実施例では、ノードスイッチは好適にはリングＩ/Ｏカード28aと接続され、
該カード28aを介して一対の光ファイバリング29aとの通信が行われる。該ノード
スイッチはまた、ホストインターフェイス27aを介して外部のホスト装置と通信 を行うことが可能である。
【００１８】 ＣＰＵ／マトリクスカードが選択されるかノードスイッチが選択されるかにか
かわらず、同一の予備の(matching standby)ＣＰＵ／マトリクスカード又はノー
ドスイッチ26bを随意選択的に配設し、適当なホストインターフェイス27b若しく
はリングＩ/Ｏカード28b（又はその両方）と連携させることが可能である。かか
る構成では、アクティブ及びスタンバイ装置26a,26b間での直接通信のために、 連結手段32が配設される。
かわらず、同一の予備の(matching standby)ＣＰＵ／マトリクスカード又はノー
ドスイッチ26bを随意選択的に配設し、適当なホストインターフェイス27b若しく
はリングＩ/Ｏカード28b（又はその両方）と連携させることが可能である。かか
る構成では、アクティブ及びスタンバイ装置26a,26b間での直接通信のために、 連結手段32が配設される。
【００１９】 適当なＣＰＵ／マトリクスカードの構成及び動作の詳細については、上述の本
書に取り込んだ米国特許第5,349,579号に見い出すことができる。同様に、適当 なノードスイッチの構成及び動作の詳細については、既述の米国特許第5,544,16
3号に見い出すことができる（これもまた本引用をもってその内容を本書に取り 込んだものとする）。
書に取り込んだ米国特許第5,349,579号に見い出すことができる。同様に、適当 なノードスイッチの構成及び動作の詳細については、既述の米国特許第5,544,16
3号に見い出すことができる（これもまた本引用をもってその内容を本書に取り 込んだものとする）。
【００２０】 トーン検出及び生成、コンファレンシング(conferencing：会議)、音声記録通
知(announcement)、コールプログレス分析、言語認識、ＡＤＰＣＭ圧縮、その他
多くのプログラム可能な通信サービスは、１つ又は２つ以上の多機能ディジタル
信号処理（ＭＦＤＳＰ）カード33により提供される。ＩＳＤＮ一次速度(Primary
Rate)サービスその他のパケット通信サービスは、１つ又は２つ以上のＰＲＩ−
３２パケットエンジンカード34により提供される。冗長ＭＦＤＳＰカード33及び
冗長ＰＲＩ−３２カード34を配設することも可能である。
知(announcement)、コールプログレス分析、言語認識、ＡＤＰＣＭ圧縮、その他
多くのプログラム可能な通信サービスは、１つ又は２つ以上の多機能ディジタル
信号処理（ＭＦＤＳＰ）カード33により提供される。ＩＳＤＮ一次速度(Primary
Rate)サービスその他のパケット通信サービスは、１つ又は２つ以上のＰＲＩ−
３２パケットエンジンカード34により提供される。冗長ＭＦＤＳＰカード33及び
冗長ＰＲＩ−３２カード34を配設することも可能である。
【００２１】 図２は、ＣＰＵ／マトリクスカード26aの概要を示すブロック図である。中央 呼出プロセッサ54は、高速データリンク制御（ＨＤＬＣ）バス40及びラインカー
ドＬＣステータス/制御バス44を備えたスイッチングバス22aに接続される。該中
央呼出プロセッサ54はまた、ホスト選択回路55、ランダムアクセス及びリードオ
ンリーメモリ56、監視用(watchdog)タイミング回路58、入出力（Ｉ/Ｏ）制御回 路60、タイミング及び制御/選択回路62、及びタイムスロット交換手段（ＴＳＩ ）64に接続される。タイミング及び制御/選択回路62は、ＴＳＩ64、タイミング/
制御バス46（ループタイミング用）、符号REF1,REF2で示す複数の（例えば３つ の）タイミング信号源、及び発振器（ＣＰＵ／マトリクスカード26a上に配置さ れた自励発振器により供給することが可能）に接続される。
ドＬＣステータス/制御バス44を備えたスイッチングバス22aに接続される。該中
央呼出プロセッサ54はまた、ホスト選択回路55、ランダムアクセス及びリードオ
ンリーメモリ56、監視用(watchdog)タイミング回路58、入出力（Ｉ/Ｏ）制御回 路60、タイミング及び制御/選択回路62、及びタイムスロット交換手段（ＴＳＩ ）64に接続される。タイミング及び制御/選択回路62は、ＴＳＩ64、タイミング/
制御バス46（ループタイミング用）、符号REF1,REF2で示す複数の（例えば３つ の）タイミング信号源、及び発振器（ＣＰＵ／マトリクスカード26a上に配置さ れた自励発振器により供給することが可能）に接続される。
【００２２】 例えばMotorola68302マイクロプロセッサを含む中央呼出プロセッサ54は、Ｃ ＰＵ／マトリクスカード26a上の他の回路の全てにわたる制御を有している。中 央呼出プロセッサ54は、Integrated Systemにより販売されているＳＯＳ(商標) 等のリアルタイムオペレーティングシステム下で動作し、Q.931ライクなメッセ ージ及びＣＣＩＴＴ標準プロトコルを使用して、ＨＤＬＣバス40を介して通信を
行う。ＨＤＬＣバス40を使用することにより、中央呼出プロセッサ54は、該バス
に接続された全てのカードに同時にメッセージを送ることが可能となる。中央呼
出プロセッサ54は、ＬＣステータス/制御バス44を使用して特定のカードを選択 し、ＨＤＬＣバス40を介してメッセージを送ることが可能である。ホスト選択回
路55は、電源オン時に内部ホスト又は外部ホストと通信を行うか否かをプロセッ
サ54に知らせる。
行う。ＨＤＬＣバス40を使用することにより、中央呼出プロセッサ54は、該バス
に接続された全てのカードに同時にメッセージを送ることが可能となる。中央呼
出プロセッサ54は、ＬＣステータス/制御バス44を使用して特定のカードを選択 し、ＨＤＬＣバス40を介してメッセージを送ることが可能である。ホスト選択回
路55は、電源オン時に内部ホスト又は外部ホストと通信を行うか否かをプロセッ
サ54に知らせる。
【００２３】 Ｉ/Ｏ制御カード60は、中央呼出プロセッサ54と外部ホスト(図示せず)との間 の通信を管理する。
【００２４】 タイミング及び制御/選択回路62は、以下で更に説明するように、中央呼出プ ロセッサ54からの命令に応じて動作し、ＣＰＵ／マトリクスカード26aの同期化 に利用することが可能な５つの信号のうちの１つを選択する。かかる信号の２つ
はタイミング/制御バス46により提供され、その他の３つの信号は信号REF1,REF2
,OSCILLATORである。
はタイミング/制御バス46により提供され、その他の３つの信号は信号REF1,REF2
,OSCILLATORである。
【００２５】 ＴＳＩ64は、好適には、到来するＰＣＭデータをＴＤＭバス42を介して受信し
、及び中央呼出プロセッサ54により命令された際にディジタルメモリタイムスイ
ッチとして従来の態様でタイムスロットを交換するよう動作する、非ブロックマ
トリクス(non-blocking matrix)である。
、及び中央呼出プロセッサ54により命令された際にディジタルメモリタイムスイ
ッチとして従来の態様でタイムスロットを交換するよう動作する、非ブロックマ
トリクス(non-blocking matrix)である。
【００２６】 図３は、ＭＦＤＳＰカード33を示すブロック図である。該カード33は、ＨＤＬ
Ｃバス40、ＴＤＭバス42、及びＬＳステータス/制御バス44とのインターフェイ スをとる一連のバスドライバ/レシーバ65を備えている。該バスドライバ/レシー
バ65は、好適には、開放コレクタ出力を有するものとなる。これは、ＭＦＤＳＰ
カード33が、ＴＤＭバス42を、ＣＰＵ／マトリクスカード26a、ラインカード14,
18、及びパケットエンジンカード34と共有するからである。したがって、開放コ
レクタ出力を有するバスドライバ/レシーバ65を使用することにより、適当なカ ードをＴＤＭバス42に直接接続することが可能になる。冗長性を提供するために
、バス40,42,44の幾つか又は全てを複製することが可能である。
Ｃバス40、ＴＤＭバス42、及びＬＳステータス/制御バス44とのインターフェイ スをとる一連のバスドライバ/レシーバ65を備えている。該バスドライバ/レシー
バ65は、好適には、開放コレクタ出力を有するものとなる。これは、ＭＦＤＳＰ
カード33が、ＴＤＭバス42を、ＣＰＵ／マトリクスカード26a、ラインカード14,
18、及びパケットエンジンカード34と共有するからである。したがって、開放コ
レクタ出力を有するバスドライバ/レシーバ65を使用することにより、適当なカ ードをＴＤＭバス42に直接接続することが可能になる。冗長性を提供するために
、バス40,42,44の幾つか又は全てを複製することが可能である。
【００２７】 各ＴＤＭバス42は、「LSpcm」及び「SLpcm」で示す２つの通信経路を提供する
。経路LSpcm42aは、ラインカード14,18から、ＣＰＵ／マトリクスカード26a、Ｍ
ＦＤＳＰカード33、及びパケットエンジンカード34へ、ＰＣＭ情報を伝達する。
逆に、経路SLpcm42bは、ＣＰＵ／マトリクスカード26a、ＭＦＤＳＰカード33、 及びパケットエンジンカード34からラインカード14,18へＰＣＭ情報を伝達する 。好適実施例では、２つの８ビットパラレルバスが経路LSpcm42a及び経路SLpcm4
2bにそれぞれ使用される。代替的には、それらの経路は、複数のタイムスロット
を各々有する複数の多重化されたシリアルバスにより提供することが可能である
。ＴＤＭバス42は、他のタイプ及び構成のバスを使用して、様々なカード間に適
当な通信を確立するよう実施することが可能なものである、ということが理解さ
れよう。
。経路LSpcm42aは、ラインカード14,18から、ＣＰＵ／マトリクスカード26a、Ｍ
ＦＤＳＰカード33、及びパケットエンジンカード34へ、ＰＣＭ情報を伝達する。
逆に、経路SLpcm42bは、ＣＰＵ／マトリクスカード26a、ＭＦＤＳＰカード33、 及びパケットエンジンカード34からラインカード14,18へＰＣＭ情報を伝達する 。好適実施例では、２つの８ビットパラレルバスが経路LSpcm42a及び経路SLpcm4
2bにそれぞれ使用される。代替的には、それらの経路は、複数のタイムスロット
を各々有する複数の多重化されたシリアルバスにより提供することが可能である
。ＴＤＭバス42は、他のタイプ及び構成のバスを使用して、様々なカード間に適
当な通信を確立するよう実施することが可能なものである、ということが理解さ
れよう。
【００２８】 ＣＰＵ66（例えば、Motorola 68302マイクロプロセッサ）は、ＨＤＬＣバス40
並びにリードオンリーメモリ(ＲＯＭ)68、ランダムアクセスメモリ(ＲＡＭ)70、
タイミング及び制御回路72、及び複数のディジタル信号処理モジュール94〜96と
同期シリアル通信経路を介してインターフェイスする。バッテリー71は、一次電
源の中断が発生した場合にＲＡＭ70に格納されている情報が保存されるように該
ＲＡＭ70用のバックアップ電力を提供する。
並びにリードオンリーメモリ(ＲＯＭ)68、ランダムアクセスメモリ(ＲＡＭ)70、
タイミング及び制御回路72、及び複数のディジタル信号処理モジュール94〜96と
同期シリアル通信経路を介してインターフェイスする。バッテリー71は、一次電
源の中断が発生した場合にＲＡＭ70に格納されている情報が保存されるように該
ＲＡＭ70用のバックアップ電力を提供する。
【００２９】 マルチプレクサ74は、バスドライバ/レシーバ65からの情報をライン75上へ送 り、該情報が、ＭＦＤＳＰカード33上にあるディジタル信号処理モジュール94〜
96の各々に入力される。逆に、マルチプレクサ76は、ディジタル信号処理モジュ
ール94〜96の各々からの情報をバスドライバ／レシーバ65へ送る。
96の各々に入力される。逆に、マルチプレクサ76は、ディジタル信号処理モジュ
ール94〜96の各々からの情報をバスドライバ／レシーバ65へ送る。
【００３０】 重要なことに、複数のディジタル信号処理モジュール94〜96の各々は、ＣＰＵ
66と動作可能に接続されたタイムスロット交換（ＴＳＩ）100〜102及びディジタ
ル信号プロセッサ104〜106（例えば、25MHzで動作するTexas Instruments社製の
型番TI-320C31）備えている。本発明によれば、複数のディジタル信号処理モジ ュール94〜96の各々は、それ自体のＴＳＩ100〜102をそれぞれ備えている。重要
なことに、これは、各モジュールがラインカード34,38（図１）から送信された 全ての情報を同時に受信することを可能にする。加えて、各ディジタル信号処理
モジュールがそれ自体の専用のＴＳＩを備えており、及びそれらＴＳＩの各々が
同一バスに並列に接続されているため、１つ又は２つ以上のＴＳＩが単一のタイ
ムスロットでＴＤＭバス42上にデータを出力することが可能となる。有利なこと
に、これにより、複数のＴＳＩ100〜102を同一の送信タイムスロットに割り当て
ることが可能となる。
66と動作可能に接続されたタイムスロット交換（ＴＳＩ）100〜102及びディジタ
ル信号プロセッサ104〜106（例えば、25MHzで動作するTexas Instruments社製の
型番TI-320C31）備えている。本発明によれば、複数のディジタル信号処理モジ ュール94〜96の各々は、それ自体のＴＳＩ100〜102をそれぞれ備えている。重要
なことに、これは、各モジュールがラインカード34,38（図１）から送信された 全ての情報を同時に受信することを可能にする。加えて、各ディジタル信号処理
モジュールがそれ自体の専用のＴＳＩを備えており、及びそれらＴＳＩの各々が
同一バスに並列に接続されているため、１つ又は２つ以上のＴＳＩが単一のタイ
ムスロットでＴＤＭバス42上にデータを出力することが可能となる。有利なこと
に、これにより、複数のＴＳＩ100〜102を同一の送信タイムスロットに割り当て
ることが可能となる。
【００３１】 各ＴＳＩは、好適には少なくとも８ビット×４Ｋの記憶容量を有する。しかし
、当業者であれば理解されるように、例えば全体的なシステム構成や特定用途の
要件に応じて他のサイズの記憶装置を使用することも可能である。
、当業者であれば理解されるように、例えば全体的なシステム構成や特定用途の
要件に応じて他のサイズの記憶装置を使用することも可能である。
【００３２】 ここでＭＦＤＳＰカード33の一般的な動作について簡単に説明する。ＣＰＵ66
は、ＨＤＬＣバス40を介して（ＣＰＵ／マトリクスカード26a上の）中央呼出プ ロセッサ54との間でメッセージの送受信を行う。中央呼出プロセッサ54からＣＰ
Ｕ66へ送られるメッセージは、典型的には、特定のアクションが実行されるべき
ことを命じるために使用される。ＣＰＵ66から中央呼出プロセッサ54へ送られる
メッセージは、典型的には、特定のアクションが実行されたことを報告するため
に使用される。
は、ＨＤＬＣバス40を介して（ＣＰＵ／マトリクスカード26a上の）中央呼出プ ロセッサ54との間でメッセージの送受信を行う。中央呼出プロセッサ54からＣＰ
Ｕ66へ送られるメッセージは、典型的には、特定のアクションが実行されるべき
ことを命じるために使用される。ＣＰＵ66から中央呼出プロセッサ54へ送られる
メッセージは、典型的には、特定のアクションが実行されたことを報告するため
に使用される。
【００３３】 ＭＦＤＳＰカード33は、タイミング/制御バス46を介して受信されたタイミン グ信号によりＣＰＵ/マトリクスカード26aとの同期がとられる。結果的に、ＴＳ
Ｉ100〜102の各々は、ラインカード14,18から送信されたＰＣＭデータを（LSpcm
バス42aを介して）絶えず受信するよう接続される。このため、あらゆるライン カード14,18から送信されたＰＣＭデータは、ＭＦＤＳＰカードの複数のＴＳＩ1
00〜102（図３及び図４）内、及びＣＰＵ/マトリクスカードのＴＳＩ64（図２）
内における対応する記憶位置に同時に格納される。
Ｉ100〜102の各々は、ラインカード14,18から送信されたＰＣＭデータを（LSpcm
バス42aを介して）絶えず受信するよう接続される。このため、あらゆるライン カード14,18から送信されたＰＣＭデータは、ＭＦＤＳＰカードの複数のＴＳＩ1
00〜102（図３及び図４）内、及びＣＰＵ/マトリクスカードのＴＳＩ64（図２）
内における対応する記憶位置に同時に格納される。
【００３４】 プログラム可能なディジタル信号処理モジュール94〜96のＴＳＩ100〜102中に
データが格納されると、該データは、ディジタル信号プロセッサ104〜106により
処理する（即ち操作する）ことが可能になる。そのプログラム可能な処理は、ト
ーン生成又は検出、コールプログレス分析、記録された通知(announcement)の再
生、言語認識、ＡＤＰＣＭ圧縮、コンファレンシング、ＩＳＤＮ呼出制御、並び
にセルラー及びＰＣＳシステム等の有線及び無線システムの両者に関連する他の
あらゆる既知の信号処理、といった機能を含むことが可能である。
データが格納されると、該データは、ディジタル信号プロセッサ104〜106により
処理する（即ち操作する）ことが可能になる。そのプログラム可能な処理は、ト
ーン生成又は検出、コールプログレス分析、記録された通知(announcement)の再
生、言語認識、ＡＤＰＣＭ圧縮、コンファレンシング、ＩＳＤＮ呼出制御、並び
にセルラー及びＰＣＳシステム等の有線及び無線システムの両者に関連する他の
あらゆる既知の信号処理、といった機能を含むことが可能である。
【００３５】 任意のタイムスロットにおいて、ＣＰＵ/マトリクスカード26a、ＭＦＤＳＰカ
ード33、及びパケットエンジンカード34のうちの１つのみが、ＰＣＭデータをＴ
ＤＭバス42を介してラインカード14へ送ることが許容される。ＰＣＭデータの送
信を許容するカードの選択は、ＨＤＬＣバス40を介したメッセージの交換を介し
て中央呼出プロセッサ54により指示される。
ード33、及びパケットエンジンカード34のうちの１つのみが、ＰＣＭデータをＴ
ＤＭバス42を介してラインカード14へ送ることが許容される。ＰＣＭデータの送
信を許容するカードの選択は、ＨＤＬＣバス40を介したメッセージの交換を介し
て中央呼出プロセッサ54により指示される。
【００３６】 所与のタイムスロットについて、ＭＦＤＳＰカード33がＰＣＭデータの送信の
ために選択されない場合には、ＴＳＩ100〜102がそれぞれ所定のビットパターン
（例えばＦＦhex）を出力し、これによりドライバ／レシーバ65が有効にターン オフされる。このため、所与のタイムスロットについて、ＭＦＤＳＰカード33は
ＴＤＭバス42に一切影響を与えないものとなる。
ために選択されない場合には、ＴＳＩ100〜102がそれぞれ所定のビットパターン
（例えばＦＦhex）を出力し、これによりドライバ／レシーバ65が有効にターン オフされる。このため、所与のタイムスロットについて、ＭＦＤＳＰカード33は
ＴＤＭバス42に一切影響を与えないものとなる。
【００３７】 図４は、関連するＴＳＩ100〜102及びＤＳＰ104〜106を含むＤＳＰモジュール
94〜96を備えたＭＦＤＳＰカード33の一部を概略的に示すブロック図である。Ｄ
ＳＰモジュール104〜106の各々は、（ワイヤードＯＲとして機能的に示す）ＭＦ
ＤＳＰカードバス110上にデータを送信し、該バス110の全てのラインは好適には
電気的にプルアップされる。詳細には、１つ又は２つ以上のディジタル信号処理
モジュール94〜96が情報ビットをＭＦＤＳＰカードバス110上に同時に送信する ことが可能となっている。該情報は、ＴＤＭバス42（即ちSLpcmバス）上の単一 の８ビットのタイムスロットへと有効に結合される。
94〜96を備えたＭＦＤＳＰカード33の一部を概略的に示すブロック図である。Ｄ
ＳＰモジュール104〜106の各々は、（ワイヤードＯＲとして機能的に示す）ＭＦ
ＤＳＰカードバス110上にデータを送信し、該バス110の全てのラインは好適には
電気的にプルアップされる。詳細には、１つ又は２つ以上のディジタル信号処理
モジュール94〜96が情報ビットをＭＦＤＳＰカードバス110上に同時に送信する ことが可能となっている。該情報は、ＴＤＭバス42（即ちSLpcmバス）上の単一 の８ビットのタイムスロットへと有効に結合される。
【００３８】 有利なことに、本発明は、ＰＣＳ（即ち無線通信システム）で特に有用となる
サブレート多重化及びボコーダ（vocoding：音声作動符号化）機能を含む様々な
機能の性能を促進させるものとなる。例えば、ＰＣＳシステムでは、システム帯
域幅（例えばＲＦ帯域幅）を一層効率的に使用するために、有線システム（例え
ばＰＳＴＮシステム）で一般に使用される８ビットサンプルではなく４ビットの
音声サンプルを使用する。この場合には、無線加入者への送信のためにＰＳＴＮ
から受信した８ビットのタイムスロットの４ビットへの音声作動符号化（即ち圧
縮）が最初に行われなければならない。これは、かかる８ビットサンプルをLSpc
mバス42を介してラインカード14,18の一方から受信する本発明により達成される
。所与の呼び出しについて、かかる８ビットサンプルが上述のＴＳＩ回路100〜1
02の全てに格納されることになる。一般に、ＤＳＰ104〜106のうちの１つのみが
、受信した８ビットサンプルを所定の圧縮アルゴリズムに従って処理するよう割
り当てられて、かかる各サンプルが（例えば４ビット値に）縮小される。同様に
、LSpcmバスを介して受信された他の呼び出しに関する８ビットサンプルに対し て上記と同様の圧縮機能を実行するようＤＳＰ105を割り当てることが可能であ る。これに対し、スイッチ10により受信された無線加入者からＰＳＴＮ宛ての４
ビットサンプルの圧縮解除を行うようＤＳＰ106をプログラムすることが可能で ある。
サブレート多重化及びボコーダ（vocoding：音声作動符号化）機能を含む様々な
機能の性能を促進させるものとなる。例えば、ＰＣＳシステムでは、システム帯
域幅（例えばＲＦ帯域幅）を一層効率的に使用するために、有線システム（例え
ばＰＳＴＮシステム）で一般に使用される８ビットサンプルではなく４ビットの
音声サンプルを使用する。この場合には、無線加入者への送信のためにＰＳＴＮ
から受信した８ビットのタイムスロットの４ビットへの音声作動符号化（即ち圧
縮）が最初に行われなければならない。これは、かかる８ビットサンプルをLSpc
mバス42を介してラインカード14,18の一方から受信する本発明により達成される
。所与の呼び出しについて、かかる８ビットサンプルが上述のＴＳＩ回路100〜1
02の全てに格納されることになる。一般に、ＤＳＰ104〜106のうちの１つのみが
、受信した８ビットサンプルを所定の圧縮アルゴリズムに従って処理するよう割
り当てられて、かかる各サンプルが（例えば４ビット値に）縮小される。同様に
、LSpcmバスを介して受信された他の呼び出しに関する８ビットサンプルに対し て上記と同様の圧縮機能を実行するようＤＳＰ105を割り当てることが可能であ る。これに対し、スイッチ10により受信された無線加入者からＰＳＴＮ宛ての４
ビットサンプルの圧縮解除を行うようＤＳＰ106をプログラムすることが可能で ある。
【００３９】 ＤＳＰ104が圧縮機能を実行した後、その結果として得られた４ビットサンプ ルがＴＳＩ100に格納される。続いて、SLpcmバス42上の適当な（８ビットの）タ
イムスロットと同期して、該４ビットサンプルがＴＳＩ100から読み出されて該 バス上におかれる。該時間スロットの残りの４ビットは、別の呼び出しに関する
以前に圧縮された４ビットサンプル（又は４ビット未満の他の任意の情報）を伝
達するために使用することが可能である。このようにして、本発明により、専用
の８ビットタイムスロットを用いる従来のスイッチング技術を使用して処理する
ことができる呼び出しの数の２倍の呼び出しを遠隔通信スイッチが行うことが可
能となる。しかし、本発明は、８ビットを４ビットに圧縮し又は４ビットの音声
サンプルを８ビットサンプルに圧縮解除するスイッチングシステム内の処理に制
限されるものではない、ということが当業者には理解されよう。本発明は、十分
な数のＤＳＰモジュールが存在し利用可能であれば、単一ビットから１タイムス
ロット全体（例えば１バイト）を含むものまで任意のサイズの情報ユニットにつ
いてタイムスイッチング機能を行うことが可能なものである。
イムスロットと同期して、該４ビットサンプルがＴＳＩ100から読み出されて該 バス上におかれる。該時間スロットの残りの４ビットは、別の呼び出しに関する
以前に圧縮された４ビットサンプル（又は４ビット未満の他の任意の情報）を伝
達するために使用することが可能である。このようにして、本発明により、専用
の８ビットタイムスロットを用いる従来のスイッチング技術を使用して処理する
ことができる呼び出しの数の２倍の呼び出しを遠隔通信スイッチが行うことが可
能となる。しかし、本発明は、８ビットを４ビットに圧縮し又は４ビットの音声
サンプルを８ビットサンプルに圧縮解除するスイッチングシステム内の処理に制
限されるものではない、ということが当業者には理解されよう。本発明は、十分
な数のＤＳＰモジュールが存在し利用可能であれば、単一ビットから１タイムス
ロット全体（例えば１バイト）を含むものまで任意のサイズの情報ユニットにつ
いてタイムスイッチング機能を行うことが可能なものである。
【００４０】 本発明の範囲は、本書で開示したプログラム可能なディジタル信号処理カード
に伴う遠隔通信スイッチングシステムに限定されるものではない、ということが
理解されよう。本発明により提供されるサブレートスイッチングは、様々な通信
デバイスに組み込むことが可能である。例えば、並列に構成されたＴＳＩの各々
は、ディジタル信号処理チップに１つずつ関連するものである必要はなく、本発
明に従ってビットレベル（即ちサブレートスイッチング）でタイムスロットを多
重化するという利点を生かすことが可能な多数のスイッチングシステム構成が存
在する、ということが当業者には理解されよう。
に伴う遠隔通信スイッチングシステムに限定されるものではない、ということが
理解されよう。本発明により提供されるサブレートスイッチングは、様々な通信
デバイスに組み込むことが可能である。例えば、並列に構成されたＴＳＩの各々
は、ディジタル信号処理チップに１つずつ関連するものである必要はなく、本発
明に従ってビットレベル（即ちサブレートスイッチング）でタイムスロットを多
重化するという利点を生かすことが可能な多数のスイッチングシステム構成が存
在する、ということが当業者には理解されよう。
【００４１】 更に、当業者には自明のことであるが、本発明が本書で開示したクロック速度
、バス幅、又はバスタイプで動作するシステムに制限されるものではないことは
明らかである。本発明は、様々なクロック速度及びバス幅及びタイプを採用した
システムが本発明の幾つかの又は全ての利点を達成することが可能であることを
意図したものである。
、バス幅、又はバスタイプで動作するシステムに制限されるものではないことは
明らかである。本発明は、様々なクロック速度及びバス幅及びタイプを採用した
システムが本発明の幾つかの又は全ての利点を達成することが可能であることを
意図したものである。
【００４２】 幾つかの好適実施例に関して本発明を図示及び説明してきたが、本発明の思想
及び範囲から逸脱することなくその形態及び細部に様々な変更、省略、及び追加
を行うことが可能である。
及び範囲から逸脱することなくその形態及び細部に様々な変更、省略、及び追加
を行うことが可能である。
【図１】 サブレートスイッチング型の遠隔通信スイッチを示すブロック図である。
【図２】 図１の遠隔通信スイッチにあるＣＰＵ／マトリクスカードを示すブロック図で
ある。
ある。
【図３】 図１の遠隔通信スイッチにある通信サービスカードを示すブロック図である。
【図４】 ＴＳＩを各々有する複数の並列ＤＳＰモジュールを備えた通信サービスカード
の一部を示す概略的なブロック図である。
の一部を示す概略的なブロック図である。
【符号の説明】 10 プログラム可能な遠隔通信スイッチ 12 ネットワーク／ライン・インターフェイス 14 ラインカードＩ/Ｏカード 16 冗長Ｉ/Ｏカード 17 冗長Ｉ/Ｏバス 18 ラインカード 20 ラインカードＩ/Ｏライン 22 冗長Ｉ/Ｏカード 22a,22b 冗長スイッチングバス 23 冗長ラインカード 24 冗長ＬＣ Ｉ/Ｏライン 26a,26b ＣＰＵ／マトリクスカード又はノードスイッチ 27a,27b ホストインターフェイス 28a,28b リングＩ/Ｏカード 29a,29b 光ファイバリング 33 多機能ディジタル信号処理（ＭＦＤＳＰ）カード 34 ＰＲＩ−３２パケットエンジンカード
【手続補正書】
【提出日】平成１２年３月１３日（２０００．３．１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【発明の名称】 サブレートスイッチング遠隔通信スイッチ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】 本発明は、一般に遠隔通信分野に関し、特に、プログラム可能なカードを有す
るプログラム可能な遠隔通信スイッチであって、前記カードが該スイッチの任意
のポートに呼び出し処理及び通信サービスを動的に提供する、遠隔通信スイッチ
に関する。 関連特許との相互参照 以下の本出願人の特許は本発明に関連するものである。 「Expandable Telecommunications System」と題する米国特許第4.544.163号 「Telecommunications Switch With Programmable Communications Services」 と題する米国特許第4.349.579号
るプログラム可能な遠隔通信スイッチであって、前記カードが該スイッチの任意
のポートに呼び出し処理及び通信サービスを動的に提供する、遠隔通信スイッチ
に関する。 関連特許との相互参照 以下の本出願人の特許は本発明に関連するものである。 「Expandable Telecommunications System」と題する米国特許第4.544.163号 「Telecommunications Switch With Programmable Communications Services」 と題する米国特許第4.349.579号
【０００２】
【従来の技術】 従来のディジタル遠隔通信スイッチは、時分割多重化（ＴＤＭ）技術を用いて
スイッチングを行うためにタイムスロット交換（ＴＳＩ）を採用するものが多い
。既知のように、従来のＴＳＩは、ディジタル情報（即ち音声・データ等）を格
納するための記憶装置、カウンタ、及び制御記憶装置を備えている。カウンタは
、記憶装置に加えられる連続的なアドレスを周期的に生成する。かかる各アドレ
スが記憶装置に加えられると、タイムスロット（即ち１バイト）として知られる
部分ディジタル情報が、前記アドレスに対応する記憶装置における特定の場所に
格納される。一般に、従来の遠隔通信スイッチでは、該スイッチの単一の一意の
「ポート」に各タイムスロットが関連付けされる。この場合、各ポートとは、電
話回線、トランク、又はその他の装置について可能な接続を表すものである。
スイッチングを行うためにタイムスロット交換（ＴＳＩ）を採用するものが多い
。既知のように、従来のＴＳＩは、ディジタル情報（即ち音声・データ等）を格
納するための記憶装置、カウンタ、及び制御記憶装置を備えている。カウンタは
、記憶装置に加えられる連続的なアドレスを周期的に生成する。かかる各アドレ
スが記憶装置に加えられると、タイムスロット（即ち１バイト）として知られる
部分ディジタル情報が、前記アドレスに対応する記憶装置における特定の場所に
格納される。一般に、従来の遠隔通信スイッチでは、該スイッチの単一の一意の
「ポート」に各タイムスロットが関連付けされる。この場合、各ポートとは、電
話回線、トランク、又はその他の装置について可能な接続を表すものである。
【０００３】 スイッチング機能は、カウンタと同時にアドレスを生成する制御記憶装置によ
り実行される。しかし、該制御記憶装置により生成されるアドレスは、動的に変
更される可能性があり、一般には連続するものではない。このため、読み出し動
作中にそれらの再順序付けされたアドレスがＴＳＩ記憶装置に加えられ、これに
より、以前に格納された情報を記憶装置から読み出す順番が切り換えられ又は交
換されることになる。このようにして、特定のタイムスロット中に任意の所与の
ポートから読み出された後に記憶装置に格納された情報は、その後、別のタイム
スロット中に記憶装置から読み出されて任意の他のポートに送られる。
り実行される。しかし、該制御記憶装置により生成されるアドレスは、動的に変
更される可能性があり、一般には連続するものではない。このため、読み出し動
作中にそれらの再順序付けされたアドレスがＴＳＩ記憶装置に加えられ、これに
より、以前に格納された情報を記憶装置から読み出す順番が切り換えられ又は交
換されることになる。このようにして、特定のタイムスロット中に任意の所与の
ポートから読み出された後に記憶装置に格納された情報は、その後、別のタイム
スロット中に記憶装置から読み出されて任意の他のポートに送られる。
【０００４】 上記の基本的な時間切り替え機能に加えて、多くのディジタル遠隔通信スイッ
チは、通信又は呼び出し処理サービスを提供する。かかるサービスには、典型的
にはトーン生成やトーン検出、及び特定のシステム用途の要件を満たすための他
の既知のサービスが含まれる。
チは、通信又は呼び出し処理サービスを提供する。かかるサービスには、典型的
にはトーン生成やトーン検出、及び特定のシステム用途の要件を満たすための他
の既知のサービスが含まれる。
【０００５】 呼び出し処理サービスを提供するための従来の技術は、必要不可欠な専用回路
（例えば、適当なプロトコルの１つ又は２つ以上のトーン生成器及び１つ又は２
つ以上のトーン受信器）を用いてスイッチを構成し、かかる専用回路と適当なポ
ートとの間の通信経路をＴＳＩを用いて確立することである。例えば、ユーザが
受話器を取り上げ、当該電話回線が現在オフフック状態にあることをスイッチが
検出する。次いで該スイッチは、これに応じて利用可能なトーン生成器とオフフ
ックラインとの間でＴＳＩを介して通信経路を確立し、最終的に、トーン生成器
により生成されたダイアルトーンがユーザに聞こえることになる。
（例えば、適当なプロトコルの１つ又は２つ以上のトーン生成器及び１つ又は２
つ以上のトーン受信器）を用いてスイッチを構成し、かかる専用回路と適当なポ
ートとの間の通信経路をＴＳＩを用いて確立することである。例えば、ユーザが
受話器を取り上げ、当該電話回線が現在オフフック状態にあることをスイッチが
検出する。次いで該スイッチは、これに応じて利用可能なトーン生成器とオフフ
ックラインとの間でＴＳＩを介して通信経路を確立し、最終的に、トーン生成器
により生成されたダイアルトーンがユーザに聞こえることになる。
【０００６】 しかし、この従来の技術には大きな欠点があり、かかる問題の解決策が、本出
願人の「Telecommunications Switch With Programmable Communications Servi
ces」と題する米国特許第5,349,579号に明確に記載されている。
願人の「Telecommunications Switch With Programmable Communications Servi
ces」と題する米国特許第5,349,579号に明確に記載されている。
【０００７】 該米国特許第5,349,579号に記載されている動的なリソースの割り当ては技術 水準の大きな進歩となるものであるが、そこに開示されているシステムは、タイ
ムスロット全体（例えばバイト全体）の情報を切り換えること又は処理すること
しかできないものである。即ち、各タイムスロットにおいて、パルス符号変調さ
れた（ＰＣＭ）データが、ディジタル信号処理モジュールによりバイト単位でＴ
ＳＩとの間で読み書きされる。このアーキテクチャの１つの側面は、たった１つ
のＤＳＰしか各タイムスロットを使用することができない、ということである。
即ち、ＤＳＰが１バイト未満のタイムスロットを使用することを欲する場合であ
っても、実際には１バイト全体がＤＳＰに渡されてしまう。このため、１バイト
中の幾つかのビットが該タイムスロットで使用されないことになる。
ムスロット全体（例えばバイト全体）の情報を切り換えること又は処理すること
しかできないものである。即ち、各タイムスロットにおいて、パルス符号変調さ
れた（ＰＣＭ）データが、ディジタル信号処理モジュールによりバイト単位でＴ
ＳＩとの間で読み書きされる。このアーキテクチャの１つの側面は、たった１つ
のＤＳＰしか各タイムスロットを使用することができない、ということである。
即ち、ＤＳＰが１バイト未満のタイムスロットを使用することを欲する場合であ
っても、実際には１バイト全体がＤＳＰに渡されてしまう。このため、１バイト
中の幾つかのビットが該タイムスロットで使用されないことになる。
【０００８】 ディジタル無線サービス及び該サービスで利用可能となる広範な機能の出現と
共に、多数のＤＳＰがタイムスロットの全バイト数よりも小さいバイト数を使用
する場合に１タイムスロット全体をＤＳＰに渡すのは非効率的となり得る。
共に、多数のＤＳＰがタイムスロットの全バイト数よりも小さいバイト数を使用
する場合に１タイムスロット全体をＤＳＰに渡すのは非効率的となり得る。
【０００９】 また、メインのノーマルレートスイッチと該ノーマルレートスイッチにモジュ
ール式に接続される「アドオン」サブレートスイッチとを備えたディジタル通信
スイッチングシステムを提供することも知られている(国際特許出願WO-97/27720
)。サブレートタイムスロットは、ノーマルレートスイッチを介してサブレート スイッチへ送信される。該サブレートスイッチは、１つのタイムスロットにおけ
る１つ又は２つ以上のサブレートチャネルに対応する１つ又は２つ以上のビット
を選択的にスイッチングし、ノーマルレート未満のデータ伝送速度に適応するこ
とが可能となる。
ール式に接続される「アドオン」サブレートスイッチとを備えたディジタル通信
スイッチングシステムを提供することも知られている(国際特許出願WO-97/27720
)。サブレートタイムスロットは、ノーマルレートスイッチを介してサブレート スイッチへ送信される。該サブレートスイッチは、１つのタイムスロットにおけ
る１つ又は２つ以上のサブレートチャネルに対応する１つ又は２つ以上のビット
を選択的にスイッチングし、ノーマルレート未満のデータ伝送速度に適応するこ
とが可能となる。
【００１０】
【発明が解決しようとする課題】 本発明の目的は、単一ビットから１タイムスロット全体までの範囲の大きさを
有する情報ユニットの切り換え及び処理を可能にするプログラム可能な遠隔通信
スイッチを提供することにある。
有する情報ユニットの切り換え及び処理を可能にするプログラム可能な遠隔通信
スイッチを提供することにある。
【００１１】
【課題を解決するための手段】 要するに、本発明によれば、プログラム可能な遠隔通信スイッチは、１つのＣ
ＰＵ／マトリクスカード、１つ又は２つ以上のラインカード、及び１つ又は２つ
以上プログラム可能な遠隔通信サービスカードを備えており、それらカードは全
て通信可能な関係で接続される。ＣＰＵ／マトリクスカードは、スイッチのポー
トに対応するタイムスロットを有するタイムスロット交換手段（ＴＳＩ）と、ホ
ストコンピュータから受信したメッセージを処理して前記ラインカード及び前記
通信サービスカードを制御する中央呼出処理手段とを備えている。各々の通信サ
ービスカードは、それぞれ別個にプログラム可能なものであり、及びＣＰＵ／マ
トリクスカードから受信したメッセージを処理する。該通信サービスカードは、
特定用途の要件を満たすよう動的にプログラムすることが可能な複数のディジタ
ル信号プロセッサ（ＤＳＰ）モジュールを備えている。
ＰＵ／マトリクスカード、１つ又は２つ以上のラインカード、及び１つ又は２つ
以上プログラム可能な遠隔通信サービスカードを備えており、それらカードは全
て通信可能な関係で接続される。ＣＰＵ／マトリクスカードは、スイッチのポー
トに対応するタイムスロットを有するタイムスロット交換手段（ＴＳＩ）と、ホ
ストコンピュータから受信したメッセージを処理して前記ラインカード及び前記
通信サービスカードを制御する中央呼出処理手段とを備えている。各々の通信サ
ービスカードは、それぞれ別個にプログラム可能なものであり、及びＣＰＵ／マ
トリクスカードから受信したメッセージを処理する。該通信サービスカードは、
特定用途の要件を満たすよう動的にプログラムすることが可能な複数のディジタ
ル信号プロセッサ（ＤＳＰ）モジュールを備えている。
【００１２】 ＣＰＵ／マトリクスカード、ラインカード、及び通信サービスカードは、複数
のバスを介して相互に接続され、これにより、それらのカード間でメッセージを
双方向に送ることが可能となる。詳細には、ＣＰＵ／マトリクスカード及び通信
サービスカードは、ＴＤＭバスに接続され、それらのカードが、全タイムスロッ
トにおいてラインカードから送信された全てのＰＣＭ情報を継続して受信するよ
うになっている。しかし、任意の所与のタイムスロットにおいて、該所与のタイ
ムスロットに関連するポートを有するラインカードにＰＣＭ情報を送信すること
が許容されるのはＣＰＵ／マトリクスカード又は利用可能な通信サービスカード
のうちの一方のみである。このため、任意の所与のタイムスロットにおいて、対
応するポートに送信されるＰＣＭ情報は、ＣＰＵ／マトリクスカード上のＴＳＩ
または通信サービスカードの何れか一方から発せられることになる。この構成の
結果として、通信サービスカードは、他の呼び出しのために利用可能となるはず
のタイムスロットを占有することなくＴＤＭバスを介してラインカード（ポート
）に直接ＰＣＭ情報を送信することが可能となる。
のバスを介して相互に接続され、これにより、それらのカード間でメッセージを
双方向に送ることが可能となる。詳細には、ＣＰＵ／マトリクスカード及び通信
サービスカードは、ＴＤＭバスに接続され、それらのカードが、全タイムスロッ
トにおいてラインカードから送信された全てのＰＣＭ情報を継続して受信するよ
うになっている。しかし、任意の所与のタイムスロットにおいて、該所与のタイ
ムスロットに関連するポートを有するラインカードにＰＣＭ情報を送信すること
が許容されるのはＣＰＵ／マトリクスカード又は利用可能な通信サービスカード
のうちの一方のみである。このため、任意の所与のタイムスロットにおいて、対
応するポートに送信されるＰＣＭ情報は、ＣＰＵ／マトリクスカード上のＴＳＩ
または通信サービスカードの何れか一方から発せられることになる。この構成の
結果として、通信サービスカードは、他の呼び出しのために利用可能となるはず
のタイムスロットを占有することなくＴＤＭバスを介してラインカード（ポート
）に直接ＰＣＭ情報を送信することが可能となる。
【００１３】 好適には、通信サービスカード上にあるＤＳＰモジュールの各々は、それ自体
のＴＳＩを備えている。重要なことに、これにより、ラインカードから送信され
た全ての情報を各ＤＳＰモジュールが同時に受信することが可能となる。加えて
、各ＤＳＰモジュールがそれ自体の専用のＴＳＩを備えており、及びかかるＴＳ
Ｉの各々が同一のＴＤＭバスに並列に接続されているため、１つ又は２つ以上の
ＴＳＩが１タイムスロット中に前記バス上にデータを出力することが可能となる
。
のＴＳＩを備えている。重要なことに、これにより、ラインカードから送信され
た全ての情報を各ＤＳＰモジュールが同時に受信することが可能となる。加えて
、各ＤＳＰモジュールがそれ自体の専用のＴＳＩを備えており、及びかかるＴＳ
Ｉの各々が同一のＴＤＭバスに並列に接続されているため、１つ又は２つ以上の
ＴＳＩが１タイムスロット中に前記バス上にデータを出力することが可能となる
。
【００１４】 有利なことに、これにより、複数の通信サービスカードのＴＳＩを同一タイム
スロットでの送信に割り当てることが可能になる。例えば、第１のＤＳＰモジュ
ールが８ビットのタイムスロットのうちの３ビットしか必要とせず、及び第２の
ＤＳＰモジュールが５ビット又はそれ未満しか必要としない場合には、同一のタ
イムスロットで送信を行うように該両方のＤＳＰモジュールを割り当てることが
できる。第１のＴＳＩは、例えば下位３ビットとして、データを出力することに
なり、一方、第２のＴＳＩは、該タイムスロットの残りのビットとしてデータを
出力することになる。有利なことに、これにより、タイムスロットのビットレベ
ルでの「サブレート(sub-rate)」多重化を行う能力を有する遠隔通信スイッチが
提供される。該システムは、可変長ＰＣＭその他のデータの使用を容易化するも
のとなる。
スロットでの送信に割り当てることが可能になる。例えば、第１のＤＳＰモジュ
ールが８ビットのタイムスロットのうちの３ビットしか必要とせず、及び第２の
ＤＳＰモジュールが５ビット又はそれ未満しか必要としない場合には、同一のタ
イムスロットで送信を行うように該両方のＤＳＰモジュールを割り当てることが
できる。第１のＴＳＩは、例えば下位３ビットとして、データを出力することに
なり、一方、第２のＴＳＩは、該タイムスロットの残りのビットとしてデータを
出力することになる。有利なことに、これにより、タイムスロットのビットレベ
ルでの「サブレート(sub-rate)」多重化を行う能力を有する遠隔通信スイッチが
提供される。該システムは、可変長ＰＣＭその他のデータの使用を容易化するも
のとなる。
【００１５】 本発明の上述その他の目的、特徴、及び利点については、添付図面に図示し以
下に示す本発明の好適な実施形態の詳細な説明を参照することにより一層明確と
なろう。
下に示す本発明の好適な実施形態の詳細な説明を参照することにより一層明確と
なろう。
【００１６】
【発明の実施の形態】 図１は、本発明を実施することが可能なプログラム可能な遠隔通信スイッチ10
の好適実施形態の主な機能上の構成要素を示すものである。（公衆交換電話ネッ
トワーク（ＰＳＴＮ）若しくはプライベートネットワーク（又はそれらの両方）
に対する結合を表す）ネットワーク／ライン・インターフェイス12は、一連のラ
インカード入出力（Ｉ/Ｏ）カード14上で提供される。必要であれば、冗長Ｉ/Ｏ
カード16及び冗長Ｉ/Ｏバス17を随意選択的に配設して、Ｉ/Ｏカード14のうちの
１つが故障した際にスイッチを継続して動作させることが可能である。
の好適実施形態の主な機能上の構成要素を示すものである。（公衆交換電話ネッ
トワーク（ＰＳＴＮ）若しくはプライベートネットワーク（又はそれらの両方）
に対する結合を表す）ネットワーク／ライン・インターフェイス12は、一連のラ
インカード入出力（Ｉ/Ｏ）カード14上で提供される。必要であれば、冗長Ｉ/Ｏ
カード16及び冗長Ｉ/Ｏバス17を随意選択的に配設して、Ｉ/Ｏカード14のうちの
１つが故障した際にスイッチを継続して動作させることが可能である。
【００１７】 １つ又は２つ以上のディジタルネットワーク（Ｔ１,Ｅ１,Ｊ１）又はアナログ
トランク／ライン・ラインカード18は、ラインカード（ＬＣ）Ｉ/Ｏライン20を 介してＩ/Ｏカード14と通信を行う。ラインカードはまた、冗長スイッチングバ ス22a,22bと通信可能な関係で接続される。この場合も、必要であれば、１つ又 は２つ以上の冗長ラインカード23を配設し、冗長ＬＣ Ｉ/Ｏライン24を介して冗
長Ｉ/Ｏカード16と通信を行うように前記冗長ラインカード23を構成することが 可能である。別のタイプのカードをスイッチ10内に配設することにより、ＤＳ３
、ＳＯＮＥＴ、ＳＳ７その他の別のタイプの通信プロトコルをスイッチ10により
サポートすることも可能である、ということが理解されよう。
トランク／ライン・ラインカード18は、ラインカード（ＬＣ）Ｉ/Ｏライン20を 介してＩ/Ｏカード14と通信を行う。ラインカードはまた、冗長スイッチングバ ス22a,22bと通信可能な関係で接続される。この場合も、必要であれば、１つ又 は２つ以上の冗長ラインカード23を配設し、冗長ＬＣ Ｉ/Ｏライン24を介して冗
長Ｉ/Ｏカード16と通信を行うように前記冗長ラインカード23を構成することが 可能である。別のタイプのカードをスイッチ10内に配設することにより、ＤＳ３
、ＳＯＮＥＴ、ＳＳ７その他の別のタイプの通信プロトコルをスイッチ10により
サポートすることも可能である、ということが理解されよう。
【００１８】 スイッチ10の動作の制御並びに実際のスイッチング機能は、ＣＰＵ／マトリク
スカード又はノードスイッチ26aにより行われる。ＣＰＵ／マトリクスカードが 選択された場合、スイッチ10は、スタンドアロンデバイスとして（即ち、拡張可
能な遠隔通信システムにおけるスイッチングノードとして動作するのとは逆に）
動作する。この場合には、ＣＰＵ／マトリクスカードはホストインターフェイス
27aと接続され、該インターフェイス27aを介して外部のホスト装置(図示せず)と
の通信が行われる。
スカード又はノードスイッチ26aにより行われる。ＣＰＵ／マトリクスカードが 選択された場合、スイッチ10は、スタンドアロンデバイスとして（即ち、拡張可
能な遠隔通信システムにおけるスイッチングノードとして動作するのとは逆に）
動作する。この場合には、ＣＰＵ／マトリクスカードはホストインターフェイス
27aと接続され、該インターフェイス27aを介して外部のホスト装置(図示せず)と
の通信が行われる。
【００１９】 また、ノードスイッチが選択された場合には、スイッチ10は、拡張可能な遠隔
通信システムにおけるスイッチングノードとして動作することが可能となる。か
かる実施例では、ノードスイッチは好適にはリングＩ/Ｏカード28aと接続され、
該カード28aを介して一対の光ファイバリング29aとの通信が行われる。該ノード
スイッチはまた、ホストインターフェイス27aを介して外部のホスト装置と通信 を行うことが可能である。
通信システムにおけるスイッチングノードとして動作することが可能となる。か
かる実施例では、ノードスイッチは好適にはリングＩ/Ｏカード28aと接続され、
該カード28aを介して一対の光ファイバリング29aとの通信が行われる。該ノード
スイッチはまた、ホストインターフェイス27aを介して外部のホスト装置と通信 を行うことが可能である。
【００２０】 ＣＰＵ／マトリクスカードが選択されるかノードスイッチが選択されるかにか
かわらず、同一の予備の(matching standby)ＣＰＵ／マトリクスカード又はノー
ドスイッチ26bを随意選択的に配設し、適当なホストインターフェイス27b若しく
はリングＩ/Ｏカード28b（又はその両方）と連携させることが可能である。かか
る構成では、アクティブ及びスタンバイ装置26a,26b間での直接通信のために、 連結手段32が配設される。
かわらず、同一の予備の(matching standby)ＣＰＵ／マトリクスカード又はノー
ドスイッチ26bを随意選択的に配設し、適当なホストインターフェイス27b若しく
はリングＩ/Ｏカード28b（又はその両方）と連携させることが可能である。かか
る構成では、アクティブ及びスタンバイ装置26a,26b間での直接通信のために、 連結手段32が配設される。
【００２１】 適当なＣＰＵ／マトリクスカードの構成及び動作の詳細については、既述の米
国特許第5,349,579号に見い出すことができる。同様に、適当なノードスイッチ の構成及び動作の詳細については、既述の米国特許第5,544,163号に見い出すこ とができる。該米国特許第5,544,163号には、高速・高帯域幅のディジタル通信 スイッチと、複数のプログラム可能なスイッチングノードを接続するためのネッ
トワークとについて説明されている。該スイッチングノードは、可変長のパケッ
ト化された情報をノード間ネットワークを介して送受信するための回路を備えて
おり、これにより、各ノードは、全てのタイムスロットに耳を傾ける(listen)こ
とにより全ての他のノードからの情報を受信することが可能となり、及び、指定
された時間にタイムスロットへの書き込みを行うことにより全ての他のノードへ
情報を送信することが可能となる。
国特許第5,349,579号に見い出すことができる。同様に、適当なノードスイッチ の構成及び動作の詳細については、既述の米国特許第5,544,163号に見い出すこ とができる。該米国特許第5,544,163号には、高速・高帯域幅のディジタル通信 スイッチと、複数のプログラム可能なスイッチングノードを接続するためのネッ
トワークとについて説明されている。該スイッチングノードは、可変長のパケッ
ト化された情報をノード間ネットワークを介して送受信するための回路を備えて
おり、これにより、各ノードは、全てのタイムスロットに耳を傾ける(listen)こ
とにより全ての他のノードからの情報を受信することが可能となり、及び、指定
された時間にタイムスロットへの書き込みを行うことにより全ての他のノードへ
情報を送信することが可能となる。
【００２２】 トーン検出及び生成、コンファレンシング(conferencing：会議)、音声記録通
知(announcement)、コールプログレス分析、言語認識、ＡＤＰＣＭ圧縮、その他
多くのプログラム可能な通信サービスは、１つ又は２つ以上の多機能ディジタル
信号処理（ＭＦＤＳＰ）カード33により提供される。ＩＳＤＮ一次速度(Primary
Rate)サービスその他のパケット通信サービスは、１つ又は２つ以上のＰＲＩ−
３２パケットエンジンカード34により提供される。冗長ＭＦＤＳＰカード33及び
冗長ＰＲＩ−３２カード34を配設することも可能である。
知(announcement)、コールプログレス分析、言語認識、ＡＤＰＣＭ圧縮、その他
多くのプログラム可能な通信サービスは、１つ又は２つ以上の多機能ディジタル
信号処理（ＭＦＤＳＰ）カード33により提供される。ＩＳＤＮ一次速度(Primary
Rate)サービスその他のパケット通信サービスは、１つ又は２つ以上のＰＲＩ−
３２パケットエンジンカード34により提供される。冗長ＭＦＤＳＰカード33及び
冗長ＰＲＩ−３２カード34を配設することも可能である。
【００２３】 図２は、ＣＰＵ／マトリクスカード26aの概要を示すブロック図である。中央 呼出プロセッサ54は、高速データリンク制御（ＨＤＬＣ）バス40及びラインカー
ドＬＣステータス/制御バス44を備えたスイッチングバス22aに接続される。該中
央呼出プロセッサ54はまた、ホスト選択回路55、ランダムアクセス及びリードオ
ンリーメモリ56、監視用(watchdog)タイミング回路58、入出力（Ｉ/Ｏ）制御回 路60、タイミング及び制御/選択回路62、及びタイムスロット交換手段（ＴＳＩ ）64に接続される。タイミング及び制御/選択回路62は、ＴＳＩ64、タイミング/
制御バス46（ループタイミング用）、符号REF1,REF2で示す複数の（例えば３つ の）タイミング信号源、及び発振器（ＣＰＵ／マトリクスカード26a上に配置さ れた自励発振器により供給することが可能）に接続される。
ドＬＣステータス/制御バス44を備えたスイッチングバス22aに接続される。該中
央呼出プロセッサ54はまた、ホスト選択回路55、ランダムアクセス及びリードオ
ンリーメモリ56、監視用(watchdog)タイミング回路58、入出力（Ｉ/Ｏ）制御回 路60、タイミング及び制御/選択回路62、及びタイムスロット交換手段（ＴＳＩ ）64に接続される。タイミング及び制御/選択回路62は、ＴＳＩ64、タイミング/
制御バス46（ループタイミング用）、符号REF1,REF2で示す複数の（例えば３つ の）タイミング信号源、及び発振器（ＣＰＵ／マトリクスカード26a上に配置さ れた自励発振器により供給することが可能）に接続される。
【００２４】 例えばMotorola68302マイクロプロセッサを含む中央呼出プロセッサ54は、Ｃ ＰＵ／マトリクスカード26a上の他の回路の全てにわたる制御を有している。中 央呼出プロセッサ54は、Integrated Systemにより販売されているＳＯＳ(商標) 等のリアルタイムオペレーティングシステム下で動作し、Q.931ライクなメッセ ージ及びＣＣＩＴＴ標準プロトコルを使用して、ＨＤＬＣバス40を介して通信を
行う。ＨＤＬＣバス40を使用することにより、中央呼出プロセッサ54は、該バス
に接続された全てのカードに同時にメッセージを送ることが可能となる。中央呼
出プロセッサ54は、ＬＣステータス/制御バス44を使用して特定のカードを選択 し、ＨＤＬＣバス40を介してメッセージを送ることが可能である。ホスト選択回
路55は、電源オン時に内部ホスト又は外部ホストと通信を行うか否かをプロセッ
サ54に知らせる。
行う。ＨＤＬＣバス40を使用することにより、中央呼出プロセッサ54は、該バス
に接続された全てのカードに同時にメッセージを送ることが可能となる。中央呼
出プロセッサ54は、ＬＣステータス/制御バス44を使用して特定のカードを選択 し、ＨＤＬＣバス40を介してメッセージを送ることが可能である。ホスト選択回
路55は、電源オン時に内部ホスト又は外部ホストと通信を行うか否かをプロセッ
サ54に知らせる。
【００２５】 Ｉ/Ｏ制御カード60は、中央呼出プロセッサ54と外部ホスト(図示せず)との間 の通信を管理する。
【００２６】 タイミング及び制御/選択回路62は、以下で更に説明するように、中央呼出プ ロセッサ54からの命令に応じて動作し、ＣＰＵ／マトリクスカード26aの同期化 に利用することが可能な５つの信号のうちの１つを選択する。かかる信号の２つ
はタイミング/制御バス46により提供され、その他の３つの信号は信号REF1,REF2
,OSCILLATORである。
はタイミング/制御バス46により提供され、その他の３つの信号は信号REF1,REF2
,OSCILLATORである。
【００２７】 ＴＳＩ64は、好適には、到来するＰＣＭデータをＴＤＭバス42を介して受信し
、及び中央呼出プロセッサ54により命令された際にディジタルメモリタイムスイ
ッチとして従来の態様でタイムスロットを交換するよう動作する、非ブロックマ
トリクス(non-blocking matrix)である。
、及び中央呼出プロセッサ54により命令された際にディジタルメモリタイムスイ
ッチとして従来の態様でタイムスロットを交換するよう動作する、非ブロックマ
トリクス(non-blocking matrix)である。
【００２８】 図３は、ＭＦＤＳＰカード33を示すブロック図である。該カード33は、ＨＤＬ
Ｃバス40、ＴＤＭバス42、及びＬＳステータス/制御バス44とのインターフェイ スをとる一連のバスドライバ/レシーバ65を備えている。該バスドライバ/レシー
バ65は、好適には、開放コレクタ出力を有するものとなる。これは、ＭＦＤＳＰ
カード33が、ＴＤＭバス42を、ＣＰＵ／マトリクスカード26a、ラインカード14,
18、及びパケットエンジンカード34と共有するからである。したがって、開放コ
レクタ出力を有するバスドライバ/レシーバ65を使用することにより、適当なカ ードをＴＤＭバス42に直接接続することが可能になる。冗長性を提供するために
、バス40,42,44の幾つか又は全てを複製することが可能である。
Ｃバス40、ＴＤＭバス42、及びＬＳステータス/制御バス44とのインターフェイ スをとる一連のバスドライバ/レシーバ65を備えている。該バスドライバ/レシー
バ65は、好適には、開放コレクタ出力を有するものとなる。これは、ＭＦＤＳＰ
カード33が、ＴＤＭバス42を、ＣＰＵ／マトリクスカード26a、ラインカード14,
18、及びパケットエンジンカード34と共有するからである。したがって、開放コ
レクタ出力を有するバスドライバ/レシーバ65を使用することにより、適当なカ ードをＴＤＭバス42に直接接続することが可能になる。冗長性を提供するために
、バス40,42,44の幾つか又は全てを複製することが可能である。
【００２９】 各ＴＤＭバス42は、「LSpcm」及び「SLpcm」で示す２つの通信経路を提供する
。経路LSpcm42aは、ラインカード14,18から、ＣＰＵ／マトリクスカード26a、Ｍ
ＦＤＳＰカード33、及びパケットエンジンカード34へ、ＰＣＭ情報を伝達する。
逆に、経路SLpcm42bは、ＣＰＵ／マトリクスカード26a、ＭＦＤＳＰカード33、 及びパケットエンジンカード34からラインカード14,18へＰＣＭ情報を伝達する 。好適実施例では、２つの８ビットパラレルバスが経路LSpcm42a及び経路SLpcm4
2bにそれぞれ使用される。代替的には、それらの経路は、複数のタイムスロット
を各々有する複数の多重化されたシリアルバスにより提供することが可能である
。ＴＤＭバス42は、他のタイプ及び構成のバスを使用して、様々なカード間に適
当な通信を確立するよう実施することが可能なものである、ということが理解さ
れよう。
。経路LSpcm42aは、ラインカード14,18から、ＣＰＵ／マトリクスカード26a、Ｍ
ＦＤＳＰカード33、及びパケットエンジンカード34へ、ＰＣＭ情報を伝達する。
逆に、経路SLpcm42bは、ＣＰＵ／マトリクスカード26a、ＭＦＤＳＰカード33、 及びパケットエンジンカード34からラインカード14,18へＰＣＭ情報を伝達する 。好適実施例では、２つの８ビットパラレルバスが経路LSpcm42a及び経路SLpcm4
2bにそれぞれ使用される。代替的には、それらの経路は、複数のタイムスロット
を各々有する複数の多重化されたシリアルバスにより提供することが可能である
。ＴＤＭバス42は、他のタイプ及び構成のバスを使用して、様々なカード間に適
当な通信を確立するよう実施することが可能なものである、ということが理解さ
れよう。
【００３０】 ＣＰＵ66（例えば、Motorola 68302マイクロプロセッサ）は、ＨＤＬＣバス40
並びにリードオンリーメモリ(ＲＯＭ)68、ランダムアクセスメモリ(ＲＡＭ)70、
タイミング及び制御回路72、及び複数のディジタル信号処理モジュール94〜96と
同期シリアル通信経路を介してインターフェイスする。バッテリー71は、一次電
源の中断が発生した場合にＲＡＭ70に格納されている情報が保存されるように該
ＲＡＭ70用のバックアップ電力を提供する。
並びにリードオンリーメモリ(ＲＯＭ)68、ランダムアクセスメモリ(ＲＡＭ)70、
タイミング及び制御回路72、及び複数のディジタル信号処理モジュール94〜96と
同期シリアル通信経路を介してインターフェイスする。バッテリー71は、一次電
源の中断が発生した場合にＲＡＭ70に格納されている情報が保存されるように該
ＲＡＭ70用のバックアップ電力を提供する。
【００３１】 マルチプレクサ74は、バスドライバ/レシーバ65からの情報をライン75上へ送 り、該情報が、ＭＦＤＳＰカード33上にあるディジタル信号処理モジュール94〜
96の各々に入力される。逆に、マルチプレクサ76は、ディジタル信号処理モジュ
ール94〜96の各々からの情報をバスドライバ／レシーバ65へ送る。
96の各々に入力される。逆に、マルチプレクサ76は、ディジタル信号処理モジュ
ール94〜96の各々からの情報をバスドライバ／レシーバ65へ送る。
【００３２】 重要なことに、複数のディジタル信号処理モジュール94〜96の各々は、ＣＰＵ
66と動作可能に接続されたタイムスロット交換（ＴＳＩ）100〜102及びディジタ
ル信号プロセッサ104〜106（例えば、25MHzで動作するTexas Instruments社製の
型番TI-320C31）備えている。本発明によれば、複数のディジタル信号処理モジ ュール94〜96の各々は、それ自体のＴＳＩ100〜102をそれぞれ備えている。重要
なことに、これは、各モジュールがラインカード34,38（図１）から送信された 全ての情報を同時に受信することを可能にする。加えて、各ディジタル信号処理
モジュールがそれ自体の専用のＴＳＩを備えており、及びそれらＴＳＩの各々が
同一バスに並列に接続されているため、１つ又は２つ以上のＴＳＩが単一のタイ
ムスロットでＴＤＭバス42上にデータを出力することが可能となる。有利なこと
に、これにより、複数のＴＳＩ100〜102を同一の送信タイムスロットに割り当て
ることが可能となる。
66と動作可能に接続されたタイムスロット交換（ＴＳＩ）100〜102及びディジタ
ル信号プロセッサ104〜106（例えば、25MHzで動作するTexas Instruments社製の
型番TI-320C31）備えている。本発明によれば、複数のディジタル信号処理モジ ュール94〜96の各々は、それ自体のＴＳＩ100〜102をそれぞれ備えている。重要
なことに、これは、各モジュールがラインカード34,38（図１）から送信された 全ての情報を同時に受信することを可能にする。加えて、各ディジタル信号処理
モジュールがそれ自体の専用のＴＳＩを備えており、及びそれらＴＳＩの各々が
同一バスに並列に接続されているため、１つ又は２つ以上のＴＳＩが単一のタイ
ムスロットでＴＤＭバス42上にデータを出力することが可能となる。有利なこと
に、これにより、複数のＴＳＩ100〜102を同一の送信タイムスロットに割り当て
ることが可能となる。
【００３３】 各ＴＳＩは、好適には少なくとも８ビット×４Ｋの記憶容量を有する。しかし
、当業者であれば理解されるように、例えば全体的なシステム構成や特定用途の
要件に応じて他のサイズの記憶装置を使用することも可能である。
、当業者であれば理解されるように、例えば全体的なシステム構成や特定用途の
要件に応じて他のサイズの記憶装置を使用することも可能である。
【００３４】 ここでＭＦＤＳＰカード33の一般的な動作について簡単に説明する。ＣＰＵ66
は、ＨＤＬＣバス40を介して（ＣＰＵ／マトリクスカード26a上の）中央呼出プ ロセッサ54との間でメッセージの送受信を行う。中央呼出プロセッサ54からＣＰ
Ｕ66へ送られるメッセージは、典型的には、特定のアクションが実行されるべき
ことを命じるために使用される。ＣＰＵ66から中央呼出プロセッサ54へ送られる
メッセージは、典型的には、特定のアクションが実行されたことを報告するため
に使用される。
は、ＨＤＬＣバス40を介して（ＣＰＵ／マトリクスカード26a上の）中央呼出プ ロセッサ54との間でメッセージの送受信を行う。中央呼出プロセッサ54からＣＰ
Ｕ66へ送られるメッセージは、典型的には、特定のアクションが実行されるべき
ことを命じるために使用される。ＣＰＵ66から中央呼出プロセッサ54へ送られる
メッセージは、典型的には、特定のアクションが実行されたことを報告するため
に使用される。
【００３５】 ＭＦＤＳＰカード33は、タイミング/制御バス46を介して受信されたタイミン グ信号によりＣＰＵ/マトリクスカード26aとの同期がとられる。結果的に、ＴＳ
Ｉ100〜102の各々は、ラインカード14,18から送信されたＰＣＭデータを（LSpcm
バス42aを介して）絶えず受信するよう接続される。このため、あらゆるライン カード14,18から送信されたＰＣＭデータは、ＭＦＤＳＰカードの複数のＴＳＩ1
00〜102（図３及び図４）内、及びＣＰＵ/マトリクスカードのＴＳＩ64（図２）
内における対応する記憶位置に同時に格納される。
Ｉ100〜102の各々は、ラインカード14,18から送信されたＰＣＭデータを（LSpcm
バス42aを介して）絶えず受信するよう接続される。このため、あらゆるライン カード14,18から送信されたＰＣＭデータは、ＭＦＤＳＰカードの複数のＴＳＩ1
00〜102（図３及び図４）内、及びＣＰＵ/マトリクスカードのＴＳＩ64（図２）
内における対応する記憶位置に同時に格納される。
【００３６】 プログラム可能なディジタル信号処理モジュール94〜96のＴＳＩ100〜102中に
データが格納されると、該データは、ディジタル信号プロセッサ104〜106により
処理する（即ち操作する）ことが可能になる。そのプログラム可能な処理は、ト
ーン生成又は検出、コールプログレス分析、記録された通知(announcement)の再
生、言語認識、ＡＤＰＣＭ圧縮、コンファレンシング、ＩＳＤＮ呼出制御、並び
にセルラー及びＰＣＳシステム等の有線及び無線システムの両者に関連する他の
あらゆる既知の信号処理、といった機能を含むことが可能である。
データが格納されると、該データは、ディジタル信号プロセッサ104〜106により
処理する（即ち操作する）ことが可能になる。そのプログラム可能な処理は、ト
ーン生成又は検出、コールプログレス分析、記録された通知(announcement)の再
生、言語認識、ＡＤＰＣＭ圧縮、コンファレンシング、ＩＳＤＮ呼出制御、並び
にセルラー及びＰＣＳシステム等の有線及び無線システムの両者に関連する他の
あらゆる既知の信号処理、といった機能を含むことが可能である。
【００３７】 任意のタイムスロットにおいて、ＣＰＵ/マトリクスカード26a、ＭＦＤＳＰカ
ード33、及びパケットエンジンカード34のうちの１つのみが、ＰＣＭデータをＴ
ＤＭバス42を介してラインカード14へ送ることが許容される。ＰＣＭデータの送
信を許容するカードの選択は、ＨＤＬＣバス40を介したメッセージの交換を介し
て中央呼出プロセッサ54により指示される。
ード33、及びパケットエンジンカード34のうちの１つのみが、ＰＣＭデータをＴ
ＤＭバス42を介してラインカード14へ送ることが許容される。ＰＣＭデータの送
信を許容するカードの選択は、ＨＤＬＣバス40を介したメッセージの交換を介し
て中央呼出プロセッサ54により指示される。
【００３８】 所与のタイムスロットについて、ＭＦＤＳＰカード33がＰＣＭデータの送信の
ために選択されない場合には、ＴＳＩ100〜102がそれぞれ所定のビットパターン
（例えばＦＦhex）を出力し、これによりドライバ／レシーバ65が有効にターン オフされる。このため、所与のタイムスロットについて、ＭＦＤＳＰカード33は
ＴＤＭバス42に一切影響を与えないものとなる。
ために選択されない場合には、ＴＳＩ100〜102がそれぞれ所定のビットパターン
（例えばＦＦhex）を出力し、これによりドライバ／レシーバ65が有効にターン オフされる。このため、所与のタイムスロットについて、ＭＦＤＳＰカード33は
ＴＤＭバス42に一切影響を与えないものとなる。
【００３９】 図４は、関連するＴＳＩ100〜102及びＤＳＰ104〜106を含むＤＳＰモジュール
94〜96を備えたＭＦＤＳＰカード33の一部を概略的に示すブロック図である。Ｄ
ＳＰモジュール104〜106の各々は、（ワイヤードＯＲとして機能的に示す）ＭＦ
ＤＳＰカードバス110上にデータを送信し、該バス110の全てのラインは好適には
電気的にプルアップされる。詳細には、１つ又は２つ以上のディジタル信号処理
モジュール94〜96が情報ビットをＭＦＤＳＰカードバス110上に同時に送信する ことが可能となっている。該情報は、ＴＤＭバス42（即ちSLpcmバス）上の単一 の８ビットのタイムスロットへと有効に結合される。
94〜96を備えたＭＦＤＳＰカード33の一部を概略的に示すブロック図である。Ｄ
ＳＰモジュール104〜106の各々は、（ワイヤードＯＲとして機能的に示す）ＭＦ
ＤＳＰカードバス110上にデータを送信し、該バス110の全てのラインは好適には
電気的にプルアップされる。詳細には、１つ又は２つ以上のディジタル信号処理
モジュール94〜96が情報ビットをＭＦＤＳＰカードバス110上に同時に送信する ことが可能となっている。該情報は、ＴＤＭバス42（即ちSLpcmバス）上の単一 の８ビットのタイムスロットへと有効に結合される。
【００４０】 有利なことに、本発明は、ＰＣＳ（即ち無線通信システム）で特に有用となる
サブレート多重化及びボコーダ（vocoding：音声作動符号化）機能を含む様々な
機能の性能を促進させるものとなる。例えば、ＰＣＳシステムでは、システム帯
域幅（例えばＲＦ帯域幅）を一層効率的に使用するために、有線システム（例え
ばＰＳＴＮシステム）で一般に使用される８ビットサンプルではなく４ビットの
音声サンプルを使用する。この場合には、無線加入者への送信のためにＰＳＴＮ
から受信した８ビットのタイムスロットの４ビットへの音声作動符号化（即ち圧
縮）が最初に行われなければならない。これは、かかる８ビットサンプルをLSpc
mバス42を介してラインカード14,18の一方から受信する本発明により達成される
。所与の呼び出しについて、かかる８ビットサンプルが上述のＴＳＩ回路100〜1
02の全てに格納されることになる。一般に、ＤＳＰ104〜106のうちの１つのみが
、受信した８ビットサンプルを所定の圧縮アルゴリズムに従って処理するよう割
り当てられて、かかる各サンプルが（例えば４ビット値に）縮小される。同様に
、LSpcmバスを介して受信された他の呼び出しに関する８ビットサンプルに対し て上記と同様の圧縮機能を実行するようＤＳＰ105を割り当てることが可能であ る。これに対し、スイッチ10により受信された無線加入者からＰＳＴＮ宛ての４
ビットサンプルの圧縮解除を行うようＤＳＰ106をプログラムすることが可能で ある。
サブレート多重化及びボコーダ（vocoding：音声作動符号化）機能を含む様々な
機能の性能を促進させるものとなる。例えば、ＰＣＳシステムでは、システム帯
域幅（例えばＲＦ帯域幅）を一層効率的に使用するために、有線システム（例え
ばＰＳＴＮシステム）で一般に使用される８ビットサンプルではなく４ビットの
音声サンプルを使用する。この場合には、無線加入者への送信のためにＰＳＴＮ
から受信した８ビットのタイムスロットの４ビットへの音声作動符号化（即ち圧
縮）が最初に行われなければならない。これは、かかる８ビットサンプルをLSpc
mバス42を介してラインカード14,18の一方から受信する本発明により達成される
。所与の呼び出しについて、かかる８ビットサンプルが上述のＴＳＩ回路100〜1
02の全てに格納されることになる。一般に、ＤＳＰ104〜106のうちの１つのみが
、受信した８ビットサンプルを所定の圧縮アルゴリズムに従って処理するよう割
り当てられて、かかる各サンプルが（例えば４ビット値に）縮小される。同様に
、LSpcmバスを介して受信された他の呼び出しに関する８ビットサンプルに対し て上記と同様の圧縮機能を実行するようＤＳＰ105を割り当てることが可能であ る。これに対し、スイッチ10により受信された無線加入者からＰＳＴＮ宛ての４
ビットサンプルの圧縮解除を行うようＤＳＰ106をプログラムすることが可能で ある。
【００４１】 ＤＳＰ104が圧縮機能を実行した後、その結果として得られた４ビットサンプ ルがＴＳＩ100に格納される。続いて、SLpcmバス42上の適当な（８ビットの）タ
イムスロットと同期して、該４ビットサンプルがＴＳＩ100から読み出されて該 バス上におかれる。該時間スロットの残りの４ビットは、別の呼び出しに関する
以前に圧縮された４ビットサンプル（又は４ビット未満の他の任意の情報）を伝
達するために使用することが可能である。このようにして、本発明により、専用
の８ビットタイムスロットを用いる従来のスイッチング技術を使用して処理する
ことができる呼び出しの数の２倍の呼び出しを遠隔通信スイッチが行うことが可
能となる。しかし、本発明は、８ビットを４ビットに圧縮し又は４ビットの音声
サンプルを８ビットサンプルに圧縮解除するスイッチングシステム内の処理に制
限されるものではない、ということが当業者には理解されよう。本発明は、十分
な数のＤＳＰモジュールが存在し利用可能であれば、単一ビットから１タイムス
ロット全体（例えば１バイト）を含むものまで任意のサイズの情報ユニットにつ
いてタイムスイッチング機能を行うことが可能なものである。
イムスロットと同期して、該４ビットサンプルがＴＳＩ100から読み出されて該 バス上におかれる。該時間スロットの残りの４ビットは、別の呼び出しに関する
以前に圧縮された４ビットサンプル（又は４ビット未満の他の任意の情報）を伝
達するために使用することが可能である。このようにして、本発明により、専用
の８ビットタイムスロットを用いる従来のスイッチング技術を使用して処理する
ことができる呼び出しの数の２倍の呼び出しを遠隔通信スイッチが行うことが可
能となる。しかし、本発明は、８ビットを４ビットに圧縮し又は４ビットの音声
サンプルを８ビットサンプルに圧縮解除するスイッチングシステム内の処理に制
限されるものではない、ということが当業者には理解されよう。本発明は、十分
な数のＤＳＰモジュールが存在し利用可能であれば、単一ビットから１タイムス
ロット全体（例えば１バイト）を含むものまで任意のサイズの情報ユニットにつ
いてタイムスイッチング機能を行うことが可能なものである。
【００４２】 本発明の範囲は、本書で開示したプログラム可能なディジタル信号処理カード
に伴う遠隔通信スイッチングシステムに限定されるものではない、ということが
理解されよう。本発明により提供されるサブレートスイッチングは、様々な通信
デバイスに組み込むことが可能である。例えば、並列に構成されたＴＳＩの各々
は、ディジタル信号処理チップに１つずつ関連するものである必要はなく、本発
明に従ってビットレベル（即ちサブレートスイッチング）でタイムスロットを多
重化するという利点を生かすことが可能な多数のスイッチングシステム構成が存
在する、ということが当業者には理解されよう。
に伴う遠隔通信スイッチングシステムに限定されるものではない、ということが
理解されよう。本発明により提供されるサブレートスイッチングは、様々な通信
デバイスに組み込むことが可能である。例えば、並列に構成されたＴＳＩの各々
は、ディジタル信号処理チップに１つずつ関連するものである必要はなく、本発
明に従ってビットレベル（即ちサブレートスイッチング）でタイムスロットを多
重化するという利点を生かすことが可能な多数のスイッチングシステム構成が存
在する、ということが当業者には理解されよう。
【００４３】 更に、当業者には自明のことであるが、本発明が本書で開示したクロック速度
、バス幅、又はバスタイプで動作するシステムに制限されるものではないことは
明らかである。本発明は、様々なクロック速度及びバス幅及びタイプを採用した
システムが本発明の幾つかの又は全ての利点を達成することが可能であることを
意図したものである。
、バス幅、又はバスタイプで動作するシステムに制限されるものではないことは
明らかである。本発明は、様々なクロック速度及びバス幅及びタイプを採用した
システムが本発明の幾つかの又は全ての利点を達成することが可能であることを
意図したものである。
【００４４】 幾つかの好適実施例に関して本発明を図示及び説明してきたが、本発明の思想
及び範囲から逸脱することなくその形態及び細部に様々な変更、省略、及び追加
を行うことが可能である。
及び範囲から逸脱することなくその形態及び細部に様々な変更、省略、及び追加
を行うことが可能である。
【図面の簡単な説明】
【図１】 サブレートスイッチング型の遠隔通信スイッチを示すブロック図である。
【図２】 図１の遠隔通信スイッチにあるＣＰＵ／マトリクスカードを示すブロック図で
ある。
ある。
【図３】 図１の遠隔通信スイッチにある通信サービスカードを示すブロック図である。
【図４】 ＴＳＩを各々有する複数の並列ＤＳＰモジュールを備えた通信サービスカード
の一部を示す概略的なブロック図である。
の一部を示す概略的なブロック図である。
【符号の説明】 10 プログラム可能な遠隔通信スイッチ 12 ネットワーク／ライン・インターフェイス 14 ラインカードＩ/Ｏカード 16 冗長Ｉ/Ｏカード 17 冗長Ｉ/Ｏバス 18 ラインカード 20 ラインカードＩ/Ｏライン 22 冗長Ｉ/Ｏカード 22a,22b 冗長スイッチングバス 23 冗長ラインカード 24 冗長ＬＣ Ｉ/Ｏライン 26a,26b ＣＰＵ／マトリクスカード又はノードスイッチ 27a,27b ホストインターフェイス 28a,28b リングＩ/Ｏカード 29a,29b 光ファイバリング 33 多機能ディジタル信号処理（ＭＦＤＳＰ）カード 34 ＰＲＩ−３２パケットエンジンカード
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＵ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＣＡ，ＣＮ， ＣＵ，ＣＺ，ＥＥ，ＧＥ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，Ｊ Ｐ，ＫＰ，ＫＲ，ＬＣ，ＬＫ，ＬＲ，ＬＴ，ＬＶ，ＭＧ ，ＭＫ，ＭＮ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＲＯ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＲ，ＴＴ，ＵＡ，ＵＺ，ＶＮ，Ｙ Ｕ 【要約の続き】 はタイムスロットの残りのビットにそのデータを出力す ることになる。
Claims (24)
- 【請求項１】 遠隔通信スイッチ又は遠隔通信システムのノードで使用するための通信サービ
スカードであって、 複数の信号処理モジュールであって、その各々が、流入タイムスロットとして
構成されるデータを処理する能力を有すると共に、データが内部に格納されるタ
イムスロット交換（ＴＳＩ）回路によりデータを受信し、該ＴＳＩ回路の各々が
互いに並列に配置され、該ＴＳＩ回路の全てが受信データの全てを格納し、各Ｔ
ＳＩ回路が、処理されたデータの所定量の流出タイムスロットを送信する、複数
の信号処理モジュールと、 前記モジュールの各々と通信可能な関係で接続されたタイミング及び制御バス
であって、複数のＴＳＩ回路内への受信データの格納と該ＴＳＩ回路からのデー
タの送信とを制御する、タイミング及び制御バスと を備えている、通信サービスカード。 - 【請求項２】 複数のディジタル信号プロセッサを更に備えており、該ディジタル信号プロセ
ッサの各々が、前記ＴＳＩ回路のうちの１つ及び中央処理装置と通信可能な関係
で接続されており、前記ＴＳＩ回路に格納されているデータについてプログラム
可能なデータ処理機能を実行するようになっている、請求項１に記載の通信サー
ビスカード。 - 【請求項３】 前記プログラム可能なデータ処理が、トーン生成、トーン検出、コールプログ
レス分析、記録された通知の再生、言語認識、圧縮、コンファレンシング、ＩＳ
ＤＮ呼出制御、又は音声作動符号化のうちの１つからなる、請求項２に記載の通
信サービスカード。 - 【請求項４】 前記所定量の流出タイムスロットが、ゼロから該流出タイムスロットに含まれ
るビットの最大数までの範囲にある、請求項１に記載の通信サービスカード。 - 【請求項５】 前記複数のＴＳＩ回路が８つのＴＳＩ回路からなり、前記複数のディジタル信
号プロセッサが８つのディジタル信号プロセッサからなる、請求項２に記載の通
信サービスカード。 - 【請求項６】 第１の処理グループが、前記８つのＴＳＩ回路のうちの第１のＴＳＩ回路と、
前記８つのディジタル信号プロセッサのうちの第１のディジタル信号プロセッサ
とから構成されて、流入タイムスロットの４ビットについて第１のデータ処理機
能を実行し、第２の処理グループが、前記８つのＴＳＩ回路のうちの第２のＴＳ
Ｉ回路と、前記８つのディジタル信号プロセッサのうちの第２のディジタル信号
プロセッサとから構成されて、第２の４ビット信号について第２のデータ処理機
能を実行する、請求項５に記載の通信サービスカード。 - 【請求項７】 第１の処理グループが、前記８つのＴＳＩ回路のうちの４つのＴＳＩ回路と、
前記８つのディジタル信号プロセッサのうちの４つのディジタル信号プロセッサ
とから構成されて、流入タイムスロットの４ビットについて第１のデータ処理機
能を実行し、第２の処理グループが、前記８つのＴＳＩ回路の残りの４つのＴＳ
Ｉ回路と、前記８つのディジタル信号プロセッサの残りの４つのディジタル信号
プロセッサとから構成されて、第２の４ビット信号について第２のデータ処理機
能を実行する、請求項５に記載の通信サービスカード。 - 【請求項８】 前記遠隔通信スイッチが、複数の他の遠隔通信スイッチ又は遠隔通信システム
を形成するノードと通信可能な関係でノード間ネットワークにより接続される、
請求項１に記載の通信サービスカード。 - 【請求項９】 前記ＴＳＩ回路により受信されるデータが前記ノード間ネットワークから受信
され、前記ＴＳＩ回路により送信されるデータが前記ノード間ネットワークへと
送信される、請求項８に記載の通信サービスカード。 - 【請求項１０】 前記ＴＳＩ回路により受信されるデータが１つ又は２つ以上のラインカードか
ら受信され、前記ＴＳＩ回路により送信されるデータが前記１つ又は２つ以上の
ラインカードへと送信される、請求項１に記載の通信サービスカード。 - 【請求項１１】 単一のカードから構成され、遠隔通信スイッチ又は遠隔通信システムのノード
において遠隔通信サービスを提供する、通信サービス手段であって、前記単一の
カードが、 流入タイムスロットを格納する複数の格納手段において並列に該流入タイムス
ロットを受信する流入タイムスロット受信手段と、 処理済のデータを提供するために前記複数の格納手段の各々において前記流入
タイムスロットにデータ処理を実行するデータ処理手段と、 該データ処理手段の各々からの処理済みのデータを所定量の流出タイムスロッ
トとして提供する処理済みデータ提供手段と、 前記流入タイムスロット受信手段の各々及び前記処理済みデータ提供手段の各
々と通信可能な関係で接続されて前記流入タイムスロットの格納と前記流出タイ
ムスロットの送信とを制御する手段と を備えている、通信サービス手段。 - 【請求項１２】 前記データ処理手段が、トーン生成、トーン検出、コールプログレス分析、記
録された通知の再生、言語認識、圧縮、コンファレンシング、ＩＳＤＮ呼出制御
、又は音声作動符号化のうちの１つ又は２つ以上を実行する手段を更に備えてい
る、請求項１１に記載の通信サービス手段。 - 【請求項１３】 前記流入タイムスロットを格納する前記複数の手段が、前記流入タイムスロッ
トを格納する８つの手段からなり、前記流入タイムスロットにデータ処理を実行
する前記データ処理手段が、前記流入タイムスロットにデータ処理を実行する８
つのデータ処理手段からなる、請求項１１に記載の通信サービス手段。 - 【請求項１４】 複数の遠隔通信スイッチ又は遠隔通信システムを形成するノードと通信を行う
手段を更に備えている、請求項１１に記載の通信サービス手段。 - 【請求項１５】 遠隔通信スイッチ又は遠隔通信システムのノードにおいて単一のカードで通信
サービスを提供する方法であって、該単一のカードが複数のディジタル信号処理
モジュールを有しており、その各モジュールが、タイムスロット交換手段及びプ
ログラム可能なデータプロセッサからなり、各モジュールのタイムスロット交換
手段が、タイムスイッチングバスに対して並列に通信可能な関係で接続されてお
り、 Ａ．複数のディジタル信号を構成するタイムスイッチングバスから第１のタイム
スロットを受信し、 Ｂ．該第１のタイムスロットを前記タイムスロット交換手段の各々に格納し、 Ｃ．前記複数のディジタル信号の１つ又は２つ以上にプログラム可能なデータ処
理機能を実行して１つ又は２つ以上の処理済みディジタル信号を提供し、 Ｄ．１つ又は２つ以上の前記処理済みディジタル信号を前記第１のタイムスロッ
ト交換手段に格納し、 Ｅ．前記１つ又は２つ以上の処理済みディジタル信号からなる第２のタイムスロ
ットを前記タイムスロット交換手段から前記タイムスイッチングバスへ送信する
、 という各ステップを有する、通信サービスの提供方法。 - 【請求項１６】 前記複数のディジタル信号のうちの選択された信号を組み合わせて、前記複数
のディジタル信号処理モジュールのうちの選択された１つにおいて、選択された
ビット長のディジタル信号処理機能を実行する、というステップを更に有する、
請求項１５に記載の方法。 - 【請求項１７】 前記複数のディジタル信号のうちの４つを組み合わせて、前記複数のディジタ
ル信号処理モジュールのうちの選択された１つにおいて、４ビットのディジタル
信号処理機能を実行する、というステップを更に有する、請求項１６に記載の方
法。 - 【請求項１８】 遠隔通信スイッチ又は遠隔通信システムのノードにおける単一のカードで音声
作動符号化を行う方法であって、該単一のカードが複数のディジタル信号処理モ
ジュールを有しており、その各モジュールが、タイムスロット交換手段及びプロ
グラム可能なデータプロセッサからなり、各モジュールのタイムスロット交換手
段が、タイムスイッチングバスに対して並列に通信可能な関係で接続されており
、 Ａ．複数のビットからなる第１のタイムスロットを前記タイムスイッチングバス
から受信し、 Ｂ．前記第１のタイムスロットを前記タイムスロット交換手段の各々に格納し、 Ｃ．前記第１のタイムスロット交換手段に関連する第１のプログラム可能なデー
タプロセッサにより前記第１のタイムスロットを該第１のタイムスロットよりも
少ないビットからなる１つ又は２つ以上の圧縮されたビットへと圧縮し、 Ｄ．該１つ又は２つ以上の圧縮されたビットを前記第１のタイムスロット交換手
段に格納し、 Ｅ．前記１つ又は２つ以上の圧縮されたビットからなる第２のタイムスロットを
前記タイムスロット交換手段から前記タイムスイッチングバスへ送信する、 という各ステップを有する、音声作動符号化方法。 - 【請求項１９】 Ａ．１つ又は２つ以上の圧縮されたビットを格納し、 Ｂ．付加的な複数のビットから各々構成される１つ又は２つ以上の付加的なタイ
ムスロットを受信し、 Ｃ．前記付加的な複数のビットの各々を付加的な１つ又は２つ以上の圧縮された
ビットへと圧縮し、 Ｄ．該付加的な圧縮されたビットを前記タイムスロット交換手段に格納し、 Ｅ．前記１つ又は２つ以上の圧縮されたビット及び前記付加的な１つ又は２つ以
上の圧縮されたビットの各々からなる流出タイムスロットを送信する、 という各ステップを更に有する、請求項１８に記載の方法。 - 【請求項２０】 前記複数のディジタル信号処理モジュールの異なるものにおいて前記１つ又は
２つ以上の付加的なタイムスロットの各々がそれぞれ受信されて圧縮される、請
求項１９に記載の方法。 - 【請求項２１】 前記タイムスロットの各々が８ビットからなり、前記１つ又は２つ以上の圧縮
されたビットの各々が４つの圧縮されたビットからなる、請求項１９に記載の方
法。 - 【請求項２２】 遠隔通信スイッチ又は遠隔通信システムのノードにおける単一のカードで音声
作動符号化を行う方法であって、該単一のカードが複数のディジタル信号処理モ
ジュールを有しており、その各モジュールが、タイムスロット交換手段及びプロ
グラム可能なデータプロセッサからなり、各モジュールのタイムスロット交換手
段が、タイムスイッチングバスに対して並列に通信可能な関係で接続されており
、 Ａ．複数のビットからなる第１のタイムスロットを前記タイムスイッチングバス
から受信し、 Ｂ．前記第１のタイムスロットを前記タイムスロット交換手段に格納し、 Ｃ．前記第１のタイムスロット交換手段に関連する第１のプログラム可能なデー
タプロセッサにより、前記複数のビットのうちの選択されたビットを、該複数の
ビットのうちの選択されたビットよりも多いビットからなる複数の圧縮解除され
たビットへと圧縮解除し、 Ｄ．前記複数の圧縮解除されたビットからなる流出タイムスロットを前記第１の
タイムスロット交換手段から前記タイムスイッチングバスへ送信する、 という各ステップを有する、音声作動符号化方法。 - 【請求項２３】 Ａ．前記複数のビットを格納し、 Ｂ．該複数のビットを複数の流出タイムスロットへと圧縮解除し、該流出タイム
スロットの各々が前記プログラム可能なデータプロセッサの異なるものによりそ
れぞれ圧縮解除され、 Ｃ．前記複数の流出タイムスロットを格納し、該流出タイムスロットの各々が、
前記タイムスロット交換手段の異なるものによりそれぞれ格納され、 Ｄ．前記流出タイムスロットを前記タイムスイッチングバスへ順次送信する、 という各ステップを更に有する、請求項２２に記載の方法。 - 【請求項２４】 前記ビットのうちの選択されたビットが４ビットからなり、前記流出タイムス
ロットが８ビットからなる、請求項２２に記載の方法。
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|---|---|---|---|
| US08/926,745 | 1997-09-10 | ||
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Publications (3)
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|---|---|---|---|
| JP2000511332A Expired - Fee Related JP3869207B2 (ja) | 1997-09-10 | 1998-09-09 | サブレートスイッチング遠隔通信スイッチ |
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| AU (1) | AU9310798A (ja) |
| CA (1) | CA2303215A1 (ja) |
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| US6546007B1 (en) * | 1999-03-31 | 2003-04-08 | Avaya Technology Corp. | Time-slot interchanger that controls both time-slot access and signal-processing features |
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