JP2001506367A

JP2001506367A - Ｉ−ＣａｃｈｅｄＳＩＭＤテクノロジを採用したスケーラブルテスタアーキテクチャ

Info

Publication number: JP2001506367A
Application number: JP53007198A
Authority: JP
Inventors: ロックオフ，トッド，イー．
Original assignee: シムドソリューションズインコーポレイテッド
Priority date: 1996-12-19
Filing date: 1997-12-12
Publication date: 2001-05-15
Also published as: KR20000057670A; EP0948747A4; AU5604598A; TW409337B; EP0948747A2; AU725028B2; WO1998029898A3; US5978942A; CN1251655A; WO1998029898A2

Abstract

(57)【要約】 I-Cached ＳＩＭＤテクノロジを採用したスケーラブルテスタアーキテクチャが開示されている。具体的には、ＳＩＭＤ（Single Instruction-stream Multiple Data-Stream）構成を採用した高速半導体テスタシステムが開示されている。このテスタシステムは、イベントジェネレータアレイと、ＤＵＴ（device undertest）に接続するための複数のピンチャネルと、イベントジェネレータを個々のＤＵＴピンチャネル・コネクションに割り当てるための再構成可能アロケータスイッチと、マルチクロッキングと、ＳＩＭＤ命令キャッシュとを含んでいる。このテスタデジタルシステムによれば、最大の性能対ハードウェアコスト比が得られる。

Description

【発明の詳細な説明】Ｉ−ＣａｃｈｅｄＳＩＭＤテクノロジを採用したスケーラブルテスタアーキテクチャ発明の背景発明の分野本発明は、並列コンピュータ、半導体テスト装置に関し、具体的には、設計および品質管理の目的のために半導体デバイスの製造において使用される装置のエンジニアリングに関する。関連技術の説明チップ製造工程でテストが行われるのは、主に、処理されたダイスが、チップ設計者の期待する機能的性能および電気的性能に合致しているかどうかを判定するためである。チップメーカがこのような性能比較を半導体製造パイプラインの「バックエンド」で行なうことができる主要な装置の１つに、テスタがある。テスト工程でのチップはＤＵＴ(device under test)という。周知のように、チップには、当該チップを制御し当該チップからの応答を受信する関連回路と通信する入出力信号のためのパスとしてサーブする複数の電気接触ピンがある。テスタによるＤＵＴの検査は、テストプロセス工程では、当該チップの入力端子に波形を供給し、同時に、その出力端子を観察することにより行われる。テスタの要件は厳重である。すなわち、テスタが生成し測定できなければならない波形は、波形の遷移レート(transition rate)がＤＵＴのクロックレートより数桁大きくなければならないし、また、テスタが正確に維持できなければならないタイミングの精度は、ＤＵＴ仕様の分解能よりも数桁高くなければならない。テストの結果は種々に使用されている。製造工程では、出力波形の観察結果は、当該チップ内に電気的欠陥が存在しないことを立証するのに使用されている。故障解析では、エンジニアが内部ノードをプローブしている間に、テスタにより無限繰り返しパターンでチップをシミュレートすることができる。テスト工程での個々の入力信号遷移または出力信号測定は、「ピンイベント(pin event)」と呼ばれるか、単に「イベント」と呼ばれている。最新設計のチップの特性を調べるために、イベントが生じるタイミングをテスタにより変化させて、入力ラッチ制御信号に対する入力信号のセットアップとホールドのマージンを測定するとともに、入力端子から出力端子への伝播遅延を測定するようにしている。チップ設計段階でのテスト結果により、主要回路のオペレーション原理が有効なものとされる。入力波形に対して生成され、出力波形に対して期待される電気特性は、チップメーカの電圧と電流とスルーレート仕様から得られる。入力波形を発生し出力波形を測定するサブ回路の集まりは、ＰＥ（Pin Electronics回路）である。ＰＥはアナログデバイスであって、その精度と、柔軟性と、パワー・バンド幅積は、テスタの主要仕様の１つである。ＰＥの内部設計は本発明の範囲外である。機能テスト工程では、入力波形に生じるか出力波形に現れると期待される論理状態のシーケンスは、テストプログラムからアルゴリズムに従って作成される。最新のテスタの心臓部は、各ＤＵＴピンごとにイベントのシーケンスを生成するディジタルシステムである。あるピンに現れるドライブイベント(drive event) の指示により、当該ピンのＰＥドライバが入力波形を変更する。あるピンに現れるストローブイベント(strobe event)は、当該ピンの論理値の測定であって、測定電気値から当該ピンのＰＥコンパレータによって変換されたものである。各ドライブイベントはＰＥに送られる制御信号が正確なタイミングで変化することよりなり、各ストローブイベントはピンの出力レベルの測定を期待値に正確なタイミングで突き合わせることよりなる。あるイベントは、デジタル表現で、タイプ（アクション、値など）とタイムを指定する。イベントタイプとは、可能なイベントのうちの１つに名前を付けるデジタルコードワードである。イベントの典型的な例としては、「drive input to logic 0（入力をロジック0にドライブ）」と、「stop driving input（入力のドライブ停止）」と、「check output for logic 1（出力がロジック１か否かの検査）」と、「stop checking output（出力検査の停止）」がある。イベントタイムは、幾つかの予め定めた時間間隔を、イベントタイムコードの最下位ビットに対応する整数倍数で指定したものがある。デジタルコード化されたイベントは、それぞれ、指定されたタイムの近くに現れるイベントに変換される。指定されたイベントタイムの近く（テスタが保証する）とは、「エッジプレースメント精度(edge placement accuracy)」として知られるものであって、テスタの主要な仕様の１つになっている。 1982年にＩＢＭ社のTester-per-Pinアーキテクチャが出現し、その後、そのアーキテクチャを、ほぼ全てのテスタメーカがなんらかの形で採用したことに伴い、テスタの有するデジタルシステムは、ＳＩＭＤ（Single Instruction-Stream/ Multiple Data-Stream）コンピュータに酷似したものになった。典型的なＳＩＭＤコンピュータは、１つ以上のシングルチップ処理要素モジュールから構成され、各処理要素モジュールは１つ以上の処理要素と、マルチチップサブシステム（ＭＳＣ；multi-chip subsystem）へのインタフェースとを有する。これらの処理要素はＳＩＭＤコンピュテーションのワークロードを一手に引き受け、他方、これらマルチチップサブシステムは処理要素間の調整を行っている。ＳＩＭＤコンピュータ・アーキテクチャを有する慣用のテスタのデジタルシステム１０の例を図１ないし図５に示す。システムコントローラ２０は多くのプログラムを稼働させている。これら多くのプログラムには、テスタのＯＳ（operat ing system）と、テストプログラム開発環境（コンパイラおよびデバッガ）と、結果解析ツールと、ＤＵＴ故障解析ツールとが含まれている。デジタルシステムの目的のために、システムコントローラ２０によって実行される主要機能には、テストプログラムをストアすることと、順序づけをする(sequencing)こととがある。デジタルシステム１０（高速システムとしても知られている）は、テスタの主要なアルゴリズムコンポーネント(algorithmic component)である。デジタルシステム１０は、図４および図５に示すように、ＴＧ（timing generator）７０（イベントジェネレータということもある）のアレイを備え、これらのＴＧは単一のシステムコントローラ２０によって集中監視されている。ＴＧ７０群は、ピンチャネル８２を介して、各ＤＵＴピンのＰＥ８０回路に接続されている。ＰＥ８０回路に含まれるものには、入力波形を発生するドライバと、出力波形を基準レベルと突き合わせて測定するコンパレータとがある。ピンチャネル８２は、ＴＧ７０のドライブ制御出力をＰＥのドライブ制御入力にファンインし、ＰＥのコンパレータ出力をＴＧ７０の測定ピン値入力にファンアウトする。個々のイベントは正確なタイミングのアクションからなる次の４クラスに分類される。 (1) ピン入力をドライブするＰＥドライバの状態の変更（ドライバオン／ドライバオフ） (2) ＰＥドライバによってピン上にドライブされる値の変更（ロジック１／ロジック0） (3) ピン出力の観察ステータスの変更（比較開始／比較停止） (4) ピン出力値の瞬時観察（ロジック１を比較／ロジックOを比較）テストラン中、システムコントローラ２０はテストプログラムを実行する。システムコントローラ２０は命令シーケンスをＴＧ７０のアレイにブロードキャストし、この命令シーケンスを受けたＴＧは、各ＤＵＴピンごとに、イベントシーケンスを発生する。ＴＧ７０はイベントタイプと適用タイムをデジタルコードで表現するデジタル回路が主要なものである。システムコントローラ２０からブロードキャストされた命令に応答して、ＴＧ７０はイベントタイプをデジタル計算し、同様に、そのイベントがＤＵＴピンに適用される正確なタイムをデジタル計算する。これらのデジタルイベントコードは、このＴＧのペリフェラルで、正確にタイミングがとられたドライバ制御信号遷移（入力イベントの場合）に変換されるか、正確にタイミングがとられたピン値測定（ストローブイベントの場合）に変換される。この変換回路は、一般に、イベントコンバータ（または、フォーマッタ）７４と呼ばれている。イベントコンバータ７４はドライブイベントをデジタルからアナログに変換し、ストローブイベントをアナログからデジタルに変換する。時間ドメイン・デジタル−アナログコンバータは、イベントコンバータ７４のサブ回路であって、バーニャ(vernier)と呼ばれている。このバーニャの線形性とジッタと再トリガインターバルとが、テストの最も重要な性能特性に直接に寄与している。図２はシステムコントローラ２０の一部を詳細に示す。システムコントローラ２０は、オペレータコンソール３１を介して、ログ記録データをオペレータに示している。システムコントローラ２０により、オペレータは、（ＤＵＴの電気特性と、発熱特性と、タイミング特性に関する）テストパラメータを変更することができ、テストフローをモニタし変更することができる。システムコントローラ２０のディスクストレージデバイス３２は、テストプログラムの最終的レポジトリである。システムコントローラ２０はシステムクロックを生成し、生成されたクロックの各サイクルごとに、図１に示すように、グローバル命令ブロードキャストネットワーク(global instruction broadcast network)４０を介して配送される命令を発行する。グローバルにブロードキャストされた命令は、ＤＵＴクロックフェーズ情報を指定した上、テスタマシン命令サイクルの間、ロジカルＤＵＴアクティビティを指定する。また、グローバルにブロードキャストされた命令は、per- pinイベントシーケンスの集まりの周知のセットのうちの１つ、つまり、ＤＵＴピンごとに１つのイベントシーケンスを指定する。グローバル命令ブロードキャストネットワーク４０はシステムクロックと命令をＴＧ７０のアレイに送る。ＴＧ７０はＴＧＢＢ（Timing Generator Building Block）５０内で具現されている。ＴＧＢＢ５０はデジタルシステムに含まれる回路の大半を占めている。ＴＧ７０はシステムコントローラ２０に対してＦＡＩＬ情報で応答する。ＦＡＩＬ情報は、幾つかのＤＵＴ出力ピンストローブ値が幾つかのベクタでの期待と異なっていたかどうかを示す情報である。ＴＧ７０はＲＤＢＡＣＫ情報も返す。このＲＤＢＡＣＫ情報により、システムコントローラは各システム要素の状態をモニタすることができる。図３は慣用のテスタのＴＧＢＢ５０を示す。このＴＧＢＢ５０には、ＴＧＭ（ Timing Generator Modules）６０のアレイが含まれている。ＴＧＭ６０には、それぞれ、ローカルメモリ６２と関係付けをしたＴＧ７０のアレイが含まれている。ローカルメモリ６２は、パターンデータを含むＴＧ構成情報と、ログデータを含むローカルテスト結果情報とをストアするためのものである。図３に示すように、慣用のテスタのＴＧＭ６０はＤＵＴピンチャネルに１対１で関係付けしてある。慣用のテスタは、ＴＧＭ６０内のＴＧ７０の集まりを、一意に判定されたＤＵＴピンチャネルと不変的に（immutably）関係付けしてある。図４は、Ｋ個のＴＧ７０と、Ｋ：１ＴＧ−ピン(TG-to-pin)アグリゲータ（a ggregator）６４とを含む慣用のテスタを示す。Ｋ：１ＴＧ−ピン・アグリゲータはパラレル−シリアルコンバータの機能を有する。慣用のテスタでは、値Ｋは全てのＴＧＭ６０で共通である。慣用のテスタにおけるＴＧ−ピン・アグリゲータ６４は、ＴＧＭ６０内のＴＧ７０からの複数のドライブイベントを組み立て、時間シーケンスで、ＤＵＴピンチャネル８２に送っている。さらに、ＴＧ−ピン・アグリゲータ６４は、ストローブイベントで参照するため、測定されたピン値を、ＴＧＭ６０内の全てのＴＧ７０にファンアウトしている。ＴＧＭ６０には、応答ネットワークインタフェース６５とローカル外部メモリインタフェース６６も含まれている。図４に示すローカルコントローラ６８は、ＴＧＭ６０内で再ブロードキャストするためにグローバルブロードキャストされた命令から受け取ったクロックを、電気的に標準化する機能をサーブしている。ローカルコントローラ６８は、ＴＧＭ６０内で後で再配送するために、ローカル命令ブロードキャストネットワーク６９を介してグローバルブロードキャストされた命令に対して、パイプラインステージを提供することもできる。図５は慣用のＴＧ７０を示す。このＴＧ７０には、多くのストレージ要素が含まれている。これらストレージ要素は、機能テスト工程では読み取り専用になっており、イベントシーケンスを構築するために使用されている。これらストレージ要素は、コンテキストマネージャ７２によって生成されたローカルストレージ・イネーブル信号がアサートされるときだけ、ライト（write）可能である。コンテキストマネージャ７２により、システムコントローラ２０はＴＧ７０を選択的に初期化しクエリーすることができる。イベントコンバータ７４は、デジタルコード化されたドライブイベントを、所望の時点で生じるＰＥドライバ制御信号遷移に変換する。さらに、イベントコンバータ７４は、デジタルコード化されたストローブイベントを、ＤＵＴピンの論理値（これはＰＥコンパレータ出力で表されている）の所望時点におけるサンプリングよるフェール（fail）出力に、変換する。慣用のＴＧ７０には、フェールパイプライン７８が含まれている。その後にグローバルにブロードキャストされた命令に示されたデータログ記録要件と、ログデータとの同期が、フェールパイプライン７８によりとられる。上述したように、ＩＢＭ社は「timing-per-pin」編成を導入したが、この編成には、各ＤＵＴピンチャネル８２に関係付けられたＴＧ７０が、タイミングジェネレータ回路を含んでいる。この編成には、各ＤＵＴピンが潜在的に一意なタイミング特性を有するという柔軟性があるという利点がある。１９８０年代および１９９０年代には、多くのテスタ製造業者が、ピンごとにＴＧ７０の集まりを含むために、timing-per-pin編成上で、拡大していった。このようなシステムのＴＧ７０は、必ずしもシングル回路設計のレプリカではなく、特殊目的の回路にすることもできる。ＴＧ７０は、独立して機能せず、各ＤＵＴピンに関係付けをした波形メモリによる指示に従って、テスタマシン命令サイクルごとにイベントが発生している。このアーキテクチャは現在市販されているテスト装置では広範に使用されている。 1988年に、Schlumbergerは「Sequencer-per-pin」編成を開発した[West and N apier，"Sequencer Per Pin（TM）Test System Architecture"，International Test Conference Proceedings，pp.355-361，1990］。このデジタルシステムアーキテクチャによれば、ＴＧ７０の固定サイズの集まりと、ＤＵＴピンチャネル８２に適用するためにイベントをＴＧ７０に割り当てるためのシーケンサ７０とが、各ＤＵＴピンチャネル８２ごとに用意されている。この編成には、各ＤＵＴピンごとに独立に生成された波形のタイミング特性に高度の柔軟性があるという利点がある。 1989年に、ＡＳＩＸは、ＴＧ７０はリニアアレイネットワークを介して相互に接続されているデジタルシステム編成を提案した［Lesmeister，"The Linear Ar ray Systolic Tester(LAST)"，International Test Conference Proceedings,pp .543-549，1989］。このデジタルシステム編成によれば、ＴＧ７０が共通パターンメモリへアクセスすることができ、そこで、メモリバンド幅要件を低減させ、もって、テストシステムのコストを低減させている。 1992年に、LTX/Trilliumが、オンチップＰＬＬ（phase−lock loop）ベースのクロックジェネレータを含むシングルチップのＴＧ７０の設計を提案した[Alton," TGEN：Flexible Timing Generator Architecture"，International Test C onference Proceedings，pp.439-443，1992］。このＰＬＬの出力は、システムクロックレートの４倍のクロックレートで発振しているが、イベントレートをシステムクロックレートを超えるレート倍にするのには使用されていない。むしろ、ハイレート基準クロックは、サブクロックインターバル・バーニャ（エッジコンバータ７４）であって、そのバ−ニアの線形性がテスタの総タイミング精度にとってクリティカルであるサブクロックインターバル・バーニャの実装を簡単にするために用いられている。線形性は、スパンするクロックインターバルが大きくなる程、減少する傾向があるため、ハイレートオンチップクロックはそのバーニャがスパンするインターバルを短くするために使用されている。 1992年に、Hewlett-Packard社は「processor-per-pin」編成を開発している［ Schoettmer and Minami,"Challenging the'High Performance-High Cost'Paradi gm in Test"，International Test Conference Proceedings，pp.870-879,1995 ］。このデジタルシステム・アーキテクチャによれば、独立にプログラムされたテストプロセッサが、各ＤＵＴピンチャネル８２ごとに用意されている。このテストプロセッサにより、論理値のシーケンスが生成され、ＤＵＴピンチャネル８２に適用するための連続イベントの生成が制御されている。この編成には、グローバル命令ブロードキャストネットワーク４０を介して配送される情報量を低減させ、もって、そのコストを低減化させるという利点がある。このＨＰ社の発明によれば、順序づけ(sequencing)をシステムコントローラ２０からＴＧ７０に移すことによって、グローバル命令ブロードキャストネットワークのボトルネックを解決している。このボトルネックにより、テストシステムの柔軟性とスケーラビリティが制約されるため、テストシステムのコストが高くなる傾向にあった。ＳＩＭＤコンピュータアーキテクチャは、本来、低コストであるという利点をもっているが、これまでに説明してきた慣用の半導体テストシステムは、製造コストを低減化することに成功していない。事実、このデジタルシステムが占めるテスタの製造コストは、この２５年間に増加してほぼ６０％に達し、予想では、この製造コストは、per-pin ＡＬＰＧ(Algorithmic Pattern Generation)やＤＳＰ(Digital Signal Processing)の準備が整うにつれて、増加を続けることになる。上述した慣用のテストシステムでは、複数のＴＧ７０の各グループがＤＵＴの対応するピンに割り振られて、イベントを結合するとともに、高速テストパターンを形成しているが、このような関係はＴＧ７０のグループとＤＵＴピンの間で固定されている。テスタごとにＴＧ７０の一意の組み合わせを必要とするが、ＴＧとピンとの関係を自由に再構成できないから、製造コストが高い。ＳＩＭＤベースの半導体テスタでは、ＴＧは、それぞれ、一般に、プログラマブルなプロセッサ要素を含んでいる。しかし、慣用のテスタでは、ＴＧ７０間でデータ通信が行われていない。その結果、慣用のテスタは、イベント生成、例えば、ピンごとに、デジタル信号処理機能やアルゴリズム（algorithmic）パターン生成を実行する点での充分な柔軟性を得ることができない。慣用のテスタでは、高周波システムクロックによって実行される高速オペレーションを行なうため、高価なシステムコントローラ２０が導入されている。さらに、システムクロックがこのようにハイレートであると、高速グローバル命令ブロードキャストネットワーク４０が高速システムコントローラ２０とともに必要になるため、テスタのハードウェアコストが高くなる。発明の概要そこで、本発明の第１の目的は、ローエンドからハイエンドまでの半導体テスタシステムで共通に使用できるＳＩＭＤコンピュータアーキテクチャを導入し、このスペクトラム全体において、高製造効率と低製造コストとを達成する半導体テスタを提供することにある。本発明の第２の目的は、ＳＩＭＤコンピュータアーキテクチャを導入し、タイミング（イベント）ジェネレータ（ＴＧ）をＤＵＴの任意のピンに柔軟にかつ自由に割り当てることができる半導体テスタを提供することにある。本発明の第３の目的は、ＳＩＭＤコンピュータアーキテクチャを導入し、テスト情報を複数のＴＧ間でやりとりすることによりイベント生成に柔軟性をもたせ、相対的に低コストのハードウェアリソースで、ハイレベルの性能を達成できる半導体テスタを提供することにある。本発明の第４の目的は、ＳＩＭＤコンピュータアーキテクチャを導入し、システムコントローラをハイエンド半導体テスタの場合であっても、パーソナルコンピュータのような低コストのコンピュータで作ることを可能にした半導体テスタを提供することにある。本発明の第５の目的は、ＳＩＭＤコンピュータアーキテクチャを導入し、高速システムコントローラや高速グローバル命令ブロードキャストネットワークを必要としないで、高速ＴＧの使用によってテストベクトル生成を効率化することができる半導体テスタを提供することにある。本発明の第６の目的は、ＳＩＭＤコンピュータアーキテクチャを導入し、マルチクロックジェネレータと命令キャッシュを組み合わせて使用することによって効率良くテストベクトルを生成することができる半導体テスタを提供することにある。本発明の一態様では、ＤＵＴをテストする半導体テスタは、ＤＵＴの複数のピンに対応していて、１対１でピンに動作状態で接続するための複数のピンエレクロニクス回路と、対応するピンエレクトロニクス回路に個々に結合されて、対応するＤＵＴピンと通信するための複数のピンチャネルと、システムクロックを生成し少なくとも１つのテストプログラムをストアし順序づけるためのデジタルシステムコントローラと、デジタルシステムコントローラに応答して動作する複数のＴＧモジュールと、ＴＧモジュールを制御し調整しメモリ増補（augment）するための複数のマルチチップサブシステムとを含んでいる。各ＴＧモジュールはシングル半導体チップであり、この半導体チップには、ＴＧのアレイが形成され、正確にタイミングがとられたドライブイベントとストローブイベントの予め定めたシーケンスを生成してＤＵＴをテストするようにしている。ＴＧはピンチャネルから選択したものと、動作状態で関連づけることが可能になっている。各ＴＧは、さらにマルチチップサブシステムと、モジュール内の各ＴＧとを接続するインタフェースコネクションを含んでいる。本発明では、ＴＧはソフトウェア制御によりＤＵＴピンに柔軟に割り振られている。ＴＧは即値データを相互にやりとりするように相互接続されている。本発明によれば、相対的に低コストの標準ＴＧが種々のテスタで使用できるのは、ＴＧがテスタの要件または仕様に合致するように自由に割り振られるからである。さらに、アルゴリズムパターンのような複雑なテストパターンの生成や、デジタル信号処理のような複雑なプロセッサオペレーションは、本発明のパターンジェネレータにより即値データをやりとりすることにより行うことができる。本発明の別の態様では、ＳＩＭＤコンピュータアーキテクチャを導入した半導体テスタは、システムクロックレートで発振するシステムクロック信号によって制御されるグローバル命令ブロードキャストネットワークと、第２クロック信号によって制御されるマルチチップサブシステムと、シングルチップ上に実装されグローバル命令ブロードキャストネットワークとマルチチップサブシステムとに結合されたＴＧモジュールと、システムクロックレートよりも高いクロックレートを有する複数のクロック信号をシステムクロック信号に応答して生成するマルチクロック生成回路と、命令をストアしシステムクロックレートよりも高いクロックレートで命令を取り出す命令キャッシュ要素とを含んでいる。本発明のマルチクロッキングによれば、ＴＧモジュール内でハイレートクロックをローカルに生成することができ、命令キャッシュは高速グローバル命令ブロードキャストを必要としないようにする。本発明によれば、ＴＧモジュールは命令キャッシュを含み、マルチクロック生成回路によって生成されて、その周波数がシステムクロックの周波数よりも高いクロック信号を使用してメモリにアクセスしている。従って、本発明の半導体テスタを使用すれば、相対的に低コストのハードウェアで高速テスト生成を達成することができる。図面の簡単な説明本発明の理解を容易にするために、以下、添付図面を参照して本発明について詳しく説明する。図１は上述した慣用の半導体テスタアーキテクチャを示すブロック図である。図２は図１の慣用テクノロジにおけるシステムコントローラ２０を示すブロック図である。図３は図１の慣用テクノロジにおけるタイミングジェネレータ・ビルディングブロック（ＴＧＢＢ）５０を示すブロック図である。図４は図１の慣用テクノロジにおいて図３のＴＧＢＢ５０に実装したタイミングジェネレータモジュール（ＴＧＭ）６０を示すブロック図である。図５は慣用テクノロジにおいて図４のＴＧＭ６０に実装したＴＧ７０を示すブロック図である。図６は本発明の半導体テスタアーキテクチャの好ましい実施形態を示すブロック図である。図７は本発明のＴＧＢＢ５０の例を再編成可能アロケータ回路要素とともに示すブロック図である。図８は本発明のＴＧＭ１６０の構造例を示すブロック図である。図９はＴＧに実装した本発明のイベントカルキュレータ１７６の例を示すブロック図である。図１０はＴＧに実装した本発明のイベントコンバータ１７４の例を示すブロック図である。図１１は本発明のイベントコンバータ回路１７４に実装したドライブデコーダの例を示す回路図である。図１２は本発明のイベントコンバータ回路１７４に実装したリニア遅延要素の例を示す回路図である。図１３は本発明のイベントコンバータ回路１７４に実装したストローバの例を示す回路図である。図１４は本発明の再構成可能アロケータ回路１５２の基本概念を示すブロック図である。図１５、１５Ａおよび図１５Ｂは本発明の再構成可能アロケータ回路１５２の例を示す回路図である。図１６は６４対８アロケータ回路である、本発明の再構成可能アロケータ回路１５２のトポロジ例を示す回路図である。図１７はマルチクロックジェネレータとＳＩＭＤ命令キャッシュを実装したローカルコントローラの構造例を示すブロック図である。図１８は半導体テスタのテストヘッドにマウントするため１つに結合したTG とピンエレクロニクスの例を示す図である。図１９は本発明の半導体テスタのハードウェアイメージを示す図である。図２０は図１８の構成に基づいて本発明の半導体テスタのハードウェアイメージを示す図である。好適実施態様の説明図６はＳＩＭＤコンピュータアーキテクチャを導入した本発明の半導体テスタにおけるデジタルシステム１００の構成を示すブロック図である。本願発明者は、このＳＩＭＤコンピュータアーキテクチャを、「ＳＴＡＲ−Ｉ(Scalable Test er Architecture with I-Cached SIMD Technology)」と名づけた。本願と同一発明者は、（米国特許第5,511,212号、１９９６年４月２３日交付、Multi-Clock S IMD Computer and Instruction-Cache-Enhancement Thereof)の開示を、「I-Cac hed SIMD」といい、本願明細書の一部とする。米国特許第5,511,212号の発明は、ＳＩＭＤコンピュータ・アーキテクチャに関するものである。ＳＴＡＲ−Ｉの開示から教示される手段によれば、このテスタデジタルシステムは、ＳＩＭＤコンピュータアーキテクチャが構築に柔軟性があってプログラミングにスケーラビリティがあるという利点を利用することができる。別の態様では、ＳＴＡＲ−Ｉには、イベント生成回路をＤＵＴピンに柔軟に割り当てることができる回路が含まれているので、このＳＴＡＲ−Ｉは、イベントレート要件がピン−ピン間で変化するとき、必要とするイベントレートを達成できるシステムを構築するコストを低減している。別の態様では、ＳＴＡＲ−Ｉは、マルチクロックＳＩＭＤコンピュータアーキテクチャを適用して、テスタデジタルシステム内のマルチチップおよびイントラチップ回路が、それぞれ、最大レートでオペレートすることを可能にしている。この最大レートは、回路構造と、ＶＬＳＩベースのテクノロジーのシグナリング特性とにより決定されるレートである。このＶＬＳＩベースのテクノロジーで、マルチチップおよびイントラチップ回路が実現されている。ＳＴＡＲ−Ｉは、上述したI-Cached ＳＩＭＤ特許に教示されているものを適用して、テスタデジタルシステム性能対ハードウェアコスト比を最大にしている。図６のデジタルシステム１００では、システムコントローラ１２０はテストプログラムに従って、システムクロックと命令とを、グローバル命令ブロードキャストネットワークに送信している。デジタルシステム１００には、ＴＧＢＢ（ti ming generator building block）１５０間でデータのやりとりを可能にするＴＧ間通信ネットワーク１１２が含まれている。システムコントローラ１２０は、このグローバル命令ブロードキャストネットワーク１４０を介して、システムクロックと命令とを、ＴＧＢＢ１５０に送信している。ＴＧＢＢ１５０には、ＴＧ１７０のアレイが含まれており、そのアーキテクチャは、次に詳しく説明するように、全体的にプログラマブルな処理要素のアーキテクチャになっている。このようなＴＧ間通信サブシステム１１２には慣用のテスタが存在しない。というのは、一般に理解されているような製品テストはＴＧ間通信で必要でないからである。ＴＧ間通信ネットワーク１１２が存在する利点としては、即値結果、例えば、ＡＬＰＧ（Algorithmic Patter Generation）またはＤＳＰ（Digital S ignal Processing）アルゴリズムの実行中に生成されるような即値結果を、ＴＧ間通信ネットワーク１１２が共有できることがある。本発明のＴＧ間通信システムは、次のような点で特有のものである。すなわち、このＴＧ間通信システムは高次元相互接続（２Ｄおよび３Ｄメッシュを含む）を有し、同様に、双方向通信リンクを有する。また、このＴＧ間通信システムはグローバル命令ブロードキャストネットワーク１４０を介して伝送されるグローバルブロードキャスト命令ストリームを制御して、ＴＧレジスタファイルデータのやりとりを可能にしている。ＴＧＢＢ１５０内のＴＧ１７０によって生成されたイベントは、ＤＵＴピンチャネル１８２を介してＰＥ（pin electronics）１８０に自由に割り振られる。慣用のテスタの幾分構成可能なＴＧ７０をこのように拡張したので、柔軟性とスケーラビリティが向上し、例えば、市販の数多くのＴＧよりも、ＴＧ設計コストの償却が可能である。応答ネットワーク１９０はフェール情報のようなテスト結果をシステムコントローラ１２０に送信している。図７は再構成可能アロケータ回路１５２を有するＴＧＢＢ１５０の例を示すブロック図である。ＴＧＢＢ１５０には、ＴＧＭ（timing generator module）１６０のアレイが含まれている。ＴＧＭ１６０には、それぞれ、ＴＧ１７０のアレイが含まれている。ＴＧＭ１６０には、パターンデータを含むＴＧ構成情報と、ログデータを含むローカルテスト結果情報とをストアするローカルメモリ１６２が関係付けしてある。ＴＧ間ネットワーク・インタフェース１５４により、ＴＧＢＢ１５０内のＴＧＭ１６０どうしが相互に接続され、ＴＧ間ネットワーク・インタフェース１５４はＴＧ間ネットワーク１１２にインタフェースを提供している。再構成可能アロケータ回路１５２はソフトウェア構成可能な再構成可能回路であり、ＴＧ１７０セットのサブセットは再構成可能アロケータ回路１５２を介して、ＤＵＴピンチャネル１８２のセットの有するサブセットの１つのメンバと関係付けしてある。再構成可能アロケータ回路１５２により関係付けしたのは、ＴＧのサブセットの各メンバで発生したドライブイベントを多重化してピンチャネルの対応するドライブ制御入力に現れるようにするとともに、そのピンが観察した論理値をファンアウトしてＴＧサブセットの各メンバ内のストローブイベントで使用できるようにするためである。後程、図１４ないし図１６を参照して再構成可能アロケータ回路１５２を詳細に説明する。図８は本発明のＴＧ１７０のアレイを含むＴＧＭ１６０を示すブロック図である。ＴＧ１７０には、それぞれ、イベントカルキュレータ１７６とイベントコンバータ１７４とが含まれている。イベントカルキュレータ１７６はシステムコントローラ１２０からの命令に従って、コード化されたイベントデータを生成する。イベントコンバータ１７４は、イベントカルキュレータ１７６からのデジタルコード化されたドライブイベントを、所望の時点に生じるＰＥドライバ制御信号遷移に変換する。さらに、イベントコンバータ１７４は、デジタルコード化されたストローブイベントを、所望の時点でＤＵＴピンの論理値（これはＰＥコンパレータ出力で表されている）をサンプリングすることで得られるフェール出力に、変換する。システムコントローラ１２０からのシステムクロックと命令は、ローカルコントローラ１６８とローカル命令ブロードキャストネットワーク１６９を介してＴＧ１７０に伝送される。ＴＧＭ１６０は応答ネットワークインタフェース１６５とローカル外部メモリインタフェース１６６も含み、同様に、ＴＧ間通信ネットワーク・インタフェース１５４も含む。図８のローカルコントローラ１６８は慣用の機能を有するが、ローカルコントローラ１６８の特徴の１つとして、システムクロックから得られた複数のクロックを生成することがある。このシステムクロックより高い周波数を有するクロック信号を使用するＴＧ１７０により行われる高速イベント生成が、このシステムクロックにより調整される。ローカルコントローラ１６８は、キャッシュコントローラとキャッシュメモリとを有する命令キャッシュ要素を含めることにより、このような高速イベント生成を制御している。ローカルコントローラ１６８の詳細は図１７を参照して後程説明する。図９は本発明のイベントカルキュレータ１７６の構造例を示す。この構造例では、イベントカルキュレータ１７６には、機能ユニット２１１と、レジスタファイル２１２と、命令マップ／パラメータストア２１３と、コンテキストマネージャ２１４と、外部メモリインタフェース２１６と、ＴＧ間通信インタフエース２１７と、フェールネットワークインタフェース２１８と、バスインタフェース２１９が含まれている。図９のイベントカルキュレータ１７６は次のようにオペレートする。各クロックサイクル期間において、全てのコンポーネントのオペレーションは、ローカル命令ブロードキャストネットワーク１６９から送られてきた命令に従って制御される。バスインタフェース２１９は低速パスウェイを設けて、テストランに先立って、イベントカルキュレータ１７６内のストレージ要素を初期化し、テストラン後に、結果を取り出している。機能ユニット２１１はイベントコンバータに伝送されるデジタルコード化されたイベントを作るのに必要な計算を行う。機能ユニット２１１の構成要素としては、必要とする機能を実行するにに必要な回路であって、ＡＬＵと、ローテート／シフタとを含む回路であり、乗算器または除算器を含むことができる回路がある。計算ユニットのビット幅は、ノンクリティカル(non-critical)なパラメータｗである。機能ユニット２１１は、イベントコンバータ１７４から受信されたストローブフェール情報を処理するための計算も行う。機能ユニット２１１はレジスタファイル２１２にアクセスするためにアドレスを計算する。機能ユニット２１１はレジスタファイル２１２にストアされた値に対してオペレートし、機能ユニット２１２の計算結果をレジスタファイル２１２にストアすることができる。レジスタファイル２１２に含まれている値は、波形定義に典型的に関係付けをした値であって、プログラムされたイベントタイムとキャリブレーションオフセットとを含む値を含んでいる。ストア前または送信前に、フェール結果を遅延するのに必要なストレージは、レジスタファイル２１２により用意されている。命令マップ２１３は、イベント計算で使用されるパラメータを供給するメモリ要素である。命令マップ２１３により、タイミングパラメータを指定する間接的な方法が提供される。この間接的な方法は複雑なタイミングを有するデバイスをテストするのに便利である。また、命令マップ２１３により、テストランの各ステップで生じるデバイスアクティビティのタイプを示すブロードキャスト命令のフィールドに、計算されたイベントのタイミングパラメータを依存させることができる。命令マップ２１３にストアされたパラメータは、１つには、レジスタファイル２１２にストアされたタイミング値に対するアドレスオフセットとして使用されている。外部メモリインタフェース２１６はパターン値が機能ユニット２１１に供給するパスとなり、同様に、キャプチャされたフェール値の機能ユニット２１１からのパスとなる。ＴＧ間通信インタフェース２１７はトポロジ上隣接するイベントカルキュレータ１７６とのデータのやりとりのパスとなっている。ＴＧ間通信インタフェース２１７は、１つには、機能ユニット２１１が次のイベントを計算するのに使用する現ピン状態情報を提供するのに適用されている。さらに、機能ユニット２１１により計算されたイベントによって影響されたピン状態の変更は、ＴＧ間通信インタフェース２１７を介して出力される。この変更は、他のイベントカルキュレータ１７６により参照することができる。フェールネットワークインタフェース２１８はフェール情報をシステムコントローラ１２０に通知するパスを提供する。システムコントローラ１２０はこのフェール情報を使用して、テストラン工程で、テストプログラムの順序づけを制御する。コンテキストマネージャ２１４はイベントカルキュレータ１７６内で状態変更を禁止または許可する出力信号を出力する。コンテキストマネージャ２１４は状態変更がイベントカルキュレータ内で許可されているかどうかを、ブロードキャスト命令に応答して判断するが、その判断は機能ユニット２１１で得られた条件付き結果によって決まる。コンテキストマネージャ２１４はイベントカルキュレータのデータ依存オペレーションを実現する、広い意味での手段となっている。図１０は本発明のイベントコンバータ１７４の構成例を示す概略図である。この構成例では、イベントコンバータ１７４はデコーダ２２１と、ドライブエンコーダ２２２と、ストローバ２２３と、リニア遅延要素２２４を含んでいる。デコーダ２２１は、デジタルコードで記述されたドライブイベント、例えば、イベントアクション（ドライブ、ストローブ、またはウィンドウ）を示す「ACT」と、イベントの論理値（0、１、Ｘ、またはＺ）を示す「VAL」とを受け取る。デコーダ２２１はこのコードの意味を解釈し、対応するイベント信号、例えば、ＤＲＶ（Drive Action：ドライブアクション）と、ＳＴＢ（edge Strobe Action：エッジストローブアクション）と、ＯＰＮ（Window Open Action：ウィンドウオープンアクション）と、ＯＮＥ（Logic Value 1：論理値１）と、ＺＲＯ（Logic Val ue 0：論理値0）と、ＥＸ（Don't Care：無視）と、ＺＥＥ（High Impedance：ハイインピーダンス）とを供給する。ドライブエンコーダ２２２はイベント信号を受け取って、再構成可能アロケータ回路１５２からＰＥ１８０ドライバに送られてきたイベント信号に対応するセット信号とリセット信号を生成する。ストローバ２２３はＰＥ１８０コンパレータ（図示せず）から再構成可能アロケータ回路１５２を介して送られてきた信号を受け取り、その信号とデコーダ２２１で定義された期待論理値とを、ストローブのタイミングで比較する。リニア遅延要素２２４は、そのタイミング分解能がシステムクロックの周期より小さい遅延パルスＤＰを、イベントカルキュレータからの時間コードに基づいて発生する。図１１は本発明のドライブエンコーダ２２２の例を示す回路図である。ドライブエンコーダ２２２は次のようオペレートする。ドライブエンコーダ２２２の出力はそれぞれリーディングエッジ（前縁）アクティブになっている。これらの出力は再構成可能アロケータ回路１５２を介してＰＥ１８０のドライバ回路（図示せず）に伝送される。ＰＥ１８０のドライバ回路の出力は、ＤＰパルスをゲートして得られたパルスであるので、アクティブエッジのタイミングはこのＤＰパルスによって決まる。ＤＨＳ（Drive High Set：ドライブハイセット）信号は、アクションがＤＲＶであって、値がＯＮＥであるとき、イネーブルにされる。ＤＨＲ（Drive High Reset：ドライブハイリセット）はアクションがＤＲＶであって、値がＺＲＯであるとき、イネーブルにされる。ＤＩＳ（Drive Inhibit Set：ドライブ禁止セット）は、１）アクションがＤＲＶであって、値がＯＮＥとＺＲＯのどちらでもないとき、または２）アクションがＤＲＶでないとき、イネーブルにされる。ＤＩＲ（Drive Inhibit Reset：ドライブ禁止リセット）はアクションがＤＲＶであって、値がＯＮＥかＺＲＯのどちらかであるとき、アサートされる。図１２は本発明のイベントコンバータ１７４内のリニア遅延要素２２４の例を示す回路図である。リニア遅延要素２２４は複数の直列接続遅延要素２４2 ₁ないし２４２_nと、マルチプレクサ２４５とを含んでいる。このような遅延要素２４２の例としては、ペアのＣＭＯＳインバータを直列に接続したものがある。遅延要素２４２の各出力はマルチプレクサ２４５の唯一の入力に接続されている。イベントカルキュレータ１７６からのコードＴＩＭ（テスタ期間内のイベントのオフセット）に基づいて、マルチプレクサ２４５は遅延要素の該当する出力を遅延パルスＤＰとして選択する。図１３は本発明のイベントコンバータ１７４に提供したストローバ２２３の例を示す回路図である。オペレーション時には、ストローバ２２３は、ＤＰ信号のリーディングエッジ（前縁）で決まる特定時間に期待値と突き合わせて比較されたデバイス出力の結果をキャプチャする。ＰＥ１８０のコンパレータからの入力ＡＣＨ（Above Compare High：比較高以上）とＢＣＬ（Below Compare Low:比較低以下）は相互排他的である（どの時点でも一方しかアサートできない）。イベントカルキュレータからの入力ＺＲＯ、ＯＮＥおよびＺＥＥは、相互排他的であり、期待値はワンホット(one-hot)で通知される。イベントカルキュレータからの入力ＣＬＳ、ＯＰＮ、およびＳＴＢは、相互排他的であり、特定のストローブアクションがあれば、そのアクションを示す。エッジストローブを行うために、ストローバは正確なタイミングで比較を評価する。ウィンドウストローブを行うために、スローブは正確なタイミングでウィンドウをオープンしクローズする。比較はウィンドウがオープンしている時間間隔の間に連続的に評価される。ウィンドウがオープンしているときに起きた比較フェールは、ストレージ要素にキャプチャされる。図１３に示すように、ＳＦＬ（Strobe Fail:ストローブフェール）出力はＯＲ２７５から出される。ＯＲ２７５への上部入力はエッジストローブフェールＤ−ＦＦ２７１から得られ、ＯＲ２７５への下部入力はウィンドウストローブフェールラッチ２７４から得られる。エッジストローブフェール（ＥＦＬ）信号は回路入力ＤＰのリーディングエッジでＤ−ＦＦ２７１にキャプチャされる。ＥＦＬ信号は、次の３つのエッジストローブ条件の論理和(disjunction)としてＯＲ２６４によって生成される。１）期待値はＯＮＥであるが、ピン値はＡＣＨでない（ＡＮＤ２５７で生成）２）期待値はＺＲＯであるが、ピン値はＢＣＬでない（ＡＮＤ２５８で生成）３）期待値はＺＥＥであるが、ピン値はＡＣＨまたはＢＣＬのいずれかである（ＡＮＤ２５９で生成）ウィンドウストローブフェールラッチ２７４はＡＮＤ２７２で生成された信号によってセットされる。ＡＮＤ２７２はウィンドウフェール（ＷＦＬ）信号とウィンドウオープンラッチ２６８の出力の論理積(conjunction)を評価する。ラッチ２６８の出力はストローブウィンドウがオープンしていれば、そのときだけアサートされる。ＷＦＬ信号は次の３つのウィンドウストローブ条件の論理和としてＯＲ２６５によって生成される。１）期待値はＯＮＥであるが、ピン値はＡＣＨでない（ＡＮＤ２６２で生成）２）期待値はＺＲＯであるが、ピン値はＢＣＬでない（ＡＮＤ２６３で生成）３）期待値はＺＥＥであるが、ピン値はＡＣＨまたはＢＣＬのいずれかである（ＡＮＤ２６１で生成）ストローブウィンドウ期間の比較の対象となる期待値は、３つのＤ−ＦＦ２５３、２５４、２５６によって示されるが、これらの値は相互排他的である。ＡＮＤ２５１はラッチ制御信号を生成し、ＯＰＮがアサートされたとき、これらの値がＤＰの立ち上がりエッジでキャプチャされるようにする。ウィンドウオープンラッチ２６８はＡＮＤ２６６によって生成されたＯＰＮとＤＰの論理積によってセットされる。ウィンドウオープンラッチ２６８はＡＮＤ２６７によって生成されたＣＬＳとＤＰの論理積によってリセットされる。ウィンドウストローブフエールラッチはＤＰのＡＮＤ２７３によって生成された論理積およびＯＰＮとＳＴＢ（７）ＯＲ２６９によって生成された論理和によってリセットされる。図１４ないし図１６は本発明の再構成可能アロケータ回路の例を示す図である。本発明の特徴の１つは、デジタルシステム１００がソフトウェアで構成可能な再構成可能アロケータ回路１５２を含んでいて、ＴＧセットのサブセットがこの回路を介して、ＤＵＴピンチャネルのセットのサブセットの１つのメンバと関係付けしてある点にある。図１４は再構成可能アロケータ回路１５２の基本概念を示す。再構成可能アロケータ回路１５２により行われる関係付けは、ＴＧのサブセットの各メンバによって生成されたドライブイベントをマルチプレックスしてピンチャネルの対応するドライブ制御入力に現れるようにするとともに、ピンが観察した論理値をファンアウトしてＴＧサブセットの各メンバ内のストローブイベントで使用されるようにすることである。再構成可能アロケータ回路１５２を適正サイズと階層への分解は、テスタデジタルシステムを物理的に実現したもので使用される統合階層(integration hierachy)を構成する要素のジオメトリによって決まる。最も一般的な再構成可能アロケータ回路１５２は、Ｎ×Ｍクロスバーであり、このクロスバーを介して、テスタのＮ個のＴＧ１７０のいずれかは、ＤＵＴのＭ個のピンのいずれかと関係付けされる。再構成可能アロケータ回路１５２をどのように構成するかを決定する最も単純な方法は、各ＤＵＴピンに接続されるＴＧのサブセットが、ＴＧ１７０のセットの厳格に非連続サブセットになるように制限することである。言い換えれば、再構成可能アロケータ回路１５２を構成する最も単純な方法は、ＴＧからＤＵＴピンヘ多数対１マッピングを行なうことである。このスペクトラムの最っとも複雑な他端では、再構成可能アロケータ回路１５２は多対多のマッピングを実装して、テスタデジタルシステム１００内の各ＴＧ１７０が幾つかのＤＵＴピンと関係付けされ、各ＤＵＴピンが複数のＴＧ１７０と関係付けされるようにしている。この複雑なＴＧ対ＤＵＴピン割り当て法は、単一のＴＧの出力を複数のＤＵＴピンで共有可能にするといったシナリオを利用することができる。他方、単純化された方法によれば、その実現のために必要なアクティブ要素が比較的少なくて済む回路相互接続トポロジが可能になる。図１５と、１５Ａと、１５Ｂは再構成可能アロケータ回路１５２の完全クロスバートポロジを実現する回路を示す図である。再構成可能アロケータ回路１５２の構成は、構成ビット４００のセットの値、例えば、図１５にAll u-a、All u-b 、All v-a、All v-b、などとラベル付けした値によって制御される。ただし、「 All x-d」は「ＴＧｘをピンチャネルｄに割り当てる」ことを示す。ある構成ビット４００のAll u-cがアサートされるとは、ＴＧ１７０のインデックスｕがＤＵＴピンのインデックスｃに割り当てられることを示している。システムコントローラ１２０は再構成可能アロケータ回路１５２内の全ての構成ビット４００の値を判断する。構成ビット４００はテストランの前にシステムバスを介して初期化しておくこともでき、テストラン中にグローバルブロードキャストされた命令に応答して動的に変更することもできる。テストランの任意のステップで、あるＴＧ１７０のインデックスｕに関係付けした構成ビット４００のセットは、ワンホット（one-hot）でコード化される。従って、構成ビット４００のセットAll u -a、All u-b、All v-a、およびAll v-b、などの、多くても１つのメンバが、任意の時点で、アサートされる。再構成可能アロケータ回路１５２は各ＤＵＴピンのドライブ制御入力を合成し、各イベントコンバータ１７４ごとに１つのピンの測定を選択する。所定のＤＵＴピンのＰＥ１８０ドライバのＤＨＩ（Drive High:ドライブハイ）は、ラッチ４０５（図１５Ｂ）で生成される。この所定のＤＵＴピンに関係付けをしたイベントコンバータ１７４のいずれかからのＤＨＳパルスは、ＤＨＩラッチ４０５をセットする。ＤＨＳパルスはＯＲ４１０によって総計される。ＯＲ４１０への入力パルスはＡＮＤ４２０、ＡＮＤ４２１などによって生成され、それぞれ、所定のイベントコンバータ１７４からのＤＨＳパルスを、対応する構成ビット４００とゲートする。同様に、この所定のＤＵＴピンと関係付けをしたイベントコンバータ１７４のいずれかからのＤＨＲパルスは、ＤＨＩラッチ４０５をリセットする。ＤＨＲパルスはＯＲ４１１によって総計される。ＯＲ４１１への入力パルスはＡＮＤ４２２、ＡＮＤ４２３などによって生成され、それぞれ、所定のイベントコンバータ１７４からのＤＨＲパルスを、対応する構成ビット４００とゲートする。所定のＤＵＴピンのＰＥ１８０ドライバのＤＩＮＨ（Drive Inhibit:ドライブ禁止）は、ラッチ４０６で生成される。この所定のＤＵＴピンに関係付けをしたイベントコンバータ１７４のいずれかからのＤＩＳパルスは、ＤＩＮＨラッチ４０６をセットする。ＤＩＳパルスはＯＲ４１２によって総計される。ＯＲ４１２への入力パルスはＡＮＤ４２４、ＡＮＤ４２５などによって生成され、それぞれ、所定のイベントコンバータ１７４からのＤＩＳパルスを、対応する構成ビット４００とゲートする。同様に、この所定のＤＵＴピンに関係付けをしたイベントコンバータ１７４のいずれかからのＤＩＲパルスは、ＤＩＮＨラッチ４０６をリセットする。ＤＩＲパルスはＯＲ４１３によって総計される。ＯＲ４１３への入力パルスはＡＮＤ４２６、ＡＮＤ４２７などによって生成され、それぞれ、所定のイベントコンバータ１７４からのＤＩＲパルスを、対応する構成ビット４００とゲートする。所定のイベントコンバータ１７４へのＡＣＨ信号は、ＯＲ４３０（図１５Ａ）で総計される。そのイベントコンバータ１７４に関係付けをした単一のＰＥ１８０のコンパレータ回路からのＡＣＨ信号は、ワンホット構成ビット４００のどれがアサートされたかに応じて、ＡＮＤ４４１、ＡＮＤ４４２などの１つによってイネーブルにされる。所定のイベントコンバータ１７４へのＢＣＬ信号は、ＯＲ４３１で総計される。そのイベントコンバータ１７４に関係付けをした単一のＰＥ１８０のコンパレータ回路からのＢＣＬ信号は、ワンホット構成ビット４００のどれがアサートされたかに応じて、ＡＮＤ４４３、ＡＮＤ４４４などのうちの１つによってイネーブルにされる。再構成可能アロケータ回路１５２をさらに拡張したものは、機能テスト中に再構成を可能にしている。この拡張したものによれば、あるＴＧ１７０をＤＵＴピンのグループのメンバに連続的に接続することができる。この「ランタイムＴＧ１７０再割り当て」機能は、エッジサーチ(edge search)などのアプリケーションに適しており、そこでは、ピングループの単一メンバは、テストのあるインターバル中に相対的に多数のイベントを受信することになる。再構成可能アロケータ回路１５２の構成ビット４００への割り当てをテストラン中で変更すると、相対的に少い数のＴＧ１７０がエッジレート要件を満たすことが可能になる。しかるに、慣用のテスタのデジタルシステムでは、ＤＵＴピンへのＴＧの割り当てが固定しているため、この要件を満たすためには、もっと多くのＴＧ１７０が必要になり、従って、コストが高くなる。図１６は再構成可能アロケータ回路１５２の他の例を示す。これは、単純（多対１）割り当て方法に適していて完全クロスバーよりも低コストである。図１６の例では、再構成可能アロケータ回路１５２は６４個のＴＧ１７０と８個のピンチャネル１８２とを多対１で関係付けすることができる。図１６に示す再構成可能アロケータ回路１５２のトポロジは、シンメトリを利用して、実現コストを最小にする考え方を示す。図１６に示すように、全てのＤＵＴピンがＴＧ１７０の共通メンバに接続可能であるとは限らない。この考え方では、１つのＤＵＴピンだけにサブセット内のＴＧ１７０の６４個全てが割り当て可能であるので、サブセット内の全てのＴＧ１７０を割り当てることができる単一のピン（この場合、ピン０）が指定されることになる。同様に、２つのＤＵＴピンだけに、それぞれ、３２個のＴＧ１７０を割り当てることができるので、ＴＧ１７０のサブセットのうちピン０で使用されていない半分が割り当てることができる第２ピン（この場合、ピン７）が指定されることになる。同じように考えれば、４個のＤＵＴピンにそれぞれ１６個のＴＧ１７０を割り当て、最終的に、図１６の例に含まれるＤＵＴピンのサブセットを構成する８個のＤＵＴピンに、それぞれ、８個のＴＧ１７０を割り当てることができる。図１６に示すように、０からＩ−１までの番号を付けたＩ個のＴＧ１７０のセットと、０からＪ−１までの番号を付けたＪ個のピンチャネル１８２のセットとが相互に接続されている再構成可能アロケータ回路１５２のトポロジは、次の２つの原理に基づく一般数学式で表すことができる。 (1) そのインデクスがｊであるピンチャネル１８２と関係付けすることができる、サブセット内のＴＧ１７０の番号は、I/(celling(log₂(j+1))で与えられる。 (2) ピンチャネルｊに関係付けされたＴＧ１７０のサブセットは、そのインデ付けされたＴＧ１７０のサブセットと非連続である。このことは、図４において、Ｋ：１ＴＧ−ピン・アグリゲータ６４が存在することから示唆されているが、慣用のテスタのデジタルシステムは、ＴＧ１６０内で総計を行なうことにより、ＴＧの固定番号を各ピンに割り当てている。ＴＧソースは、システム製造時のコストのかかる測定が行われた場合、複数ピンをサーブするが、このＴＧソースをハイイベントレートピンに関係付けをするため、このシステム製造時のコストのかかる測定が行われなかった場合、慣用のテスタでは、ＴＧの共通番号が各ＤＵＴピンと関係付けされる。しかし、全てのＤＵＴピンが共通のイベントレートを必要とするわけでないことは、直に分かることである。あるピンが必要とするイベントレートは、ＤＵＴの設計目的により決定され、所定のテストの目的により決定される。ＤＵＴテスト期間の任意の時点では、高いイベントレートを必要とするピンもあれば、低いイベントレートを必要とするピンもある。慣用のテスタでは、あるピンがより高いイベントレート（従って多くのＴＧ）を必要とするとき、ハードウェアコストが大幅に上昇することになる。あるピンの必要とするイベントレートが実際には低い場合は、そのピンに割り当てられた余剰のＴＧが、無駄なハードウェアコストになる。本発明の再構成可能アロケータ回路１５２を介してＴＧをピンに接続することの利点の１つに、必要とするper-pinイベントレートを達成するために必要なハードウェアコストを低くすることがある。図１７は本発明のイベントジェネレータモジュール１６０に実装されたローカルコントローラ１６８の例を示すブロック図である。このローカルコントローラ１６８は、マルチクロックジェネレータ３００と、ＳＩＭＤ命令キャッシュ３１０と、ブロードキャスト命令ラッチ３２０と、ローカル命令ラッチの集まりとを備え、ＴＧコントロール３３０と、ＬＥＭ（Local External Memory：ローカル外部メモリ）コントロール３４１と、ＲＡＣ（Recon figurable Allocator Circ uit:再構成可能アロケータ回路）コントロール３４２と、応答コントロール３４３と、ＴＧ間通信コントロール３４４とを含む。マルチクロックジェネレータ３００に含まれるものには、ＴＧＭ１６０内の各回路かＴＧＭ１６０に接続された各回路を制御するクロックを生成するため、ＰＬＬ(phase lock loop)を使用して実現することができるようなクロックマルチプライヤ回路がある。マルチクロックジェネレータ３００によって生成されたクロックは、その最大レートで、各回路を制御する。各回路のオペレーションの最大レートは、そのジオメトリとＶＬＳＩ実装手法とによって決まる。すなわち、他の全ての条件が同じであれば、ワイヤが長くなる程そのワイヤを介して行われるシグナリングは遅くなり、かつ／または、コストが高くなる。グローバル命令ブロードキャストネットワーク１４０がデジタルシステム全体に広がっているので、デジタルシステム内の回路がどれもその最低レートでオペレートすることが期待される。従って、マルチクロックジェネレータ３００へのＣＬＫ入力は、デジタルシステムで最低レートのクロック信号となる。ＴＧ１７０が全てシングルチップＴＧＭ１６０内で具現されていると、ＴＧ1 ７０はデジタルシステム内の任意の回路の最大レートでオペレートすることが期待される。従って、ＴＧＣＬＫはマルチクロックジェネレータ３００によって出力される最大レートクロック信号になる。最も簡単な実施の形態では、全てのクロックレートはＴＧＣＬＫレートの約数となり、全ての位相は同相になる。より精巧な回路では、クロックレートをＴＧＣＬＫレートの有理倍数とすることができ、それらの位相を任意（しかし、決定的）にすることができる。応答ネットワーク１９０がグローバル命令ブロードキャストネットワーク１４０と類似している点は、拡張がシステムワイドに行われる点である。従って、応答ネットワーク１９０はグローバル命令ブロードキャストネットワーク１４０と同じように、低いレートでオペレートすることが予想されるが、高いレートでオペレートすることができる。よって、マルチクロックジェネレータ３００によって出力されるRESPONSE CLOCKは、ＣＬＫと同じように、低いレートになるが、高いレートにすることもできる。再構成可能アロケータ回路１５２は、虞らく、その接続が単一のプリント回路ボードに制限されるようなコンポーネントでインプリメントされることになる。そこで、そのオペレーションレートはグローバル命令ブロードキャストとＴＧ１７０の中間に位置することになる。同様に、マルチクロックジェネレータによって出力されるＲＡＣＣＬＫの周波数は、ＣＬＫの周波数と同様に低くするか、ＴＧＣＬＫの周波数と同様に高くするか、あるいは、それらの中間の周波数にすることができる。ローカル外部メモリ回路は、ローカル外部メモリインタフェース１１６とメモリチップを含んでいて、ＴＧＭ１６０とメモリチップ１６２間には、短いチップ間接続のみを有する。そこで、ローカル外部メモリ回路は、ＴＧ１７０のレートに非常に近いレートでオペレートすることができる。同様に、マルチクロックジェネレータ３００によって出力されたＬＥＭＣＬＫは、ＴＧＣＬＫとほぼ同様のレートであり、虞らくは、２倍だけ低いレートになるだけである。システムクロックＣＬＫにより、ブロードキャスト命令ラッチ３２０が制御される。ブロードキャスト命令ラッチ３２０により、グローバルブロードキャストされた命令がストアされる。ＴＧＣＬＫによりＴＧコントロール３３０が制御される。ＴＧコントロール３３０により、サイクルごとに、ＴＧ１７０のための命令がストアされる。ＬＥＭＣＬＫにより、ＬＥＭコントロール３４２が制御される。ＬＥＭコントロール３４１により、サイクルごとに、ローカル外部メモリ回路のための命令がストアされる。ＲＡＣＣＬＫにより、ＲＡＣコントロール３４２が制御される。ＲＡＣコントロール３４２により、サイクルごとに、再構成可能アロケータ回路１５２のための命令がストアされる。INTER-TG COMM ＣＬＫにより、ＴＧ間通信コントロール３４４が制御される。ＴＧ間通信コントロール３４４により、サイクルごとに、ＴＧ間通信ネットワークのための命令がストアれさる。RESPONSE CLKにより、応答コントロール３４３が制御される。応答コントロール３４３により、サイクルごとに、応答ネットワーク１９０のための命令がストアされる。ＳＩＭＤ命令キャッシュ３１０はＴＧＣＬＫによって制御される。ＳＩＭＤ命令キャッシュ３１０には、繰り返し実行される命令のシーケンスがストアされる。ＳＩＭＤ命令キャッシュ３１０はキャッシュメモリ３１４とキャッシュコントローラ３１２とにより構成されている。キャッシュメモリ３１４はキャッシュコントローラ３１２によって制御される命令ストレージ要素である。グローバルブロードキャストされた命令に組み込まれているキャッシュコントロールプロトコル命令に応答して、キャッシュコントローラ３１２は命令をキャッシュメモリ３１４にライトする。命令は、グローバル命令ブロードキャストのローレートで、上述したようにキャッシュメモリ３１４にライトされる。別のグローバルブロードキャストされた命令に応答して、キャッシュコントローラ３１２はＴＧＣＬＫのハイレートで、キャッシュメモリ３１４から命令のシーケンスを取り出す。あるテスタのデジタルシステムがＳＩＭＤコンピュータである場合には、そのことがグローバル命令ブロードキャストのボトルネックとなる。このボトルネックにより、慣用のＳＩＭＤコンピュータアーキテクチャの機能が制約される。従って、マルチクロッキングと命令キャッシングの手法は、ＳＩＭＤコンピュータ一般のグローバル命令ブロードキャストの制約を解消するだけでなく、特にテスタのデジタルシステムのグローバル命令ブロードキャストの制約も解消する。このことは既に確立されていることであるが、I-Cached ＳＩＭＤテクノロジがＳＩＭＤコンピュータの性能対コスト比を、２ないし５以上倍だけ向上させている。I-Cached ＳＩＭＤ特許に記載されている拡張機能を、テスタのデジタルシステムに応用することにより、性能一定で、テスタコストが線形に減少することは当然に予想される。その結果、ＳＴＡＲＴ−Ｉテスタのデジタルシステムは、機能テスト中に繰り返されるイベント生成命令のシーケンスを、ＴＧの最大レートでのオペレーションで、ＤＵＴに供給することができる。図１８はＴＧＴＧ１７０とＰＥ１８０の例を示す概略図である。ＴＧＴＧ１７０とＰＥ１８０は、一体にして、半導体テスタのテストヘッドにマウントされている。BiCMOS ASICの集積度がより高くなると、図８に示すＳＩＭＤアレイケージ（ＴＧ１７０を含む）を、テストヘッド（ＰＥ１８０を収容している）にマイグレートし、他方、ＰＥ１８０を再構成可能アロケータ回路１５２にマイグレートすることができるので、製造コストがさらに低減されることになる。図１９は、図６のデジタルシステムをＳＩＭＤアレイケージ２００に組み込んだ本発明の半導体テスタのハードウェアイメージを示す概略図である。同様に、図２０は図１８の構成をベースとする本発明の半導体テスタのハードウェアイメージを示す概略図である。本発明には、慣用のアーキテクチャに比べて、幾つかの利点がある。慣用のテスタのデジタルシステムコントローラは高価であり、このデジタルシステムコントローラには、典型的には、エンジニアリングワークステーションと、内部イーサネットと、ＲＩＳＣプロセッサボードと、カスタムＣＰＵバスインタフェース（例えば、ＶＭＥ）と、カスタム高速シーケンサとが含まれる。このデジタルシステムコントローラは幾つかのＡＳＩＣを含むマルチカスタムＰＣＢ回路であるのが典型的である。この高価な実装とは対照的に、本発明で具現化されたようなシステムコントローラは、ディスクドライブと、高品質ディスプレイと、標準システムバスインタフェース（例えば、ＰＣＩ）を装備した安価な標準マイクロコンピュータ（例えば、ｘ８６ベースＰＣ）のみを備えている。慣用のテスタのグローバル命令ブロードキャストネットワークは、ワークステーシヨンバス（例えば、ＶＭＥ）と、カスタムＣＰＵバスコンローラと、１００ビットオーダの命令を非常に高速に（例えば、５００MHz）ＴＧＢＢに伝達する信号ファンアウトネットワークと、デジタルシステムクロックジェネレータと、高速信号の集まりを配送するためにトリミングされ平衡化された伝送ラインとから構成されている。また、この高価な実装例とは対照的に、本発明で具現化されたようなグローバル命令ブロードキャストネットワークは、標準マイクロコンピュータシステムバスのみを含み、１００未満の命令が低シグナリングレートで、バスを介して、ＴＧＢＢのアレイに送る。このテスタの応答ネットワークは、任意のＤＵＴピンについて任意のＴＧによって検出されたフェールを、システム・コントローラによって即時に検出するため、ＦＡＩＬツリーを含むとともに、任意のストレージロケーションの内容をリード（read）するため、低速、幅広のパスを含んでいる。本発明で具現化された応答ネットワークは、慣用のＦＡＩＬツリーを含む上、慣用のテスタに導入されているセミカスタム・エンジニアリングワークステーションよりも廉価な標準マイクロコンピュータバスを含んでいる。本発明には、テストプログラムのイベントレート要件を解析するためのコンパイル方法が導入されている。当該ピンに対して必要とするイベントレートを達成するため、各ピンと幾つのＴＧ１７０を関係付けする必要があるのかを、テストプログラムが作成された時に判定するようにして、ＳＴＡＲ−Ｉは、特定のテスト目的のためにカストマに提供されたテスタに含まれるＴＧ１７０の総数を最小にし、従って、テストのコストを最小にする。この方法により、ＤＵＴピンＰＥの集まりがテスタＴＧＢＢ１５０に関係付けされるトポロジが制限されている。これは、高いイベントレートのピンをＴＧＢＢ１５０のセット全体に均等に分布させると、コスト効率が最大になるからである。本発明はＳＩＭＤコンピュータであり、そのため、その性質上、実装コストが低くなっている。ＳＩＭＤ処理要素はそのコストが２０％と低く、これはＭＩＭＤ処理要素と同じである。I-Cached ＳＩＭＤテスタのデジタルシステム１００は、グローバル命令ブロードキャストネットワークを介して、中程度の粒度で、ＴＧ１７０を管理する。慣用のテストシステムは固定した処理リソースをＤＵＴの各ピンに割り当てている。これに対して、本発明は、テストプログラムの要件により、多くのＴＧを各ＤＵＴピンに割り当てている。以上、本発明の特徴を説明するために、本発明の種々の態様を説明したが、当然、これらの態様に本発明が制限されるものではない。従って、当業者による種々の修正、変更、同等の構成は、本発明の請求の範囲を逸脱するものではない。

【手続補正書】特許法第１８４条の８第１項【提出日】平成１０年８月１８日（１９９８．８．１８）【補正内容】（原文請求の範囲）１．テスタ回路に結合するための入出力信号パスとしてサーブする複数の電気コンタクト入出力ピンを有するＤＵＴをテストするＳＩＭＤ半導体チップテスタ装置であって、動作状態で１対１接続するため前記ＤＵＴの複数のピンに対応させた複数のピンエレクトロニクス回路と、対応するＤＵＴピンと通信するため対応するピンエレクトロニクス回路に個々に結合させた複数のピンチャネルと、システムクロックを生成しテストプログラムをストアし順序付けるデジタルシステムコントローラと、前記デジタルシステムコントローラに応答する複数のタイミングジェネレータモジュールであって、それぞれ、単一の半導体チップ上に形成したタイミングジェネレータのアレイであって、前記ＤＵＴをテストするため、正確にタイミングをとったドライブイベントとストローブイベントの予め定めたシーケンスを、テストプログラムおよびシステムクロックに従って生成するタイミングジェネレータのアレイを有する単一の半導体チップであるタイミングジェネレータモジュールであり、プログラマブル処理機能を有するタイミングジェネレータモジュールであって、前記ピンチャネルのうち選択されたピンチャネルとソフトウェア制御により選択的に関係付けが可能であり、その結果、複数のタイミングジェネレータと各選択されたピンチャネルとを多対１で関係付けすることができるタイミングジェネレータモジュールと、前記タイミングジェネレータモジュールを制御しコーディネートしメモリ増補する複数のマルチチップサブシステムとを備え、前記各タイミングジェネレータモジュールは、前記マルチチップサブシステムと、前記タイミングジェネレータモジュール内のタイミングジェネレータとを接続するインタフェースコネクションをさらに備えたことを特徴とするテスタ装置。２．請求項１において、前記システムコントローラからのクロック情報と命令とを前記タイミングジェネレータモジュールに配送するグローバル命令ブロードキャストサブシステムと、前記タイミングジェネレータからのテストステータス情報を収集し、前記システムコントローラに返す応答サブシステムと、前記タイミングジェネレータモジュール内に実現したインタフェースであって、前記タイミングジェネレータモジュールと前記ピンチャネルとを接続するコネクションを提供するインタフェースを組み込んだＤＵＴ入出力サブシステムとを含むデジタルシステムを備えたことを特徴とするテスタ装置。３．請求項１において、前記タイミングジェネレータモジュールは、少なくとも１つのイベントカルキュレータ回路と少なくとも１つのマークジェネレータ回路とを含み、前記イベントカルキュレータ回路は、デジタル回路設計手法を使用して実現してあり、前記マークジェネレータ回路は、アナログ回路設計手法を使用して実現した動的に再構成可能なプログラマブルディレイ回路を備えたことを特徴とするテスタ装置。４．請求項３において、前記タイミングジェネレータのイベントカルキュレータ回路は、それぞれ、タイミングジェネレータの柔軟性とスケーラビティを向上させるプログラマブル処理要素であることを特徴とするテスタ装置。５．請求項４において、前記プログラマブル処理要素は、汎用のカルキュレーション能力を有することを特徴とするテスタ装置。６．請求項５において、前記プログラマブル処理要素は算術論理演算ユニットと、リードポートとライトポートを有するレジスタファイルと、前記マルチチップサブシステムとのインタフェースであって機能ユニット相当の複数のインタフェースと、コンテキスト管理ユニットとを含み、前記処理ユニットは、レジスタ間オペレーションを条件付きで実行し、レジタスファイルデータを前記マルチチップサブシステムを介してやりとりすることを特徴とするテスタ装置。７．請求項２において、前記デジタルシステム内の種々のタイミングジェネレータ対が即値テスト結果と他のデータをやりとりすることができるように、前記タイミングジェネレータモジュールどうしを相互接続する通信サブシステムをさらに備えたことを特徴とするテスタ装置。８．請求項１において、デジタルシステムコントローラは、当該ピンチャネルに必要なイベントレートを達成するととともに、適用されたテストプログラムに必要な前記タイミングジェネレータの総数を判定するために、適用しようとするテストプログラムのイベントレート要件を解析するとともに、前記各ピンチャネルと関係付けするために必要な前記タイミングジェネレータの数を計算するコンパイラ手段を含むことを特徴とするテスタ装置。９．請求項１において、前記タイミングジェネレータモジュールは、グローバルブロードキャストされた命令を、前記タイミングジェネレータモジュール内の前記マルチチップサブシステムのインタフェースに再ブロードキャストするするための命令であって、前記アレイ内の各タイミングジェネレータに再ブロードキャストするための命令にデコードする能力を有するローカルコントローラを備えたこと特徴とするテスタ装置。１０．請求項２において、シングルチップ・タイミングジェネレータモジュール内で実現可能な記憶容量を超える記憶容量を、タイミングジェネレータに提供するローカル外部メモリサブシステムをさらに備え、前記ローカル外部メモリサブシステムは、それぞれ、少なくとも１つのメモリチップをもつ複数のメモリモジュールを含み、前記タイミングジェネレータのうちの一意のタイミングジェネレータと１対１に関係付けをしたことを特徴とするテスタ装置。１１．請求項２において、前記デジタルシステムは、タイミングジェネレータをピンチャネルに割り当てる再構成可能アロケータ回路を含み、前記タイミングジェネレータのソフトウェアで指定された複数のサブセットは、前記ピンチャネルと関係付けしてあり、前記ソフトウェアで指定されたサブセットは、それぞれ、該ソフトウェアで指定された各サブセットの各タイミングジェネレータによって生成されたイベントを、前記ピンチャネルのうちの前記一意のピンチャネルにマルチプレクシングするためであって、前記各ピンチャネルのうちの観察されたピン値出力を、タイミングジエネレータのうちのソフトウェアで指定された各関係付けをしたサブセットの各メンバに配送するために、前記ピンチャネルのうちの前記一意のピンチャネルと１対１に関係付けをしたことを特徴とするテスタ装置。１２．請求項１１において、前記タイミングジェネレータの前記ソフトウェアで指定されたサブセットは、相互に非連続であることを特徴とするテスタ装置。１３．請求項１１において、前記再構成可能アロケータ回路は、機能テスト実施中に該再構成可能アロケータ回路の再構成を可能にすることによってランタイム再割り当てを行う構成になっており、前記再構成は、グローバルブロードキャストされた命令に応答して行われることを特徴とするテスタ装置。１４．請求項１３において、前記再構成可能アロケータ回路は、前記各タイミングジェネレータと前記各ピンチャネルとをコネクションパスで接続する能力を有するクロスバースイッチを備えたことを特徴とするテスタ装置。１５．請求項１１において、前記再構成可能アロケータ回路は、前記各タイミングジェネレータから前記各ピンチャネルへ多対１マッピングする第１の構成を備えたことを特徴とするテスタ装置。１６．請求項１５において、前記再構成可能アロケータ回路は、多対多マッピングする第２の構成をさらに備え、前記各タイミングジェネレータは、前記ピンチャネルの少なくとも１つと関係付けし、前記各ピンチャネルは、前記複数のタイミングジェネレータと関係付したことを特徴とするテスタ装置。１７．請求項１１において、前記再構成可能アロケータ回路は、前記タイミングジェネレータと前記ピンチャネルとの間の可能なコネクションのセットのうちの選択された適正なサブセットを提供する回路トポロジを備えたことを特徴とするテスタ装置。１８．請求項１１において、前記再構成可能アロケータ回路は、前記各タイミングジェネレータモジュールと１対１で関係付けをしたクロスバースイッチを備え、前記クロスバースイッチは、前記タイミングジェネレータアレイ内の全てのタイミングジェネレータモジュールと、該タイミングジェネレータモジュールと関係付けをした前記各ピンチャネルとの間に複数のパスを提供したことを特徴とするテスタ装置。１９．請求項１１において、前記再構成可能アロケータ回路は、前記タイミングジェネレータと前記複数のピンチャネルとの間の選択的にイネーブルにした電気的パスと、前記各タイミングジェネレータからの利用可能なパスのうちの１つのパスを確実にイネーブルにするメモリベース構成の制御回路と、前記各ピンチャネルと関係付をしたタイミングジェネレータからの制御信号を、前記制御メモリの内容から判断して結合する少なくとも１つの時間ドメイン・エッジマルチプレクサと、測定されたピン値を、前記各ピンチャネルと関係付けをしたタイミングジェネレータに、該制御メモリの内容から判断して、配送する少なくとも１つのアナログデマルチプクサとをさらに備えたことを特徴とするテスタ装置。２０．ＳＩＭＤ半導体テスタで使用されるタイミングジェネレータモジュールであって、一般的にプログラマブルなタイミングジェネレータのアレイと、印加されたテスタシステムクロック信号に応答して、複数のハイレートクロック信号を生成するマルチクロックジェネレータ回路を有する少なくとも１つのマルチクロックジェネレータと、前記タイミングジェネレータを制御するためのプログラム命令を受け取りストアする手段とを備え、前記生成された複数のハイレートクロック信号は、前記タイミングジェネレータモジュールのサブシステムであって前記タイミングジェネレータモジュールに接続されたサブシステムを、それぞれ、物理的な実装によって決まる最大レートのオペレーションで、制御することを特徴とするタイミングジェネレータモジュール。２１．請求項２０において、命令をストアするためのキャッシュ要素と、前記キャッシュ要素と関係付をしたキャッシュコントローラとをさらに含み、前記キャッシュコントローラは、グローバルブロードキャストされた命令に応答して、選択されたた命令を前記キャッシュ要素にストアするとともに、指定された命令シーケンスを取り出し、タイミングジェネレータモジュール内にローカルに再ブロードキャストすることを特徴とするタイミングジェネレータモジュール。２２．ＳＩＭＤ半導体テスタデジタルシステムであって、システムクロックレートで発振するシステムクロック信号により制御されるグローバル命令ブロードキャストネットワークと、第２のクロック信号により制御されるマルチチップサブシステムと、前記グローバル命令ブロードキャストネットワークに結合されるとともにマルチチップサブシステムに結合され、シングルチップ上に実装されたタイミングジェネレータモジュールであって、第３のクロック信号によって制御される第１内部サブシステムと、第４のクロック信号によって制御される第２内部サブシステムと、前記システムクロック信号に応答して、前記第２、第３、および第４クロック信号を含む複数のクロック信号を生成するマルチクロック生成回路とを含むタイミングジェネレータモジュールとを備え、前記第３および第４クロック信号のうちの一方のクロック信号が、前記システムクロックレートより高速のタイミングジェネレータモジュールのクロックレートで発振するタイミングジェネレータモジュールのクロック信号であり、前記第２クロック信号が、前記システムクロックレートよりも高いレートであるが、前記タイミングジェネレータモジュールのクロック信号よりも高いレートでないマルチチップサブシステムのクロックレートで発振することを特徴とするＳＩＭＤ半導体テスタデジタルシステム。２３．ＤＵＴ内部の回路にアクセスするための複数のコンタクトポイントをもつＤＵＴをテストするテスタであって、前記ＤＵＴの複数のコンタクトポイントに対してイベントシーケンスを発生する複数のタイミングジェネレータ・ビルディングブロックと、前記複数のタイミングジェネレータ・ビルディングブロックの間でデータをやりとりすることが可能であり、各タイミングジェネレータ・ビルディングブロックが他の各タイミングジェネレータ・ビルディングブロックとデータをやりとりしてイベントシーケンスを発生することが可能な通信ネットワークとを備えたことを特徴とするテスタ。２４．請求項２３において、前記各タイミングジェネレータ・ビルディングブロックは、複数のタイミングジェネレータモジュールを備え、前記各タイミングジェネレータモジュールは、イベントシーケンスを発生するため、複数のタイミングジェネレータを含むことを特徴とするタイマ。２５．請求項２４において、前記各タイミングジェネレータは、前記ＤＵＴの各コンタクトポイントに関係付けしてあり、前記通信ネトワークは、異なるコンタクトポイントと関係付けしたタイミングジェネレータがデータをやりとりすることを可能にすることを特徴とするテスタ。２６．請求項２３において、前記データは、テストされているコンタクトポイントの現在状態に関係するデータと関係しないデータを備えたことを特徴とするテスタ。２７．請求項２５において、前記データは、テストされているコンタクトポイントの現在状態に関係するデータと関係しないデータを備えたことを特徴とするテスタ。２８．請求項２３において、テストプログラムに従ってシステムクロック信号と命令とを供給するシステムコントローラと、前記システムクロック信号と前記命令とを複数のタイミングジエネレータ・ビルディングブロックにブロードキャストして、イベントシーケンスをテストプログラムに従って発生させるグローバル命令ブロードキャストネットワークとをさらに備えたことを特徴とするテスタ。２９．請求項２４において、テストプログラムに従ってシステムクロック信号と命令とを供給するシステムコントローラと、前記システムクロック信号と命令とを複数のタイミングジェネレータ・ビルディングブロックにブロードキャストして、イベントシーケンスをテストプログラムに従って発生させるグローバル命令ブロードキャストネットワークとをさらに備えたことを特徴とするテスタ。３０．請求項２４において、各タイミングジェネレータを各コンタクトポイントに選択的に関係付けして、タイミングジェネレータとコンタクトポイントとの関係付けがソフトウェア制御により再割り当てできるようにする再構成可能アロケータユニットをさらに備えたことを特徴とするタイマ。３１．請求項２４において、前記タイミングジェネレータは、複数のサブセットのタイミングジェネレータに分割されて、各サブセットが少なくとも１つのタイミングジェネレータを含んでおり、前記コンタクトポイントは、複数のサブセットのコンタクトポイントに分割されて、各サブセットが少なくとも１つのコンタクトポイントを含んでおり、タイミングジェネレータの各サブセットは、コンタクトポイントのサブセットと関係付けしてあり、前記テスタは、タイミングジェネレータの各サブセットに対して、タイミングジェネレータのサブセットの各タイミングジェネレータを、コンタクトポイントの関係付けをしたサブセットの個々のコンタクトポイントと選択的に関係付けして、タイミングジェネレータとコンタクトポイントとの関係付けが、ソフトウェア制御により再割り当て可能な再構成可能アロケータユニットを備えたことを特徴とするタイマ。３２．請求項２４において、各タイミングジェネレータモジュールは、そのタイミングジェネレータモジュール内のサブシステムか、そのタイミングジェネレータモジュールに接続した少なくとも１つのサブシステムを有し、各タイミングジェネレータモジュールは、システムクロック信号を受信し、受信されたシステムクロック信号から複数のローカルクロック信号であって、タイミングジェネレータモジュールの前記少なくとも１つのサブシステムの各サブシステムを、そのサブシステムのほぼ最高レートのオペレーションで制御するためのローカルクロック信号を含む複数のローカルクロック信号を生成するマルチクロックジェネレータを備えたことを特徴とするタイマ。３３．請求項２４において、各タイミングジェネレータは、ＡＬＵとレジスタファイルを含んでいて、前記ＤＵＴの複数のコンタクトポイントのためにイベントシーケンスを発生するプログラマブルイベントカルキュレータを備えたことを特徴とするテスタ。３４．請求項３３において、前記各タイミングジェネレータは、テスト中にオペレートして、命令の条件付き実行を可能にするコンテキストマネージャをさらに備えたことを特徴とするテスタ。３５．ＤＵＴ内の回路にアクセスするための複数のコンタクトポイントを有するＤＵＴをテストするテスタであって、前記ＤＵＴの複数のコンタクトポイントに対してイベントシーケンスを発生する複数のタイミングジェネレータであって、前記ＤＵＴの各コンタクトポイントと関係付けをした複数のタイミングジェネレータと、異なるコンタクトポイントと関係付けをしたタイミングジェネレータにデータをやりとりさせ、イベントシーケンスを発生する通信ネットワークとを備えたことを特徴とするテスタ。３６．請求項３５において、前記データは、テスト中のコンタクトポイントの現在状態に関係するデータと関係しないデータを備えたことを特徴とするテスタ。３７．請求項３５において、テストプログラムに従ってシステムクロック信号と命令とを供給するシステムコントローラと、前記システムクロック信号と命令を複数のタイミングジェネレータにブロードキャストし、イベントシーケンスをテストプログラムに従って発生させるグローバル命令ブロードキャストネットワークとをさらに備えたことを特徴とするテスタ。３８．請求項３５において、複数のタイミングジェネレータの各タイミングジェネレータを複数のコンタクトポイントの各コンタクトポイントに選択的に関係付け、タイミングジェネレータとコンタクトポイントとの関係付けを、ソフトウェア制御により再割り当て可能な再構成可能アロケータユニットをさらに備えたことを特徴とするテスタ。３９．請求項３５において、前記各タイミングジェネレータは、ＡＬＵとレジスタファイルを含んでいて、前記ＤＵＴの複数のコンタクトポイントのためにイベントシーケンスを発生するプログラマブルイベントカルキュレータを備えたことを特徴とするテスタ。４０．請求項３９において、前記各タイミングジェネレータは、テスト中にオペレートして、命令の条件付き実行を可能にするコンテキストマネージャをさらに備えたことを特徴とするテスタ。４１．ＤＵＴ内の回路にアクセスするための複数のコンタクトポイントを有するＤＵＴをテストするテスタであって、前記ＤＵＴの複数のコンタクトポイントに対してイベントシーケンスを発生する複数のタイミングジェネレータと、前記複数のタイミングジェネレータの各タイミングジエネレータを複数のコンタクトポイントの各コンタクトポイントに選択的に関係付けて、タイミングジェネレータとコンタクトポイントとの関係付けを、ソフトウェア制御により再割り当て可能な再構成可能アロケータユニットとを備えたことを特徴とするテスタ。４２．請求項４１において、前記タイミングジェネレータは、タイミングジェネレータの複数のサブセットであって、少なくとも１つのタイミングジェネレータをそれぞれ含む複数のサブセットに区分され、前記コンタクトポイントは、コンタクトポイントの複数のサブセットであって、少なくとも１つのコンタクトポイントをそれぞれ含む複数のサブセットに区分され、タイミングジェネレータの各サブセットは、コンタクトポイントのサブセットと関係付けしてあり、前記再構成可能アロケータユニットは、タイミングジェネレータの各サブセットに対して、タイミングジェネレータのサブセットの各タイミングジェネレータを、コンタクトポイントの関係付けをしたサブセットの個々のコンタクトポイントに選択的に関係付けし、タイミングジェネレータとコンタクトポイントとの関係付けが、ソフトウェア制御により再割り当て可能であることを特徴とするタイマ。４３．請求項４１において、テストプログラムに従ってシステムクロック信号と命令を供給するシステムコントローラと、前記システムクロック信号と命令を複数のタイミングジェネレータ・ビルディングブロックにブロードキャストして、イベントシーケンスをテストプログラムに従って発生させるグローバル命令ブロードキャストネットワークとをさらに備えたことを特徴とするテスタ。４４．請求項４１において、異なるコンタクトポイントと関係付けをしたタイミングジェネレータによるデータのやりとりを可能にし、イベントシーケンス発生を可能にした通信ネットワークをさらに備えたことを特徴とするテスタ。４５．請求項４４において、前記データは、テストされているコンタクトポイントの現在状態に関係するデータと関係しないデータを備えたことを特徴とするテスタ。４６．請求項４１において、各タイミングジェネレータは、ＡＬＵとレジスタファイルを含んでいて、前記ＤＵＴの複数のコンタクトポイントのためにイベントシーケンスを発生するプログラマブルイベントカルキュレータを備えたことを特徴とするテスタ。４７．請求項４６において、前記各タイミングジェネレータは、テスト中にオペレートして、命令の条件付き実行を可能にするコンテキストマネージャをさらに備えたことを特徴とするテスタ。４８．ＤＵＴ内の回路にアクセスするための複数のコンタクトポイントを有するＤＵＴをテストするテスタであって、前記ＤＵＴの複数のコンタクトポイントに対してイベントシーケンスを発生する複数のタイミングジェネレータを備え、前記各タイミングジェネレータモジュールは、該タイミングジェネレータモジュール内に少なくとも１つのサブシステムを有するか、該タイミングジェネレータモジュールに接続した少なくとも１つのサブシステムを有し、前記各タイミングジェネレータモジュールは、システムクロック信号を受信し、受信されたシステムクロック信号から、複数のローカルクロック信号であって、タイミングジェネレータモジュールの前記少なくとも１つのサブシステムの各サブシステムを、そのサブシステムのほぼ最高レートのオペレーションで制御するためのローカルクロック信号を含む複数のローカルクロック信号を生成するマルチクロックジェネレータ含むことを特徴とするタイマ。４９．請求項４８において、各タイミングジェネレータモジュールに対して、マルチクロックジェネレータによって発生されるローカルクロック信号は、システムクロック信号のクロックレートよりも大であるか、等しいクロックレートであることを特徴とするテスタ。５０．請求項４８において、各タイミングジェネレータモジュールは、命令をストアするメモリと、前記命令をメモリにライトし、タイミングジェネレータモジュール内でブロードキャストするために、メモリから指定の命令シーケンスを取り出すメモリコントローラとを備えたことを特徴とするテスタ。５１．請求項４８において、前記各タイミングジェネレータモジュールは、イベントシーケンスを発生するための複数のタイミングジェネレータを含んでおり、本テスタは、タイミングジェネレータをコンタクトポイントに選択的に関係付けして、タイミングジェネレータとコンタクトポイントとの関係付けが、ソフトウェア制御により再割り当て可能な再構成可能アロケータユニットをさらに備えたことを特徴とするテスタ。５２．請求項４８において、前記各タイミングジェネレータモジュールは、複数のタイミングジェネレータを含み、各タイミングジェネレータがＤＵＴの各コンタクトポイントに関係付けしてあり、本テスタは、異なるコンタクトポイントと関係付けしたタイミングジェネレータがデータをやりとりしてイベントシーケンスを発生可能な通信ネットワークをさらに備えたことを特徴とするテスタ。５３．請求項５２において、前記データは、テストされているコンタクトポイントの現在状態に関係するデータと関係しないデータを備えたことを特徴とするテスタ。５４．請求項４８において、前記各タイミングジェネレータモジュールは、イベントシーケンスを発生するための複数のタイミングジェネレータを含み、前記各タイミングジェネレータは、ＡＬＵとレジスタファイルを含んでいて、前記ＤＵＴの複数のコンタクトポイントのためにイベントシーケンスを発生するプログラマブルイベントカルキュレータを備えたことを特徴とするテスタ。５５．請求項５４において、前記データは、テストされているコンタクトポイントの現在状態に関係するデータと関係しないデータを備えたことを特徴とするテスタ。５６．ＤＵＴ内の回路にアクセスするための複数のコンタクトポイントを有するＤＵＴをテストするテスタであって、ＡＬＵとレジスタファイルをそれぞれ含み、前記ＤＵＴの複数のコンタクトポイントのためにイベントシーケンスを発生するプログラマブルイベントカルキュレータをそれぞれ含む複数のタイミングジェネレータを備えたことを特徴とするテスタ。５７．請求項５６において、前記各タイミングジエネレータは、テスト中にオペレートして、命令の条件付き実行をイネーブルにするコンテキストマネージャをさらに備えたことを特徴とするテスタ。５８．請求項５６において、前記各タイミングジェネレータは、前記ＤＵＴの各コンタクトポイントと関係付けしてあり、本テスタは、異なるコンタクトポイントと関係付けしたタイミングジェネレータがデータをやりとりしてイベントシーケンスを発生することができる通信ネットワークをさらに備えたことを特徴とするテスタ。５９．請求項５８において、前記データは、テストされているコンタクトポイントの現在状態に関係するデータと関係しないデータとを備えたことを特徴とするテスタ。６０．請求項５６において、タイミングジェネレータをコンタクトポイントに選択的に関係付けして、タイミングジェネレータとコンタクトポイントとの関係付けがソフトウェア制御により再割り当て可能な再構成可能アロケータユニットをさらに備えたことを特徴とするテスタ。６１．ＤＵＴ内の回路にアクセスするための複数のコンタクトポイントを有するＤＵＴをテストするテスタであって、テストプログラムに従ってシステムクロック信号と命令を供給するシステムコントローラと、前記システムクロック信号と前記命令をブロードキャストするグローバル命令ブロードキャストネットワークと、前記ブロードキャストされたシステムクロック信号と命令とをグローバル命令ブロードキャストネットワークから受信する複数のタイミングジェネレータ・ビルディングブロックであって、それぞれ、複数のタイミングジェネレータモジュールを含む複数のタイミングジェネレータ・ビルディングブロックと、タイミングジェネレータモジュール内に少なくとも１つのサブシステムを有するか、前記タイミングジェネレータモジュールに接続された少なくとも１つのサブシステムを有するタイミングジェネレータモジュールであって、システムクロック信号から、タイミングジェネレータモジュールの前記少なくとも１つのサブシステムの各サブシステムをそのサブシステムのほぼ最高レートのオペレーションで制御する複数のローカルクロック信号を生成するマルチクロックジェネレータと、ＡＬＵとレジスタファイルを含んでいて、前記ＤＵＴの複数のコンタクトポイントのためにイベントシーケンスを発生するプログラマブルイベントカルキュレータをそれぞれ含む複数のタイミングジェネレータとを含むタイミングジェネレータモジュールと、個々のタイミングジェネレータをコンタクトポイントに選択的に関係付けし、タイミングジェネレータとコンタクトポイントとの関係付けがソフトウェア制御により再割り当て可能な再構成可能アロケータユニットと、異なるコンタクトポイントと関係付けしたタイミングジェネレータがデータをやりとりすることを可能にする通信ネトワークとを備えたことを特徴とするテスタ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ

Claims

【特許請求の範囲】１．入出力信号パスの働きをしてテスタ回路に結合するための複数の電気的コンタクト入出力ピンをもつテスト対象デバイス（ＤＵＴ）をテストするための単一命令ストリーム複数データストリーム（ＳＩＭＤ）半導体チップテスタ装置であって、該半導体テスタは、ＤＵＴの前記複数のピンに対応していて、そこに１対１の関係でオペレート状態で接続するための複数のピンエレクトロニクス回路と、個別的に対応するピンエレクトロニクス回路に結合されて、対応するＤＵＴピンと通信するための同数の複数のピンチャネルと、システムクロックを生成し、少なくとも１つのテストプログラムをストアし順序づけるためのデジタルシステムコントローラと、前記デジタルシステムコントローラに応答してオペレートする複数のＴＧモジュールであって、各モジュールは、ＤＵＴをテストするために正確にタイミングがとられたドライブイベントとストローブイベントの、予め定めたシーケンスを発生するためにＴＧのアレイがそこに形成されているシングル半導体チップであり、前記ＴＧは前記ピンチャネルのうち選択したものとオペレート状態で関係付けしてが可能であるものと、ＴＧモジュールを制御し、調整し、メモリ増補するための複数のマルチチップサブシステムとを備えていて、各ＴＧモジュールは前記マルチチップサブシステムと該モジュール内のＴＧの各々間を結ぶインタフェースコネクションをさらに含んでいることを特徴とするテスタ装置。２．請求項１に記載のテスタ装置において、システムコントローラからのクロック情報と命令を前記ＴＧモジュールに配送するためのグローバル命令ブロードキャストサブシステムと、該ＴＧからのテストステータス情報を収集し、それを前記システムコントローラに戻すための応答サブシステムと、ＴＧモジュール内に実現されたインタフェースを内蔵するＤＵＴ入出力サブシステムとをさらに含み、前記インタフェースは該ＴＧと前記ピンチャネル間を結ぶコネクションを備えていることを特徴とするテスタ装置。３．請求項１に記載のテスタ装置において、各ＴＧは少なくとも１つのイベントカルキュレータ回路と少なくとも１つのイベントコンバータ回路を含み、前記イベントカルキュレータ回路はデジタル回路設計手法を使用して実現されていて、前記イベントコンバータ回路はアナログ回路設計手法を使用して実現されている動的に再構成可能なプログラマブルディレイ回路を含んでいることを特徴とするテスタ装置。４．請求項３に記載のテスタ装置において、前記ＴＧのイベンタカルキュレータ回路の各々はＴＧの柔軟性とスケーラビティを向上するプログラマブル処理要素であることを特徴とするテスタ装置。５．請求項４に記載のテスタ装置において、前記プログラマブル処理要素は汎用目的の計算能力を備えていることを特徴とするテスタ装置。６．請求項５に記載のテスタ装置において、前記プログラマブル処理要素は算術論理演算ユニットと、リードポートとライトポートをもつレジスタファイルと、前記マルチチップサブシステムとのインタフェースであって、機能ユニットと同等の働きをする複数のインタフェースと、コンテキスト管理ユニットとを装備し、該処理ユニットはレジスタ間オペレーションを条件付きで実行し、該マルチチップサブシステムを介してレジタスファイルデータをやりとりする能力を備えていることを特徴とするテスタ装置。７．請求項２に記載のテスタ装置において、前記ＴＧモジュールを相互接続し、前記デジタルシステム内のペアの種々ＴＧが中間テスト情報と他のデータをやりとりすることを可能にする通信サブシステムをさらに含んでいることを特徴とするテスタ装置。８．請求項１に記載のテスタ装置において、前記ＴＧモジュールはグローバルにブロードキャストされた命令を、該ＴＧモジュール内で前記マルチチップサブシステムのインタフェースと前記アレイ内の各ＴＧに再ブロードキャストするための命令にデコードする能力を備えたローカルコントローラを備えていることを特徴とするテスタ装置。９．請求項２に記載のテスタ装置において、シングルチップＴＧモジュール内に実現可能である容量以上のメモリ容量をＴＧにもたせるローカル外部メモリサブシステムをさらに含み、各ローカル外部メモリサブシステムは少なくとも１つのメモリチップをもつ複数のメモリモジュールから構成され、前記ローカル外部メモリサブシステムの各々は前記ＴＧの独自の１つと１対１の関係で関係付けしてられていることを特徴とするテスタ装置。１０．請求項２に記載のテスタ装置において、前記デジタルシステムはＴＧをピンチャネルに割り当てる再構成可能アロケータ回路を含み、前記ＴＧのソフトウェアで指定された複数のサブセットは前記ピンチャネルと関係付けしてられ、前記ソフトウェアで指定されたサブセットの各々は該ピンチャネルの独自の１つと１対１に関係付けしてれて、該ソフトウェアで指定されたサブセットの各々の各ＴＧによって発生されたイベントを多重化して該ピンチャネルの前記独自の１つに現れるようにするとともに、該ピンチャネルの各々の観察されたピンの値出力をＴＧのソフトウェアで指定された各関連サブセットに配送するようにしたことを特徴とするテスタ装置。１１．請求項１０に記載のテスタ装置において、前記ＴＧの前記ソフトウェアで指定されたサブセットは相互に非連続であることを特徴とするテスタ装置。１２．請求項１０に記載のテスタ装置において、前記再構成可能アロケータ回路は機能テストの実施期間に該再構成可能アロケータ回路の再構成を可能にすることによってランタイム再割り当てを行う構成になっており、前記再構成はグローバルにブロードキャストされた命令に応答して行われることを特徴とするテスタ装置。１３．請求項１２に記載のテスタ装置において、前記再構成可能アロケータ回路は前記ＴＧの各々と前記ピンチャネルの１つひとつの間をコネクションパスで結ぶ能力をもつクロスバースイッチを含んでいることを特徴とするテスタ装置。１４．請求項１０に記載のテスタ装置において、前記再構成可能アロケータ回路は前記ＴＧの各々と前記ピンチャネルの各々とを多対１でマッピング（対応づける）第１の構成を含んでいることを特徴とするテスタ装置。１５．請求項１４に記載のテスタ装置において、前記再構成可能アロケータ回路は多数対多数でマッピングする第２の構成をさらに含み、前記ＴＧの各々は前記ピンチャネルの少なくとも１つと関係付けしてられ、該ピンチャネルの各々は複数の該ＴＧと関係付けしてられていることを特徴とするテスタ装置。１６．請求項１０に記載のテスタ装置において、前記再構成可能アロケータ回路は前記ＴＧと前記ピンチャネルとの間の取り得るコネクションのセットから選択した正しいサブセットを提供する回路トポロジを含んでいることを特徴とするテスタ装置。１７．請求項１０に記載のテスタ装置において、前記再構成可能アロケータ回路は前記ＴＧモジュールの各々と１対１で関係付けしてられているクロスバースイッチを含み、該クロスバースイッチは前記アレイ内の全てのＴＧモジュールと、該ＴＧモジュールと関係付けしてられた前記ピンチャネルの１つひとつの間を複数のパスで結んでいることを特徴とするテスタ装置。１８．請求項１０に記載のテスタ装置において、前記再構成可能アロケータ回路は、さらに、前記ＴＧと複数の前記ピンチャネルとの間の選択的に使用可能にされる電気的パスと、該ＴＧの各々からの使用可能なパスのうち正確に１つを使用可能にするメモリベース構成の制御回路と、該ピンチャネルの各々と関係付けしてられたＴＧからの制御信号を、前記制御メモリの内容から判断して結合する少なくとも１つの時間ドメイン・エッジマルチプレクサと、測定されたピンの値を該ピンチャネルの各々と関係付けしてられたＴＧに、該制御メモリの内容から判断して配送する少なくとも１つのアナログデマルチプクサとを含んでいることを特徴とするテスタ装置。１９．単一命令ストリーム複数データストリーム（ＳＩＭＤ）半導体テスタで使用されるＴＧモジュールであって、該ＴＧモジュールは、全体的にプログラマブルなＴＧのアレイと、印加されたテスタシステムクロック信号に応答して複数のハイレートクロック信号を生成するようにオペレートするマルチクロックジェネレータ回路をもつ少なくとも１つのマルチクロックジェネレータと、前記ＴＧを制御するためのプログラム命令を受け取ってストアしておく手段とを備え、生成された複数のハイレートクロック信号はＴＧモジュール内にあって、そこに接続された種々のサブシステムを、各々がその物理的実装によって決まる最大レートのオペレーションで制御するようにしたことを特徴とするＴＧモジュール。２０．請求項１９に記載のＴＧモジュールにおいて、命令をストアしておくキャッシュ要素と、それに関係付けしてられたキャッシュコントローラとをさらに含み、前記キャッシュコントローラはグローバルにブロードキャストされた命令に応答して、選択した命令をキャッシュ要素にストアしておくとともに、指定された命令シーケンスをリトリーブしてＴＧモジュール内でローカルに再ブロードキャストするようにオペレートすることを特徴とするＴＧモジュール。２１．単一命令ストリーム複数データストリーム（ＳＩＭＤ）半導体テスタデジタルシステムであって、システムクロックレートで発振するシステムクロック信号で制御されるグローバル命令ブロードキャストネットワークと、第２のクロック信号で制御されるマルチチップサブシステムと、前記グローバル命令ブロードキャストネットワークとマルチチップサブシステムに結合されたＴＧモジュールとを備え、該ＴＧモジュールはシングチップ上に実装されているとともに、第３のクロック信号によって制御される第１内部サブシステムと、第４のクロック信号によって制御される第２内部サブシステムと、前記システムクロック信号に応答して、前記第２、第３、および第４クロック信号を含む複数のクロック信号を生成するようにオペレートするマルチクロック生成回路とを含んでいて、該第３および第４クロック信号の一方は該システムクロックレートより高速のＴＧモジュールのクロックレートで発振するＴＧモジュールのクロック信号であり、該第２クロック信号は該システムクロックレートよりも高速であるが、前記ＴＧモジュールのクロック信号よりも高速でないマルチチップサブシステムのクロックレートで発振するようにしたことを特徴とするＳＩＭＤ半導体テスタデジタルシステム。