JP2001358543A - 電力増幅器 - Google Patents
電力増幅器Info
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- JP2001358543A JP2001358543A JP2001123800A JP2001123800A JP2001358543A JP 2001358543 A JP2001358543 A JP 2001358543A JP 2001123800 A JP2001123800 A JP 2001123800A JP 2001123800 A JP2001123800 A JP 2001123800A JP 2001358543 A JP2001358543 A JP 2001358543A
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Abstract
る。 【構成】 MMIC110は、二段のFET112、1
13と3箇所の整合回路部111、113、115と2
箇所のゲートバイアス抵抗器116、117を集積して
いる。ドレインバイアス回路部101とゲートバイアス
回路部102は実装基板100上に形成され、それぞれ
ドレイン電圧供給端子121、122及びゲート電圧供
給端子123、124に接続される。信号は信号入力端
子126より入力され、信号出力端子127より出力さ
れる。動作バイアス点は、ゲートバイアス回路部102
中の可変抵抗器を利用した抵抗分割によってゲートバイ
アスを印加することによって調整できる。
Description
いられるGaAs基板上に搭載される高周波信号増幅用
FETを用いた電力増幅器に関し、特に動作周波数及び
動作バイアス点を変更することのできる電力増幅器に関
するものである。
テムが検討されており、それぞれのシステムに対応した
送信用電力増幅デバイスが求められている。
イスとして、GaAsMESFETやJFETあるいは
HBTを用いたモジュール、一体型集積回路(以下MM
ICと呼ぶ)の各種構成例が報告されている。例えば一
般的なMMICの構造では、GaAsのバンドギャップ
が広く、常温においても真性GaAsの電気伝導度が低
いので、半絶縁性GaAs基板が得られるということを
利用し、GaAs基板上にトランジスタ、ダイオード等
の能動素子や、スパイラルインダクタ、インターディジ
タルキャパシタ、MIMキャパシタ,伝送線路,薄膜抵
抗等の受動素子を集積化して一体形成している。また、
IEEE GaAs IC sympo. tech. Digest pp.53-56 1993に開
示されるごとく、上述のような能動素子や受動素子を内
蔵するMMICをパッケージ内部に形成し基板上に実装
したモジュール(マルチチップIC)が報告されてい
る。そして、このMMICやモジュールを基板上に実装
して、各種の用途に適用するようになされている。すな
わち、単体トランジスタと個別部品とを用いて組み上げ
たのでは、動作周波数が高くなると部品の取付位置の誤
差や部品自体の特性上のバラツキによってマイクロ波特
性の大きなバラツキを生ぜしめ、製造歩留まりを低下さ
せるが、このようなMMICやモジュールを構成するこ
とによって、所定の特性を安定して発揮しうるようにな
されている。
上記従来のMMICやモジュールでは、下記のような問
題があった。すなわち、これらはある特定のシステムの
みに適合するよう設計されているために、動作周波数を
変えて使用すると満足できる特性が出せないことがあ
る。また、FETの動作バイアス点あるいは動作級(た
とえばA級、B級など)の変更を外部より行なうことは
できない。例えば、上記IEEE GaAs IC sympo. tech. Di
gest pp.53-56 1993に示されるモジュールでは、すべて
の回路ブロックがパッケージ内部に形成されているため
外部から動作周波数や動作バイアス点の変更を行うこと
は不可能であった。
aAs基板上に搭載されるコンデンサやインダクタンス
等の受動素子の占有面積が大きいために、高価なGaA
s基板のチップサイズが大きくなり、製造コストの低減
が困難であるという問題があった。
あり、その第1の目的は、MMICを使用して実装基板
に組み込む際に、特性のバラツキを生ぜしめることな
く、その動作周波数に応じた調整を行ないうるように構
成された増幅器を提供することにある。
基板を使用する高周波回路あるいはこの高周波回路を搭
載した電力増幅器において、化合物半導体基板の占有面
積を低減することにより、製造コストの低減を図ること
にある。
を達成するために、本発明では、MMIC内部とMMI
Cが実装される基板上に、電力増幅器を構成する回路部
を分割形成することにより、動作バイアス点を可変にす
るようにしている。
び受動素子を一体的に形成した集積回路と、上記集積回
路を実装するための基板とを備えた電力増幅器におい
て、上記集積回路内に設けられたゲート電極,ドレイン
電極及びソース電極からなり高周波信号を増幅するため
の少なくとも1つの増幅用FETと、上記集積回路内に
設けられ上記増幅用FETのゲート電極に電圧を供給す
るためのゲート電圧供給端子と、上記集積回路外の基板
上に設けられた第1,第2ゲート電源部と、上記ゲート
電圧供給端子と上記第1,第2ゲート電源部との間にそ
れぞれ介設された第1,第2抵抗部材とを備え、上記2
つの抵抗部材のうち少なくとも上記第2抵抗部材は、上
記集積回路外の基板上に設けられた可変抵抗器であり、
該可変抵抗器の抵抗値の変更による上記増幅用FETの
動作バイアス点の変更が可能に構成されており、上記増
幅用FETのゲート電極と上記ゲート電圧供給端子との
間には、固定抵抗器が介設されている。
抵抗器によって、集積回路内の高周波信号の外部への伝
達が遮断されるので、第2抵抗部材の抵抗値の変更によ
る集積回路内の整合条件への影響が抑制されることにな
る。
び受動素子を一体的に形成した集積回路と、上記集積回
路を実装するための基板とを備えた電力増幅器におい
て、上記集積回路内に設けられゲート電極,ドレイン電
極及びソース電極からなり高周波信号を増幅するための
少なくとも1つの増幅用FETと、上記集積回路内に設
けられ上記増幅用FETのゲート電極に電圧を供給する
ためのゲート電圧供給端子と、上記集積回路外の基板上
に設けられた第1,第2ゲート電源部と、上記ゲート電
圧供給端子と上記第1,第2ゲート電源部との間にそれ
ぞれ介設された第1,第2抵抗部材と、上記増幅用FE
Tのゲート電極と上記ゲート電圧供給端子との間に介設
された固定抵抗器とを備え、上記2つの抵抗部材のうち
少なくとも上記第2抵抗部材を、上記集積回路外の基板
上で上記ゲート電圧供給端子と上記第2ゲート電源部と
の間に設けられた抵抗器取付部に取り付けられた固定抵
抗器とし、該固定抵抗器の抵抗値の変更による上記増幅
用FETの動作バイアス点の変更が可能に構成されてい
る。
ラツキによってアイドル電流が変動すると、それに応じ
当該増幅用FETと同じ集積回路内に形成された調整用
FETのアイドル電流も変化する。したがって、この調
整用FETのアイドル電流の変化を利用して、増幅用F
ETのアイドル電流のバラツキを自動的に低減させるよ
う制御することが可能となる。
び受動素子を一体的に形成した集積回路と、上記集積回
路を実装するための基板とを備えた電力増幅器におい
て、上記集積回路内に設けられゲート電極,ドレイン電
極及びソース電極からなり高周波信号を増幅するための
少なくとも1つの増幅用FETと、上記集積回路内に設
けられ上記増幅用FETのゲート電極に電圧を供給する
ためのゲート電圧供給端子と、上記集積回路外の基板上
に設けられた第1,第2ゲート電源部と、上記ゲート電
圧供給端子と上記第1,第2ゲート電源部との間にそれ
ぞれ介設された第1,第2抵抗部材とを備え、上記2つ
の抵抗部材のうち少なくとも上記第2抵抗部材は、上記
集積回路外の基板上で上記ゲート電圧供給端子と上記第
2ゲート電源部との間に設けられた抵抗器取付部に取り
付けられた固定抵抗器であり、該固定抵抗器の抵抗値の
変更による上記増幅用FETの動作バイアス点の変更を
可能に構成されており、上記第1抵抗部材は、上記集積
回路内に設けられ、ゲート電極とドレイン電極とが互い
に接続され、かつドレイン電極が上記増幅用FETのゲ
ート電極に接続されてなる調整用FETである。
る。
び受動素子を一体的に形成した集積回路と、上記集積回
路を実装するための基板とを備えた電力増幅器におい
て、上記集積回路内に設けられたゲート電極,ドレイン
電極及びソース電極からなり少なくとも1つの高周波信
号を増幅するための増幅用FETと、上記集積回路内に
設けられ、ゲート電極とドレイン電極とが互いに接続さ
れ、かつドレイン電極が上記増幅用FETのゲート電極
に接続されてなる調整用FETと、上記集積回路内に設
けられ、上記増幅用,調整用FETのゲート電極にそれ
ぞれ電圧を供給するための第1,第2ゲート電圧供給端
子と、上記集積回路外の基板上に設けられ、上記第1電
圧供給端子に上記調整用FETを介して接続される第1
ゲート電源部と、上記集積回路外の基板上に設けられ、
上記第2電圧供給端子に接続される第2ゲート電源部
と、上記集積回路外の基板上に設けられ、上記増幅用F
ETのゲート電極と調整用FETのドレイン電極との接
続部から上記第2ゲート電源部に至る経路中に介設され
た抵抗器とを備えている。
FETのアイドル電流がしきい値のバラツキによって増
大すると、同時に調整用FETのアイドル電流も増大す
る。そして、第1電源から第2電源電流が流れると、抵
抗器による電圧降下が生じ、抵抗器の下流側に接続され
た増幅用FETのゲート電位が低下する。したがって、
増幅用FETのアイドル電流が低減する方向に自動的に
制御される。また、しきい値のバラツキによって増幅用
FETのアイドル電流が過小になるときには、上述の作
用とは逆の作用により増幅用FETのアイドル電流が増
大する方向に自動的に制御される。すなわち、工程上の
バラツキによって生じた増幅用FETのアイドル電流の
バラツキが抑制されることになる。
Tとで構成し、上記電力増幅器を二段電力増幅器として
機能させるとともに、上記第1ゲート電圧供給端子を、
前段FETゲート電圧供給端子及び後段FETゲート電
圧供給端子とで構成し、上記前段FETゲート電圧供給
端子及び後段FETゲート電圧供給端子のうちいずれか
一方を上記調整用FETを介して上記第1ゲート電源部
に接続し、上記前段FETゲート電圧供給端子及び後段
FETゲート電圧供給端子のうちの他方を上記抵抗器を
介して上記第2ゲート電源部に接続しておくことによ
り、二段電力増幅器の前段FET及び後段FET双方の
アイドル電流のバラツキが抑制される。
第2電源との間に介設される抵抗器を可変抵抗器とし、
上記可変抵抗器の抵抗値の変更による上記増幅用FET
の動作バイアス点の変更を可能に構成することにより、
可変抵抗器を利用した増幅用FETの動作バイアス点の
変更による動作級の変更等が可能になる。特に、可変抵
抗抵抗器の抵抗値の調整によって、しきい値の変動によ
るアイドル電流のバラツキが抑制されるので、製造工程
のバラツキ等に起因するアイドル電流のバラツキを極め
て小さく抑制することが可能となる。
ト電圧供給端子との間に固定抵抗器を介設することがで
きる。
段FETのゲート電極と上記前段FETゲート電圧供給
端子との間、及び上記後段FETのゲート電極と上記後
段FETゲート電圧供給端子との間にそれぞれ抵抗器を
介設することができる。
定抵抗器によって、集積回路内の高周波信号の外部への
伝達が遮断されるので、第2抵抗部材の抵抗値の変更に
よる集積回路内の整合条件への影響が抑制されることに
なる。
て、説明する。
る二段電力増幅器について、図1〜図6を参照しながら
説明する。
の構成を示すブロック図である。同図に示すように、本
実施形態に係る二段電力増幅器は、実装基板100の上
にMMIC110を実装し、さらに、ドレインバイアス
回路部101及びゲートバイアス回路部102を実装基
板100上に実装して形成されている。この点が本実施
形態の特徴である。
整合回路部111、前段FET112、段間整合回路部
113、後段FET114、出力整合回路115、前段
FETゲートバイアス抵抗器116及び後段FETゲー
トバイアス抵抗器117が配設されている。なお、本来
これらの全ての素子,回路部は整合に寄与し、整合回路
部の一部となるが、ここではその効果を明確に説明する
ため、このように呼ぶこととする。また、各符号12
1、122、123、124、125、126、127
はそれぞれMMIC110の前段FETドレイン電圧供
給端子、後段FETドレイン電圧供給端子、前段FET
ゲート電圧供給端子、後段FETゲート電圧供給端子、
接地端子、信号入力端子、信号出力端子を示す。
ように、図6A,図6B,図6Cに示す通りである。
素子,回路部がすべてパッケージ内に集積されていたた
めに、外部より動作周波数や動作バイアス点を調整する
ことは困難であったが、本実施形態の構成では、以下に
説明するように、容易にそれらを行うことができる。
インピーダンスは、FETにとってのロードインピーダ
ンスあるいはソースインピーダンスに影響する因子であ
る。したがって、ドレインバイアス回路部101のイン
ピーダンスを変更することによって、動作周波数を変更
することができる。
FETでこのような処理を行うと、整合条件が変わるた
めに整合回路全体を変更する必要が生じる虞れがある。
しかし、本実施形態では、ドレインバイアス回路部10
1のインピーダンス変化量を予め考慮して3箇所の整合
回路部111,113,115が設計されているため、
ドレインバイアス回路部101のインピーダンスを変更
するだけで容易に異なる周波数で用いることが可能とな
る。
を満足させるべくインピーダンスの設定を行なうための
構成の例について説明する。
のドレインバイアス回路部101の構成の例を示す図で
あある。
可能に構成された伝送線路であるストリップ線路20
1,203とバイパスコンデンサ202,204とを用
いてドレインバイアス回路101を構成している。スト
リップ線路201,203は、一端がドレイン電源Vd
dに接続され他端がMMIC110の前段及び後段FE
Tドレイン電圧供給端子121,122にそれぞれ接続
されている。そして、ストリップ線路201には、予め
保護膜となる表皮で覆われずに露出したコンデンサ取付
部が設けられており、当該MMIC110を使用する際
の動作周波数に応じて、バイパスコンデンサ202,2
04の取付位置を決定して、整合条件を満足させる部位
に取り付けるように構成されている。具体的には、ドレ
インバイアス回路101のインピーダンスはMMIC1
10からバイパスコンデンサ202,204までのスト
リップ線路長L1,L2(図2A参照)により決定さ
れ、これらはバイパスコンデンサ202,204の設置
位置を変更することにより容易に変更することができ
る。
プインダクタ205,207と、バイパスコンデンサ2
06,208とを1つずつ配置して、ドレインバイアス
回路101を構成している。各チップインダクタ20
5,207は、一端がドレイン電源Vddに接続され他
端がMMIC110の前段又は後段FETドレイン電圧
供給端子121,122に接続されるように取り付け可
能に構成されている。さらにチップインダクタ205,
207のドレイン電源側端と接地との間にバイパスコン
デンサ206,208を取り付けるためのインダクタ取
付部が設けられている。この例では、ドレインバイアス
回路101のインピーダンスはチップインダクタ20
5,207のインダクタンス値により決定されるので、
当該MMIC110を使用する際の動作周波数に対して
適合するインダクタンス値を有するチップインダクタを
取り付けることによって、整合条件を満足させることが
できる。
06,208はドレイン電源Vddのインピーダンスあ
るいはその変動がMMIC110内部のFETに影響を
与えないように挿入したものであるが、ドレイン電源V
ddのインピーダンスとその変動を考慮し、FETへの
影響が許容範囲に収まるようにMMIC110を設計す
ることにより、バイパスコンデンサ206,208を省
略することは可能である。
バイアス回路101をMMIC110内ではなく、実装
基板100内に形成したことにより、以下のような効果
が得られる。
困難であった動作周波数の変更処理も、ドレインバイア
ス回路部101を実装基板100上に形成することによ
り容易に行えることとなる。
MIC110内部から実装基板100上に移すことによ
り、高価なGaAs基板を使用したMMIC110のチ
ップ面積が削減でき、MMIC110自体のコストを低
減できることとなる。
寄生抵抗は、ドレインバイアス回路部101をMMIC
110内部に形成した場合に比べ大幅に削減されるた
め、電源電圧がドレインバイアス回路101による電圧
降下を受けることなくFETのドレイン電極に印加され
る。したがって、飽和出力特性の劣化が抑制され、利得
や効率の低下が従来のMMICに比べ抑制されるので、
平均的に特性が向上するとともに、MMIC110の歩
留まりも向上することとなる。
各段のドレインバイアス回路101を実装基板100上
に形成したが、本発明はかかる実施形態に限定されるも
のではなく、少なくともいずれか一方が実装基板100
上に形成されていればよい。1段あるいは3段以上の増
幅段を有する増幅器では、任意の1箇所或いは数箇所を
実装基板上に形成しても同様の効果を得ることができ
る。
プ線路とバイパスコンデンサによるドレインバイアス回
路とチップインダクタとバイパスコンデンサあるいはチ
ップインダクタだけによるドレインバイアス回路を組み
合わせても同様の効果が得られる。
102もドレインバイアス回路部101と同様に整合条
件に影響を与えるが、ドレインバイアス回路部101の
みならずゲートバイアス回路部102においても高周波
での調整を行う必要が生じることは、反面、煩雑な処理
となる虞れもある。そこで、本実施形態では、ゲートバ
イアス回路部102では直流での調整のみを行い、高周
波的に影響を与えないように、MMIC内部にゲートバ
イアス抵抗器116,117を形成、配置し高周波的に
分離することにより、その影響を無視できるものとして
いる。図1に示す構成では、ゲートバイアス抵抗器11
6,117を各FET112,114のゲート電極に接
続しているが、ゲート電極に直接接続せず、ゲート電極
に接続されたインダクタあるいは抵抗器に接続しても、
直流を伝達し、高周波を分離するという効果は当然得ら
れる。
幅器においては、各段のFETゲート電圧供給端子12
3,124に所望の電圧を印加することにより、動作バ
イアス点を変更することができる。ただし、ゲートバイ
アス調整のためだけに可変電圧源を用意し、特に第1実
施形態のように2箇所の調整箇所を個別に調整すること
は煩雑である場合もある。そこで、次に、固定電圧を供
給する電圧源と1箇所における抵抗値の調整で2箇所の
FETの動作バイアス点調整を同時に行うことのできる
ゲートバイアス回路の構成について、以下に説明する。
102の電気回路図である。同図に示すように、固定抵
抗器301,302と可変抵抗器303とがグラウンド
とゲート電源Vgg間に直列に配置され、この電位差の
抵抗分割電位がMMIC110のゲート電圧供給端子1
23,124に与えられる構成になっている。ここで
は、上記ゲート電源Vggが請求項8にいう第2ゲート
電源部であり、可変抵抗器303が第2抵抗部材であ
り、グラウンドが第1ゲート電源部であり、固定抵抗器
301(又は302)が第1抵抗部材に相当する。
路102をMMIC110内ではなく、実装基板100
内に形成したことにより、以下のような効果が得られ
る。
レッション型FETであり、ゲート電源Vggが負の電
位を供給するものである場合には、FETのしきい値が
負側にばらついたときは可変抵抗器303の値を小さく
し、ゲートバイアス電位を負側に設定することにより信
号無入力時のドレイン電流(以下アイドル電流という)
を一定にすることができる。アイドル電流を一定にする
ことによる歩留りに対する効果は後述する。
変抵抗器303によりバイアス点を容易に変えることが
でき、例えばA級動作(50%Idssバイアス)やB
級動作(0%Idssバイアス)を前段FET,後段F
ET個別に設定することも可能となる。この手段は可変
抵抗器により実現できるものであるが、これをMMIC
内部に形成することは困難であり、本実施形態のように
実装基板上に実装することによりはじめて実現できるも
のとなる。
路部102内に可変抵抗器303を配置したが、本発明
はかかる実施形態に限定されるものではなく、可変抵抗
値303が配置される部位を抵抗器取付部として、MM
IC110を実装基板100上に組み込む際に、使用す
る動作周波数に適合した抵抗値を有する固定抵抗器を取
り付けるように構成してもよい。このような構成によっ
ても、本実施形態と同様な効果が得られるが、これもゲ
ートバイアス回路部102を実装基板100上に実装す
ることによりはじめて実現できるものとなる。
るFETのインピーダンス変化量を予め考慮して3箇所
の整合回路部111,113,115が設計されている
ため、容易に異なるゲートバイアス条件で用いることが
可能である。
ゲートバイアス回路については一段或いは三段以上の増
幅段を有する電力増幅器においても同様の効果を得るこ
とができる。また、ゲートバイアス回路部を構成する全
ての回路素子を実装基板上に形成,実装する必要はな
く、少なくとも可変抵抗器もしくは固定抵抗器の取付部
を実装基板上に形成,実装し、それ以外の要素をMMI
C上に形成するように構成しても同様の効果を得ること
ができる。さらに、多段構成の電力増幅器では、任意の
数カ所のゲートバイアス端子についてゲートバイアス回
路部を設けることにより同様の効果が得られる。
図5を参照しながら説明する。
リップ線路長を変えた場合の動作周波数可変性を示す周
波数特性図である。図4において、横軸は周波数(GH
z)、縦軸は順方向利得S21(dB)をそれぞれ示す。
なお、入力電力は約0dBmである。図4に示される通
り、前段ドレインバイアス回路101のストリップ線路
長が18mmの場合、順方向利得S21の最大点は1.8
6GHzであったものが、ストリップ線路長を2mmに
変更することにより順方向利得S21の最大点が2.10
GHzに移動することがわかる。この作用は、後段ドレ
インバイアス回路においても同様である。したがって、
本発明の電力増幅器を用いれば実装基板上で電力増幅器
の高周波特性の調整を行うことができるので、実装基板
或いはMMICを変更すること無く、動作周波数を変え
ることができる。言い換えると、MMIC及び実装基板
完成後に高周波調整ができることであり、実装基板の5
0Ωからのズレや接地不十分による不都合が生じた場合
でも迅速に対応できることとなる。また、電力増幅器設
計時のMMIC及び実装基板の設計マージンが増大し、
短期間で実用化できることとなる。
して、可変抵抗器303を用い、前段FET112及び
後段FET114のアイドル電流の和が一定(150m
A)となるよう調整を行った場合の電力増幅器の動作電
流のばらつきと、この処理を行わなかった場合の電力増
幅器の動作電流のばらつきとを示す図である。出力電力
は、22dBmである。図5に示される通り、ゲートバ
イアス回路102の可変抵抗器303の1箇所を調整す
ることにより、ばらつきが緩和され、MMICと電力増
幅器の歩留りが向上し、そのコストが低減されることと
なる。また、FETの動作級が容易に変更できることは
いうまでもない。
イアス回路部101,ゲートバイアス回路部102を実
装基板上に設けることによりそれぞれの効果が得られる
が、この両者を併有することにより新たな効果を生じ
る。例えば、1.9GHz帯で用いられるPHSと呼ば
れる日本のデジタルコードレス電話のシステムでは、波
形歪が問題となるためFETはA級に近い動作で用いら
れる。一方、1.88GHz〜1.9GHzで用いられ
るDECTと呼ばれるヨーロッパで用いられるデジタル
コードレス電話のシステムでは波形歪はそれほど問題で
はなく、効率の良好なB級に近い動作で用いられる。従
って、ドレインバイアス回路部,ゲートバイアス回路部
の両方が実装基板上に設けられている構成であれば動作
周波数及び動作級の異なる両者のシステムに対応するこ
とができる。
力増幅器の効果は、実装基板上での周波数調整を可能に
し、電圧降下による特性劣化を改善し、MMICのチッ
プ面積を削減し、電力増幅器の歩留まりを向上し、FE
Tの動作バイアス点を変更し、実装基板設計上のマージ
ンを増大させるというものであり、従来のMMICおよ
びモジュールを用いた場合との比較を行うと表1のよう
になる。
品,FETなどの個別部品が実装されるためのパターン
が形成された基板をパッケージ内部に有するものを示し
ている。
のFETでも同様の効果が得られる。
実装基板,ドレインバイアス回路部,ゲートバイアス回
路部,MMICを構成する各素子の素子値,特性を以下
にまとめる。
3.5Vである。また図3に示すゲート電源の電圧Vg
gは−4.7Vである。
6、厚さ1mmのテフロン基板である。
04,206,208は100pFのチップコンデンサ
であり、ストリップ線路201,203は線路幅0.5
mmで形成し、チップインダクタ206,208は1.
6mm×0.8mmタイプのチップインダクタを用い
た。
れぞれ2.2kΩと150Ωのチップ抵抗器を用い、可
変抵抗器303の可変範囲は300Ω〜5kΩである。
TはGaAsMESFETであり、そのしきい値は−
3.0V、ゲート幅は前段FETでは1mm、後段FE
Tでは4mmである。また、前段FET112のゲート
バイアス抵抗器116は1kΩ、後段FET114のゲ
ートバイアス抵抗器117は2kΩである。
合回路部113,出力整合回路部115の詳細は図6
A,図6B,図6Cにそれぞれ示されるが、それぞれ信
号入力端子126と前段FETゲート電極611間,前
段FETドレイン電極612と後段FETゲート電極6
13間,後段FETドレイン電極と信号出力端子127
間に配置され、コンデンサ601は1pF、インダクタ
602は6nH、コンデンサ603,604はそれぞれ
3pF,6pF、インダクタ605は5nH、インダク
タ606は3nH、コンデンサ607は2pFである。
いが、実装基板上にはそれぞれ100pFの入力結合コ
ンデンサ、出力結合コンデンサを実装し、図4及び図5
の測定を行った。
いて説明する。
であるMMICのソースパッド配置を説明するためのM
MIC700の平面図であり、図8は、図7中の後段M
ESFET702の詳細を示したものである。半絶縁性
GaAs基板上に2つのMESFETである前段FET
701と、後段FET702とが配設されており、さら
に前段FETと入力パッド706との間には入力整合回
路703が配設され、前段FET701と後段FET7
02との間には段間整合回路704が配設され、後段F
ET702と出力パッド707との間には出力整合回路
705が配設されている。
れゲートバイアスパッド711,721、ドレインパッ
ド712,722、ソースパッド713,723が付設
されている。また、上記各整合回路703,704,7
05は、それぞれスパイラルインダクタ731,74
1,751、MIMキャパシタ732,742,74
3,752等で構成されている。
ET702のソースパッド723は、ゲート電極の長手
方向とほぼ垂直方向にソース配線を引き出した上で、後
段FET702の両端部かつ半絶縁性GaAs基板の両
端の部位2か所に配置されている。このように配置する
ことで、ワイヤボンディング作業も円滑に行なうことが
できるとともに、確実に接地させることができ、かつ接
地を行うために用いられる配線とワイヤの接続長の短縮
によりソースインダクタンスが減少するため、FET7
02の特性の向上を図ることができる。また、ソースパ
ッド723を半絶縁性GaAs基板の隅の近傍に配置す
ることで、占有面積の大きいインダクタを半絶縁性Ga
As基板の内方に配置する余裕を生ぜしめることがで
き、半絶縁性GaAs基板の有効利用による面積の縮小
を図ることができる。
3,752をそれぞれソースパッド713,723に接
続したことにより、スペースの節約を図ることができ
る。
ためのドレインパッド722を後段FET702のドレ
インから出力パッド127に向かう経路から外したの
で、インダクタ751を通過することによる電圧降下を
生じることなく電源電圧がドレイン電極に印加され、ド
レイン電極に入力される電圧のレベルの低下を可及的に
抑制することができる利点がある。
FET702は、ゲート電極725の上にソース電極7
26を積層し、さらにその上にドレイン電極727を積
層した構造となっているが、ゲート電極725とソース
電極726との引き出し方向を共通にしている。このよ
うにゲート電極725をソース側に引き出すことによ
り、ゲート−ドレイン間の容量の増大に起因する特性の
悪化を回避するようにしている。
る二段電力増幅器について説明する。
成を示す電気回路図であり、図1に示した第1実施形態
に係るMMIC110内にゲートバイアス設定用FET
911を付加し、さらにそのゲート端子921,ソース
端子922及びドレイン端子923を設けて、実装基板
100上に実装するとともに、形成されるゲートバイア
ス回路部902の構成を変更したものである。ここで、
同図中における図1に示す符号と同じ符号を付した素
子、回路部は前述した素子、回路部と同一であり、同一
の構成,機能を有する。
FET902は、前段FET112及び後段FET11
4と同一の拡散条件で、同一のチップ上に作製されるた
め、しきい値や相互コンダクタンス(gm)等のばらつ
きによる前段FET112及び後段FET114のアイ
ドル電流のばらつきと同様のばらつきを有することとな
る。また、温度依存性も同様となる。つまり、前段FE
T112及び後段FET114のアイドル電流が設定目
標値より大きい場合はゲートバイアス設定用FET90
2のアイドル電流も大きく、逆に前段FET112及び
後段FET114のアイドル電流が設定目標値より小さ
い場合はゲートバイアス設定用FET911のアイドル
電流も小さくなる。すなわち、この相関関係を利用し、
以下に説明するように、第1実施形態で説明した効果に
加え、しきい値ばらつきや温度による前段FET112
及び後段FET114のアイドル電流のばらつきを抑圧
するようにしている。
部902の構成とゲートバイアス回路部902とMMI
C110内のゲートバイアス設定用FET911との接
続関係とを示す電気回路図である。ゲートバイアス設定
用FET911のゲート端子921及びソース端子92
2は負の電源Vggに接続され、ドレイン端子923は
固定抵抗器1002と可変抵抗器1001とを介して接
地されている。また、前段FETゲート電圧供給端子1
23はゲートバイアス設定用FET911のドレイン端
子923に、後段FETドレイン電圧供給端子124は
固定抵抗器1002と可変抵抗器1001との間の信号
線にそれぞれ接続されている。ここでは、上記ゲート電
源Vggが請求項8にいう第1ゲート電源部であり、ゲ
ートバイアス設定用FET911が第1抵抗部材であり
(請求項18参照)、グラウンドが第2ゲート電源部で
あり、可変抵抗器1001が第2抵抗部材に相当する。
12及び後段FET114のアイドル電流が過大な場
合、ゲートバイアス設定用FET911のドレイン電流
も多く流れるので、固定抵抗器1002及び可変抵抗器
1001による電圧降下が増大し、前段FET112及
び後段FET114のゲート電圧が下がり、それぞれの
アイドル電流が減少することとなる。したがって、アイ
ドル電流のばらつきを抑制することができる。一方、ア
イドル電流が過小な場合も、逆の作用によりアイドル電
流が増大するので、アイドル電流のばらつきを抑制する
ことができる。
制効果は、具体的には、ゲートバイアス設定用FET9
11のドレイン電流,固定抵抗器1002及び可変抵抗
器1001の値を適切に設定することにより実現でき
る。
4のゲート電圧を個別に与えるため、固定抵抗器100
2を挿入しているが、同一のゲート電圧でアイドル電流
設定を行うのであれば、固定抵抗器1002を省略して
も良い。また、動作級の変更を行わないのであれば可変
抵抗器1001を固定抵抗器としても良い。
11と前段FETゲート電圧供給端子123及び後段F
ETゲート電圧供給端子124との配置関係は、図10
に示す配置関係に限定されるものではなく、後段FET
ゲート電圧供給端子124と第2ゲート電源部との間に
ゲートバイアス設定用FET911のソース・ドレイン
を接続する(つまりFET911を介設する)ととも
に、前段FET電圧供給端子123を可変抵抗器を介し
て第2ゲート電源部に接続してもよい。
いて、図11を参照しながら説明する。
段電力増幅器のMMIC110の構成は、上記第3実施
形態におけるMMIC110の構成と同じである。本実
施形態では、ゲートバイアス回路部において、上記第3
実施形態と同じ構成に加え、ゲートバイアス設定用FE
T911のソースに固定抵抗器1101が挿入されてい
る。
は上限があるが、ゲートバイアス設定用FET911の
ゲート幅の設定が大きすぎると、図10に示す上記第3
実施形態におけるゲートバイアス回路部の構成ではその
上限値を上回る電流が負の電源Vggが流れ込む虞れが
ある。
は、固定抵抗器1101による電圧降下を利用して、ゲ
ートバイアス設定用FET911のソース電圧をゲート
電圧より高くすることができる。したがって、ドレイン
電流を削減し、負の電源Vggに流す電流を削減するこ
とができ、よって、信頼性が確保される。
トバイアス設定用FET911のゲート端子921,ソ
ース端子922及びドレイン端子923と、前段FET
ゲート電圧供給端子123と、後段FETゲート電圧供
給端子124とのすべてがMMIC110の外部で実装
基板100上に形成されているため、ゲートバイアス回
路部902で任意の回路を構成することができ、実際の
動作を確認しながらゲートバイアス設定用FETの電流
値や各抵抗器の抵抗値の設定を行うことができるため、
MMICの設計マージンが増大することとなる。
ため実装基板上の部品を少なくしたいという場合も多
い。このような場合には、以下に説明する図12,図1
3,図14に示す第5,第6,第7実施形態の構成にし
ても良い。
に係るMMIC110の一部及びゲートバイアス回路部
の構成を示す電気回路図である。本実施形態では、配置
されている部材は上記第4実施形態の図10に示す回路
の構成のうち、ゲートバイアス設定用FET911のゲ
ート電極とソース電極とをMMIC110の内部で接続
したものである。この構成により、実装基板100上で
のそれらを接続するための作業が不要となり、かつMM
IC110上のパッドが1箇所減少するので、MMIC
110のチップサイズを小さくすることができる。
に係るMMIC110の一部及びゲートバイアス回路部
の構成を示す電気回路図である。本実施形態では、図1
2に示す回路において実装基板100上に実装されてい
た固定抵抗器1002をMMIC110内に集積し、前
段FETゲート電圧供給端子と後段FETゲート電圧供
給端子とをMMIC110内に集積したものである。こ
の構成により、実装基板100上でのそれらの実装,接
続が不要となり、MMIC110上のパッドをさらに2
箇所削減することができる。
に係るMMIC110の一部及びゲートバイアス回路部
の構成を示す電気回路図である。本実施形態では、図1
1に示す回路において実装基板100上に実装されてい
た固定抵抗器1002,1101をMMIC上に集積
し、前段FETゲート電圧供給端子と後段FETゲート
電圧供給端子をMMIC内に集積したものである。この
構成により、実装基板上でのそれらの実装,接続が不要
となり、図11の構成と比較してMMIC上のパッドを
3箇所削減することができる。
級変更を行うためには実装基板100上に実装すること
が必要であるが、例えば上記第4〜第7実施形態ではア
イドル電流のばらつきに対するアイドル電流変動を抑制
する効果があるため、動作級の変更を行わないのであれ
ば、これを固定抵抗器で構成し実装基板100に実装す
るか、あるいはMMIC110に集積しても良い。
に係る二段電力増幅器の構成を示す電気回路図である。
本実施形態では、ゲートバイアス回路部をMMIC11
0内に集積している。すなわち、動作級の変更をしない
ことを前提としているので、可変抵抗器は設けていな
い。そして、ゲートバイアス設定用FET911のドレ
インと接地端子125との間に、2つの固定抵抗器12
01,1202を介設し、かつ各固定抵抗器1201,
1202間の信号線に後段FETゲート電圧供給端子を
接続した構成を有している。
標準的仕様にしてMMIC110内に組み込み、ドレイ
ンバイアス回路部101は上記第1実施形態のように変
更可能な構成とすることで、最小限必要な部分のみ実装
基板100上に搭載すればよく、簡素な構成で済む利点
がある。
に係る二段電力増幅器の構成を示す電気回路図である。
本実施形態では、上記第8実施形態と同様にゲートバイ
アス回路部をMMIC110内に集積するとともに、上
記第4実施形態の図11に示す構成と同様に、ゲートバ
イアス設定用FET911のソースに固定抵抗器110
1が挿入されている。したがって、本実施形態では、簡
素な構成でアイドル電流のバラツキをより確実に抑制し
うる利点がある。
て、チップサイズは1mm×2mmである。またデート
バイアス設定用FETのゲート幅は50μmと5μmの
2種である。
ば、電力増幅器内の増幅用FETのゲートバイアスを電
源電圧の抵抗分割によって印加し、さらに実装基板上に
搭載した可変抵抗器又は抵抗器取付部への抵抗器の抵抗
値の変更によってFETの動作バイアス点を変更するよ
うにしたので、動作級の変更と、動作バイアス点や入出
力インピーダンスの変動の抑制による集積回路の歩留ま
りの向上と、設計上のマージンの増大とを図ることがで
きる。
用FETのアイドル電流の変動をFET,抵抗器及び負
の電源を介して自動的に調整しうるように構成したの
で、工程上のバラツキに起因する特性の変動を可及的に
低減し、特性の安定化を図ることができる。
ブロック図である。
の電気回路図である。
電気回路図である。。
周波数特性図である。
性分布図である。
合回路部、出力整合回路部の電気回路図である。
る。
SFETの平面図である。
ブロック図である。
の電気回路図である。
の電気回路図である。
の電気回路図である。
の電気回路図である。
の電気回路図である。
すブロック図である。
示すブロック図である。
Claims (9)
- 【請求項1】 能動素子及び受動素子を一体的に形成し
た集積回路と、上記集積回路を実装するための基板とを
備えた電力増幅器において、 上記集積回路内に設けられたゲート電極,ドレイン電極
及びソース電極からなり高周波信号を増幅するための少
なくとも1つの増幅用FETと、 上記集積回路内に設けられ上記増幅用FETのゲート電
極に電圧を供給するためのゲート電圧供給端子と、 上記集積回路外の基板上に設けられた第1,第2ゲート
電源部と、 上記ゲート電圧供給端子と上記第1,第2ゲート電源部
との間にそれぞれ介設された第1,第2抵抗部材とを備
え、 上記2つの抵抗部材のうち少なくとも上記第2抵抗部材
は、上記集積回路外の基板上に設けられた可変抵抗器で
あり、該可変抵抗器の抵抗値の変更による上記増幅用F
ETの動作バイアス点の変更が可能に構成されており、 上記増幅用FETのゲート電極と上記ゲート電圧供給端
子との間には、固定抵抗器が介設されていることを特徴
とする電力増幅器。 - 【請求項2】 能動素子及び受動素子を一体的に形成し
た集積回路と、上記集積回路を実装するための基板とを
備えた電力増幅器において、 上記集積回路内に設けられゲート電極,ドレイン電極及
びソース電極からなり高周波信号を増幅するための少な
くとも1つの増幅用FETと、 上記集積回路内に設けられ上記増幅用FETのゲート電
極に電圧を供給するためのゲート電圧供給端子と、 上記集積回路外の基板上に設けられた第1,第2ゲート
電源部と、 上記ゲート電圧供給端子と上記第1,第2ゲート電源部
との間にそれぞれ介設された第1,第2抵抗部材と、 上記増幅用FETのゲート電極と上記ゲート電圧供給端
子との間に介設された固定抵抗器とを備え、 上記2つの抵抗部材のうち少なくとも上記第2抵抗部材
は、上記集積回路外の基板上で上記ゲート電圧供給端子
と上記第2ゲート電源部との間に設けられた抵抗器取付
部に取り付けられた固定抵抗器であり、該固定抵抗器の
抵抗値の変更による上記増幅用FETの動作バイアス点
の変更が可能に構成されたことを特徴とする電力増幅
器。 - 【請求項3】 請求項2記載の電力増幅器において、 上記第1抵抗部材は、上記集積回路内に設けられ、ゲー
ト電極とドレイン電極とが互いに接続され、かつドレイ
ン電極が上記増幅用FETのゲート電極に接続されてな
る調整用FETであることを特徴とする電力増幅器。 - 【請求項4】 能動素子及び受動素子を一体的に形成し
た集積回路と、上記集積回路を実装するための基板とを
備えた電力増幅器において、 上記集積回路内に設けられゲート電極,ドレイン電極及
びソース電極からなり高周波信号を増幅するための少な
くとも1つの増幅用FETと、 上記集積回路内に設けられ上記増幅用FETのゲート電
極に電圧を供給するためのゲート電圧供給端子と、 上記集積回路外の基板上に設けられた第1,第2ゲート
電源部と、 上記ゲート電圧供給端子と上記第1,第2ゲート電源部
との間にそれぞれ介設された第1,第2抵抗部材とを備
え、 上記2つの抵抗部材のうち少なくとも上記第2抵抗部材
は、上記集積回路外の基板上で上記ゲート電圧供給端子
と上記第2ゲート電源部との間に設けられた抵抗器取付
部に取り付けられた固定抵抗器であり、該固定抵抗器の
抵抗値の変更による上記増幅用FETの動作バイアス点
の変更を可能に構成されており、 上記第1抵抗部材は、上記集積回路内に設けられ、ゲー
ト電極とドレイン電極とが互いに接続され、かつドレイ
ン電極が上記増幅用FETのゲート電極に接続されてな
る調整用FETであることを特徴とする電力増幅器。 - 【請求項5】 能動素子及び受動素子を一体的に形成し
た集積回路と、上記集積回路を実装するための基板とを
備えた電力増幅器において、 上記集積回路内に設けられたゲート電極,ドレイン電極
及びソース電極からなり少なくとも1つの高周波信号を
増幅するための増幅用FETと、 上記集積回路内に設けられ、ゲート電極とドレイン電極
とが互いに接続され、かつドレイン電極が上記増幅用F
ETのゲート電極に接続されてなる調整用FETと、 上記集積回路内に設けられ、上記増幅用,調整用FET
のゲート電極にそれぞれ電圧を供給するための第1,第
2ゲート電圧供給端子と、 上記集積回路外の基板上に設けられ、上記第1電圧供給
端子に上記調整用FETを介して接続される第1ゲート
電源部と、 上記集積回路外の基板上に設けられ、上記第2電圧供給
端子に接続される第2ゲート電源部と、 上記集積回路外の基板上に設けられ、上記増幅用FET
のゲート電極と調整用FETのドレイン電極との接続部
から上記第2ゲート電源部に至る経路中に介設された抵
抗器とを備えたことを特徴とする電力増幅器。 - 【請求項6】 請求項5記載の電力増幅器において、 上記増幅用FETは前段FETと後段FETとからな
り、上記電力増幅器は二段電力増幅器として機能すると
ともに、 上記第1ゲート電圧供給端子は、前段FETゲート電圧
供給端子及び後段FETゲート電圧供給端子とからな
り、 上記前段FETゲート電圧供給端子及び後段FETゲー
ト電圧供給端子のうちいずれか一方は上記調整用FET
を介して上記第1ゲート電源部に接続され、 上記前段FETゲート電圧供給端子及び後段FETゲー
ト電圧供給端子のうちの他方は上記抵抗器を介して上記
第2ゲート電源部に接続されていることを特徴とする電
力増幅器。 - 【請求項7】 請求項5又は6記載の電力増幅器におい
て、 上記第1ゲート電圧供給端子と上記第2電源との間に介
設される抵抗器は可変抵抗器であり、 上記可変抵抗器の抵抗値の変更による上記増幅用FET
の動作バイアス点の変更が可能に構成されていることを
特徴とする電力増幅器。 - 【請求項8】 請求項5記載の電力増幅器において、 上記増幅用FETのゲート電極と第1ゲート電圧供給端
子との間に固定抵抗器が介設されていることを特徴とす
る電力増幅器。 - 【請求項9】 請求項8記載の電力増幅器において、 上記前段FETのゲート電極と上記前段FETゲート電
圧供給端子との間、及び上記後段FETのゲート電極と
上記後段FETゲート電圧供給端子との間にそれぞれ抵
抗器が介設されていることを特徴とする電力増幅器。
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