JP2001352242A - パイプライン型ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【課題】 積分性誤差などを排除し、Ａ／Ｄ変換の分解
能を１６ビットというように大きくしても、高精度のＡ
／Ｄ変換出力が得られるようにした。 【解決手段】 サンプルホールド回路１１−１とステー
ジ１１−２〜１１−ｋは縦列接続され、上位Ｎビットを
決定する。ステージ１１−２〜１１−Ｎは、前段からの
デジタル信号を所定のアナログ基準信号に変換するとと
もに、第１の期間と第２の期間とに、前段からのアナロ
グ信号と、その変換されるアナログ基準信号との加減算
を時分割で行なって、その各加減算にかかる各アナログ
信号をそれぞれ出力し、かつ、その両アナログ信号のう
ちの一方を上位側Ｎビットにかかるデジタル信号に変換
してメモリ１４に出力する。平均化回路１２は、ステー
ジ１１−Ｎからの両アナログ信号を平均化し、Ａ／Ｄ変
換器１３は、その平均化されたアナログ信号を下位Ｍビ
ットのデジタル信号に変換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄコンバータ
に関し、特に、高速で動作するパイプライン型Ａ／Ｄコ
ンバータに関するものである。

【０００２】

【従来の技術】従来のパイプライン型Ａ／Ｄコンバータ
としては、例えば、アイトリプルイー・ジャーナル・オ
ブ・ソリッド・ステート・サーキット第３２巻第３号３
月号１９９７年のＰ３１２〜Ｐ３２０に記載のものが知
られている（ＩＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉ
ｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ．Ｖｏｌ．３２．Ｎ
ｏ３．Ｍａｒｃｈ １９９７．Ｐ３１２〜Ｐ３２０）。

【０００３】図１１は、上記の文献に記載された従来の
パイプライン型Ａ／Ｄコンバータのブロック図である。
この従来のパイプライン型Ａ／Ｄコンバータは、図１１
に示すように、ＮビットのＡ／Ｄ変換出力を得るべく、
（Ｎ−１）個からなるステージ１が複数段縦列接続され
るとともに、演算回路９を備えている。各ステージ１の
うち、最上位桁（ＭＳＢ）にかかる最初のステージ１は
サンプルホールド回路として構成されている。その後の
ステージ１は、図１１に示すように、基準電圧生成回路
２、コンデンサＣ１、Ｃ２やスイッチＳＷ１〜ＳＷ４か
らなるサンプルホールド回路３、演算増幅器４などから
なる加減算回路、コンパレータ５、６やエンコーダ７か
らなる多値化回路８等から構成されている。

【０００４】このような構成からなる従来のパイプライ
ン型Ａ／Ｄコンバータの動作の概要について説明する。
図１１に詳細に示すステージは、前段のステージの演算
増幅器４からの残余の出力Ｖｏ（Ｎ−１）をサンプルホ
ールド回路３でサンプルし、その後にそのサンプル値と
基準電圧生成回路２の出力との加減算を演算増幅器４で
行い、その算出値Ｖｏ（Ｎ）を後段のステージ１に出力
する。ここで、基準電圧生成回路２は、前段のステージ
１からのデジタル信号Ｄ（Ｎ−１）に基づき、正の基準
電圧（＋Ｖｒｅｆ）、零の電圧（０Ｖ）、または負の基
準電圧（−Ｖｒ）のうちの１つを出力する。多値化回路
８は、その演算増幅器４からの出力Ｖｏ（Ｎ）に基づい
て「１」、「０」、または「−１」の３値データを生成
し、この３値のデジタル信号Ｄ（Ｎ）を後段のステージ
１の基準電圧生成回路２と演算回路９にそれぞれ出力す
る。

【０００５】このように、各ステージ１からの各デジタ
ル信号Ｄ（Ｎ）が演算回路９に入力されると、演算回路
９はそれらを所定の規則で加算して目的とするＮ桁のＡ
／Ｄ変換データを出力する。従って、このような従来の
パイプライン型Ａ／Ｄコンバータは、最上位桁から順に
Ａ／Ｄ変換出力を決定していく逐次変換型Ａ／Ｄコンバ
ータよりも高速であり、この高速性を活かして５０〜１
００ＭＨｚでの高品位テレビ信号等のためのＡ／Ｄコン
バータとして応用することが考えられている。

【０００６】

【発明が解決しようとする課題】ところで、図１１に示
すコンデンサＣ１、Ｃ２や演算増幅器４はスイッチトキ
ャパシタを構成し、一般に集積回路化されている。集積
回路化した場合には、コンデンサＣ１、Ｃ２のミスマッ
チが発生する。このため、従来のパイプライン型Ａ／Ｄ
コンバータのように、前段のステージの残余の出力を後
段のステージに送る場合には、その容量比の誤差による
影響が大きくなる。この結果、図１１に示す従来のパイ
プライン型Ａ／Ｄコンバータでは、Ａ／Ｄ変換の分解能
を１６ビットというように大きくすると、Ａ／Ｄ変換出
力を高精度化できないという不都合がある。

【０００７】このような不都合を解消する方法として、
サンプルホールド期間を第１の期間と第２の期間に分割
し、この両期間においてサンプルホールド動作を時分割
で２回行ってデジタルデータをそれぞれ出力するととも
に、その両期間のホールド動作時には図１１に示すコン
デンサＣ１、Ｃ２の位置を入れ替え、このようにして得
られたデジタルデータを最後に平均化する方法が考えら
れる。

【０００８】この方法について、図１１を参照して説明
する。まず、第１の期間のサンプル時には、前段のステ
ージからの残余の出力Ｖｏ（Ｎ−１）をコンデンサＣ
１、Ｃ２でサンプルし、そのホールド時には、コンデン
サＣ２を演算増幅器４の帰還素子として使用し、コンデ
ンサＣ１のサンプル値と基準電圧生成回路２の出力の加
減算を演算増幅器４で行う。この第１の期間における演
算増幅器４の積分性誤差（ＩＮＬ）は、例えば図１２
（Ａ）に示すように誤差ａ、ｂ、ｃとなり、その積分性
誤差は基準電圧生成回路２からの出力の差異により異な
る。

【０００９】一方、第２の期間のサンプル時には、前段
のステージからの残余の出力Ｖｏ（Ｎ−１）をコンデン
サＣ１、Ｃ２でサンプルし、そのホールド時には、コン
デンサＣ１を演算増幅器４の帰還素子として使用し、コ
ンデンサＣ２のサンプル値と基準電圧生成回路２の出力
の加減算を演算増幅器４で行う。この第２の期間におけ
る積分性誤差は、例えば図１２（Ｂ）に示すように誤差
ａ’、ｂ’、ｃ’となり、同図（Ａ）の積分性誤差と横
軸を中心に対称になる。

【００１０】従って、第１の期間のホールド時の積分性
誤差が図１２（Ａ）に示すようになり、第２の期間のホ
ールド時の積分性誤差が同図（Ｂ）に示すようになると
きには、その両者の平均は同図（Ｃ）に示すようにな
り、その積分性誤差を減少できる。ところが、第１の期
間と第２の期間の各ホールド時には、上記のようにコン
デンサＣ１、Ｃ２のつなぎ替えを行うので、図１２
（Ａ）（Ｂ）に示すように、積分性誤差の不連続点にず
れが生じてしまう。このため、図１２（Ｃ）に示すよう
に積分性誤差が残ってしまうという不都合がある。

【００１１】さらに、第１と第２の各期間で得られるデ
ジタルデータを最後に平均化するために量子化誤差が表
れ、この量子化誤差を減らすことができないという不都
合がある。そこで、本発明の目的は、上記の点に鑑み、
積分性誤差や量子化誤差をできるだけ排除するように
し、Ａ／Ｄ変換の分解能を１６ビットというように大き
くしても、高精度のＡ／Ｄ変換出力が得られるようにし
たパイプライン型Ａ／Ｄコンバータを提供することにあ
る。

【００１２】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１から請求項６に記
載の各発明は以下のように構成した。すなわち、請求項
１に記載の発明は、入力アナログ信号を、上位側Ｎビッ
トと下位側Ｍビットからなる（Ｎ＋Ｍ）ビットのデジタ
ル信号に変換するパイプライン型Ａ／Ｄコンバータであ
って、縦列に複数段接続され、前段からのデジタル信号
を所定のアナログ基準信号に変換するとともに、第１の
期間と第２の期間に、前段からのアナログ信号と前記変
換されたアナログ基準信号との加減算を時分割で行なっ
てその各加減算に係る各アナログ信号をそれぞれ出力
し、かつ、その両アナログ信号のうちの一方を前記上位
側Ｎビットに係るデジタル信号に変換する複数のステー
ジと、前記複数のステージのうちの最終段のステージか
ら前記第１の期間と第２の期間にそれぞれ出力される前
記両アナログ信号を平均化する平均化手段と、前記平均
化手段で平均化されたアナログ信号を前記下位側Ｍビッ
トのデジタル信号に変換して出力するＡ／Ｄ変換手段
と、前記上位側Ｎビットのデジタル信号と、前記下位側
Ｍビットのデジタル信号とに基づいて（Ｎ＋Ｍ）ビット
のデジタル信号を生成する出力手段と、を少なくとも備
えたことを特徴とするものである。

【００１３】請求項２に記載の発明は、請求項１に記載
のパイプライン型Ａ／Ｄコンバータにおいて、前記各ス
テージは、前段からのデジタル信号を所定の前記アナロ
グ基準信号に変換する基準信号生成手段と、演算増幅
器、第１の受動素子、および第２の受動素子を含み、前
記第１の期間と第２の期間には、前段のステージからの
アナログ信号を前記両受動素子でサンプルしたのち、前
記受動素子のいずれか一方を前記演算増幅器の帰還素子
として使用し、残余の受動素子にサンプルされたアナロ
グ信号と前記所定のアナログ基準信号の加減算を前記演
算増幅器で行うとともに、前記第１の期間と第２の期間
では前記第１の受動素子と前記第２の受動素子が前記帰
還素子として交互に使用されるようになっている信号処
理手段と、前記演算増幅器からの第１の期間の出力と第
２の期間の出力とをそれぞれ多値化する多値化手段と、
から構成することを特徴とするものである。

【００１４】請求項３に記載の発明は、請求項１または
請求項２に記載のパイプライン型Ａ／Ｄコンバータにお
いて、前記Ａ／Ｄ変換手段は、フラッシュ型Ａ／Ｄ変換
器であることを特徴とするものである。請求項４に記載
の発明は、請求項２または請求項３に記載のパイプライ
ン型Ａ／Ｄコンバータにおいて、前記演算増幅器は前記
加減算時においてほぼ２倍の利得を有し、前記多値化手
段は「＋１」、「０」、または「−１」の３値のデジタ
ル信号を出力することを特徴とするものである。

【００１５】請求項５に記載の発明は、請求項４に記載
のパイプライン型Ａ／Ｄコンバータにおいて、前記受動
素子はキャパシタからなり、前記基準信号生成手段は、
前記デジタル信号の「＋１」、「０」、「−１」に応じ
て、前記アナログ基準信号として正の基準電圧（＋Ｖｒ
ｅｆ）、零の電圧（０Ｖ）、負の基準電圧（−Ｖｒｅ
ｆ）を生成するようになっていることを特徴とするもの
である。

【００１６】請求項６に記載の発明は、請求項４または
請求項５に記載のパイプライン型Ａ／Ｄコンバータにお
いて、前記多値化手段は、前記演算増幅器の出力を所定
の正負のしきい値で３値化（＋１、０、−１）するコン
パレータ手段を含むことを特徴とするものである。この
ように本発明では、縦列に複数段ステージを接続し、各
ステージは、前段のステージからのデジタル信号を所定
のアナログ基準信号に変換するとともに、第１の期間と
第２の期間に、前段のステージからのアナログ信号とそ
の変換されたアナログ基準信号との加減算を、第１の期
間と第２の期間に時分割で行なってその各加減算に係る
各アナログ信号をそれぞれ出力し、かつ、その両アナロ
グ信号のうちの一方を上位側Ｎビットに係るデジタル信
号に変換するようにした。

【００１７】また、平均化手段は、複数のステージのう
ちの最終段のステージから第１の期間と第２の期間にそ
れぞれ出力される両アナログ信号を平均化し、Ａ／Ｄ変
換手段は、平均化手段で平均化されたアナログ信号を下
位側Ｍビットのデジタル信号に変換して出力するように
した。さらに、出力手段は、その上位側Ｎビットのデジ
タル信号と、その下位側Ｍビットのデジタル信号とに基
づいて（Ｎ＋Ｍ）ビットのデジタル信号を生成するよう
にした。

【００１８】このため本発明では、上位側Ｎビットにお
いては、各ステージのサンプルホールドにかかる２つの
キャパシタ（例えば図４のコンデンサＣ１１、Ｃ１２）
にミスマッチがある場合には、各ステージの演算増幅器
から出力されるアナログ信号に積分性誤差が含まれる
が、そのアナログ信号の積分性誤差を平均化手段で打ち
消すことができる。一方、下位Ｍビット側では、その積
分性誤差が排除されたアナログ信号がデジタル信号に変
換されるので、量子化誤差も排除される。

【００１９】要するに、本発明では、上位側Ｎビットに
ついては積分性誤差を含んだＡ／Ｄ変換を行う一方、下
位側Ｍビットについてはその上位側で生じた積分性誤差
を排除したＡ／Ｄ変化を行うようにした。このため、全
体として各ステージの積分性誤差や量子化誤差が極力排
除できるようになり、例えばＡ／Ｄ変換の分解能を１６
ビットというように大きくしても、高精度のＡ／Ｄ変換
出力が得られる。

【００２０】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照して説明する。本発明のパイプライン型Ａ／
Ｄコンバータの実施形態の構成について、図面を参照し
て説明する。この実施形態のかかるパイプライン型Ａ／
Ｄコンバータは、図１に示すように、アナログ入力信号
Ａｉｎを上位側Ｎビットと下位側Ｍビットからなる（Ｎ
＋Ｍ）ビットのデジタル出力信号ＤｏｕｔにＡ／Ｄ変換
するために、サンプルホールド回路１１−１と、複数段
のステージ１１−２〜１１−Ｎと、平均化回路１２と、
ＭビットからなるＡ／Ｄ変換器１３と、メモリ１４と、
加算回路１５とを備えている。

【００２１】サンプルホールド回路１１−１とステージ
１１−２〜１１−ｋは縦列接続され、上位Ｎビットを決
定するとともに、この決定した各ビットのデジタル信号
をメモリ１４に出力するようになっている。すなわち、
サンプルホールド回路１１−１は、後述のように期間Ｔ
の間に実行される１回のサンプル・ホール動作により、
アナログ入力信号Ａｉｎに基づいてデジタル値Ｄ１を決
定し、この決定したデジタル値Ｄ１がメモリ１４に格納
されるようになっている。

【００２２】ステージ１１−２〜１１−Ｎは、後述のよ
うに、サンプルホールド回路１１−１または前段のステ
ージからのデジタル信号を所定のアナログ基準信号に変
換するとともに、第１の期間と第２の期間とに、サンプ
ルホールド回路１１−１または前段のステージからのア
ナログ信号と、その変換されるアナログ基準信号との加
減算を時分割で行なって、その各加減算にかかる各アナ
ログ信号をそれぞれ出力し、かつ、その両アナログ信号
のうちの一方を上位側Ｎビットにかかるデジタル信号に
変換してメモリ１４に出力するようになっている。

【００２３】平均化回路１２は、ステージ１１−２〜１
１−Ｎのうち最終段のステージ１１−Ｎから、第１の期
間Ｔ１と第２の期間Ｔ２にそれぞれ出力されるアナログ
信号を平均化し、その平均化したアナログ信号を後段の
Ａ／Ｄ変換器１３に出力するようになっている。Ａ／Ｄ
変換器１３は、フラッシュ型Ａ／Ｄ変換器などからな
り、平均化回路１２から出力されるアナログ信号をＭビ
ットのデジタル信号に変換し、この変換したデジタル信
号をメモリ１４に出力するようになっている。

【００２４】メモリ１４は、読み書き自在なメモリであ
り、サンプルホールド回路１１−１、ステージ１１−２
〜１１−Ｎ、Ａ／Ｄ変換器１３からの各デジタル信号を
記憶するようになっている。加算回路１５は、メモリ１
４に格納される上位側Ｎビットのデジタル値とＡ／Ｄ変
換器１３からの下位側Ｍビットのデジタル値とを加算
し、最終的なデジタル出力信号Ｄｏｕｔを求めるように
なっている。

【００２５】次に、上述のサンプルホールド回路１１−
１の具体的な回路の構成について、図２を参照して説明
する。このサンプルホールド回路１１−１は、図２に示
すように、スイッチＳＷ１〜ＳＷ３、コンデンサＣ１、
および演算増幅器２１からなり、アナログ入力信号Ａｉ
ｎをサンプルホールドするサンプルホールド部と、この
サンプルホールド部でサンプルホールドされた電圧から
３値データを生成する３値化回路２２とから、少なくと
も構成されている。

【００２６】さらに詳述すると、入力端子がスイッチＳ
Ｗ１とコンデンサＣ１を介して演算増幅器（オペアン
プ）２１の−入力端子に接続自在になっているととも
に、その−入力端子がスイッチＳＷ２を介して接地自在
になっている。演算増幅器２１の＋入力端子は接地され
ている。演算増幅器２１は、その出力端子と−入力端子
とが、スイッチＳＷ３およびコンデンサＣ１を介して接
続自在になっている。演算増幅器２１のアナログ出力信
号Ｖｏ１は、後段のステージ１１−２と３値化回路２２
にそれぞれ供給されるようになっている。

【００２７】また、スイッチＳＷ１、ＳＷ２は、図示し
ない制御回路からのサンプリングパルスφ１によりその
接点の開閉が制御され、スイッチＳＷ３はその制御回路
からのサンプリングパルスφ１を反転した制御信号φ２
によりその接点の開閉が制御されるようになっている
（図６（Ａ）（Ｂ）参照）。次に、３値化回路２２の具
体的な構成について、図３のブロック図を参照して説明
する。

【００２８】３値化回路２２は、図３に示すように、２
つのコンパレータ２２１、２２２と、デコーダ２２３と
から構成されている。コンパレータ２２１は、その＋入
力端子に演算増幅器２１からのアナログ信号Ｖｏ１が入
力されるとともに、その−入力端子に正のしきい値電圧
（１／４×Ｖｒｅｆ）が入力され、かつその出力がデコ
ーダ２２３に出力されるようになっている。コンパレー
タ２２２は、その＋入力端子に演算増幅器２１からのア
ナログ出力信号Ｖｏ１が入力されるとともに、その−入
力端子に負のしきい値電圧（−（１／４）×Ｖｒｅｆ）
が入力され、かつその出力がデコーダ２２３に出力され
るようになっている。

【００２９】デコーダ２２３は、コンパレータ２２１と
コンパレータ２２２の両出力に基づき、アナログ信号Ｖ
ｏ１が（１／４×Ｖｒｅｆ）を上回る場合には「１」を
出力し、アナログ信号Ｖｏ１が（１／４×Ｖｒｅｆ）と
（−（１／４）×Ｖｒｅｆ）の間にある場合には「０」
を出力し、アナログ信号Ｖｏ１が（−（１／４）×Ｖｒ
ｅｆ）を下回る場合には「−１」を生成出力するように
なっている。

【００３０】次に、上述の各ステージの具体的な構成に
ついて、図４の回路図を参照して説明する。なお、ステ
ージ１１−２〜１１−Ｎは、その各構成がいずれも同一
である。各ステージは、図４に示すように、前段のステ
ージからのデジタル信号Ｄ（Ｎ−１）に基づき所定のア
ナログ基準電圧に変換する基準電圧生成回路３１と、こ
の基準電圧生成回路３１からのアナログ基準電圧と前段
のステージからのアナログ信号Ｖｏ（Ｎ−１）に基づ
き、後述のように期間Ｔの間にサンプル・ホールド動作
を時分割で２回行い、各サンプル・ホールド動作ごとに
アナログ信号Ｖｏ（Ｎ）をそれぞれ出力する信号処理回
路３２と、この信号処理回路３２からのアナログ信号Ｖ
ｏ（Ｎ）が出力されるたびに、それに基づいて「１」、
「０」、または「−１」のデジタル信号Ｄ（Ｎ）を生成
出力する３値化回路３３とを、少なくとも備えている。

【００３１】基準電圧生成回路３１は、図４に示すよう
に、スイッチＳＷ１１〜ＳＷ１３を有し、前段のステー
ジからのデジタル信号Ｄ（Ｎ−１）が「１」のときには
スイッチＳＷ１１のみの接点が閉となって正の基準電圧
（＋Ｖｒｅｆ）が選択され、それが「０」のときにはス
イッチＳＷ１３のみの接点が閉となり零の電圧（０Ｖ）
が選択され、それが「−１」のときにはスイッチＳＷ１
２のみの接点が閉となり負の基準電圧（−Ｖｒｅｆ）が
選択されるようになっている。

【００３２】信号処理回路３２は、図４に示すように、
スイッチＳＷ２１〜ＳＷ２７と、コンデンサ（キャパシ
タ）Ｃ１１、１２と、演算増幅器３４とから、少なくと
も構成されている。さらに詳述すると、入力端子３５
は、スイッチＳＷ２１とコンデンサＣ１１を介して演算
増幅器３４の−入力端子と接続可能になっているととも
に、スイッチＳＷ２２とコンデンサＣ１２を介してその
−入力端子と接続可能になっている。基準電圧生成回路
３１の出力端子は、スイッチＳＷ２４とコンデンサＣ１
１を介して演算増幅器３４の−入力端子と接続可能にな
っているとともに、スイッチＳＷ２５とコンデンサＣ１
２を介してその−入力端子と接続可能になっている。

【００３３】また、演算増幅器３４は、その−入力端子
がスイッチＳＷ２３を介して接地自在になっているとと
もに、その＋入力端子が接地されている。演算増幅器３
４は、その出力端子と−入力端子とが、スイッチＳＷ２
６およびコンデンサＣ１２を介して接続自在になってい
る。同様に、演算増幅器３４の出力端子と−入力端子と
は、スイッチＳＷ２７およびコンデンサＣ１１を介して
接続自在になっている。

【００３４】さらに、スイッチＳＷ２１〜ＳＷ２３は、
図示しない制御回路からのサンプリングパルスφ１１に
よりその接点の開閉が制御され、スイッチＳＷ２４、Ｓ
Ｗ２６はその制御回路からの制御信号φ２１によりその
接点の開閉が制御され、スイッチＳＷ２５、ＳＷ２７は
その制御回路からの制御信号φ２２によりその接点の開
閉が制御されるようになっている（図７（Ｂ）（Ｃ）参
照）。

【００３５】演算増幅器３４から出力されるアナログ信
号Ｖｏ（Ｎ）は、後段のステージに供給されるととも
に、３値化回路３３に供給されるようになっている。３
値化回路３３は、図３に示す３値化回路２２と同様に構
成されている。従って、この３値化回路３３の場合に
は、コンパレータ２２１の＋入力端子に演算増幅器３４
からのアナログ出力信号Ｖｏ（Ｎ）が入力されるととも
に、その−入力端子に正のしきい値電圧（１／４×Ｖｒ
ｅｆ）が入力される。また、コンパレータ２２２の＋入
力端子に演算増幅器３４からのアナログ出力信号Ｖｏ
（Ｎ）が入力されるとともに、その−入力端子に負のし
きい値電圧（−（１／４）×Ｖｒｅｆ）が入力される。

【００３６】次に、平均化回路１２の具体的な構成につ
いて、図５の回路図を参照して説明する。この平均化回
路１２は、図５に示すように、基準電圧生成回路４１を
備えている。この基準電圧生成回路４１は、スイッチＳ
Ｗ３１〜ＳＷ３３を有し、終段のステージ１１−Ｎから
のデジタル信号Ｄが「１」のときにはスイッチＳＷ３１
のみの接点が閉となって正の基準電圧（＋Ｖｒｅｆ）が
選択され、それが「０」のときにはスイッチＳＷ３３の
みの接点が閉となり零の電圧（０Ｖ）が選択され、それ
が「−１」のときにはスイッチＳＷ３２のみの接点が閉
となり負の基準電圧（−Ｖｒｅｆ）が選択されるように
なっている。

【００３７】また、この平均化回路１２は、図５に示す
ように、ステージ１１−Ｎからのアナログ信号を受け取
る入力端子４３、４４を備えている。その入力端子４３
は、スイッチＳＷ４１とコンデンサＣ２１を介して演算
増幅器４２の−入力端子と接続自在になっている。その
入力端子４４は、スイッチＳＷ４５とコンデンサＣ２２
を介して演算増幅器４２の−入力端子と接続自在になっ
ている。基準電圧生成回路４１の出力端子は、スイッチ
ＳＷ４６とコンデンサＣ２１を介して演算増幅器４２の
−入力端子と接続自在になっている。スイッチＳＷ４５
とコンデンサＣ２２との共通接続点は、スイッチＳＷ４
２を介して接地自在となっている。

【００３８】さらに、演算増幅器４２は、その−入力端
子がスイッチＳＷ４４を介して接地自在になっていると
ともに、その＋入力端子が接地されている。演算増幅器
４２は、その出力端子とその−入力端子とが、スイッチ
ＳＷ４７およびコンデンサＣ２３を介して接続自在にな
っている。また、スイッチＳＷ４７とコンデンサＣ２３
との共通接続点は、スイッチＳＷ４３を介して接地自在
となっている。

【００３９】また、スイッチＳＷ４１〜ＳＷ４４は、図
示しない制御回路からのサンプリングパルスφ１により
その接点の開閉が制御され、スイッチＳＷ４５〜ＳＷ４
７はその制御回路からの制御信号φ２’によりその接点
の開閉が制御されるようになっている（図９（Ａ）
（Ｂ）参照）。次に、このような構成からなる実施形態
の各部の動作について、以下に説明する。

【００４０】まず、図２に示すサンプルホールド回路１
１−１の動作例について、図６を参照して説明する。図
６（Ａ）に示す周期がＴからなるサンプリングパルスφ
１が「Ｈ」レベルの場合には、図２に示すスイッチＳＷ
１、ＳＷ２の各接点が閉じ、アナログ入力信号Ｖｉｎに
よりコンデンサＣ１が充電され、サンプル動作が行われ
る。

【００４１】一方、サンプリングパルスφ１が「Ｈ」レ
ベルから「Ｌ」レベルに変化すると、図６（Ｂ）に示す
制御信号φ２が「Ｌ」レベルから「Ｈ」レベルに変化す
る。このため、スイッチＳＷ１、ＳＷ２の各接点は開
き、スイッチＳＷ３の接点が閉じた状態になるので、コ
ンデンサＣ１に蓄積された電荷に応じた出力電圧Ｖｏ１
が演算増幅器２１の出力端子に出力される（図６（Ｃ）
参照）。

【００４２】この演算増幅器２１からの出力電圧Ｖｏ１
が３値化回路２２に供給されると、３値化回路２２は、
その出力電圧Ｖｏ１に基づいて「１」、「０」、または
「−１」の出力データＤ１を生成出力する（図６（Ｄ）
参照）。次に、図４に示すステージの動作について、図
７および図８を参照して説明する。

【００４３】図４に示すステージでは、図７（Ａ）に示
す周期がＴの通常のサンプリングパルスφ１を基にし
て、図７（Ａ）に示すような周期がＴ／２の高速のサン
プリングパルスφ１１を制御回路（図示せず）で生成
し、そのサンプリングパルスφ１１を用いて第１の期間
Ｔ１と第２の期間Ｔ２に時分割でサンプルホールドを２
回行うようにしている。

【００４４】そして、演算増幅器３４からの出力Ｖｏ
（Ｎ）は時分割で２回取り出すとともに、３値化回路３
３ではその演算増幅器３４からの１回目の出力Ｖｏ
（Ｎ）により３値化し、この３値化された出力Ｄ（Ｎ）
を取り出すようにしている（図７（Ｆ）（Ｇ）参照）。
具体的に説明すると、図７（Ａ）に示すように、サンプ
リングパルスφ１１が時刻ｔ１において「Ｈ」レベルに
なると、第１の期間Ｔ１のサンプル動作が開始され、図
４に示すスイッチＳＷ２１〜ＳＷ２３の各接点が閉状態
になる。このときの信号処理回路３２の等価回路は、図
８（Ａ）に示すようになり、図７（Ｄ）に示す前段のス
テージからのアナログ信号Ｖｏ（Ｎ−１）によりコンデ
ンサＣ１１、Ｃ１２がともに充電される。

【００４５】その後、図７（Ａ）に示すように、サンプ
リングパルスφ１１が「Ｈ」レベルから「Ｌ」レベルに
変化すると、図７（Ｂ）に示すように、制御信号φ２１
が「Ｌ」レベルから「Ｈ」レベルに変化し、第１の期間
Ｔ１のホールド動作が開始する。この結果、スイッチＳ
Ｗ２１〜ＳＷ２３の各接点が開状態になるとともに、ス
イッチＳＷ２４、ＳＷ２６の各接点が閉状態になり、こ
のときの信号処理回路３２の等価回路は、図８（Ｂ）に
示すようになる。

【００４６】図８（Ａ）に状態にコンデンサＣ１１、Ｃ
１２に保持される電荷Ｑ１は、次式のようになる。 Ｑ１＝Ｖｏ（Ｎ−１）×（Ｃ１１＋Ｃ１２） また、図８（Ｂ）の状態でコンデンサＣ１１、Ｃ１２に
保持される電荷Ｑ２は次式のようになる。

【００４７】 Ｑ２＝Ｖｏ（Ｎ）×Ｃ１２±｛０，Ｖｒｅｆ｝×Ｃ１１ ここで、｛０，Ｖｒｅｆ｝×Ｃ１１は、｛ ｝内の０と
Ｖｒｅｆとが選択的にＣ１１と乗算されることを意味
し、このような意味は以下同様である。これらの状態で
保持される電荷Ｑ１と電荷Ｑ２は不変であるので、次式
が成立する。

【００４８】Ｖｏ（Ｎ−１）（Ｃ１１＋Ｃ１２）＝Ｖｏ
（Ｎ）×Ｃ１２±｛０，Ｖｒｅｆ｝×Ｃ１１ この式を変形すると、次の式となる。 Ｖｏ（Ｎ）＝｛（Ｃ１１＋Ｃ１２）／Ｃ１２｝×Ｖｏ
（Ｎ−１）±｛０，Ｖｒｅｆ｝×（Ｃ１１／Ｃ１２） ここで、Ｃ１１＝Ｃ１２であるので、上式は次の式とな
る。

【００４９】 Ｖｏ（Ｎ）＝２×Ｖｏ（Ｎ−１）±｛０，Ｖｒｅｆ｝ つまり、演算増幅器３４からは、入力されるアナログ信
号Ｖｏ（Ｎ−１）を２倍して基準電圧生成回路３１の出
力が加減算された出力が得られる。その後、図７（Ａ）
に示すように、サンプリングパルスφ１１が「Ｌ」レベ
ルから「Ｈ」レベルに変化すると、図７（Ｂ）に示すよ
うに、制御信号φ２１が「Ｈ」レベルから「Ｌ」レベル
に変化し、第１の期間Ｔ１のホールド動作が終了すると
同時に、第２の期間Ｔ２のサンプル動作を開始する。こ
の結果、スイッチＳＷ２１〜ＳＷ２３の各接点が再び閉
状態になる。このときの信号処理回路３２の等価回路
は、図８（Ａ）に示すようになり、前段のステージから
のアナログ信号Ｖｏ（Ｎ−１）によりコンデンサＣ１
１、Ｃ１２がともに充電される。

【００５０】一方、第２の期間Ｔ２が開始されると、図
７（Ｆ）に示す演算増幅器３４の出力Ｖｏ（Ｎ）に基づ
き、３値化回路３３は、「１」、「０」または「−１」
の３値化を行う（図７（Ｇ）参照）。この３値化回路３
３からの出力Ｄ（Ｎ）は、図７（Ｇ）に示すように、次
の第２の期間Ｔ２まで変化しない。その後、サンプリン
グパルスφ１１が「Ｈ」レベルから「Ｌ」レベルに変化
すると、図７（Ｃ）に示す制御信号φ２２が「Ｌ」レベ
ルから「Ｈ」レベルに変化し、第２の期間Ｔ２のホール
ド動作が開始する。この結果、スイッチＳＷ２１〜ＳＷ
２３の各接点が開状態になるとともに、スイッチＳＷ２
５、ＳＷ２７の各接点が閉状態になり、このときの信号
処理回路３２の等価回路は、図８（Ｃ）に示すようにな
る。このホールド動作時には、演算増幅器３４では、コ
ンデンサＣ１２の充電電圧と基準電圧生成回路３１の出
力との加減算が行われ、その加減算値がほぼ２倍に増幅
されて出力される。

【００５１】ここで、そのホールド動作時に、コンデン
サＣ１２が演算増幅器３４の入力素子になるとともに、
コンデンサＣ１１が演算増幅器３４の帰還素子になる。
次に、図５に示す平均化回路１２の動作について、図９
および図１０を参照して説明する。この平均化回路１２
は、図９に示す期間Ｔ内に、ステージ１１−Ｎからの１
回目と２回目の各出力電圧Ｖｏを加算することで平均電
圧が求められ、この求めた平均電圧をＡ／Ｄ変換器１３
に出力する。

【００５２】さらに具体的に説明すると、図９（Ａ）に
示すように、サンプリングパルスφ１が時刻ｔ１におい
て「Ｈ」レベルになると、図５に示すスイッチＳＷ４１
〜ＳＷ４４の各接点が閉状態になり、このときの平均化
回路１２の等価回路は、図１０（Ａ）に示すようにな
る。このときには、図９（Ｃ）に示すように、期間Ｔ内
においてステージ１１−Ｎからの１回目の出力Ｖｏであ
る入力アナログ電圧＋ＶｉｎによりコンデンサＣ２１が
充電されるとともに、コンデンサＣ２２、Ｃ２３の両端
はいずれも接地されて放電状態になる。

【００５３】その後、図９（Ａ）に示すように、サンプ
リングパルスφ１が「Ｈ」レベルから「Ｌ」レベルに変
化すると、スイッチＳＷ４１〜ＳＷ４４の各接点が開状
態になる。そして、図９（Ｂ）に示すように、制御信号
φ２’が「Ｌ」レベルから「Ｈ」レベルに変化すると、
スイッチＳＷ４５〜ＳＷ４７の各接点が閉状態になり、
このときの平均化回路１２の等価回路は、図１０（Ｂ）
に示すようになる。

【００５４】このときには、図１０（Ｂ）からもわかる
ように、基準電圧生成回路４１の出力電圧がコンデンサ
Ｃ２１の充電電圧＋Ｖｉｎに加算されるとともに、その
加算電圧と、期間Ｔ内においてステージ１１−Ｎからの
２回目の出力Ｖｏを反転した入力アナログ電圧−Ｖｉｎ
とが演算増幅器４２の−入力端子に印加される。ここ
で、２回目の入力アナログ電圧を−Ｖｉｎ’とすると、
図１０（Ａ）と図１０（Ｂ）の状態の電荷は不変である
ので次の式が成立する。

【００５５】Ｖｉｎ×Ｃ２１＝−Ｖｉｎ’×Ｃ２２＋Ｖ
ｏ×Ｃ２３±｛０，Ｖｒｅｆ｝ 上式を変形すると次の式となる。 Ｖｏ＝｛Ｖｉｎ×Ｃ２１＋Ｖｉｎ’×Ｃ２２±｛０，Ｖ
ｒｅｆ｝×Ｃ２１｝／Ｃ２３ ここで、Ｃ２１＝Ｃ２２＝Ｃ２３であるので、Ｖｏは次
の式となる。

【００５６】 Ｖｏ＝Ｖｉｎ＋Ｖｉｎ’±｛０，Ｖｒｅｆ｝ つまり、演算増幅器４２は、その加算電圧と入力アナロ
グ電圧−Ｖｉｎを加算し、その加算電圧をから基準電圧
生成回路４１の出力を減算した電圧を出力する。このよ
うな演算増幅器４２による演算処理は、ステージ１１−
Ｎから出力される１回目と２回目の両出力電圧をそれぞ
れ２倍して基準電圧を減算したものを平均した値、 Ｖｏ＝｛２Ｖｉｎ±｛０，Ｖｒｅｆ｝＋２Ｖｉｎ’±
｛０，Ｖｒｅｆ｝｝／２＝Ｖｉｎ＋Ｖｉｎ’±｛０，Ｖ
ｒｅｆ｝ と同等である。

【００５７】このように平均化回路１２でステージ１１
−Ｎの出力が平均化されることにより、例えばステージ
１１−２〜１１−ＮのコンデンサＣ１１、Ｃ１２にミス
マッチがあるような場合に、ステージ１１−２〜１１−
Ｎで積分性誤差が発生されるが、その平均化によりその
積分性誤差が打ち消される。そして、Ａ／Ｄ変換器１３
では、その積分性誤差が排除された平均化回路１２から
のアナログ信号がＭビットに変換され、この変換された
Ｍビットのデータはメモリ１４に格納される。加算回路
１５は、メモリ１４に格納される上位側Ｎビットのデジ
タル値とＡ／Ｄ変換器１３からの下位側Ｍビットのデジ
タル値とを加算し、最終的なデジタル出力信号Ｄｏｕｔ
を求める。

【００５８】以上説明したように、この実施形態にかか
るパイプライン型Ａ／Ｄコンバータでは、サンプルホー
ルド回路１１−１およびステージ１１−２〜１１−Ｎが
上位側ＮビットのＡ／Ｄ変換を行うとともに、ステージ
１１−Ｎのアナログ出力の平均化を平均化回路１２で行
ってステージ１１−２〜１１−Ｎで発生する積分性誤差
を打ち消すようにし、さらに、その積分性誤差が排除さ
れたアナログ出力をＡ／Ｄ変換器１３により下位側Ｍビ
ットにＡ／Ｄ変換するようにした。

【００５９】このため、この実施形態にかかるパイプラ
イン型Ａ／Ｄコンバータでは、全体として各ステージの
積分性誤差や量子化誤差が極力排除できるようになり、
例えばＡ／Ｄ変換の分解能を１６ビットというように大
きくしても、高精度のＡ／Ｄ変換出力が得られる。

【００６０】

【発明の効果】以上述べたように、本発明では、ステー
ジが上位側ＮビットのＡ／Ｄ変換を行うとともに、最終
段のステージのアナログ出力の平均化を行ってステージ
発生する積分性誤差を打ち消すようにし、さらに、その
積分性誤差が排除されたアナログ出力を下位側Ｍビット
にＡ／Ｄ変換するようにした。

【００６１】このため、本発明によれば、全体として各
ステージの積分性誤差や量子化誤差が極力排除できるよ
うになり、例えばＡ／Ｄ変換の分解能を１６ビットとい
うように大きくしても、高精度のＡ／Ｄ変換出力が得ら
れる。

【図面の簡単な説明】

【図１】本発明の実施形態のパイプライン型Ａ／Ｄコン
バータの構成例を示す全体のブロック図である。

【図２】図１のサンプルホールド回路の構成例を示す回
路図である。

【図３】図２の３値化回路の構成例を示すブロック図で
ある。

【図４】図１の各ステージの構成例を示す回路図であ
る。

【図５】図１の平均化回路の構成例を示す回路図であ
る。

【図６】図２のサンプルホールド回路の動作を説明する
各部の波形図である。

【図７】図４のステージの動作を説明する各部の波形図
である。

【図８】図４の信号処理回路の各動作状態における等価
回路である。

【図９】図５の平均化回路の動作を説明する各部の波形
図である。

【図１０】図５の平均化回路の各動作状態における等価
回路である。

【図１１】従来のパイプライン型Ａ／Ｄコンバータの一
例を示すブロック図である。

【図１２】従来技術における積分性誤差の一例を示す図
である。

【符号の説明】

ＳＷ１〜ＳＷ３ スイッチ ＳＷ１１〜ＳＷ１３ スイッチ ＳＷ２１〜ＳＷ２７ スイッチ ＳＷ３１〜ＳＷ３３ スイッチ ＳＷ４１〜ＳＷ４７ スイッチ Ｃ１ コンデンサ（キャパシタ） Ｃ１１、Ｃ１２ コンデンサ（キャパシタ） Ｃ２１〜２３ コンデンサ（キャパシタ） １１−１ サンプルホールド回路 １１−２〜１１−Ｎ ステージ １２ 平均化回路 １３ Ａ／Ｄ変換器 １４ メモリ １５ 加算回路 ２１ 演算増幅器 ２２ ３値化回路 ３１ 基準電圧生成回路 ３２ 信号処理回路 ３３ ３値化回路 ３４ 演算増幅器 ４１ 基準電圧生成回路 ４２ 演算増幅器 ２２１、２２２ コンパレータ ２２３ デコーダ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力アナログ信号を、上位側Ｎビットと
   下位側Ｍビットからなる（Ｎ＋Ｍ）ビットのデジタル信
   号に変換するパイプライン型Ａ／Ｄコンバータであっ
   て、 縦列に複数段接続され、前段からのデジタル信号を所定
   のアナログ基準信号に変換するとともに、第１の期間と
   第２の期間に、前段からのアナログ信号と前記変換され
   たアナログ基準信号との加減算を時分割で行なってその
   各加減算に係る各アナログ信号をそれぞれ出力し、か
   つ、その両アナログ信号のうちの一方を前記上位側Ｎビ
   ットに係るデジタル信号に変換する複数のステージと、 前記複数のステージのうちの最終段のステージから前記
   第１の期間と第２の期間にそれぞれ出力される前記両ア
   ナログ信号を平均化する平均化手段と、 前記平均化手段で平均化されたアナログ信号を前記下位
   側Ｍビットのデジタル信号に変換して出力するＡ／Ｄ変
   換手段と、 前記上位側Ｎビットのデジタル信号と、前記下位側Ｍビ
   ットのデジタル信号とに基づいて（Ｎ＋Ｍ）ビットのデ
   ジタル信号を生成する出力手段と、 を少なくとも備えたことを特徴とするパイプライン型Ａ
   ／Ｄコンバータ。
2. 【請求項２】 前記各ステージは、 前段からのデジタル信号を所定の前記アナログ基準信号
   に変換する基準信号生成手段と、 演算増幅器、第１の受動素子、および第２の受動素子を
   含み、前記第１の期間と第２の期間には、前段のステー
   ジからのアナログ信号を前記両受動素子でサンプルした
   のち、前記受動素子のいずれか一方を前記演算増幅器の
   帰還素子として使用し、残余の受動素子にサンプルされ
   たアナログ信号と前記所定のアナログ基準信号の加減算
   を前記演算増幅器で行うとともに、前記第１の期間と第
   ２の期間では前記第１の受動素子と前記第２の受動素子
   が前記帰還素子として交互に使用されるようになってい
   る信号処理手段と、 前記演算増幅器からの第１の期間の出力と第２の期間の
   出力とをそれぞれ多値化する多値化手段と、 から構成することを特徴とする請求項１に記載のパイプ
   ライン型Ａ／Ｄコンバータ。
3. 【請求項３】 前記Ａ／Ｄ変換手段は、フラッシュ型Ａ
   ／Ｄ変換器であることを特徴とする請求項１または請求
   項２に記載のパイプライン型Ａ／Ｄコンバータ。
4. 【請求項４】 前記演算増幅器は前記加減算時において
   ほぼ２倍の利得を有し、 前記多値化手段は「＋１」、「０」、または「−１」の
   ３値のデジタル信号を出力することを特徴とする請求項
   ２または請求項３に記載のパイプライン型Ａ／Ｄコンバ
   ータ。
5. 【請求項５】 前記受動素子はキャパシタからなり、 前記基準信号生成手段は、前記デジタル信号の「＋
   １」、「０」、「−１」に応じて、前記アナログ基準信
   号として正の基準電圧（＋Ｖｒｅｆ）、零の電圧（０
   Ｖ）、負の基準電圧（−Ｖｒｅｆ）を生成するようにな
   っていることを特徴とする請求項４に記載のパイプライ
   ン型Ａ／Ｄコンバータ。
6. 【請求項６】 前記多値化手段は、前記演算増幅器の出
   力を所定の正負のしきい値で３値化（＋１、０、−１）
   するコンパレータ手段を含むことを特徴とする請求項４
   または請求項５に記載のパイプライン型Ａ／Ｄコンバー
   タ。