JP2001352017A - Electronic device packaging substrate and its manufacturing method - Google Patents
Electronic device packaging substrate and its manufacturing methodInfo
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電子装置実装基板
及びその製造方法に関し、より詳しくは、ハイエンドサ
ーバ等の高周波信号を伝送する電子装置実装基板及びそ
の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic device mounting board and a method of manufacturing the same, and more particularly, to an electronic device mounting board for transmitting a high frequency signal such as a high-end server and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】マイクロプロセッサなどのデジタルＬＳ
Ｉでは、負荷インピーダンスの急激な変動、電源電圧の
変動、及び高周波ノイズを抑えるためにデカップリング
コンデンサ（バイパスコンデンサ）が用いられている。
高速動作が要求されるデジタルＬＳＩでは、高周波数帯
域、例えばギガヘルツ帯域での安定動作が要求されてい
る。また、デカップリングコンデンサは、ＬＳＩの高速
化と低消費電力化が進むに伴ってさらなる性能向上が望
まれている。2. Description of the Related Art Digital LS such as a microprocessor
In I, a decoupling capacitor (bypass capacitor) is used to suppress a sudden change in load impedance, a change in power supply voltage, and high-frequency noise.
Digital LSIs that require high-speed operation require stable operation in a high-frequency band, for example, a gigahertz band. Further, as the speed of the LSI and the reduction in power consumption of the LSI advance, further improvement in the performance of the decoupling capacitor is desired.
【０００３】ＬＳＩチップとデカップリングコンデンサ
の双方をセラミック基板の同一面上に取り付ける場合に
は、デカップリングコンデンサとＬＳＩチップを接続す
るための配線の引き回しが避けられない。例えば、図１
(a),(b) に示すように、デカップリングコンデンサ１０
２とＬＳＩチップ１０３が同一面上に取り付けられる構
造のセラミック基板１０１は、その内部に三次元的に配
置された配線１０４を有している。そして、デカップリ
ングコンデンサ１０２とＬＳＩチップ１０３は、セラミ
ック基板１０１上の電極１０５にフリップチップボンデ
ィングにより接続され、さらに電極１０５に接続された
配線１０４を介して互いに電気的に接続されることにな
る。When both the LSI chip and the decoupling capacitor are mounted on the same surface of the ceramic substrate, it is inevitable that the wiring for connecting the decoupling capacitor and the LSI chip is routed. For example, FIG.
(a) and (b), as shown in FIG.
The ceramic substrate 101 having a structure in which the LSI chip 103 and the LSI chip 103 are mounted on the same surface has wirings 104 arranged three-dimensionally therein. Then, the decoupling capacitor 102 and the LSI chip 103 are connected to the electrode 105 on the ceramic substrate 101 by flip chip bonding, and are electrically connected to each other via the wiring 104 connected to the electrode 105.
【０００４】そのような三次元的に形成される配線１０
４は、その配置の自由度が大きいので、デカップリング
コンデンサ１０２とＬＳＩチップ１０３を接続する配線
１０４の距離が短くなる。なお、図１(b) において、
Ｘ、Ｙ及びＺは、互いに直交する三次元の軸を示してい
る。[0004] Such a three-dimensionally formed wiring 10
In No. 4, since the degree of freedom of the arrangement is large, the distance between the wiring 104 connecting the decoupling capacitor 102 and the LSI chip 103 is short. In addition, in FIG.
X, Y and Z indicate three-dimensional axes orthogonal to each other.
【０００５】しかし、そのような三次元に配置される配
線１０４を介してＬＳＩチップ１０３とデカップリング
コンデンサ１０２を接続する構造のセラミック基板１０
１を用いても、ＬＳＩの誤動作を防止するためには、デ
カップリングコンデンサ１０２とＬＳＩチップ１０３が
さらに近傍に実装されることが要求される。これは、電
子回路では配線がインダクタンス成分、抵抗成分となる
ため、デカプリングコンデンサ１０２とＬＳＩチップ１
０３の間の配線１０４が長くなるほど、ＬＳＩの高速動
作に対する電源電圧変動の抑止や高周波リップル吸収と
いったデカップリングコンデンサの効果が小さくなるか
らである。特に、配線の引き回しによるインダクタンス
の増加は、デカップリングコンデンサの高周波特性を悪
くする主因となっている。However, the ceramic substrate 10 has a structure in which the LSI chip 103 and the decoupling capacitor 102 are connected via such a three-dimensionally arranged wiring 104.
In order to prevent the malfunction of the LSI even if the number 1 is used, it is required that the decoupling capacitor 102 and the LSI chip 103 be mounted closer to each other. This is because, in an electronic circuit, the wiring becomes an inductance component and a resistance component, so that the decoupling capacitor 102 and the LSI chip 1
This is because the effect of the decoupling capacitor, such as suppression of power supply voltage fluctuation and high-frequency ripple absorption, on the high-speed operation of the LSI decreases as the length of the wiring 104 between 03 becomes longer. In particular, an increase in inductance due to wiring layout is a major cause of deteriorating high-frequency characteristics of the decoupling capacitor.
【０００６】従って、デカップリングコンデンサによる
効果を高めるために求められることは、配線の等価直列
抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）
の低減である。そこで、図２に示すように、絶縁基板１
０６内に平行平板電極型コンデンサ１０７を形成するこ
とにより、基板１０６上に取り付けられるＬＳＩチップ
１０８とコンデンサ１０７の距離を短くする構造が知ら
れている。そのような構造によれば、ＬＳＩチップ１０
８とコンデンサ１０７の接続距離は、図１(b) に示す構
造に比べて短くなる。そのような基板は、例えば特開平
７−３７７５８号公報、特開平８−２１３７５５号公報
に記載されている。また、特開平８−１４８３６８号公
報には、基板内に埋め込まれた２つの線状のビアとそれ
らの間の誘電体によってコンデンサを構成することが記
載されている。Therefore, what is required to enhance the effect of the decoupling capacitor is equivalent wiring resistance (ESR) and equivalent series inductance (ESL) of the wiring.
Is reduced. Therefore, as shown in FIG.
There is known a structure in which a parallel plate electrode type capacitor 107 is formed in a substrate 06 to shorten the distance between the LSI chip 108 mounted on the substrate 106 and the capacitor 107. According to such a structure, the LSI chip 10
The connection distance between the capacitor 8 and the capacitor 107 is shorter than that of the structure shown in FIG. Such a substrate is described in, for example, JP-A-7-37758 and JP-A-8-213755. Japanese Patent Application Laid-Open No. 8-148368 discloses that a capacitor is constituted by two linear vias embedded in a substrate and a dielectric between them.
【０００７】また、図３(a) は、セラミック基板１１０
とＬＳＩチップ１１１の間にキャパシタインターポーザ
１１２を介在させた構造を示している。ＬＳＩチップ１
１１は、図３(b) に示すように、キャパシタインターポ
ーザ１１２内のプラグ１１２ａ，１１２ｂ，１１２ｃを
通して、セラミック基板１１０内の配線１１０ａとキャ
パシタインターポーザ１１２内のコンデンサ１１３にそ
れぞれ接続されている。キャパシタインターポーザ１１
２内のコンデンサ１１３は、図３(b) に示すように、上
部電極１１３ａと下部電極１１３ｂにより誘電体膜１１
３ｃを挟んだ構造を有している。そして、キャパシタイ
ンターポーザ１１２内において、コンデンサ１１３を貫
通する第１のプラグ１１２ａは、上部電極１１３ａに接
続する一方でホールを介して下部電極１１３ｂから絶縁
されている。また、コンデンサ１１３を貫通する第２の
プラグ１１２ｂは、下部電極１１３ｂに接続する一方で
ホールを介して上部電極１１３ａから絶縁されている。FIG. 3A shows a ceramic substrate 110.
2 shows a structure in which a capacitor interposer 112 is interposed between the LSI chip 111 and the LSI chip 111. LSI chip 1
As shown in FIG. 3B, 11 is connected to a wiring 110a in the ceramic substrate 110 and a capacitor 113 in the capacitor interposer 112 through plugs 112a, 112b, 112c in the capacitor interposer 112, respectively. Capacitor interposer 11
3B, the upper electrode 113a and the lower electrode 113b form a capacitor 113 in the dielectric film 11 as shown in FIG.
3c. In the capacitor interposer 112, the first plug 112a penetrating the capacitor 113 is connected to the upper electrode 113a while being insulated from the lower electrode 113b via a hole. The second plug 112b penetrating the capacitor 113 is connected to the lower electrode 113b while being insulated from the upper electrode 113a via a hole.
【０００８】これにより、ＬＳＩチップ１１１は、バン
プ１１４及び第１のプラグ１１２ａを介してコンデンサ
１１３の上部電極１１３ａに接続され、バンプ１１４及
び第２のプラグ１１２ｂを介してコンデンサ１１３の下
部電極１１３ｂに接続されている。なお、図３(a),(b)
中、符号１１５は、プラグ１１２ａ、１１２ｂ、１１２
ｃと配線１１０ａの間に介在されるバンプを示してい
る。As a result, the LSI chip 111 is connected to the upper electrode 113a of the capacitor 113 via the bump 114 and the first plug 112a, and is connected to the lower electrode 113b of the capacitor 113 via the bump 114 and the second plug 112b. It is connected. 3 (a), 3 (b)
The reference numeral 115 denotes plugs 112a, 112b, 112
4 shows a bump interposed between c and the wiring 110a.
【０００９】そのようなコンデンサ１１３に類似の構造
が特開平４−２１１１９１号公報に記載されている。A structure similar to such a capacitor 113 is described in Japanese Patent Application Laid-Open No. H4-211191.
【００１０】[0010]
【発明が解決しようとする課題】ところで、上記したよ
うなコンデンサとＬＳＩチップの接続の構造によれば、
以下に示すような問題がある。まず、コンデンサ内蔵基
板を使用する場合には、コンデンサとＬＳＩチップを最
短で接続するためには、ＬＳＩチップに対応した位置に
コンデンサを形成する必要があるため、ＬＳＩチップの
種類に応じたコンデンサ内蔵基板が必要になるために、
コンデンサ内蔵基板の汎用性が狭くなる。By the way, according to the structure of the connection between the capacitor and the LSI chip as described above,
There are the following problems. First, when using a substrate with a built-in capacitor, it is necessary to form a capacitor at a position corresponding to the LSI chip in order to connect the capacitor and the LSI chip in the shortest time. Because a substrate is needed,
The versatility of the substrate with a built-in capacitor becomes narrow.
【００１１】また、ハイエンドサーバに使用される半導
体素子では端子数が数千を越えるものがあり、これに対
応する微小径、微小ピッチのプラグをインターポーザ内
に製造することは難しい。そのインターポーザを構成す
るセラミックをグリーンシート法で形成する場合には、
プラグのピッチは１００〜２００μｍが限界であり、そ
れ以下の微細化が難しい。さらに、インターポーザ上に
形成される薄膜のコンデンサのリークを防止するために
は、セラミック表面の平坦化が必要になるが、その平坦
性の向上が難しい。In addition, some semiconductor devices used in high-end servers have more than several thousands of terminals, and it is difficult to manufacture a correspondingly small-diameter, fine-pitch plug in an interposer. When the ceramic constituting the interposer is formed by a green sheet method,
The limit of the pitch of the plug is 100 to 200 μm, and it is difficult to make the pitch smaller than that. Further, in order to prevent leakage of a thin film capacitor formed on the interposer, it is necessary to flatten the ceramic surface, but it is difficult to improve the flatness.
【００１２】本発明の目的は、汎用性が高く、信頼性向
上が図れるコンデンサを内蔵した電子装置実装基板及び
その製造方法を提供することにある。An object of the present invention is to provide an electronic device mounting board having a built-in capacitor which is highly versatile and can improve reliability, and a method of manufacturing the same.
【００１３】[0013]
【課題を解決するための手段】上記した課題は、中心導
電部、該中心導電部の周囲に形成された筒状誘電体層、
及び該筒状誘電体層の周囲に形成された筒状導電層を有
する同軸多層構造が略平行に寄せ集められてなり、相互
間が絶縁層で固められた電子装置実装基板によって解決
される。この場合、同軸多層構造の中心軸は、絶縁層を
上下に貫通する向きである。また、筒状導電層の端から
その外側に配線を絶縁層上に形成してもよい。SUMMARY OF THE INVENTION The above object is achieved by a central conductive portion, a cylindrical dielectric layer formed around the central conductive portion,
A coaxial multilayer structure having a cylindrical conductive layer formed around the cylindrical dielectric layer is gathered substantially in parallel, and is solved by an electronic device mounting board in which the layers are fixed by an insulating layer. In this case, the central axis of the coaxial multilayer structure is a direction penetrating vertically through the insulating layer. Further, a wiring may be formed on the insulating layer from the end of the cylindrical conductive layer to the outside thereof.
【００１４】その電子装置実装基板の製造方法は、中心
導体線の周囲に誘電体層を形成する工程と、前記誘電体
層の上に筒状の導電層を形成する工程と、前記導電層の
周囲に絶縁層を形成する工程と、前記絶縁層に覆われた
前記導電層、前記誘電体層及び前記中心導体線からなる
多層構造線を複数用意する工程と、複数の前記多層構造
線を束ねる工程と、複数の前記多層構造線のそれぞれの
前記絶縁層を互いに一体化して基板を形成する工程を有
する。The method for manufacturing an electronic device mounting board includes a step of forming a dielectric layer around a center conductor line, a step of forming a cylindrical conductive layer on the dielectric layer, and a step of forming a conductive layer on the dielectric layer. A step of forming an insulating layer around, a step of preparing a plurality of multilayer structure lines including the conductive layer, the dielectric layer, and the center conductor line covered with the insulating layer; and bundling the plurality of multilayer structure lines And a step of forming the substrate by integrating the insulating layers of the plurality of multilayer structure lines with each other.
【００１５】本発明によれば、中心導電部の周囲に筒状
の誘電体層と筒状の導電層を形成してなる同軸多層構造
を、絶縁層（基板）を介して複数配置された基板構造を
有している。これにより、同軸多層構造を選択的にビア
として使用したりコンデンサとして使用することが可能
になり、汎用性が高くなる。According to the present invention, there is provided a substrate in which a plurality of coaxial multilayer structures each having a cylindrical dielectric layer and a cylindrical conductive layer formed around a central conductive portion are arranged via an insulating layer (substrate). It has a structure. This makes it possible to selectively use the coaxial multilayer structure as a via or as a capacitor, thereby increasing versatility.
【００１６】コンデンサとして使用する部分では、筒状
の導電層に接続される配線を絶縁層上に形成したり、中
心導電部の上にバンプを形成すると、コンデンサとＬＳ
Ｉチップの接続が容易になる。コンデンサの一対の電極
は中心導電部（中心導体線）と筒状の導電層によって構
成される。そのコンデンサは、中心導電部の周囲に形成
されるので、絶縁層の表面の凹凸の影響を受けることは
なく、信頼性が高くなる。In a portion used as a capacitor, when a wiring connected to a cylindrical conductive layer is formed on an insulating layer or a bump is formed on a central conductive portion, the capacitor and the LS are connected.
Connection of the I chip becomes easy. A pair of electrodes of the capacitor are constituted by a central conductive part (center conductor line) and a cylindrical conductive layer. Since the capacitor is formed around the central conductive portion, it is not affected by the irregularities on the surface of the insulating layer, and the reliability is improved.
【００１７】[0017]
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。図４(a) 〜(d) は、本発明
の一実施形態を示す電子装置に接続されるコンデンサの
製造工程を示す断面図、図５、図６(a) 〜(c) は電子装
置実装基板の製造工程を示す斜視図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention. 4 (a) to 4 (d) are cross-sectional views showing a manufacturing process of a capacitor connected to an electronic device according to an embodiment of the present invention, and FIGS. 5 and 6 (a) to (c) show electronic device mounting. It is a perspective view which shows the manufacturing process of a board | substrate.
【００１８】まず、図４(a) に示すように、直径５０μ
ｍの銅線１ａの表面に厚さ０．２μｍの白金層１ｂを被
覆して構成される中心導体線（中心導電部）１を用意す
る。そして、図４(b) に示すように、中心導体線１の外
周面上に筒状の誘電体層２を形成する。誘電体層２とし
て、チタン酸バリウムストロンチウム（ＢＳＴ;(Ba,Sr)
TiO3）のような高誘電体を用いる場合には、ＢＳＴ誘電
体層２は例えば次のようなゾル・ゲル法によって形成さ
れる。First, as shown in FIG.
A central conductor line (central conductive portion) 1 is prepared by covering a surface of a m-th copper wire 1a with a platinum layer 1b having a thickness of 0.2 μm. Then, as shown in FIG. 4 (b), a cylindrical dielectric layer 2 is formed on the outer peripheral surface of the center conductor wire 1. As the dielectric layer 2, barium strontium titanate (BST; (Ba, Sr)
When using a high dielectric material such as TiO 3 ), the BST dielectric layer 2 is formed, for example, by the following sol-gel method.
【００１９】即ち、図７(a) に示すように、Ba、Sr、Ti
の複合アルコキシド溶液からなる出発溶液５１を液糟５
２に入れ、中心導体線１を出発溶液内に浸漬しながら長
さ方向に一定速度ｔで移動させる。１回の浸漬について
１００ｎｍ程度の膜厚のアルコキシド層が中心導体線１
表面上に形成される。そして、図７(b) に示すように、
溶液槽５２から出た中心導体線１の表面上のアルコキシ
ド層をヒータ５３によって温度Ｔ1 （例えば１２０
℃）、１０分間の条件で乾燥し、さらに、図７(c)に示
すように、ヒータ５４によってアルコキシド層を温度Ｔ
2 （例えば３００℃）、１０分間の条件で仮焼成する。That is, as shown in FIG. 7A, Ba, Sr, Ti
A starting solution 51 comprising a complex alkoxide solution of
2, the center conductor wire 1 is moved at a constant speed t in the length direction while being immersed in the starting solution. The alkoxide layer having a thickness of about 100 nm per one immersion is applied to the center conductor line 1.
Formed on the surface. Then, as shown in FIG.
The alkoxide layer on the surface of the center conductor wire 1 coming out of the solution tank 52 is heated by the heater 53 to a temperature T 1 (eg, 120
7C), and the alkoxide layer was heated by a heater 54 to a temperature T as shown in FIG.
2 Preliminary baking is performed under the condition of (for example, 300 ° C.) for 10 minutes.
【００２０】そのように、中心導体線１の出発溶液５１
への含浸、中心導体線１上のアルコキシド層の乾燥、仮
焼成、といった一連の工程を１回又は複数回、例えば４
回繰り返して、中心導体線１上のアルコキシド層をＢＳ
Ｔ層として使用する。そして、最後に、ＢＳＴ層を温度
７００℃、時間６０分で本焼成し、ＢＳＴ層を結晶化さ
せる。これにより、ＢＳＴ層は、膜厚が４００ｎｍ、比
誘電率が５００、誘電体損失が２％以下となって、筒状
の誘電体層２として用いられる。誘電体層２の膜厚は、
一連の工程の繰り返し回数の変更等によって制御され
る。Thus, the starting solution 51 of the center conductor wire 1
, Impregnation of the center conductor wire 1, drying of the alkoxide layer on the center conductor wire 1, and calcination once or plural times, for example, 4 times.
Alkoxide layer on center conductor line 1
Used as T layer. Finally, the BST layer is finally baked at a temperature of 700 ° C. for a time period of 60 minutes to crystallize the BST layer. Accordingly, the BST layer has a thickness of 400 nm, a relative dielectric constant of 500, and a dielectric loss of 2% or less, and is used as the cylindrical dielectric layer 2. The thickness of the dielectric layer 2 is
It is controlled by changing the number of repetitions of a series of steps.
【００２１】次に、誘電体層２によって覆われた中心導
体線１の上に、図４(c) に示すような筒状の外側導電体
層３をスパッタ法、蒸着法又はメッキ法のいずれかによ
って例えば５μｍの厚さに形成する。スパッタ法又は蒸
着法によって外側導電体層３を形成する場合には、外側
導電体層３を周方向に一定速度で回転させると、均一な
厚さの筒状の外側導電体層３が誘電体層２上に形成され
る。これにより、中心導体線１、誘電体層２及び外側導
電体層３から構成される同軸多層構造線４が形成され
る。Next, a cylindrical outer conductor layer 3 as shown in FIG. 4C is formed on the center conductor line 1 covered with the dielectric layer 2 by sputtering, vapor deposition or plating. For example, it is formed to a thickness of 5 μm. In the case where the outer conductor layer 3 is formed by a sputtering method or a vapor deposition method, when the outer conductor layer 3 is rotated at a constant speed in the circumferential direction, the cylindrical outer conductor layer 3 having a uniform thickness becomes a dielectric material. Formed on layer 2. Thus, a coaxial multilayer structure line 4 including the center conductor line 1, the dielectric layer 2, and the outer conductor layer 3 is formed.
【００２２】次に、図８(a) に示すように、溶剤に溶解
させたポリイミド、液晶ポリマー等の熱可塑性樹脂液５
５に同軸多層構造線４を浸漬しながら一定速度で長さ方
向に移動させると、同軸多層構造線４の表面には、図４
(d) に示すように樹脂製の熱可塑性絶縁層５が筒状に形
成される。ついで、図８(b) に示すように、熱可塑性絶
縁層５をヒータ５６により加熱して乾燥する。この場
合、同軸多層構造線４の移動速度と熱可塑性樹脂液５５
中への浸漬回数を調整することにより、熱可塑性絶縁層
５の膜厚を制御して例えば８０μｍ程度にする。Next, as shown in FIG. 8A, a thermoplastic resin liquid 5 such as polyimide, liquid crystal polymer or the like dissolved in a solvent is used.
When the coaxial multilayer structure wire 4 is moved in the length direction at a constant speed while being immersed in 5, the surface of the coaxial multilayer structure wire 4
As shown in (d), the thermoplastic insulating layer 5 made of resin is formed in a cylindrical shape. Next, as shown in FIG. 8 (b), the thermoplastic insulating layer 5 is heated by a heater 56 and dried. In this case, the moving speed of the coaxial multilayer structure wire 4 and the thermoplastic resin liquid 55
By adjusting the number of times of immersion, the thickness of the thermoplastic insulating layer 5 is controlled to, for example, about 80 μm.
【００２３】以上の工程によって、図５に示すように、
中心導体線１、誘電体層２、外側導電体層３及び熱可塑
性絶縁層５により得られる被覆導線６の直径は２２０μ
ｍとなる。そのような線材を図６(a) に示すように多数
本束ねて、それらを温度３００℃で加熱接合すると、隣
接する複数の被覆導線６のそれぞれの熱可塑性絶縁層５
は図６(b) に示すように融着するので、図６(b) に示す
ように、熱可塑性絶縁層５をベースにして、複数の同軸
多層構造線４が例えばピッチ２００μｍ間隔で千鳥格子
状に配置された基板ブロック７が形成される。By the above steps, as shown in FIG.
The diameter of the covered conductor 6 obtained by the center conductor 1, the dielectric layer 2, the outer conductor 3 and the thermoplastic insulating layer 5 is 220 μm.
m. As shown in FIG. 6A, a large number of such wires are bundled and joined by heating at a temperature of 300.degree.
6B is fused as shown in FIG. 6B, and as shown in FIG. 6B, a plurality of coaxial multilayer structure wires 4 are staggered at intervals of 200 μm, for example, based on the thermoplastic insulating layer 5. Substrate blocks 7 arranged in a child shape are formed.
【００２４】続いて、図６(c) に示すように、基板ブロ
ック７を所定の厚さ、例えば０．５ｍｍの厚さに切断す
ると、膜厚方向に同軸多層構造線４が貫通する構造の新
たな電子装置実装基板７ａが完成する。その同軸多層構
造線４は、コンデンサ（キャパシタ）として使用され、
さらに、ビアとして使用される。即ち、中心導体線１、
誘電体層２及び外側導電体層３をコンデンサＣとして使
用することもできるし、中心導体線１、外側導電体層３
をビアとして使用することもできる。なお、電子装置実
装基板７ａ内では中心導体線１は、切断されて柱状にな
る。Subsequently, as shown in FIG. 6C, when the substrate block 7 is cut to a predetermined thickness, for example, 0.5 mm, the coaxial multilayer structure wire 4 penetrates in the film thickness direction. A new electronic device mounting board 7a is completed. The coaxial multilayer structure wire 4 is used as a capacitor (capacitor),
Further, it is used as a via. That is, the center conductor wire 1,
The dielectric layer 2 and the outer conductor layer 3 can be used as the capacitor C, and the center conductor line 1, the outer conductor layer 3
Can be used as a via. In the electronic device mounting board 7a, the center conductor line 1 is cut into a columnar shape.
【００２５】その電子装置実装基板７ａは、例えばキャ
パシタインターポーザとして使用する場合に、ＬＳＩチ
ップを中心導体線１、外側導体線３に接続するための引
出配線とバンプは、以下のような工程により形成され
る。図９〜図１１は、電子装置実装基板７ａに引出配
線、バンプを形成する工程を示す断面図であり、それら
の図は電子装置実装基板７ａのうちの１つの同軸多層構
造線４とその周辺部分を示している。When the electronic device mounting board 7a is used as, for example, a capacitor interposer, lead wires and bumps for connecting the LSI chip to the center conductor line 1 and the outer conductor line 3 are formed by the following steps. Is done. 9 to 11 are cross-sectional views showing steps of forming a lead-out wiring and a bump on the electronic device mounting board 7a. These figures show one coaxial multilayer structure line 4 of the electronic device mounting board 7a and its periphery. The part is shown.
【００２６】まず、図９(a) に示すように、電子装置実
装基板７ａの上面と下面のそれぞれに、例えばシリコン
酸化膜、シリコン窒化膜、その他の無機材料よりなる第
１の保護絶縁膜１１と第２の保護絶縁膜１２を形成す
る。続いて、レジストを使用するフォトリソグラフィー
法により第１の保護絶縁膜１１をパターニングして筒状
の外側導電層３の上面を露出させる環状の第１の開口部
１１ａを形成する。First, as shown in FIG. 9A, a first protective insulating film 11 made of, for example, a silicon oxide film, a silicon nitride film, or another inorganic material is formed on each of the upper surface and the lower surface of the electronic device mounting substrate 7a. And a second protective insulating film 12 is formed. Subsequently, the first protective insulating film 11 is patterned by photolithography using a resist to form an annular first opening 11 a exposing the upper surface of the cylindrical outer conductive layer 3.
【００２７】次に、図９(b) に示すように、第１の保護
絶縁膜１１の上と第１の開口部１１ａの中に、アルミニ
ウム、タングステン等の第１の金属膜１３を形成する。
続いて、図９(c) に示すように、第１の金属膜１３をパ
ターニングすることにより、第１の金属２よりなる第１
の引出配線１３ａを形成する。この引出配線１３ａは筒
状の外側導電層３の上面から隣の別の外側導電層３との
間の位置に延びる形状に形成される。Next, as shown in FIG. 9B, a first metal film 13 of aluminum, tungsten, or the like is formed on the first protective insulating film 11 and in the first opening 11a. .
Subsequently, as shown in FIG. 9C, the first metal film 13 is patterned so that the first metal film 13 is formed.
Is formed. The lead wiring 13 a is formed in a shape extending from the upper surface of the cylindrical outer conductive layer 3 to a position between the outer conductive layer 3 and another adjacent outer conductive layer 3.
【００２８】この第１の引出配線１３ａを形成した後に
フォトレジストを溶剤によって除去することになるが、
電子装置実装基板７ａは無機材料よりなる第１及び第２
の保護絶縁膜１１，１２によって覆われているので、電
子装置実装基板７ａを構成する有機材料の熱可塑性絶縁
層５がエッチングされることがない。次に、図１０(a)
に示すように、第１の保護絶縁膜１１、第１の引出配線
１３ａの上にカバー絶縁膜１４を形成する。カバー絶縁
膜１４としては、シリコン酸化膜、シリコン窒化膜等の
無機絶縁膜、或いはポリイミドのような有機絶縁膜を用
いてもよい。After the formation of the first lead-out wiring 13a, the photoresist is removed by a solvent.
The first and second electronic device mounting substrates 7a are made of an inorganic material.
Is covered with the protective insulating films 11, 12, so that the thermoplastic insulating layer 5 of an organic material constituting the electronic device mounting substrate 7a is not etched. Next, FIG.
As shown in FIG. 7, a cover insulating film 14 is formed on the first protective insulating film 11 and the first lead-out wiring 13a. As the cover insulating film 14, an inorganic insulating film such as a silicon oxide film or a silicon nitride film, or an organic insulating film such as polyimide may be used.
【００２９】続いて、図１０(b) に示すように、カバー
絶縁膜１４をパターニングして同軸多層構造線４の中心
導体線１の上に第２の開口部１４ａを形成するととも
に、筒状の外側導電層３から離れた領域で第１の引出配
線１３ａの上に第３の開口部１４ｂを形成する。第２及
び第３の開口部１４ａ，１４ｂを形成する方法としては
フォトレジストを用いるフォトリソグラフィー法を採用
してもよく、また、カバー絶縁膜１４が有機材料から構
成されている場合にはレーザ照射法を採用してもよい。Subsequently, as shown in FIG. 10B, the cover insulating film 14 is patterned to form a second opening 14a on the center conductor line 1 of the coaxial multilayer structure line 4, and to form a cylindrical opening. A third opening 14b is formed on the first lead-out wiring 13a in a region away from the outer conductive layer 3 of FIG. As a method of forming the second and third openings 14a and 14b, a photolithography method using a photoresist may be adopted. When the cover insulating film 14 is made of an organic material, laser irradiation is performed. A law may be adopted.
【００３０】次に、図１０(c) に示すように、チタン、
窒化チタンその他の金属材料よりなる下地金属膜１５を
カバー絶縁膜１４上と第２及び第３の開口部１４ａ，１
４ｂ内に形成する。さらに、下地金属膜１５の上にフォ
トレジスト１６を塗布し、これを露光、現像することに
より第２及び第３の開口部１４ａ，１４ｂとその周辺を
露出する第１及び第２の窓１６ａ，１６ｂを形成する。
そして、下地金属膜１５を電極として使用する電解メッ
キ法により第１及び第２の窓１６ａ，１６ｂの中に選択
的に金、錫鉛等よりなる第１及び第２のバンプ１７ａ，
１７ｂを形成する。Next, as shown in FIG.
A base metal film 15 made of titanium nitride or another metal material is formed on the cover insulating film 14 and the second and third openings 14a, 1
4b. Further, a photoresist 16 is applied on the base metal film 15, and the photoresist 16 is exposed and developed to expose the second and third openings 14a and 14b and the first and second windows 16a and 16b exposing the periphery thereof. 16b is formed.
Then, the first and second bumps 17a, made of gold, tin lead, or the like are selectively formed in the first and second windows 16a, 16b by an electrolytic plating method using the base metal film 15 as an electrode.
17b is formed.
【００３１】さらに、フォトレジスト１６を溶剤により
除去した後に、図１１(a) に示すように、第１及び第２
のバンプ１７ａ，１７ｂをマスクに使用して下地金属膜
１６をスパッタエッチング等により除去することによ
り、第１のバンプ１７ａと第２のバンプ１７ｂの下にの
み下地金属膜１６を残す。これにより、電子装置実装基
板７ａ上の第１及び第２のバンプ１７ａ，１７ｂは、図
１２の平面の配置となる。Further, after the photoresist 16 is removed with a solvent, the first and second photoresists are removed as shown in FIG.
Using the bumps 17a and 17b as masks, the base metal film 16 is removed by sputter etching or the like, so that the base metal film 16 is left only under the first bump 17a and the second bump 17b. As a result, the first and second bumps 17a and 17b on the electronic device mounting board 7a are arranged in the plane of FIG.
【００３２】その後に、図１１(b) に示すように、第２
の保護絶縁膜１２をパターニングして同軸多層構造線４
の中心導体線１の下に第４の開口部１２ａを形成する。
その後に、第２の保護絶縁膜１２を金属膜１８で覆い、
さらに、その金属膜１８を電極に使用して、フォトレジ
スト（不図示）を用いた電解メッキ法により中心導体線
１の下に金属膜１８を介して第３のバンプ１９ａを形成
する。そして、フォトレジスト（不図示）を除去した後
に、第３のバンプ１９ａをマスクに使用して金属膜１８
をエッチングする。Thereafter, as shown in FIG.
Patterning the protective insulating film 12 of FIG.
The fourth opening 12a is formed below the center conductor line 1 of FIG.
After that, the second protective insulating film 12 is covered with the metal film 18,
Further, using the metal film 18 as an electrode, a third bump 19a is formed below the center conductor line 1 via the metal film 18 by an electrolytic plating method using a photoresist (not shown). Then, after removing the photoresist (not shown), the third bump 19 a is used as a mask to form the metal film 18.
Is etched.
【００３３】以上のような工程によって形成された第１
のバンプ１７ａは中心導体線１に接続され、第２のバン
プ１７ｂは外側導電層３に接続される。この場合、中心
導体線１と外側導電層３とそれらの間の誘電体層２によ
ってデカップリング効果を奏するコンデンサＣが構成さ
れる。また、電子装置実装基板７ａの上面側の第１のバ
ンプ１７ａは、中心導体線１と第３のバンプ１９ａを介
して下側に電気的に引き出されることになるので、コン
デンサＣを構成する中心導体線１は、ビア（プラグ）と
して使用してもよく、この場合には、外側導電層３をシ
ールド層として使用してもよい。The first formed by the steps described above
Are connected to the center conductor line 1, and the second bumps 17 b are connected to the outer conductive layer 3. In this case, a capacitor C having a decoupling effect is constituted by the center conductor line 1, the outer conductive layer 3, and the dielectric layer 2 therebetween. Further, the first bumps 17a on the upper surface side of the electronic device mounting board 7a are electrically drawn downward through the center conductor line 1 and the third bumps 19a, so that the center constituting the capacitor C is formed. The conductor wire 1 may be used as a via (plug), and in this case, the outer conductive layer 3 may be used as a shield layer.
【００３４】ところで、図１１(b) に示す例では、電子
装置実装基板７ａの上面上の第２のバンプ１７ｂが電子
装置実装基板７ａの下側に電気的に引き出されていない
が、第２のバンプ１７ｂを下側に電気的に引き出す場合
には、隣接する別の中心導体線１をビアとして使用して
もよい。即ち、図１３に示すように、電子装置実装基板
７ａの上面側で外側導電層３に接続された引出配線１３
ａを隣の中心導体線１の上まで延在させるとともに、第
１の保護絶縁膜１１をパターニングして隣の中心導体線
１の上に第５の開口部１１ｂを形成する。In the example shown in FIG. 11B, the second bumps 17b on the upper surface of the electronic device mounting board 7a are not electrically pulled out below the electronic device mounting board 7a. In the case where the bump 17b is electrically pulled down, another adjacent center conductor line 1 may be used as a via. That is, as shown in FIG. 13, the extraction wiring 13 connected to the outer conductive layer 3 on the upper surface side of the electronic device mounting board 7a.
a is extended over the adjacent center conductor line 1, and the first protective insulating film 11 is patterned to form a fifth opening 11 b on the adjacent center conductor line 1.
【００３５】これにより、引出配線１３ａは隣の中心導
体線１の上面に接続される。引出配線１３ａの上に形成
される第２のバンプ１７ｂの位置は第１のバンプ１７ａ
から離れた位置であれば特に特定されるものではない
が、隣の中心導体線１の上に形成するのが好ましい。ま
た、電子装置実装基板７ａの下側において、隣の中心導
体線１を露出する第６の開口１２ｂを第２の保護絶縁膜
１２に形成することにより、隣の中心導体線１の下に第
４のバンプ１９ｂを接続してもよい。なお、第４のバン
プ１９ｂは、第３のバンプ１９ａと同時に形成してもよ
く、この場合には、第４のバンプ１９ｂと隣の中心導体
線１の間には金属膜１８が介在することになる。これに
より、コンデンサＣを構成する筒状の外側導電層３は、
電子装置実装基板７ａの上側の引出配線１３ａと隣の中
心導体線１を介して下側に電気的に引き出される。Thus, the lead wiring 13a is connected to the upper surface of the adjacent center conductor line 1. The position of the second bump 17b formed on the lead wiring 13a is the first bump 17a.
Although it is not particularly specified as long as it is away from the center conductor, it is preferably formed on the adjacent central conductor line 1. Further, a sixth opening 12b exposing the adjacent center conductor line 1 is formed in the second protective insulating film 12 below the electronic device mounting board 7a, so that the sixth opening 12b is formed below the adjacent center conductor line 1. Four bumps 19b may be connected. The fourth bump 19b may be formed simultaneously with the third bump 19a. In this case, the metal film 18 must be interposed between the fourth bump 19b and the adjacent center conductor line 1. become. Thereby, the cylindrical outer conductive layer 3 constituting the capacitor C is
The lead is electrically pulled down through the lead-out wiring 13a on the upper side of the electronic device mounting board 7a and the adjacent center conductor line 1.
【００３６】なお、図１３に示した第１及び第２のバン
プ１７ａ，１７ｂの平面構成は、図１４に示すようにな
る。以上のような構造を有する電子装置実装基板７ａを
キャパシタインターポーザとして使用する場合には、図
１５に示すように、ＬＳＩチップ２１とセラミック基板
２２の間に電子装置実装基板７ａを挟んだ状態で、バン
プを介してＬＳＩチップと電子装置実装基板７ａを接続
し、さらに、バンプを介して電子装置実装基板７ａとセ
ラミック基板２２を接続する。The plan configuration of the first and second bumps 17a and 17b shown in FIG. 13 is as shown in FIG. When the electronic device mounting board 7a having the above structure is used as a capacitor interposer, as shown in FIG. 15, the electronic device mounting board 7a is sandwiched between the LSI chip 21 and the ceramic substrate 22. The LSI chip and the electronic device mounting substrate 7a are connected via bumps, and the electronic device mounting substrate 7a and the ceramic substrate 22 are further connected via bumps.
【００３７】この場合、図１６に示すように、ＬＳＩチ
ップ２１の一部のバンプ２１ａ，２１ｂは、コンデンサ
を構成する中心導体線１と筒状の外側導電層３にそれぞ
れ接続される。また、コンデンサとして使用しない部分
は、コンデンサの中心導体線１及び外側導電層３は単に
ビアとして使用されることになって、バンプ１７ｃ、１
９ｃを介してＬＳＩチップ２１のバンプ２１ｃとセラミ
ック基板２２の電極２２ａとの間に介在されることにな
る。In this case, as shown in FIG. 16, some of the bumps 21a and 21b of the LSI chip 21 are connected to the central conductor line 1 and the cylindrical outer conductive layer 3 constituting the capacitor, respectively. In the portion not used as a capacitor, the center conductor line 1 and the outer conductive layer 3 of the capacitor are simply used as vias, and the bumps 17c, 1c
9c is interposed between the bump 21c of the LSI chip 21 and the electrode 22a of the ceramic substrate 22.
【００３８】なお、図１５，図１６中符号２３は、セラ
ミック基板２２の底部に取り付けられたピンを示し、そ
れらのピン２３は、セラミック基板２２内の配線２２ｂ
を介して電子装置実装基板７ａに接続される。以上のよ
うな電子装置実装基板７ａでは、中心導体線１の周囲に
誘電体層２と外側導電層３を形成し、これをコンデンサ
として使用できるようにしたので、ＬＳＩチップとコン
デンサの接続を短い距離で接続することができるので、
等価インダクタンス、等価抵抗を小さくすることがで
き、デジタルＬＳＩの高速化に伴う高周波帯域における
電源電圧変動及び高周波ノイズに対して有効なデカップ
リング機能を期待できる。しかも、外側導電層３に引出
電極１３ａを接続しない状態では、中心導体線１を通常
のビアとして使用することができるので、回路設計の自
由度が広がる。また、中心導体線１と外側導電層３を同
心円上に配置してなる配線は、一般的な同軸ケーブルと
同じように、高周波信号を効率よく伝送できる。Reference numerals 23 in FIGS. 15 and 16 denote pins attached to the bottom of the ceramic substrate 22, and these pins 23 correspond to wirings 22b in the ceramic substrate 22.
To the electronic device mounting board 7a. In the electronic device mounting board 7a as described above, since the dielectric layer 2 and the outer conductive layer 3 are formed around the center conductor line 1 and can be used as a capacitor, the connection between the LSI chip and the capacitor is shortened. Because you can connect at a distance,
The equivalent inductance and the equivalent resistance can be reduced, and an effective decoupling function can be expected with respect to power supply voltage fluctuations and high frequency noise in a high frequency band accompanying the speeding up of the digital LSI. Moreover, in a state where the extraction electrode 13a is not connected to the outer conductive layer 3, the center conductor line 1 can be used as a normal via, so that the degree of freedom in circuit design is increased. Further, the wiring in which the center conductor wire 1 and the outer conductive layer 3 are arranged on concentric circles can efficiently transmit a high-frequency signal as in a general coaxial cable.
【００３９】この結果、高速デジタルＬＳＩの動作の信
頼性を向上させ、基板搭載型のチップコンデンサ部品を
不要となることにより回路基板の小型化、高密度化が実
現できる。しかも、コンデンサＣは、基板に内蔵された
同軸の一対の電極とその間の円筒状の誘電体層から構成
されているので、基板の表面の凹凸がコンデンサのリー
ク電流に影響を与えることはない。As a result, the reliability of the operation of the high-speed digital LSI is improved, and the size and the density of the circuit board can be reduced by eliminating the need for a board-mounted chip capacitor component. In addition, since the capacitor C is composed of a pair of coaxial electrodes built in the substrate and a cylindrical dielectric layer between them, irregularities on the surface of the substrate do not affect the leakage current of the capacitor.
【００４０】また、電子装置実装基板７ａ内に形成され
るコンデンサＣは、同軸上に形成された中心導体線１、
筒状の誘電体層２と筒状の外側導電層３から構成され、
また、隣り合うコンデンサ相互間の距離は同軸多層構造
線４の周囲に形成する熱可塑性絶縁層５の厚さによって
決定するために、その膜厚を５０μｍ程度にすれば、隣
り合う同軸多層構造線４の間の距離を１００μｍよりも
小さくすることが可能になる。The capacitor C formed in the electronic device mounting board 7a is provided with a central conductor line 1, which is formed coaxially.
A cylindrical dielectric layer 2 and a cylindrical outer conductive layer 3;
Further, since the distance between adjacent capacitors is determined by the thickness of the thermoplastic insulating layer 5 formed around the coaxial multilayer structure line 4, if the film thickness is set to about 50 μm, the adjacent coaxial multilayer structure line 4 can be made smaller than 100 μm.
【００４１】ところで、上記した誘電体層２はゾル・ゲ
ル法によって形成されているが、スパッタリング法を用
いてもよい。例えば、チャンバ内にアルゴンガスを３６
ｓｃｃｍの流量で導入し、ターゲットをチャンバ内に配
置し、酸素ガスを４ｓｃｃｍで導入し、そのチャンバ内
の真空度を０．５Paとなるように内部のガスを排気する
とともに、チャンバ内でターゲットに印加する電力を１
２０Ｗに設定して、１０時間で２００ｎｍの膜厚の複合
酸化物、例えばチタン酸ジルコン酸鉛（ＰＺＴ;(Pb,Zr)
TiO3）を導電線の周囲に形成する。ＰＺＴを形成する際
のターゲット材料としてはＰＺＴの焼結体を使用する。
この場合、中心導体線１の周囲の複合酸化物の膜厚を一
定にするために、チャンバ内で中心導体線１を周方向に
一定速度で回転させるようにするのが好ましい。The dielectric layer 2 is formed by a sol-gel method, but may be formed by a sputtering method. For example, 36 g of argon gas is
At a flow rate of sccm, the target was placed in the chamber, oxygen gas was introduced at 4 sccm, and the gas inside the chamber was evacuated so that the degree of vacuum in the chamber was 0.5 Pa. The applied power is 1
At 20 W, a composite oxide having a thickness of 200 nm in 10 hours, for example, lead zirconate titanate (PZT; (Pb, Zr))
TiO 3 ) is formed around the conductive line. As a target material when forming PZT, a sintered body of PZT is used.
In this case, in order to make the thickness of the composite oxide around the center conductor line 1 constant, it is preferable to rotate the center conductor line 1 in the chamber at a constant speed in the circumferential direction.
【００４２】また、誘電体層２の構成材料として樹脂を
用いてもよい。例えば、ポリアミック酸溶液中で導電線
１を浸漬しながら長さ方向に一定速度で通過させる。そ
して、１回の浸漬について５μｍ程度の膜厚の樹脂層を
導電線１表面上に形成する。さらに、出発溶液の溶液槽
から出た導電線１の表面上の樹脂層（誘電体層）を例え
ば温度１２０℃、時間１０分で乾燥し、さらに温度３０
０℃、時間３０分で焼成する。Further, a resin may be used as a constituent material of the dielectric layer 2. For example, the conductive wire 1 is passed through the lengthwise direction at a constant speed while being immersed in a polyamic acid solution. Then, a resin layer having a thickness of about 5 μm is formed on the surface of the conductive wire 1 for one immersion. Further, the resin layer (dielectric layer) on the surface of the conductive wire 1 which has come out of the solution bath of the starting solution is dried, for example, at a temperature of 120 ° C. for 10 minutes, and further dried at a temperature of 30 ° C.
Baking at 0 ° C. for 30 minutes.
【００４３】そのような中心導体線１のポリアミック酸
溶液への含浸と、中心導体線１上の樹脂層の乾燥と焼成
といった一連の工程を２回繰り返して膜厚１０μｍの樹
脂層（誘電体層）を中心導体線１上に形成する。その誘
電体層２は比誘電率が３．０となる。なお、誘電体層２
をＣＶＤ法により形成してもよい。ＣＶＤ法により形成
する膜は例えば、窒化シリコン、酸化シリコン等のシリ
コン化合物がある。また、誘電体層２の形成方法は上記
した説明に限られるものではなく、例えば、樹脂を電
着、静電塗装、含浸、蒸着させたり、または、アルミ
ナ、シリカなどの無機物微粒子（フィラー）を分散した
樹脂を電着、静電塗装、含浸させる方法を採用しても良
い。A series of steps such as the impregnation of the center conductor line 1 with the polyamic acid solution and the drying and firing of the resin layer on the center conductor line 1 are repeated twice to obtain a 10 μm thick resin layer (dielectric layer). ) Is formed on the center conductor line 1. The dielectric layer 2 has a relative dielectric constant of 3.0. The dielectric layer 2
May be formed by a CVD method. Examples of the film formed by the CVD method include silicon compounds such as silicon nitride and silicon oxide. The method of forming the dielectric layer 2 is not limited to the above description. For example, a resin may be electrodeposited, electrostatically coated, impregnated, vapor-deposited, or inorganic fine particles (filler) such as alumina or silica may be used. Electrodeposition, electrostatic coating and impregnation of the dispersed resin may be employed.
【００４４】さらに、図上記した例では、筒状の外側導
電層２の周囲に熱可塑性絶縁層５を形成したが、その代
わりにシリコン酸化膜、シリコン窒化膜、その他のシリ
コン化合物を形成してもよい。例えば、中心導体線１の
周囲に誘電体層２と外側導電層３からなる同軸多層構造
線４を形成した後に、同軸多層構造線４をＳＯＧ溶液中
に浸漬しながら長さ方向に一定速度で通過させる。ＳＯ
Ｇ溶液は、珪素化合物及び添加物（有機バインダー、ガ
ラス室形成剤など）を有機溶剤に溶解したものである。
その後に、同軸多層構造線４上のＳＯＧを３５０℃程度
に加熱して溶剤の蒸発と脱水・重合反応を進行させてシ
リコン酸化層とする。これにより得られた線材を図６に
示すと同様にして複数束ねて加熱一体化する。ここで、
加熱温度を例えば７００℃以上とする。そのような熱可
塑性絶縁層５は、無機物から構成されるので、図９〜図
１１に示すような引出配線とバンプを形成する工程で
は、保護絶縁膜１１，１２は省略される。Further, in the example described above, the thermoplastic insulating layer 5 is formed around the cylindrical outer conductive layer 2, but instead, a silicon oxide film, a silicon nitride film, and other silicon compounds are formed. Is also good. For example, after forming a coaxial multilayer structure line 4 composed of a dielectric layer 2 and an outer conductive layer 3 around the center conductor line 1, the coaxial multilayer structure line 4 is immersed in an SOG solution at a constant speed in the length direction. Let it pass. SO
The G solution is obtained by dissolving a silicon compound and additives (such as an organic binder and a glass chamber forming agent) in an organic solvent.
Thereafter, the SOG on the coaxial multilayer structure wire 4 is heated to about 350 ° C. to evaporate the solvent and to cause a dehydration / polymerization reaction to proceed to form a silicon oxide layer. A plurality of the obtained wires are bundled and integrated by heating in the same manner as shown in FIG. here,
The heating temperature is, for example, 700 ° C. or higher. Since such a thermoplastic insulating layer 5 is made of an inorganic material, the protective insulating films 11 and 12 are omitted in the steps of forming the lead wiring and the bump as shown in FIGS.
【００４５】（付記１）中心導電部、該中心導電部の周
囲に形成された筒状誘電体層、及び該筒状誘電体層の周
囲に形成された筒状導電層を有する同軸多層構造が略平
行に寄せ集められてなり、相互間が絶縁層で固められた
電子装置実装基板。 （付記２）前記同軸多層構造の中心軸は、前記絶縁層を
上下に貫通する方向であることを特徴とする付記１に記
載の電子装置実装基板。(Supplementary Note 1) A coaxial multilayer structure having a central conductive portion, a cylindrical dielectric layer formed around the central conductive portion, and a cylindrical conductive layer formed around the cylindrical dielectric layer is provided. An electronic device mounting board that is gathered almost in parallel, and the space between them is fixed with an insulating layer. (Supplementary note 2) The electronic device mounting board according to Supplementary note 1, wherein a central axis of the coaxial multilayer structure is a direction penetrating the insulating layer up and down.
【００４６】（付記３）前記中心導電部の上端又は下端
の少なくとも一方にはバンプが接続されることを特徴と
する付記１に記載の電子装置実装基板。 （付記４）前記絶縁膜層の上面のうち前記筒状導電層の
端からその外側には配線が形成されていることを特徴と
する付記１に記載の電子装置実装基板。 （付記５）前記配線の上にはカバー絶縁膜が形成され、
該カバー絶縁膜には前記中心導電部の端面を露出する開
口部が形成されていることを特徴とする付記４に記載の
電子装置実装基板。(Supplementary note 3) The electronic device mounting board according to supplementary note 1, wherein a bump is connected to at least one of an upper end and a lower end of the central conductive portion. (Supplementary Note 4) The electronic device mounting board according to Supplementary Note 1, wherein a wiring is formed on an upper surface of the insulating film layer from an end of the cylindrical conductive layer to an outside thereof. (Supplementary Note 5) A cover insulating film is formed on the wiring,
The electronic device mounting board according to claim 4, wherein an opening for exposing an end face of the central conductive portion is formed in the cover insulating film.
【００４７】（付記６）前記配線の上面と前記中心導電
部の前記端面の上には、それぞれバンプが形成されてい
ることを特徴とする付記５に記載の電子装置実装基板。 （付記７）前記配線は、隣の前記中心導体部の上に延び
て接続されていることを特徴とする付記４に記載の電子
装置実装基板。 （付記８）前記筒状誘電体層は、酸化物誘電体材料、樹
脂のいずれかから構成されていることを特徴とする付記
１に記載の電子装置実装基板。(Supplementary note 6) The electronic device mounting board according to Supplementary note 5, wherein bumps are formed on the upper surface of the wiring and the end surface of the central conductive portion, respectively. (Supplementary note 7) The electronic device mounting board according to Supplementary note 4, wherein the wiring extends over and is connected to the adjacent central conductor portion. (Supplementary Note 8) The electronic device mounting board according to Supplementary Note 1, wherein the cylindrical dielectric layer is formed of any one of an oxide dielectric material and a resin.
【００４８】（付記９）前記酸化物誘電体材料は、ＰＺ
Ｔ、ＢＳＴのいずれかであることを特徴とする付記８に
記載の電極装置実装基板。 （付記１０）中心導体線の周囲に誘電体層を形成する工
程と、前記誘電体層の上に筒状の導電層を形成する工程
と、前記導電層の周囲に絶縁層を形成する工程と、前記
絶縁層に覆われた前記導電層、前記誘電体層及び前記中
心導体線からなる多層構造線を複数用意する工程と、複
数の前記多層構造線を束ねる工程と、複数の前記多層構
造線のそれぞれの前記絶縁層を互いに一体化して基板を
形成する工程を有することを特徴とする電子装置実装基
板の製造方法。(Supplementary Note 9) The oxide dielectric material is PZ
The electrode device mounting board according to attachment 8, wherein the board is any one of T and BST. (Supplementary Note 10) A step of forming a dielectric layer around the center conductor line, a step of forming a cylindrical conductive layer on the dielectric layer, and a step of forming an insulating layer around the conductive layer A step of preparing a plurality of multilayer structure lines including the conductive layer, the dielectric layer, and the center conductor line covered by the insulating layer; a step of bundling the plurality of multilayer structure lines; Forming the substrate by integrating the respective insulating layers with each other to form a substrate.
【００４９】（付記１１）複数の前記多層構造線が露出
するように前記基板を切断して所望の厚さにする工程を
さらに有することを特徴とする付記１０に記載の電子装
置実装基板の製造方法。 （付記１２）前記誘電体層は、スパッタ法、ＣＶＤ法、
溶液含浸法のいずれかによって酸化物誘電体材料を前記
中心導体線の周囲に付着させて形成されることを特徴と
する付記１０に記載の電子装置実装基板の製造方法。(Supplementary Note 11) The manufacturing of the electronic device mounting board according to Supplementary Note 10, further comprising a step of cutting the substrate to a desired thickness so that the plurality of the multilayer structure lines are exposed. Method. (Supplementary Note 12) The dielectric layer is formed by a sputtering method, a CVD method,
11. The method for manufacturing an electronic device mounting board according to claim 10, wherein the oxide dielectric material is formed by attaching the oxide dielectric material around the center conductor line by any one of a solution impregnation method.
【００５０】（付記１３）前記誘電体層は、電着、静電
塗装、含浸、蒸着のいずれかによって形成されることを
特徴とする付記１０に記載の電極装置装置実装基板の製
造方法。 （付記１４）前記誘電体層として、ＢＳＴ、ＰＺＴ、樹
脂のいずれかを前記中心導体線の周囲に形成することを
特徴とする付記１０に記載の電子装置実装基板の製造方
法。(Supplementary Note 13) The method for producing a substrate for mounting an electrode device device according to Supplementary Note 10, wherein the dielectric layer is formed by any one of electrodeposition, electrostatic painting, impregnation, and vapor deposition. (Supplementary note 14) The method for manufacturing an electronic device mounting board according to Supplementary note 10, wherein any one of BST, PZT, and resin is formed around the center conductor line as the dielectric layer.
【００５１】（付記１５）前記絶縁層として、前記導電
層の周囲に熱可塑性絶縁膜を形成し、複数の前記多層構
造線のそれぞれの前記絶縁層を加熱により一体化するこ
とを特徴とする付記１０に記載の電子装置実装基板の製
造方法。(Supplementary Note 15) As the insulating layer, a thermoplastic insulating film is formed around the conductive layer, and the insulating layers of the plurality of multilayer structure wires are integrated by heating. A method for manufacturing an electronic device mounting board according to claim 10.
【００５２】[0052]
【発明の効果】以上述べたように本発明によれば、中心
導電部の周囲に筒状の誘電体層と筒状の導電層を形成し
てなる同軸多層構造を、絶縁層（基板）を介して複数配
置された基板構造を有しているので、同軸多層構造を選
択的にビアとして使用したりコンデンサとして使用する
ことが可能になり、汎用性を高くすることができる。As described above, according to the present invention, a coaxial multilayer structure in which a cylindrical dielectric layer and a cylindrical conductive layer are formed around a central conductive portion, and an insulating layer (substrate) are formed. Since it has a substrate structure in which a plurality of coaxial multilayer structures are arranged, it is possible to selectively use the coaxial multilayer structure as a via or as a capacitor, and to improve versatility.
【００５３】コンデンサとして使用する部分では、筒状
の導電層に接続される配線を絶縁層上に形成したり、中
心導電部の上にバンプを形成すると、コンデンサとＬＳ
Ｉチップの接続が容易になる。そのコンデンサは、中心
導電部の周囲に形成されるので、絶縁層の表面の凹凸の
影響を受けることはなく、信頼性を高くすることができ
る。In a portion used as a capacitor, if a wiring connected to a cylindrical conductive layer is formed on an insulating layer or a bump is formed on a central conductive portion, the capacitor and the LS are connected.
Connection of the I chip becomes easy. Since the capacitor is formed around the central conductive portion, the capacitor is not affected by irregularities on the surface of the insulating layer, and the reliability can be improved.
【図１】図１(a) は、従来の電子装置及びコンデンサの
基板上への実装状態を示す側面図、図１(b) は、図１
(a) の部分断面図である。FIG. 1 (a) is a side view showing a conventional electronic device and a mounted state of a capacitor on a substrate, and FIG.
It is a fragmentary sectional view of (a).
【図２】図２は、従来のコンデンサ内蔵基板上へのＬＳ
Ｉチップ実装状態を示す側面図である。FIG. 2 is a diagram illustrating a conventional LS on a substrate with a built-in capacitor;
It is a side view which shows an I chip mounting state.
【図３】図３(a) は、キャパシタインターポーザをＬＳ
Ｉチップとセラミック基板との間に介在させた状態を示
す側面図、図３(b) はその部分断面図である。FIG. 3 (a) shows a capacitor interposer with LS
FIG. 3 (b) is a partial cross-sectional view showing a state interposed between the I chip and the ceramic substrate.
【図４】図４(a) 〜(d) は、本発明の実施形態に係る電
子装置実装基板の製造に使用される被覆導電線の形成工
程を示す断面図である。4 (a) to 4 (d) are cross-sectional views showing steps of forming a covered conductive wire used for manufacturing an electronic device mounting board according to an embodiment of the present invention.
【図５】図５は、図４(d) に示した同軸多層構造線の外
観を示す斜視図である。FIG. 5 is a perspective view showing the appearance of the coaxial multilayer structure wire shown in FIG. 4 (d).
【図６】図６は、図５に示した同軸多層構造線を使用し
て本発明の実施形態に係る電子装置実装基板を形成する
工程を示す斜視断面図である。FIG. 6 is a perspective sectional view showing a step of forming an electronic device mounting board according to the embodiment of the present invention using the coaxial multilayer structure wire shown in FIG. 5;
【図７】図７(a) 〜(c) は、図５に示した同軸多層構造
線の誘電体層の形成方法の一例を示す工程図である。FIGS. 7A to 7C are process diagrams showing an example of a method of forming a dielectric layer of the coaxial multilayer structure line shown in FIG.
【図８】図８(a),(b) は、図５に示した同軸多層構造線
の熱可塑性絶縁層の形成方法の一例を示す工程図であ
る。8 (a) and 8 (b) are process diagrams showing an example of a method for forming a thermoplastic insulating layer of the coaxial multilayer structure wire shown in FIG.
【図９】図９(a) 〜(c) は、本発明の実施形態に係る電
子装置実装基板の表面への配線、バンプの形成工程を示
す断面図（その１）である。FIGS. 9A to 9C are cross-sectional views (part 1) illustrating a process of forming wiring and bumps on the surface of the electronic device mounting board according to the embodiment of the present invention.
【図１０】図１０(a) 〜(c) は、本発明の実施形態に係
る電子装置実装基板の表面への配線、バンプの形成工程
を示す断面図（その２）である。FIGS. 10A to 10C are cross-sectional views (part 2) illustrating a process of forming wiring and bumps on the surface of the electronic device mounting board according to the embodiment of the present invention.
【図１１】図１１(a),(b) は、本発明の実施形態に係る
電子装置実装基板の表面への配線、バンプの形成工程を
示す断面図（その３）である。FIGS. 11A and 11B are cross-sectional views (part 3) illustrating a process of forming wiring and bumps on the surface of the electronic device mounting board according to the embodiment of the present invention.
【図１２】図１２は、図１１(b) の上面図である。FIG. 12 is a top view of FIG. 11 (b).
【図１３】図１３は、本発明の実施形態に係る電子装置
実装基板の別な配線及びバンプ構成を示す断面図であ
る。FIG. 13 is a cross-sectional view showing another wiring and bump configuration of the electronic device mounting board according to the embodiment of the present invention.
【図１４】図１４は、図１３の上面図である。FIG. 14 is a top view of FIG. 13;
【図１５】図１５は、本発明の実施形態に係る電子装置
実装基板をキャパシタインターポーザとして使用する一
例を示す側面図である。FIG. 15 is a side view showing an example in which the electronic device mounting board according to the embodiment of the present invention is used as a capacitor interposer.
【図１６】図１６は、図１５の部分断面図である。FIG. 16 is a partial cross-sectional view of FIG.
１…中心導体線（中心導電部）、２…誘電体層、３…導
電層、４…同軸多層構造線、５…熱可塑性絶縁層、６…
被覆導電線、７…基板ブロック、７ａ…電子装置実装基
板、１３ａ…引出配線、１７ａ，１７ｂ…バンプ、１９
ａ…バンプ。DESCRIPTION OF SYMBOLS 1 ... Center conductor wire (center conductive part), 2 ... Dielectric layer, 3 ... Conducting layer, 4 ... Coaxial multilayer structure wire, 5 ... Thermoplastic insulating layer, 6 ...
Covered conductive wire, 7: substrate block, 7a: electronic device mounting board, 13a: lead-out wiring, 17a, 17b: bump, 19
a ... bump.
Claims (5)
れた筒状誘電体層、及び該筒状誘電体層の周囲に形成さ
れた筒状導電層を有する同軸多層構造が略平行に寄せ集
められてなり、相互間が絶縁層で固められた電子装置実
装基板。A coaxial multilayer structure having a central conductive portion, a cylindrical dielectric layer formed around the central conductive portion, and a cylindrical conductive layer formed around the cylindrical dielectric layer is substantially parallel. An electronic device mounting board that is gathered together and has an insulating layer between them.
を上下に貫通する方向であることを特徴とする請求項１
に記載の電子装置実装基板。2. The coaxial multilayer structure according to claim 1, wherein a central axis of the coaxial multilayer structure is a direction penetrating vertically through the insulating layer.
3. The electronic device mounting board according to claim 1.
の端からその外側には配線が形成されていることを特徴
とする請求項１に記載の電子装置実装基板。3. The electronic device mounting board according to claim 1, wherein a wiring is formed on an upper surface of the insulating film layer from an end of the cylindrical conductive layer to an outside thereof.
程と、 前記誘電体層の上に筒状の導電層を形成する工程と、 前記導電層の周囲に絶縁層を形成する工程と、 前記絶縁層に覆われた前記導電層、前記誘電体層及び前
記中心導体線からなる多層構造線を複数用意する工程
と、 複数の前記多層構造線を束ねる工程と、 複数の前記多層構造線のそれぞれの前記絶縁層を互いに
一体化して基板を形成する工程を有することを特徴とす
る電子装置実装基板の製造方法。4. A step of forming a dielectric layer around the center conductor line, a step of forming a cylindrical conductive layer on the dielectric layer, and a step of forming an insulating layer around the conductive layer. A step of preparing a plurality of multilayer structure lines composed of the conductive layer, the dielectric layer, and the center conductor line covered by the insulating layer; a step of bundling a plurality of the multilayer structure lines; A method for manufacturing an electronic device mounting substrate, comprising a step of forming a substrate by integrating the insulating layers of each line with each other.
記基板を切断して所望の厚さにする工程をさらに有する
ことを特徴とする請求項４に記載の電子装置実装基板の
製造方法。5. The method according to claim 4, further comprising the step of cutting the substrate to a desired thickness so that the plurality of multilayer structure lines are exposed. .
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