JP2001344559A - アナログ乗算回路および可変利得増幅回路 - Google Patents
アナログ乗算回路および可変利得増幅回路Info
- Publication number
- JP2001344559A JP2001344559A JP2000160841A JP2000160841A JP2001344559A JP 2001344559 A JP2001344559 A JP 2001344559A JP 2000160841 A JP2000160841 A JP 2000160841A JP 2000160841 A JP2000160841 A JP 2000160841A JP 2001344559 A JP2001344559 A JP 2001344559A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- resistor
- current
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【課題】 アナログ乗算回路を、2.6Ｖ以下の低電源電
圧で高線形動作可能にする。 【解決手段】 トランジスタＱ1〜Ｑ4からなる２組の差
動対の各共通ベースに、第１のアナログ差動信号Ｖ1p,
Ｖ1nを印加する。Ｑ1,Ｑ4の共通コレクタを出力端子Ｖo
pとし、Ｑ2,Ｑ3の共通コレクタを出力端子Ｖonとする。
差動対の各共通エミッタには、それぞれＱ11,Ｑ12のコ
レクタを接続する。Ｑ11,Ｑ12の各エミッタには、それ
ぞれ並列共振回路を接続し、エミッタ間をＲ15で接続す
る。Ｑ11,Ｑ12の各ベースには、それぞれ入力回路101,1
02を接続し、第２のアナログ差動信号Ｖ2p,Ｖ2nを入力
する。入力回路101,102のＱ12,Ｑ14は、それぞれＱ11,
Ｑ13とでカレントミラー回路を構成している。トランジ
スタの縦積み段数を２段にでき、低電源電圧で動作させ
ることができる。
圧で高線形動作可能にする。 【解決手段】 トランジスタＱ1〜Ｑ4からなる２組の差
動対の各共通ベースに、第１のアナログ差動信号Ｖ1p,
Ｖ1nを印加する。Ｑ1,Ｑ4の共通コレクタを出力端子Ｖo
pとし、Ｑ2,Ｑ3の共通コレクタを出力端子Ｖonとする。
差動対の各共通エミッタには、それぞれＱ11,Ｑ12のコ
レクタを接続する。Ｑ11,Ｑ12の各エミッタには、それ
ぞれ並列共振回路を接続し、エミッタ間をＲ15で接続す
る。Ｑ11,Ｑ12の各ベースには、それぞれ入力回路101,1
02を接続し、第２のアナログ差動信号Ｖ2p,Ｖ2nを入力
する。入力回路101,102のＱ12,Ｑ14は、それぞれＱ11,
Ｑ13とでカレントミラー回路を構成している。トランジ
スタの縦積み段数を２段にでき、低電源電圧で動作させ
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ乗算回路
および可変利得増幅回路に関し、特に、無線機の変復調
回路において２つのアナログ信号を乗算して周波数変換
を行なうアナログ乗算回路および可変利得増幅回路に関
する。
および可変利得増幅回路に関し、特に、無線機の変復調
回路において２つのアナログ信号を乗算して周波数変換
を行なうアナログ乗算回路および可変利得増幅回路に関
する。
【０００２】
【従来の技術】近年、無線機において高周波信号を処理
する回路、特に増幅器や周波数変換器等の回路が多く使
用されるようになってきた。一方で、それらの回路を動
作させるために供給される電源電圧は低下してきてい
る。例えば、数年前までは、電源電圧Ｖccは4.8Ｖが一
般的であったが、現在の無線機においては、電源電圧Ｖ
ccは2.6Ｖが一般的になっている。
する回路、特に増幅器や周波数変換器等の回路が多く使
用されるようになってきた。一方で、それらの回路を動
作させるために供給される電源電圧は低下してきてい
る。例えば、数年前までは、電源電圧Ｖccは4.8Ｖが一
般的であったが、現在の無線機においては、電源電圧Ｖ
ccは2.6Ｖが一般的になっている。
【０００３】図９は、バイポーラトランジスタで構成し
た従来の二重平衡形アナログ乗算回路（ギルバートセル
ミキサ）の回路図である。トランジスタＱ1〜Ｑ4を用い
た２組の差動対Ｑ1−Ｑ2とＱ3−Ｑ4の、Ｑ2,Ｑ3の共通
ベースとＱ1,Ｑ4の共通ベースには、第１のアナログ差
動信号Ｖ1p,Ｖ1nが印加される。トランジスタＱ1とＱ3
のコレクタと、トランジスタＱ2とＱ4のコレクタは、そ
れぞれ結線されて、出力端子ＶopとＶonを形成すると共
に、負荷抵抗Ｒ1とＲ2を介して電源電圧Ｖccに接続され
る。差動対Ｑ1−Ｑ2とＱ3−Ｑ4のエミッタには、トラン
ジスタＱ5とＱ6のコレクタがそれぞれ接続される。トラ
ンジスタＱ5とＱ6のベースには、第２のアナログ差動信
号Ｖ2p,Ｖ2nが印加される。トランジスタＱ5とＱ6のエ
ミッタは、電流値Ｉcsの電流源を形成するトランジスタ
Ｑ7とＱ8のコレクタにそれぞれ接続される。トランジス
タＱ5とＱ6のエミッタ間には、第２のアナログ信号入力
部を線形化するための帰還抵抗Ｒeが接続される。トラ
ンジスタＱ7とＱ8のベースには、バイアス電圧Ｖbが印
加される。
た従来の二重平衡形アナログ乗算回路（ギルバートセル
ミキサ）の回路図である。トランジスタＱ1〜Ｑ4を用い
た２組の差動対Ｑ1−Ｑ2とＱ3−Ｑ4の、Ｑ2,Ｑ3の共通
ベースとＱ1,Ｑ4の共通ベースには、第１のアナログ差
動信号Ｖ1p,Ｖ1nが印加される。トランジスタＱ1とＱ3
のコレクタと、トランジスタＱ2とＱ4のコレクタは、そ
れぞれ結線されて、出力端子ＶopとＶonを形成すると共
に、負荷抵抗Ｒ1とＲ2を介して電源電圧Ｖccに接続され
る。差動対Ｑ1−Ｑ2とＱ3−Ｑ4のエミッタには、トラン
ジスタＱ5とＱ6のコレクタがそれぞれ接続される。トラ
ンジスタＱ5とＱ6のベースには、第２のアナログ差動信
号Ｖ2p,Ｖ2nが印加される。トランジスタＱ5とＱ6のエ
ミッタは、電流値Ｉcsの電流源を形成するトランジスタ
Ｑ7とＱ8のコレクタにそれぞれ接続される。トランジス
タＱ5とＱ6のエミッタ間には、第２のアナログ信号入力
部を線形化するための帰還抵抗Ｒeが接続される。トラ
ンジスタＱ7とＱ8のベースには、バイアス電圧Ｖbが印
加される。
【０００４】トランジスタＱ5,Ｑ6のベース・エミッタ
間電圧を、それぞれＶbe5,Ｖbe6とすると、第１の差動
増幅器を構成するトランジスタＱ5,Ｑ6の出力電流Ｉ3お
よびＩ4は、(１),(２)式で表現できる。 Ｉ3＝Ｉcs＋（Ｖ2p−Ｖ2n−Ｖbe5＋Ｖbe6）／Ｒe …………(１) Ｉ4＝Ｉcs−（Ｖ2p−Ｖ2n−Ｖbe5＋Ｖbe6）／Ｒe …………(２)
間電圧を、それぞれＶbe5,Ｖbe6とすると、第１の差動
増幅器を構成するトランジスタＱ5,Ｑ6の出力電流Ｉ3お
よびＩ4は、(１),(２)式で表現できる。 Ｉ3＝Ｉcs＋（Ｖ2p−Ｖ2n−Ｖbe5＋Ｖbe6）／Ｒe …………(１) Ｉ4＝Ｉcs−（Ｖ2p−Ｖ2n−Ｖbe5＋Ｖbe6）／Ｒe …………(２)
【０００５】したがって、第１の差動増幅器の出力電流
２＊ΔＩ＝Ｉ3−Ｉ4は、(３)式で表される。 ２＊ΔＩ＝Ｉ3−Ｉ4 ＝２＊（Ｖ2p−Ｖ2n−Ｖbe5＋Ｖbe6）／Ｒe ＝２＊｛Ｖ2p−Ｖ2n＋Ｖt＊ln（Ｉ4／Ｉ3）｝／Ｒe …………(３) 但し、トランジスタＱ5とＱ6のベース・エミッタ間電圧
は、 Ｖbe5＝Ｖt＊ln（Ｉ3／Ｉs）， Ｖbe6＝Ｖt＊ln（Ｉ4／Ｉs） とする。
２＊ΔＩ＝Ｉ3−Ｉ4は、(３)式で表される。 ２＊ΔＩ＝Ｉ3−Ｉ4 ＝２＊（Ｖ2p−Ｖ2n−Ｖbe5＋Ｖbe6）／Ｒe ＝２＊｛Ｖ2p−Ｖ2n＋Ｖt＊ln（Ｉ4／Ｉ3）｝／Ｒe …………(３) 但し、トランジスタＱ5とＱ6のベース・エミッタ間電圧
は、 Ｖbe5＝Ｖt＊ln（Ｉ3／Ｉs）， Ｖbe6＝Ｖt＊ln（Ｉ4／Ｉs） とする。
【０００６】また、負荷抵抗Ｒ1とＲ2を流れる電流をそ
れぞれＩ1,Ｉ2とし、Ｖtを熱電圧とすると差動出力電流
Ｉ1−Ｉ2は、ベース電流を無視すると、(４)式で表現で
きる。 Ｉ1−Ｉ2＝２＊ΔＩ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖt｝ ＝２＊｛Ｖ2p−Ｖ2n＋Ｖt＊ln（Ｉ4／Ｉ3）｝／Ｒe ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖt｝ …………(４) さらに、Ｖ1p−Ｖ1n≪Ｖｔのときは近似的に tanh｛（Ｖ1p−Ｖ1n）／２Ｖt｝＝（Ｖ1p−Ｖ1n）／２
Ｖt が成り立ち、(５)式のように２つの信号間の乗算が行わ
れる。 Ｉ1−Ｉ2＝２＊｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ4／Ｉ3）｝／Ｒe ＊｛（Ｖ1p−Ｖ1n）／２Ｖt｝ …………(５)
れぞれＩ1,Ｉ2とし、Ｖtを熱電圧とすると差動出力電流
Ｉ1−Ｉ2は、ベース電流を無視すると、(４)式で表現で
きる。 Ｉ1−Ｉ2＝２＊ΔＩ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖt｝ ＝２＊｛Ｖ2p−Ｖ2n＋Ｖt＊ln（Ｉ4／Ｉ3）｝／Ｒe ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖt｝ …………(４) さらに、Ｖ1p−Ｖ1n≪Ｖｔのときは近似的に tanh｛（Ｖ1p−Ｖ1n）／２Ｖt｝＝（Ｖ1p−Ｖ1n）／２
Ｖt が成り立ち、(５)式のように２つの信号間の乗算が行わ
れる。 Ｉ1−Ｉ2＝２＊｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ4／Ｉ3）｝／Ｒe ＊｛（Ｖ1p−Ｖ1n）／２Ｖt｝ …………(５)
【０００７】図６に示した従来例では、トランジスタの
縦積み段数が３段となっている。したがって、シリコン
バイポーラトランジスタを使用する場合の最低電源電圧
Ｖcc(min)は、トランジスタのベース・エミッタ間電圧
と入出力信号の振幅電圧分を確保できるようにするた
め、電源電圧Ｖcc(min)としては2.6Ｖ以上が必要とな
る。
縦積み段数が３段となっている。したがって、シリコン
バイポーラトランジスタを使用する場合の最低電源電圧
Ｖcc(min)は、トランジスタのベース・エミッタ間電圧
と入出力信号の振幅電圧分を確保できるようにするた
め、電源電圧Ｖcc(min)としては2.6Ｖ以上が必要とな
る。
【０００８】
【発明が解決しようとする課題】しかし、上記従来のア
ナログ乗算回路では、2.6Ｖ以下の電源電圧では動作し
ないので、現在の無線機における2.6Ｖの電源電圧では
使用できないという問題がある。
ナログ乗算回路では、2.6Ｖ以下の電源電圧では動作し
ないので、現在の無線機における2.6Ｖの電源電圧では
使用できないという問題がある。
【０００９】本発明は、上記従来の問題を解決して、2.
6Ｖ以下の低い電源電圧のもとでも高線形動作が可能な
アナログ乗算回路を提供することを目的とする。
6Ｖ以下の低い電源電圧のもとでも高線形動作が可能な
アナログ乗算回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明では、エミッタが共通接続された第１トラ
ンジスタと第２トランジスタからなる第１差動対と、エ
ミッタが共通接続された第３トランジスタと第４トラン
ジスタからなる第２差動対と、第２トランジスタと第３
トランジスタの共通ベースに接続される第１入力端子
と、第１トランジスタと第４トランジスタの共通ベース
に接続される第２入力端子と、第１トランジスタと第３
トランジスタの共通コレクタに接続される第１出力端子
と、第２トランジスタと第４トランジスタの共通コレク
タに接続される第２出力端子と、第１出力端子と電源と
の間に接続される第１抵抗と、第２出力端子と電源との
間に接続される第２抵抗と、第１差動対の共通エミッタ
にコレクタが接続された第５トランジスタと、第２差動
対の共通エミッタにコレクタが接続された第６トランジ
スタと、第５トランジスタのエミッタと接地との間に接
続された第３抵抗と、第６トランジスタのエミッタと接
地との間に接続された第４抵抗と、第５トランジスタの
ベースに接続される第１入力手段と、第６トランジスタ
のベースに接続される第２入力手段とを具備するアナロ
グ乗算回路において、第１入力手段は、第１電流発生手
段と、第５トランジスタと第７トランジスタとからなる
第１カレントミラー手段と、第７トランジスタのエミッ
タと接地との間に接続された第５抵抗と、第７トランジ
スタのエミッタに接続された第３入力端子とから構成
し、第２入力手段は、第２電流発生手段と、第６トラン
ジスタと第８トランジスタとからなる第２カレントミラ
ー手段と、第８トランジスタのエミッタと接地との間に
接続された第６抵抗と、第８トランジスタのエミッタに
接続された第４入力端子とから構成した。このように構
成したことにより、低電圧電源で動作させることができ
る。
めに、本発明では、エミッタが共通接続された第１トラ
ンジスタと第２トランジスタからなる第１差動対と、エ
ミッタが共通接続された第３トランジスタと第４トラン
ジスタからなる第２差動対と、第２トランジスタと第３
トランジスタの共通ベースに接続される第１入力端子
と、第１トランジスタと第４トランジスタの共通ベース
に接続される第２入力端子と、第１トランジスタと第３
トランジスタの共通コレクタに接続される第１出力端子
と、第２トランジスタと第４トランジスタの共通コレク
タに接続される第２出力端子と、第１出力端子と電源と
の間に接続される第１抵抗と、第２出力端子と電源との
間に接続される第２抵抗と、第１差動対の共通エミッタ
にコレクタが接続された第５トランジスタと、第２差動
対の共通エミッタにコレクタが接続された第６トランジ
スタと、第５トランジスタのエミッタと接地との間に接
続された第３抵抗と、第６トランジスタのエミッタと接
地との間に接続された第４抵抗と、第５トランジスタの
ベースに接続される第１入力手段と、第６トランジスタ
のベースに接続される第２入力手段とを具備するアナロ
グ乗算回路において、第１入力手段は、第１電流発生手
段と、第５トランジスタと第７トランジスタとからなる
第１カレントミラー手段と、第７トランジスタのエミッ
タと接地との間に接続された第５抵抗と、第７トランジ
スタのエミッタに接続された第３入力端子とから構成
し、第２入力手段は、第２電流発生手段と、第６トラン
ジスタと第８トランジスタとからなる第２カレントミラ
ー手段と、第８トランジスタのエミッタと接地との間に
接続された第６抵抗と、第８トランジスタのエミッタに
接続された第４入力端子とから構成した。このように構
成したことにより、低電圧電源で動作させることができ
る。
【００１１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図１〜図８を参照しながら詳細に説明する。
いて、図１〜図８を参照しながら詳細に説明する。
【００１２】（第１の実施の形態）本発明の第１の実施
の形態は、ギルバートセルの乗算回路に、カレントミラ
ー回路で構成する入力回路を設けて、トランジスタの縦
積み段数を２段構成にしたアナログ乗算回路である。
の形態は、ギルバートセルの乗算回路に、カレントミラ
ー回路で構成する入力回路を設けて、トランジスタの縦
積み段数を２段構成にしたアナログ乗算回路である。
【００１３】図１は、本発明の第１の実施の形態におけ
るアナログ乗算回路の構成を示す回路図である。従来例
と同じ動作、機能を有するものには同じ符号を付けてあ
る。図１において、トランジスタＱ1〜Ｑ4を用いた２組
の差動対Ｑ1−Ｑ2とＱ3−Ｑ4のベースには、第１のアナ
ログ差動信号Ｖ1p，Ｖ1nが印加される。トランジスタＱ
1とＱ3のコレクタと、トランジスタＱ2とＱ4のコレクタ
は、それぞれ結線されて、出力端子ＶopとＶonを形成
し、負荷抵抗Ｒ1とＲ2を介して電源電圧Ｖccに接続され
る。差動対Ｑ1−Ｑ2とＱ3−Ｑ4のエミッタには、トラン
ジスタＱ11とＱ12のコレクタが、それぞれ接続される。
るアナログ乗算回路の構成を示す回路図である。従来例
と同じ動作、機能を有するものには同じ符号を付けてあ
る。図１において、トランジスタＱ1〜Ｑ4を用いた２組
の差動対Ｑ1−Ｑ2とＱ3−Ｑ4のベースには、第１のアナ
ログ差動信号Ｖ1p，Ｖ1nが印加される。トランジスタＱ
1とＱ3のコレクタと、トランジスタＱ2とＱ4のコレクタ
は、それぞれ結線されて、出力端子ＶopとＶonを形成
し、負荷抵抗Ｒ1とＲ2を介して電源電圧Ｖccに接続され
る。差動対Ｑ1−Ｑ2とＱ3−Ｑ4のエミッタには、トラン
ジスタＱ11とＱ12のコレクタが、それぞれ接続される。
【００１４】トランジスタＱ11とＱ12のエミッタは、抵
抗Ｒ11およびＲ13を介して、それぞれ接地される。トラ
ンジスタＱ11とＱ12のベースは、それぞれ入力回路101
および102が接続される。入力回路101および102は、電
流源Ｉcs1,Ｉcs2と、トランジスタＱ12,Ｑ14と、抵抗Ｒ
12,Ｒ14から構成されている。電流源Ｉcs1,Ｉcs2の電流
をＩcsとする。トランジスタＱ12およびＱ14のエミッタ
は、入力端子Ｖ1pとＶ1nを形成すると共に、抵抗Ｒ12お
よびＲ14を介して接地されている。また、トランジスタ
Ｑ12とトランジスタＱ11および、トランジスタＱ13とト
ランジスタＱ14は、それぞれカレントミラー回路を構成
しており、トランジスタＱ11およびＱ13のバイアスの設
定し、入力信号を伝達する機能を有している。
抗Ｒ11およびＲ13を介して、それぞれ接地される。トラ
ンジスタＱ11とＱ12のベースは、それぞれ入力回路101
および102が接続される。入力回路101および102は、電
流源Ｉcs1,Ｉcs2と、トランジスタＱ12,Ｑ14と、抵抗Ｒ
12,Ｒ14から構成されている。電流源Ｉcs1,Ｉcs2の電流
をＩcsとする。トランジスタＱ12およびＱ14のエミッタ
は、入力端子Ｖ1pとＶ1nを形成すると共に、抵抗Ｒ12お
よびＲ14を介して接地されている。また、トランジスタ
Ｑ12とトランジスタＱ11および、トランジスタＱ13とト
ランジスタＱ14は、それぞれカレントミラー回路を構成
しており、トランジスタＱ11およびＱ13のバイアスの設
定し、入力信号を伝達する機能を有している。
【００１５】上記のように構成された本発明の第１の実
施の形態におけるアナログ乗算回路の動作を、図１を参
照しながら説明する。まず、入力回路101および102の動
作について説明する。入力回路101および102は、トラン
ジスタＱ11とＱ12およびＱ13とＱ14とからなるカレント
ミラー回路で構成されており、トランジスタＱ11および
Ｑ13のバイアス電流を設定している。
施の形態におけるアナログ乗算回路の動作を、図１を参
照しながら説明する。まず、入力回路101および102の動
作について説明する。入力回路101および102は、トラン
ジスタＱ11とＱ12およびＱ13とＱ14とからなるカレント
ミラー回路で構成されており、トランジスタＱ11および
Ｑ13のバイアス電流を設定している。
【００１６】入力端子Ｖ1pおよびＶ1nが無入力の場合、
トランジスタのｈfeが充分大きいとすると、トランジス
タＱ11およびＱ13に流れる電流Ｉcsと、Ｑ11およびＱ13
のバイアス電流Ｉ13およびＩ14の関係は、(６)，(７)式
で表される。 Ｉcs＊Ｒ12＋Ｖt＊ln(Ｉcs／Ｉs)＝Ｉ13＊Ｒ11＋Ｖt＊ln(Ｉ13／Ｉs)…(６) Ｉcs＊Ｒ14＋Ｖt＊ln(Ｉcs／Ｉs)＝Ｉ14＊Ｒ13＋Ｖt＊ln(Ｉ14／Ｉs)…(７)
トランジスタのｈfeが充分大きいとすると、トランジス
タＱ11およびＱ13に流れる電流Ｉcsと、Ｑ11およびＱ13
のバイアス電流Ｉ13およびＩ14の関係は、(６)，(７)式
で表される。 Ｉcs＊Ｒ12＋Ｖt＊ln(Ｉcs／Ｉs)＝Ｉ13＊Ｒ11＋Ｖt＊ln(Ｉ13／Ｉs)…(６) Ｉcs＊Ｒ14＋Ｖt＊ln(Ｉcs／Ｉs)＝Ｉ14＊Ｒ13＋Ｖt＊ln(Ｉ14／Ｉs)…(７)
【００１７】また、入力端子Ｖ1pおよびＶ1nに信号が入
力された場合、トランジスタＱ12およびＱ14に流れるコ
レクタ電流は電流源Ｉcsで決定されるため、トランジス
タＱ12およびＱ14はバッファとして機能し、この時の入
力端子Ｖ2pの入力インピーダンスはトランジスタＱ12の
動抵抗ｒe12と抵抗Ｒ12の並列インピーダンスになり、
入力端子Ｖ2nの入力インピーダンスはトランジスタＱ14
の動抵抗ｒe14と抵抗Ｒ14の並列インピーダンスにな
る。したがって、この入力回路により、トランジスタＱ
11およびＱ13のバイアス電流を設定することができる。
さらに、入力端子Ｖ2pおよびＶ2nの入力インピーダンス
を決定することができる。
力された場合、トランジスタＱ12およびＱ14に流れるコ
レクタ電流は電流源Ｉcsで決定されるため、トランジス
タＱ12およびＱ14はバッファとして機能し、この時の入
力端子Ｖ2pの入力インピーダンスはトランジスタＱ12の
動抵抗ｒe12と抵抗Ｒ12の並列インピーダンスになり、
入力端子Ｖ2nの入力インピーダンスはトランジスタＱ14
の動抵抗ｒe14と抵抗Ｒ14の並列インピーダンスにな
る。したがって、この入力回路により、トランジスタＱ
11およびＱ13のバイアス電流を設定することができる。
さらに、入力端子Ｖ2pおよびＶ2nの入力インピーダンス
を決定することができる。
【００１８】次に、入力回路101および102に接続された
差動増幅器を構成するトランジスタＱ11,Ｑ13の出力電
流Ｉ13およびＩ14を求める。トランジスタＱ11,Ｑ13の
ベース・エミッタ間電圧を、それぞれＶbe11,Ｖbe13と
すると、差動増幅器を構成するトランジスタＱ11,Ｑ13
の出力電流Ｉ13およびＩ14は、(８),(９)式で表現でき
る。 Ｉ13＝｛Ｖ2p＋Ｖt＊ln（Ｉcs／Ｉ13）｝／Ｒ11 …………(８) Ｉ14＝｛Ｖ2n＋Ｖt＊ln（Ｉcs／Ｉ14）｝／Ｒ13 …………(９)
差動増幅器を構成するトランジスタＱ11,Ｑ13の出力電
流Ｉ13およびＩ14を求める。トランジスタＱ11,Ｑ13の
ベース・エミッタ間電圧を、それぞれＶbe11,Ｖbe13と
すると、差動増幅器を構成するトランジスタＱ11,Ｑ13
の出力電流Ｉ13およびＩ14は、(８),(９)式で表現でき
る。 Ｉ13＝｛Ｖ2p＋Ｖt＊ln（Ｉcs／Ｉ13）｝／Ｒ11 …………(８) Ｉ14＝｛Ｖ2n＋Ｖt＊ln（Ｉcs／Ｉ14）｝／Ｒ13 …………(９)
【００１９】したがって、抵抗値をＲ11＝Ｒ13とした場
合、第１の差動増幅器の出力電流２＊ΔＩ＝Ｉ13−Ｉ14
は、(10)式で表される。 ２＊ΔＩ＝Ｉ13−Ｉ14 ＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｒ11 …………(10)
合、第１の差動増幅器の出力電流２＊ΔＩ＝Ｉ13−Ｉ14
は、(10)式で表される。 ２＊ΔＩ＝Ｉ13−Ｉ14 ＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｒ11 …………(10)
【００２０】この差動電流は、従来例と同様に、トラン
ジスタＱ1−Ｑ2およびＱ3−Ｑ4の差動回路に入力され
る。したがって、負荷抵抗Ｒ1およびＲ2から出力される
差動電流Ｉ11−Ｉ12は、ベース電流を無視すると、(11)
式で表現できる。 Ｉ11−Ｉ12＝２＊ΔＩ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖt｝ ＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｒ11 ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖｔ｝ …………(11)
ジスタＱ1−Ｑ2およびＱ3−Ｑ4の差動回路に入力され
る。したがって、負荷抵抗Ｒ1およびＲ2から出力される
差動電流Ｉ11−Ｉ12は、ベース電流を無視すると、(11)
式で表現できる。 Ｉ11−Ｉ12＝２＊ΔＩ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖt｝ ＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｒ11 ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖｔ｝ …………(11)
【００２１】さらに、Ｖ1p−Ｖ1n≪Ｖtのときは近似的
に、 tanh｛（Ｖ1p−Ｖ1n）／２Ｖt｝＝（Ｖ1p−Ｖ1n）／２
Ｖt が成り立ち、(12)式のように、２つの信号間の乗算が行
われる。 Ｉ11−Ｉ12＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｒ11 ＊｛（Ｖ1p−Ｖ1n）／２Ｖt｝ …………(12)
に、 tanh｛（Ｖ1p−Ｖ1n）／２Ｖt｝＝（Ｖ1p−Ｖ1n）／２
Ｖt が成り立ち、(12)式のように、２つの信号間の乗算が行
われる。 Ｉ11−Ｉ12＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｒ11 ＊｛（Ｖ1p−Ｖ1n）／２Ｖt｝ …………(12)
【００２２】このようにして、２つのアナログ信号の乗
算出力を得ることができる。トランジスタの縦積み段数
が２段になっているので、シリコンバイポーラトランジ
スタを使用する場合、トランジスタのベース・エミッタ
間電圧と入出力信号の振幅電圧分を確保しても、電源電
圧Ｖcc＝2.0Ｖで動作させることができる。
算出力を得ることができる。トランジスタの縦積み段数
が２段になっているので、シリコンバイポーラトランジ
スタを使用する場合、トランジスタのベース・エミッタ
間電圧と入出力信号の振幅電圧分を確保しても、電源電
圧Ｖcc＝2.0Ｖで動作させることができる。
【００２３】また、Ｑ11およびＱ13の非線形性による影
響を抑えるために、トランジスタＱ11およびＱ13のコレ
クタ電流を増加させる場合にも、入力回路101および102
の電流源Ｉcs1,Ｉcs2と抵抗Ｒ12およびＲ14により、コ
レクタ電流を任意に設定できる。
響を抑えるために、トランジスタＱ11およびＱ13のコレ
クタ電流を増加させる場合にも、入力回路101および102
の電流源Ｉcs1,Ｉcs2と抵抗Ｒ12およびＲ14により、コ
レクタ電流を任意に設定できる。
【００２４】また、本実施の形態における乗算回路の消
費電流は、従来例と比べて電流源Ｉcs1,Ｉcs2の電流分
だけ増加しているだけである。この電流源の電流値は、
抵抗Ｒ12およびＲ14を変えることにより自由に設定する
ことができるので、消費電流の増加も抑えることができ
る。
費電流は、従来例と比べて電流源Ｉcs1,Ｉcs2の電流分
だけ増加しているだけである。この電流源の電流値は、
抵抗Ｒ12およびＲ14を変えることにより自由に設定する
ことができるので、消費電流の増加も抑えることができ
る。
【００２５】また、図２に示すように、トランジスタＱ
2とトランジスタＱ3のコレクタを電源電圧に接続して、
入力信号Ｖ1pおよびＶ1nの電圧差で利得を制御すること
により、入力信号Ｖ2pおよびＶ2nの信号を所望の利得で
増幅できる可変利得増幅回路を構成することができる。
この場合も、アナログ乗算回路と同様の効果を得ること
ができる。
2とトランジスタＱ3のコレクタを電源電圧に接続して、
入力信号Ｖ1pおよびＶ1nの電圧差で利得を制御すること
により、入力信号Ｖ2pおよびＶ2nの信号を所望の利得で
増幅できる可変利得増幅回路を構成することができる。
この場合も、アナログ乗算回路と同様の効果を得ること
ができる。
【００２６】上記のように、本発明の第１の実施の形態
では、ギルバートセル型のアナログ乗算回路に、カレン
トミラー回路で構成する入力回路を設けて、トランジス
タの縦積み段数を２段構成にしたので、最低電源電圧を
2.0Ｖとすることができる。
では、ギルバートセル型のアナログ乗算回路に、カレン
トミラー回路で構成する入力回路を設けて、トランジス
タの縦積み段数を２段構成にしたので、最低電源電圧を
2.0Ｖとすることができる。
【００２７】（第２の実施の形態）本発明の第２の実施
の形態は、トランジスタの縦積み段数を２段構成にした
ギルバートセル型のアナログ乗算回路のカレントミラー
回路構成の入力回路に、ベース電流補償回路を設けたア
ナログ乗算回路である。
の形態は、トランジスタの縦積み段数を２段構成にした
ギルバートセル型のアナログ乗算回路のカレントミラー
回路構成の入力回路に、ベース電流補償回路を設けたア
ナログ乗算回路である。
【００２８】図３は、本発明の第２の実施の形態におけ
るアナログ乗算回路の構成を示す回路図である。従来例
と同じ動作、機能を有するものには同じ符号を付けてあ
る。図３において、図１に示した第１の実施の形態との
相違点は、入力回路101および102のトランジスタＱ12と
Ｑ11およびＱ13とＱ14のカレントミラー回路におけるベ
ース電流補償のために、トランジスタＱ15およびＱ16を
追加した点である。
るアナログ乗算回路の構成を示す回路図である。従来例
と同じ動作、機能を有するものには同じ符号を付けてあ
る。図３において、図１に示した第１の実施の形態との
相違点は、入力回路101および102のトランジスタＱ12と
Ｑ11およびＱ13とＱ14のカレントミラー回路におけるベ
ース電流補償のために、トランジスタＱ15およびＱ16を
追加した点である。
【００２９】上記のように構成された本発明の第２の実
施の形態におけるアナログ乗算回路の動作について図３
を参照しながら説明する。第１の実施の形態において
は、乗算回路における歪特性は、Ｑ11およびＱ13の非線
形性による影響が大きい。その影響を抑えるために、ト
ランジスタＱ11およびＱ13のコレクタ電流を増加させる
必要がある。この場合、入力回路101および102のトラン
ジスタＱ11とＱ12およびＱ13とＱ14のカレントミラー回
路において、トランジスタのベース電流の影響が無視で
きなくなる。
施の形態におけるアナログ乗算回路の動作について図３
を参照しながら説明する。第１の実施の形態において
は、乗算回路における歪特性は、Ｑ11およびＱ13の非線
形性による影響が大きい。その影響を抑えるために、ト
ランジスタＱ11およびＱ13のコレクタ電流を増加させる
必要がある。この場合、入力回路101および102のトラン
ジスタＱ11とＱ12およびＱ13とＱ14のカレントミラー回
路において、トランジスタのベース電流の影響が無視で
きなくなる。
【００３０】本発明の第２の実施の形態は、第１の実施
の形態の入力回路101および102におけるカレントミラー
回路のベース電流の影響を低減するために、ベース電流
補償用のトランジスタＱ15およびＱ16を挿入したもので
ある。したがって、第２の実施の形態の動作は、第１の
実施の形態の動作と同様であり、同様の機能を有する。
の形態の入力回路101および102におけるカレントミラー
回路のベース電流の影響を低減するために、ベース電流
補償用のトランジスタＱ15およびＱ16を挿入したもので
ある。したがって、第２の実施の形態の動作は、第１の
実施の形態の動作と同様であり、同様の機能を有する。
【００３１】このようにして、第２の実施の形態と同様
に、最低電源電圧Ｖcc(min)を2.0Ｖとして、２つのアナ
ログ信号の乗算出力を得ることができる。さらに、トラ
ンジスタＱ11およびＱ13の非線形性の影響を抑えるため
に、トランジスタＱ11およびＱ13のコレクタ電流を増加
させた場合にも、カレントミラー回路のベース電流の影
響を低減でき、乗算回路の歪特性を改善できる。
に、最低電源電圧Ｖcc(min)を2.0Ｖとして、２つのアナ
ログ信号の乗算出力を得ることができる。さらに、トラ
ンジスタＱ11およびＱ13の非線形性の影響を抑えるため
に、トランジスタＱ11およびＱ13のコレクタ電流を増加
させた場合にも、カレントミラー回路のベース電流の影
響を低減でき、乗算回路の歪特性を改善できる。
【００３２】また、図４に示すように、トランジスタＱ
2とトランジスタＱ3のコレクタを電源電圧に接続するこ
とにより、入力信号Ｖ1pおよびＶ1nの電圧差で利得を制
御できる可変利得増幅回路を構成することができる。こ
の場合も、アナログ乗算回路と同様の効果を得ることが
できる。
2とトランジスタＱ3のコレクタを電源電圧に接続するこ
とにより、入力信号Ｖ1pおよびＶ1nの電圧差で利得を制
御できる可変利得増幅回路を構成することができる。こ
の場合も、アナログ乗算回路と同様の効果を得ることが
できる。
【００３３】上記のように、本発明の第２の実施の形態
では、アナログ乗算回路を、トランジスタの縦積み段数
を２段構成にしたギルバートセル型のアナログ乗算回路
のカレントミラー回路構成の入力回路に、ベース電流補
償回路を設けた構成としたので、非線形性の影響を抑え
て歪特性を改善でき、最低電源電圧Ｖcc(min)を2.0Ｖと
して、２つのアナログ信号の乗算出力を得ることができ
る。
では、アナログ乗算回路を、トランジスタの縦積み段数
を２段構成にしたギルバートセル型のアナログ乗算回路
のカレントミラー回路構成の入力回路に、ベース電流補
償回路を設けた構成としたので、非線形性の影響を抑え
て歪特性を改善でき、最低電源電圧Ｖcc(min)を2.0Ｖと
して、２つのアナログ信号の乗算出力を得ることができ
る。
【００３４】（第３の実施の形態）本発明の第３の実施
の形態は、トランジスタの縦積み段数を２段構成にした
ギルバートセル型のアナログ乗算回路で、差動増幅回路
のエミッタ抵抗をイダンクタンスにしたアナログ乗算回
路である。
の形態は、トランジスタの縦積み段数を２段構成にした
ギルバートセル型のアナログ乗算回路で、差動増幅回路
のエミッタ抵抗をイダンクタンスにしたアナログ乗算回
路である。
【００３５】図５は、本発明の第３の実施の形態におけ
るアナログ乗算回路の構成を示す回路図である。従来例
と同じ動作、機能を有するものには同じ符号を付けてあ
る。図５において、図３に示した第２の実施の形態との
相違点は、トランジスタＱ11およびＱ13のエミッタに接
続される抵抗Ｒ11およびＲ13を、インダクタＬ11および
Ｌ13に変更している点である。
るアナログ乗算回路の構成を示す回路図である。従来例
と同じ動作、機能を有するものには同じ符号を付けてあ
る。図５において、図３に示した第２の実施の形態との
相違点は、トランジスタＱ11およびＱ13のエミッタに接
続される抵抗Ｒ11およびＲ13を、インダクタＬ11および
Ｌ13に変更している点である。
【００３６】上記のように構成された本発明の第３の実
施の形態におけるアナログ乗算回路の動作を、図５を参
照しながら説明する。入力回路201および202は、第２の
実施の形態と同様であり、同様の機能・性能を有する。
入力回路201および202に接続された差動増幅器を構成す
るトランジスタＱ11,Ｑ13の高周波帯域での出力電流Ｉ1
3およびＩ14は、(13),(14)式で表現できる。インダクタ
Ｌ11およびＬ13のインピーダンスを、それぞれＺ11,Ｚ1
3とする。 Ｉ13＝｛Ｖ2p＋Ｖt＊ln（Ｉcs／Ｉ13）｝／Ｚ11 …………(13) Ｉ14＝｛Ｖ2n＋Ｖt＊ln（Ｉcs／Ｉ14）｝／Ｚ13 …………(14)
施の形態におけるアナログ乗算回路の動作を、図５を参
照しながら説明する。入力回路201および202は、第２の
実施の形態と同様であり、同様の機能・性能を有する。
入力回路201および202に接続された差動増幅器を構成す
るトランジスタＱ11,Ｑ13の高周波帯域での出力電流Ｉ1
3およびＩ14は、(13),(14)式で表現できる。インダクタ
Ｌ11およびＬ13のインピーダンスを、それぞれＺ11,Ｚ1
3とする。 Ｉ13＝｛Ｖ2p＋Ｖt＊ln（Ｉcs／Ｉ13）｝／Ｚ11 …………(13) Ｉ14＝｛Ｖ2n＋Ｖt＊ln（Ｉcs／Ｉ14）｝／Ｚ13 …………(14)
【００３７】したがって、インピーダンスをＺ11＝Ｚ13
とした場合、第１の差動増幅器の出力電流２＊ΔＩ＝Ｉ
13−Ｉ14は、(15)式で表される。 ２＊ΔＩ＝Ｉ13−Ｉ14 ＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｚ11 …………(15)
とした場合、第１の差動増幅器の出力電流２＊ΔＩ＝Ｉ
13−Ｉ14は、(15)式で表される。 ２＊ΔＩ＝Ｉ13−Ｉ14 ＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｚ11 …………(15)
【００３８】この差動電流は、従来例と同様にトランジ
スタＱ1−Ｑ2およびＱ3−Ｑ4の差動回路に入力される。
従って、負荷抵抗Ｒ1およびＲ2から出力される差動電流
Ｉ11−Ｉ12は、ベース電流を無視すると、(16)式で表現
できる。 Ｉ11−Ｉ12＝２＊ΔＩ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖt｝ ＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｚ11 ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖt｝ …………(16)
スタＱ1−Ｑ2およびＱ3−Ｑ4の差動回路に入力される。
従って、負荷抵抗Ｒ1およびＲ2から出力される差動電流
Ｉ11−Ｉ12は、ベース電流を無視すると、(16)式で表現
できる。 Ｉ11−Ｉ12＝２＊ΔＩ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖt｝ ＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｚ11 ＊tanh｛(Ｖ1p−Ｖ1n)／２Ｖt｝ …………(16)
【００３９】さらに、Ｖ1p−Ｖ1n≪Ｖtのときは近似的
に tanh｛（Ｖ1p−Ｖ1n）／２Ｖt｝＝（Ｖ1p−Ｖ1n）／２
Ｖt が成り立ち、(17)式のように２つの信号間の乗算が行わ
れる。 Ｉ11−Ｉ12＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｚ11 ＊｛（Ｖ1p−Ｖ1n）／２Ｖt｝ …………(17)
に tanh｛（Ｖ1p−Ｖ1n）／２Ｖt｝＝（Ｖ1p−Ｖ1n）／２
Ｖt が成り立ち、(17)式のように２つの信号間の乗算が行わ
れる。 Ｉ11−Ｉ12＝｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｚ11 ＊｛（Ｖ1p−Ｖ1n）／２Ｖt｝ …………(17)
【００４０】このようにして、インダクタＬ11およびＬ
13による直流的な電圧降下を無くして、さらに低電圧化
して、２つのアナログ信号の乗算出力を得ることができ
る。
13による直流的な電圧降下を無くして、さらに低電圧化
して、２つのアナログ信号の乗算出力を得ることができ
る。
【００４１】また、図６に示すように、トランジスタＱ
2とトランジスタＱ3のコレクタを電源電圧に接続するこ
とにより、入力信号Ｖ1pおよびＶ1nの電圧差で利得を制
御できる可変利得増幅回路を構成することができる。こ
の場合も、アナログ乗算回路と同様の効果を得ることが
できる。
2とトランジスタＱ3のコレクタを電源電圧に接続するこ
とにより、入力信号Ｖ1pおよびＶ1nの電圧差で利得を制
御できる可変利得増幅回路を構成することができる。こ
の場合も、アナログ乗算回路と同様の効果を得ることが
できる。
【００４２】上記のように、本発明の第３の実施の形態
では、トランジスタの縦積み段数を２段構成にしたギル
バートセル型のアナログ乗算回路で、差動増幅回路のエ
ミッタ抵抗をイダンクタンスにしたので、最低電源電圧
Ｖcc(min)を2.0Ｖよりさらに下げて、２つのアナログ信
号の乗算出力を得ることができる。
では、トランジスタの縦積み段数を２段構成にしたギル
バートセル型のアナログ乗算回路で、差動増幅回路のエ
ミッタ抵抗をイダンクタンスにしたので、最低電源電圧
Ｖcc(min)を2.0Ｖよりさらに下げて、２つのアナログ信
号の乗算出力を得ることができる。
【００４３】（第４の実施の形態）本発明の第４の実施
の形態は、トランジスタの縦積み段数を２段構成にした
ギルバートセル型のアナログ乗算回路で、差動増幅回路
を構成するトランジスタのエミッタに並列共振回路を接
続したアナログ乗算回路である。
の形態は、トランジスタの縦積み段数を２段構成にした
ギルバートセル型のアナログ乗算回路で、差動増幅回路
を構成するトランジスタのエミッタに並列共振回路を接
続したアナログ乗算回路である。
【００４４】図７は、本発明の第４の実施の形態におけ
るアナログ乗算回路の構成を示す回路図である。従来例
と同じ動作、機能を有するものには同じ符号を付けてあ
る。図７において、図５に示した第３の実施の形態との
相違点は、差動増幅回路を構成するトランジスタＱ11お
よびＱ13のエミッタに接続されるインダクタＬ11および
Ｌ13に、コンデンサＣ11およびＣ12を並列に追加した点
と、トランジスタＱ11およびＱ13のエミッタ間に、抵抗
Ｒ15を挿入した点である。
るアナログ乗算回路の構成を示す回路図である。従来例
と同じ動作、機能を有するものには同じ符号を付けてあ
る。図７において、図５に示した第３の実施の形態との
相違点は、差動増幅回路を構成するトランジスタＱ11お
よびＱ13のエミッタに接続されるインダクタＬ11および
Ｌ13に、コンデンサＣ11およびＣ12を並列に追加した点
と、トランジスタＱ11およびＱ13のエミッタ間に、抵抗
Ｒ15を挿入した点である。
【００４５】上記のように構成された本発明の第４の実
施の形態におけるアナログ乗算回路の動作を、図７を参
照しながら説明する。入力回路201および202は、第３の
実施の形態と同様であり、同様の機能・性能を有する。
入力回路201および202に接続された差動増幅器を構成す
るトランジスタＱ11,Ｑ13のエミッタに接続されたイン
ダクタＬ11およびＬ13と、キャパシタＣ11およびＣ12の
並列共振回路により、所望の周波数においてインピーダ
ンスを無限大にでき、所望の周波数以外では、インピー
ダンスがほぼゼロになる。したがって、バイアス電流の
設定においては、第３の実施の形態と同様に設定するこ
とができる。また、所望の周波数ではインピーダンスが
無限大になるので、従来例と同様に、トランジスタＱ1
1,Ｑ13のエミッタ間に接続された抵抗Ｒ15によって、差
動増幅回路の出力電流が決定される。この時の出力電流
は、(18)式で表される。 ２＊ΔＩ＝Ｉ13−Ｉ14 ＝２＊｛Ｖ2p−Ｖ2n＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｒ15 …………(18)
施の形態におけるアナログ乗算回路の動作を、図７を参
照しながら説明する。入力回路201および202は、第３の
実施の形態と同様であり、同様の機能・性能を有する。
入力回路201および202に接続された差動増幅器を構成す
るトランジスタＱ11,Ｑ13のエミッタに接続されたイン
ダクタＬ11およびＬ13と、キャパシタＣ11およびＣ12の
並列共振回路により、所望の周波数においてインピーダ
ンスを無限大にでき、所望の周波数以外では、インピー
ダンスがほぼゼロになる。したがって、バイアス電流の
設定においては、第３の実施の形態と同様に設定するこ
とができる。また、所望の周波数ではインピーダンスが
無限大になるので、従来例と同様に、トランジスタＱ1
1,Ｑ13のエミッタ間に接続された抵抗Ｒ15によって、差
動増幅回路の出力電流が決定される。この時の出力電流
は、(18)式で表される。 ２＊ΔＩ＝Ｉ13−Ｉ14 ＝２＊｛Ｖ2p−Ｖ2n＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｒ15 …………(18)
【００４６】この(18)式は、従来例の差動増幅回路の出
力電流において、抵抗Ｒeが抵抗Ｒ15に置き換わっただ
けである。
力電流において、抵抗Ｒeが抵抗Ｒ15に置き換わっただ
けである。
【００４７】また、負荷抵抗Ｒ1とＲ2を流れる電流を、
それぞれＩ11,Ｉ12とし、Ｖtを熱電圧とすると、従来例
と同様に、差動出力電流Ｉ11−Ｉ12は、ベース電流を無
視すると、(19)式で表現できる。 Ｉ11−Ｉ12＝２＊｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｒ15 ＊｛（Ｖ1p−Ｖ1n）／２Ｖt｝ …………(19)
それぞれＩ11,Ｉ12とし、Ｖtを熱電圧とすると、従来例
と同様に、差動出力電流Ｉ11−Ｉ12は、ベース電流を無
視すると、(19)式で表現できる。 Ｉ11−Ｉ12＝２＊｛(Ｖ2p−Ｖ2n)＋Ｖt＊ln（Ｉ14／Ｉ13）｝／Ｒ15 ＊｛（Ｖ1p−Ｖ1n）／２Ｖt｝ …………(19)
【００４８】このようにして、２つのアナログ信号の乗
算出力を得ることができる。また、本実施の形態では、
第３の実施の形態に比べ、トランジスタＱ11およびＱ13
のエミッタに接続されるインピーダンスを無視すること
ができる。トランジスタＱ11およびＱ13の差動出力電流
は、Ｒ15によって決定されるので、トランジスタＱ11お
よびＱ13の線形性を改善することができる。
算出力を得ることができる。また、本実施の形態では、
第３の実施の形態に比べ、トランジスタＱ11およびＱ13
のエミッタに接続されるインピーダンスを無視すること
ができる。トランジスタＱ11およびＱ13の差動出力電流
は、Ｒ15によって決定されるので、トランジスタＱ11お
よびＱ13の線形性を改善することができる。
【００４９】また、図８に示すように、トランジスタＱ
2とトランジスタＱ3のコレクタを電源電圧に接続するこ
とにより、入力信号Ｖ1pおよびＶ1nの電圧差で利得を制
御できる可変利得増幅回路を構成することができる。こ
の場合も、アナログ乗算回路と同様の効果を得ることが
できる。
2とトランジスタＱ3のコレクタを電源電圧に接続するこ
とにより、入力信号Ｖ1pおよびＶ1nの電圧差で利得を制
御できる可変利得増幅回路を構成することができる。こ
の場合も、アナログ乗算回路と同様の効果を得ることが
できる。
【００５０】上記のように、本発明の第４の実施の形態
では、アナログ乗算回路を、トランジスタの縦積み段数
を２段構成にしたギルバートセル型のアナログ乗算回路
で、差動増幅回路を構成するトランジスタのエミッタに
並列共振回路を接続したので、線形性を改善することが
できる。
では、アナログ乗算回路を、トランジスタの縦積み段数
を２段構成にしたギルバートセル型のアナログ乗算回路
で、差動増幅回路を構成するトランジスタのエミッタに
並列共振回路を接続したので、線形性を改善することが
できる。
【００５１】なお、本発明の実施の形態ではバイポーラ
トランジスタを用いているが、ＦＥＴやＭＯＳトランジ
スタ等、同様の機能を有する素子であれば、どの様なデ
バイスを用いてもよい。また、入力回路101，102および
201，202の構成は一例であり、同様の機能を有するもの
であれば良く、特に限定するものではない。また、本発
明の実施の形態におけるアナログ乗算回路や可変利得増
幅回路を用いて、周波数変換装置や、通信端末装置や、
基地局装置や、通信端末装置と基地局装置を用いた通信
システムを構成することができる。低電圧で動作させる
ことができるので、消費電力を低減することができる。
トランジスタを用いているが、ＦＥＴやＭＯＳトランジ
スタ等、同様の機能を有する素子であれば、どの様なデ
バイスを用いてもよい。また、入力回路101，102および
201，202の構成は一例であり、同様の機能を有するもの
であれば良く、特に限定するものではない。また、本発
明の実施の形態におけるアナログ乗算回路や可変利得増
幅回路を用いて、周波数変換装置や、通信端末装置や、
基地局装置や、通信端末装置と基地局装置を用いた通信
システムを構成することができる。低電圧で動作させる
ことができるので、消費電力を低減することができる。
【００５２】
【発明の効果】以上の説明から明らかなように、本発明
では、エミッタが共通接続された第１トランジスタと第
２トランジスタからなる第１差動対と、エミッタが共通
接続された第３トランジスタと第４トランジスタからな
る第２差動対と、第２トランジスタと第３トランジスタ
の共通ベースに接続される第１入力端子と、第１トラン
ジスタと第４トランジスタの共通ベースに接続される第
２入力端子と、第１トランジスタと第３トランジスタの
共通コレクタに接続される第１出力端子と、第２トラン
ジスタと第４トランジスタの共通コレクタに接続される
第２出力端子と、第１出力端子と電源との間に接続され
る第１抵抗と、第２出力端子と電源との間に接続される
第２抵抗と、第１差動対の共通エミッタにコレクタが接
続された第５トランジスタと、第２差動対の共通エミッ
タにコレクタが接続された第６トランジスタと、第５ト
ランジスタのエミッタと接地との間に接続された第３抵
抗と、第６トランジスタのエミッタと接地との間に接続
された第４抵抗と、第５トランジスタのベースに接続さ
れる第１入力手段と、第６トランジスタのベースに接続
される第２入力手段とを具備するアナログ乗算回路にお
いて、第１入力手段は、第１電流発生手段と、第５トラ
ンジスタと第７トランジスタとからなる第１カレントミ
ラー手段と、第７トランジスタのエミッタと接地との間
に接続された第５抵抗と、第７トランジスタのエミッタ
に接続された第３入力端子とから構成し、第２入力手段
は、第２電流発生手段と、第６トランジスタと第８トラ
ンジスタとからなる第２カレントミラー手段と、第８ト
ランジスタのエミッタと接地との間に接続された第６抵
抗と、第８トランジスタのエミッタに接続された第４入
力端子とから構成したので、トランジスタの縦積み段数
を２段にでき、シリコンバイポーラトランジスタを使用
する場合の最低電源電圧Ｖcc(min)を、トランジスタの
ベース・エミッタ間電圧と入出力信号の振幅電圧分を確
保しても、2.0Ｖにでき、低電圧電源で動作させること
ができるという効果が得られる。
では、エミッタが共通接続された第１トランジスタと第
２トランジスタからなる第１差動対と、エミッタが共通
接続された第３トランジスタと第４トランジスタからな
る第２差動対と、第２トランジスタと第３トランジスタ
の共通ベースに接続される第１入力端子と、第１トラン
ジスタと第４トランジスタの共通ベースに接続される第
２入力端子と、第１トランジスタと第３トランジスタの
共通コレクタに接続される第１出力端子と、第２トラン
ジスタと第４トランジスタの共通コレクタに接続される
第２出力端子と、第１出力端子と電源との間に接続され
る第１抵抗と、第２出力端子と電源との間に接続される
第２抵抗と、第１差動対の共通エミッタにコレクタが接
続された第５トランジスタと、第２差動対の共通エミッ
タにコレクタが接続された第６トランジスタと、第５ト
ランジスタのエミッタと接地との間に接続された第３抵
抗と、第６トランジスタのエミッタと接地との間に接続
された第４抵抗と、第５トランジスタのベースに接続さ
れる第１入力手段と、第６トランジスタのベースに接続
される第２入力手段とを具備するアナログ乗算回路にお
いて、第１入力手段は、第１電流発生手段と、第５トラ
ンジスタと第７トランジスタとからなる第１カレントミ
ラー手段と、第７トランジスタのエミッタと接地との間
に接続された第５抵抗と、第７トランジスタのエミッタ
に接続された第３入力端子とから構成し、第２入力手段
は、第２電流発生手段と、第６トランジスタと第８トラ
ンジスタとからなる第２カレントミラー手段と、第８ト
ランジスタのエミッタと接地との間に接続された第６抵
抗と、第８トランジスタのエミッタに接続された第４入
力端子とから構成したので、トランジスタの縦積み段数
を２段にでき、シリコンバイポーラトランジスタを使用
する場合の最低電源電圧Ｖcc(min)を、トランジスタの
ベース・エミッタ間電圧と入出力信号の振幅電圧分を確
保しても、2.0Ｖにでき、低電圧電源で動作させること
ができるという効果が得られる。
【００５３】また、第１カレントミラー手段に、ベース
電流補償を行なう第９トランジスタを設け、第２のカレ
ントミラー手段に、ベース電流補償を行なう第１０トラ
ンジスタを設けたので、乗算回路における歪特性を抑え
るためにトランジスタのコレクタ電流を増加させた場合
にも、カレントミラー回路のベース電流の影響を低減す
ることができるという効果が得られる。
電流補償を行なう第９トランジスタを設け、第２のカレ
ントミラー手段に、ベース電流補償を行なう第１０トラ
ンジスタを設けたので、乗算回路における歪特性を抑え
るためにトランジスタのコレクタ電流を増加させた場合
にも、カレントミラー回路のベース電流の影響を低減す
ることができるという効果が得られる。
【００５４】また、第３抵抗に代えて、第１インダクタ
を設け、第４抵抗に代えて、第２インダクタを設けたの
で、抵抗による直流的な電圧降下分を無くすことがで
き、さらに低電圧化できるという効果が得られる。
を設け、第４抵抗に代えて、第２インダクタを設けたの
で、抵抗による直流的な電圧降下分を無くすことがで
き、さらに低電圧化できるという効果が得られる。
【００５５】また、第５トランジスタのエミッタと第６
トランジスタのエミッタとの間に接続される第７抵抗
と、第１インダクタに並列接続される第１キャパシタ
と、第２インダクタに並列接続される第２キャパシタと
を設けたので、線形性を改善することができるという効
果が得られる。
トランジスタのエミッタとの間に接続される第７抵抗
と、第１インダクタに並列接続される第１キャパシタ
と、第２インダクタに並列接続される第２キャパシタと
を設けたので、線形性を改善することができるという効
果が得られる。
【図１】本発明の第１の実施の形態におけるアナログ乗
算回路の回路図、
算回路の回路図、
【図２】本発明の第１の実施の形態における可変利得増
幅回路の回路図、
幅回路の回路図、
【図３】本発明の第２の実施の形態におけるアナログ乗
算回路の回路図、
算回路の回路図、
【図４】本発明の第２の実施の形態における可変利得増
幅回路の回路図、
幅回路の回路図、
【図５】本発明の第３の実施の形態におけるアナログ乗
算回路の回路図、
算回路の回路図、
【図６】本発明の第３の実施の形態における可変利得増
幅回路の回路図、
幅回路の回路図、
【図７】本発明の第４の実施の形態におけるアナログ乗
算回路の回路図、
算回路の回路図、
【図８】本発明の第４の実施の形態における可変利得増
幅回路の回路図、
幅回路の回路図、
【図９】従来のアナログ乗算回路の回路図である。
Ｑ1〜Ｑ8,Ｑ11〜Ｑ16 トランジスタ Ｒ1,Ｒ2,Ｒ11〜Ｒ15,Ｒe 抵抗 Ｌ11,Ｌ13 インダクタ Ｃ11,Ｃ12 キャパシタ Ｖcc 電源電圧 Ｖ1p,Ｖ1n,Ｖ2p,Ｖ2n 入力端子 Ｖop,Ｖon 出力端子
Claims (13)
- 【請求項１】 エミッタが共通接続された第１トランジ
スタと第２トランジスタからなる第１差動対と、エミッ
タが共通接続された第３トランジスタと第４トランジス
タからなる第２差動対と、前記第２トランジスタと前記
第３トランジスタの共通ベースに接続される第１入力端
子と、前記第１トランジスタと前記第４トランジスタの
共通ベースに接続される第２入力端子と、前記第１トラ
ンジスタと前記第３トランジスタの共通コレクタに接続
される第１出力端子と、前記第２トランジスタと前記第
４トランジスタの共通コレクタに接続される第２出力端
子と、前記第１出力端子と電源との間に接続される第１
抵抗と、前記第２出力端子と電源との間に接続される第
２抵抗と、前記第１差動対の共通エミッタにコレクタが
接続された第５トランジスタと、前記第２差動対の共通
エミッタにコレクタが接続された第６トランジスタと、
前記第５トランジスタのエミッタと接地との間に接続さ
れた第３抵抗と、前記第６トランジスタのエミッタと接
地との間に接続された第４抵抗と、前記第５トランジス
タのベースに接続される第１入力手段と、前記第６トラ
ンジスタのベースに接続される第２入力手段とを具備す
るアナログ乗算回路において、前記第１入力手段は、第
１電流発生手段と、前記第５トランジスタと第７トラン
ジスタとからなる第１カレントミラー手段と、前記第７
トランジスタのエミッタと接地との間に接続された第５
抵抗と、前記第７トランジスタのエミッタに接続された
第３入力端子とから構成され、前記第２入力手段は、第
２電流発生手段と、前記第６トランジスタと第８トラン
ジスタとからなる第２カレントミラー手段と、前記第８
トランジスタのエミッタと接地との間に接続された第６
抵抗と、前記第８トランジスタのエミッタに接続された
第４入力端子とから構成されることを特徴とするアナロ
グ乗算回路。 - 【請求項２】 前記第１カレントミラー手段に、ベース
電流補償を行なう第９トランジスタを設け、前記第２の
カレントミラー手段に、ベース電流補償を行なう第１０
トランジスタを設けたことを特徴とする請求項１記載の
アナログ乗算回路。 - 【請求項３】 前記第３抵抗に代えて、第１インダクタ
を設け、前記第４抵抗に代えて、第２インダクタを設け
たことを特徴とする請求項２記載のアナログ乗算回路。 - 【請求項４】 前記第５トランジスタのエミッタと前記
第６トランジスタのエミッタとの間に接続される第７抵
抗と、前記第１インダクタに並列接続される第１キャパ
シタと、前記第２インダクタに並列接続される第２キャ
パシタとを設けたことを特徴とする請求項３記載のアナ
ログ乗算回路。 - 【請求項５】 エミッタが共通接続された第１トランジ
スタと第２トランジスタからなる第１差動対と、エミッ
タが共通接続された第３トランジスタと第４トランジス
タからなる第２差動対と、前記第２トランジスタと前記
第３トランジスタの共通ベースに接続される第１入力端
子と、前記第１トランジスタと前記第４トランジスタの
共通ベースに接続される第２入力端子と、前記第１トラ
ンジスタのコレクタに接続される第１出力端子と、前記
第４トランジスタのコレクタに接続される第２出力端子
と、前記第１出力端子と電源との間に接続される第１抵
抗と、前記第２出力端子と電源との間に接続される第２
抵抗と、前記第２トランジスタと前記第３トランジスタ
のコレクタを電源に接続する手段とから構成される利得
可変手段と、前記第１差動対の共通エミッタにコレクタ
が接続された第５トランジスタと、前記第２差動対の共
通エミッタにコレクタが接続された第６トランジスタ
と、前記第５トランジスタのエミッタと接地との間に接
続された第３抵抗と、前記第６トランジスタのエミッタ
と接地との間に接続された第４抵抗と、前記第５トラン
ジスタのベースに接続される第１入力手段と、前記第６
トランジスタのベースに接続される第２入力手段とを具
備する可変利得増幅回路において、前記第１入力手段
は、第１電流発生手段と、前記第５トランジスタと第７
トランジスタとからなる第１カレントミラー手段と、前
記第７トランジスタのエミッタと接地との間に接続され
た第５抵抗と、前記第７トランジスタのエミッタに接続
された第３入力端子とから構成され、前記第２入力手段
は、第２電流発生手段と、前記第６トランジスタと第８
トランジスタとからなる第２カレントミラー手段と、前
記第８トランジスタのエミッタと接地との間に接続され
た第６抵抗と、前記第８トランジスタのエミッタに接続
された第４入力端子とから構成されることを特徴とする
可変利得増幅回路。 - 【請求項６】 前記第１カレントミラー手段に、ベース
電流補償を行なう第９トランジスタを設け、前記第２の
カレントミラー手段に、ベース電流補償を行なう第１０
トランジスタを設けたことを特徴とする請求項５記載の
可変利得増幅回路。 - 【請求項７】 前記第３抵抗に代えて、第１インダクタ
を設け、前記第４抵抗に代えて、第２インダクタを設け
たことを特徴とする請求項６記載の可変利得増幅回路。 - 【請求項８】 前記第５トランジスタのエミッタと前記
第６トランジスタのエミッタとの間に接続される第７抵
抗と、前記第１インダクタに並列接続される第１キャパ
シタと、前記第２インダクタに並列接続される第２キャ
パシタとを設けたことを特徴とする請求項７記載の可変
利得増幅回路。 - 【請求項９】 請求項１〜４のいずれかに記載のアナロ
グ乗算回路を備えたことを特徴とする周波数変換装置。 - 【請求項１０】 請求項９記載の周波数変換装置を備え
たことを特徴とする通信端末装置。 - 【請求項１１】 請求項５〜８のいずれかに記載の可変
利得増幅回路を備えたことを特徴とする通信端末装置。 - 【請求項１２】 請求項９記載の周波数変換装置を備え
たことを特徴とする基地局装置。 - 【請求項１３】 請求項５〜８のいずれかに記載の可変
利得増幅回路を備えたことを特徴とする基地局装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160841A JP2001344559A (ja) | 2000-05-30 | 2000-05-30 | アナログ乗算回路および可変利得増幅回路 |
| CA002349019A CA2349019A1 (en) | 2000-05-30 | 2001-05-29 | Analog multiplying circuit and variable gain amplifying circuit |
| EP01113079A EP1160717A1 (en) | 2000-05-30 | 2001-05-29 | Analog multiplying circuit and variable gain amplifying circuit |
| US09/867,354 US6437631B2 (en) | 2000-05-30 | 2001-05-29 | Analog multiplying circuit and variable gain amplifying circuit |
| CN01119541.XA CN1200383C (zh) | 2000-05-30 | 2001-05-29 | 模拟乘法电路和可变增益放大电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160841A JP2001344559A (ja) | 2000-05-30 | 2000-05-30 | アナログ乗算回路および可変利得増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001344559A true JP2001344559A (ja) | 2001-12-14 |
Family
ID=18664970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000160841A Pending JP2001344559A (ja) | 2000-05-30 | 2000-05-30 | アナログ乗算回路および可変利得増幅回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6437631B2 (ja) |
| EP (1) | EP1160717A1 (ja) |
| JP (1) | JP2001344559A (ja) |
| CN (1) | CN1200383C (ja) |
| CA (1) | CA2349019A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505285A (ja) * | 2005-08-18 | 2009-02-05 | リニアー テクノロジー コーポレイション | 広帯域２乗セル |
| RU197011U1 (ru) * | 2020-01-13 | 2020-03-24 | Виктор Петрович Тарасов | Множительное ядро четырехквадрантового аналогового перемножителя |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10132802A1 (de) * | 2001-07-06 | 2002-11-14 | Infineon Technologies Ag | Multipliziererschaltung |
| US6657494B2 (en) * | 2001-09-28 | 2003-12-02 | International Business Machines Corporation | Variable gain mixer-amplifier with fixed DC operating voltage level |
| JP3974774B2 (ja) * | 2001-12-11 | 2007-09-12 | 日本テキサス・インスツルメンツ株式会社 | マルチプライヤ |
| CA2375438A1 (en) * | 2002-03-08 | 2003-09-08 | Sirific Wireless Corporation | Improvements to a high linearity gilbert i q dual mixer |
| US7672659B2 (en) * | 2002-04-04 | 2010-03-02 | Telefonaktiebolaget L M Ericsson (Publ) | Mixer with feedback |
| EP1557949A1 (en) * | 2004-01-23 | 2005-07-27 | Matsushita Electric Industrial Co., Ltd. | Low-noise differential bias circuit and differential signal processing apparatus |
| US7577418B2 (en) * | 2006-07-18 | 2009-08-18 | United Microelectronics Corp. | Sub-harmonic mixer and down converter with the same |
| CN101877044B (zh) * | 2010-05-21 | 2013-02-27 | 西安电子科技大学 | 总谐波失真优化模拟乘法器 |
| CN103106063B (zh) * | 2013-02-26 | 2015-12-02 | 电子科技大学 | 一种模拟乘除法运算电路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196742A (en) | 1992-06-26 | 1993-03-23 | National Semiconductor Corporation | Low voltage differential circuit |
| JP2740440B2 (ja) * | 1993-01-14 | 1998-04-15 | 日本電信電話株式会社 | アナログ乗算回路 |
| US5379457A (en) * | 1993-06-28 | 1995-01-03 | Hewlett-Packard Company | Low noise active mixer |
| JP2861795B2 (ja) * | 1994-02-25 | 1999-02-24 | 日本電気株式会社 | 周波数逓倍回路 |
| US5515014A (en) * | 1994-11-30 | 1996-05-07 | At&T Corp. | Interface between SAW filter and Gilbert cell mixer |
| JP3118393B2 (ja) | 1995-06-21 | 2000-12-18 | シャープ株式会社 | 差動増幅回路 |
| DE19645508A1 (de) * | 1996-11-05 | 1998-05-07 | Philips Patentverwaltung | Schaltungsanordnung zur Hochfrequenzpegelregelung |
| DE69814309T2 (de) * | 1997-11-14 | 2004-04-01 | Zarlink Semiconductor Ltd., Swindon | Niederspannungsverstärker |
| US6073002A (en) * | 1998-05-04 | 2000-06-06 | Motorola | Mixer circuit and communication device using the same |
| US6255889B1 (en) * | 1999-11-09 | 2001-07-03 | Nokia Networks Oy | Mixer using four quadrant multiplier with reactive feedback elements |
| US6242964B1 (en) * | 1999-11-15 | 2001-06-05 | Christopher Trask | Low-distortion lossless feedback double-balanced active mixers using linearity augmentation |
| US6300845B1 (en) * | 2000-04-06 | 2001-10-09 | Linear Technology Corporation | Low-voltage, current-folded signal modulators and methods |
-
2000
- 2000-05-30 JP JP2000160841A patent/JP2001344559A/ja active Pending
-
2001
- 2001-05-29 CN CN01119541.XA patent/CN1200383C/zh not_active Expired - Fee Related
- 2001-05-29 US US09/867,354 patent/US6437631B2/en not_active Expired - Lifetime
- 2001-05-29 EP EP01113079A patent/EP1160717A1/en not_active Withdrawn
- 2001-05-29 CA CA002349019A patent/CA2349019A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505285A (ja) * | 2005-08-18 | 2009-02-05 | リニアー テクノロジー コーポレイション | 広帯域２乗セル |
| JP4663789B2 (ja) * | 2005-08-18 | 2011-04-06 | リニアー テクノロジー コーポレイション | 広帯域２乗セル |
| RU197011U1 (ru) * | 2020-01-13 | 2020-03-24 | Виктор Петрович Тарасов | Множительное ядро четырехквадрантового аналогового перемножителя |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2349019A1 (en) | 2001-11-30 |
| US6437631B2 (en) | 2002-08-20 |
| EP1160717A1 (en) | 2001-12-05 |
| US20010048336A1 (en) | 2001-12-06 |
| CN1200383C (zh) | 2005-05-04 |
| CN1326164A (zh) | 2001-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5929710A (en) | Cascode single-ended to differential converter | |
| JP2766264B2 (ja) | 差動増幅回路 | |
| JP3575898B2 (ja) | 増幅器回路 | |
| JP4698776B2 (ja) | 低電圧二重平衡型ミキサー回路装置 | |
| JPS62200808A (ja) | トランスコンダクタンス増幅器 | |
| JP2004500730A (ja) | 合併された可変利得ミキサー | |
| JP3386019B2 (ja) | ミキサ回路 | |
| KR100427878B1 (ko) | 증폭회로 | |
| JPH0775289B2 (ja) | 相互コンダクタンス増幅回路 | |
| JP2001344559A (ja) | アナログ乗算回路および可変利得増幅回路 | |
| JPH08250941A (ja) | 低歪差動増幅回路 | |
| JP4015222B2 (ja) | 可変帯域幅を有する増幅器回路 | |
| Mongkolwai et al. | Generalized impedance function simulator using voltage differencing buffered amplifiers (VDBAs) | |
| JP2002330038A (ja) | エミッタ共通差動トランジスタ回路 | |
| JPS6012331Y2 (ja) | ２個のトランジスタを具える増幅回路 | |
| JPH0398304A (ja) | 線形化差動増幅器 | |
| JP4567831B2 (ja) | 電圧電流変換器 | |
| JP3052872B2 (ja) | バランス型ミキサのミキシング方法と回路 | |
| US5650743A (en) | Common mode controlled signal multiplier | |
| JP2000315919A (ja) | ミキサー回路 | |
| GB2364190A (en) | Low noise rf amplifier with good input impedance matching using two tranconductance stages and feedback | |
| JPH08265068A (ja) | 利得制御回路 | |
| JPH0227807A (ja) | 電子回路 | |
| JPS63185213A (ja) | 入力回路 | |
| KR100529410B1 (ko) | 완전 차동형 바이폴라 전류-제어 전류 증폭기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051122 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060314 |