JP2001332685A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001332685A JP2001332685A JP2000152407A JP2000152407A JP2001332685A JP 2001332685 A JP2001332685 A JP 2001332685A JP 2000152407 A JP2000152407 A JP 2000152407A JP 2000152407 A JP2000152407 A JP 2000152407A JP 2001332685 A JP2001332685 A JP 2001332685A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor element
- wafer
- element group
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
Landscapes
- Wire Bonding (AREA)
- Dicing (AREA)
Abstract
に、LSIチップをマルチチップ実装する場合、LSI
チップをフェイスダウン方式で1チップごとに搬送、実
装するため、組み立てに多大な時間を要し、コストが高
くなった。 【解決手段】 LSIチップ群4に形成された複数のL
SI素子単位の境界部に薄厚部を有した溝を形成し、L
SIチップ群を一括して搬送してから半導体ウェハー5
にフリップチップ接続し、研削装置により、LSIチッ
プ群4の裏面から、LSIチップ群4に加工したチップ
分離溝3の底部にまで研削を行い、薄厚部を除去するこ
とで、LSIチップ群4を独立したLSIチップ9に分
離する。
Description
の半導体素子を、回路基板または別の半導体素子に接続
した半導体装置の製造方法に関するものである。
よび小型化を図るために、互いに異なる機能を有するL
SIまたは互いに異なるプロセスにより形成されたLS
Iを有する複数の半導体チップがフェースダウン方式で
接続されてなるマルチチップモジュールの半導体装置が
提案されている。
半導体装置について、図10を参照しながら説明する。
である。
形成されたシリコン多層基板102に、半田バンプ10
3が形成されたLSIチップ104が、シリコン多層基
板102とLSIチップ104との間隙に封止樹脂10
5が注入、硬化されてフリップチップ接続されている。
そして、LSIチップ104が搭載されたシリコン多層
基板102は、ダイボンド樹脂106により支持基板1
07上に固定されている。また、シリコン多層基板10
2に形成された内部電極108と支持基板107の配線
109とは、金属細線110によって電気的に接続さ
れ、LSIチップ104と金属細線110の周囲はキャ
ップ111に囲まれている。また、配線109と外部電
極112とは、スルーホール113によって電気的に接
続されている。
方法について説明する。
ンプ103を有するLSIチップ104を1個ずつ搬送
して実装した後、半田付けにより接続する。なお、内部
電極108には、銅やアルミニウム等を用いており、絶
縁層にはポリイミド、SiO 2等を用いている。LSI
チップ104とシリコン多層基板102との接続は、絶
縁性樹脂105を介して、半田バンプ103と接続用電
極101とを位置合わせし、LSIチップ104をシリ
コン多層基板102に設置した後、リフローにより行
う。
リコン多層基板102をセラミック等よりなる支持基板
107にダイボンド樹脂106により固定する。その
後、シリコン多層基板102の内部電極108と支持基
板107の配線109とを金属細線110にて接続す
る。また、配線109と外部電極112とを、スルーホ
ール113によって電気的に接続している。最後に、キ
ャップ111を、支持基板107に接着剤もしくは、半
田等により固定する。ここでは、LSIチップ104を
シリコン多層基板102に接続したが、半導体チップに
接続してもよい。
来の半導体装置の製造方法によると、シリコン多層基板
上にマルチチップ実装するためには、半導体チップをフ
ェイスダウン方式で、1回の搬送で1チップごとの実装
を行っていたため、組み立てに時間を要し、コストが高
くなるという課題があった。
することにより、組立て時間を低減し、高性能で低コス
トなマルチチップモジュール型の半導体装置の製造方法
を提供することにある。
るために、本発明の半導体装置の製造方法は、その面内
に複数個の半導体素子が形成された第1の半導体ウェハ
ーの個々の半導体素子上にバンプ電極を形成する工程
と、前記第1の半導体ウェハーの表面に対して、各半導
体素子単位ごとに分離溝を形成する工程と、前記第1の
半導体ウェハーに対して、複数の半導体素子単位で各半
導体素子間に分離溝が形成された半導体素子群に分割す
る工程と、前記半導体素子群の各半導体素子のバンプ電
極と基板上の電極とを接続し、基板上に半導体素子群を
接続する工程と、前記基板上に接続した前記半導体素子
群の裏面側から前記半導体素子群の各半導体素子単位の
分離溝まで研削し、前記半導体素子群の厚みを薄厚にす
るとともに、半導体素子群を個々の半導体素子に分離す
る。
複数の半導体素子を同時に一括して基板上に搬送し、実
装することが可能となるので、半導体素子それぞれを搬
送して基板に実装する場合に比較して、半導体素子の搬
送時間が大幅に短縮し、半導体装置の組立てコストの低
減を達成することが可能となる。
成された第1の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第1の半導体ウェハ
ーの表面に対して、各半導体素子単位ごとに分離溝を形
成する工程と、前記第1の半導体ウェハーに対して、少
なくとも2つの半導体素子単位で各半導体素子間に分離
溝が形成された半導体素子群に分割する工程と、その面
内に複数個の半導体素子が形成された第2の半導体ウェ
ハーの個々の半導体素子の電極と前記半導体素子群の各
半導体素子のバンプ電極とを接続し、第2の半導体ウェ
ハーの半導体素子上に前記半導体素子群を接続する工程
と、前記第2の半導体ウェハー上に接続した前記半導体
素子群の裏面から、前記半導体素子群の各半導体素子単
位の分離溝まで研削し、前記半導体素子群の厚みを薄厚
にするとともに、前記半導体素子群を個々の半導体素子
に分離する工程と、前記第2の半導体ウェハーに対して
各半導体素子ごとに分離し、1つの半導体素子上に少な
くとも2つの半導体素子が接続されたマルチチップモジ
ュール型の半導体装置を形成する。
半導体素子を積層させた構造の半導体装置を製造する場
合、半導体ウェハーを半導体素子単位に分割した後に実
装するよりも、あらかじめ半導体ウェハーどうしを実装
した後に、半導体装置を構成する半導体素子積層体に分
割することで、半導体素子の搬送時間が大幅に短縮し、
半導体装置の組立てコストの低減を達成することが可能
となる。
成された第1の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第1の半導体ウェハ
ーを、複数の半導体素子からなる半導体素子群に分割す
る工程と、前記半導体素子群の各半導体素子のバンプ電
極と基板上の電極とを接続し、基板上に前記半導体素子
群を接続する工程と、ウェハー切断装置を用いて、前記
基板上に接続した前記半導体素子群を、個々の半導体素
子に分割する工程とよりなる。
多数の微小な半導体素子が大口径の半導体ウェハーに形
成されている場合でも、半導体素子を連結するダイシン
グラインを、ウェハー切断装置を用いて高速で加工する
ことにより、LSIウェハーをあらかじめ個々のLSI
チップに分離した後に、LSIチップを1個ずつ搬送し
て基板上に実装するよりも、半導体装置の組立て時間を
短縮することができ、加工コストを低減することが可能
となる。
成された第1の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第1の半導体ウェハ
ーを、少なくとも2つの半導体素子単位で半導体素子群
に分割する工程と、その面内に複数個の半導体素子が形
成された第2の半導体ウェハーの個々の半導体素子の電
極と前記半導体素子群の各半導体素子のバンプ電極とを
接続し、第2の半導体ウェハーの半導体素子上に前記半
導体素子群を接続する工程と、ウェハー切断装置を用い
て、前記第2のウェハー上に接続した前記半導体素子群
を、個々の半導体素子に分割する工程とよりなる。
半導体素子を連結するダイシングラインを、ウェハー切
断装置を用いて高速で加工することにより、LSIウェ
ハーをあらかじめ個々のLSIチップに分離した後に、
LSIチップを1個ずつ搬送して半導体ウェハー上に実
装するよりも、半導体装置の組立て時間を短縮すること
ができ、加工コストを低減することが可能となる。
成された第1の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第1の半導体ウェハ
ーを、複数の半導体素子単位の半導体素子群に分割する
工程と、前記半導体素子群の各半導体素子のバンプ電極
と基板上の電極とを接続し、基板上に半導体素子群を接
続する工程と、前記半導体素子群の半導体素子単位の連
結部を除いた裏面にレジストパターンを形成する工程
と、前記レジストパターンが形成されていない半導体素
子群の各半導体素子単位の連結部を、エッチングによっ
て分離する工程とよりなる。
半導体ウェハーに形成された複数の半導体素子を分離す
る場合に、レジストを所望のパターンに塗布すること
で、分離部の形状を任意に設定できるので、半導体素子
の形状に左右されることなく、半導体素子の連結部に対
して高精度なエッチングを行うことが可能となる。ま
た、半導体ウェハーに対して一括した加工が可能となる
ので、微小な半導体素子が形成された大口径の半導体ウ
ェハーに対しても、加工時間が増加することはなく、半
導体装置の組立てコストの低減を達成することが可能と
なる。
成された第1の半導体ウェハーの個々の半導体素子上に
バンプ電極を形成する工程と、前記第1の半導体ウェハ
ーを、複数の半導体素子単位の半導体素子群に分割する
工程と、前記半導体素子群の各半導体素子のバンプ電極
と第2の半導体ウェハーの個々の半導体素子の電極とを
接続し、第2の半導体ウェハーの半導体素子上に前記半
導体素子群を接続する工程と、前記半導体素子群の半導
体素子単位の連結部を除いた裏面にレジストパターンを
形成する工程と、前記レジストパターンが形成されてい
ない半導体素子群の各半導体素子単位の連結部を、エッ
チングによって分離する工程とよりなる。
半導体ウェハーに形成された複数の半導体素子を分離す
る場合に、半導体ウェハーに対するレジスト塗布は、微
細な形状のパターンに対しても対応して形成することが
可能であるので、分離部の形状を任意に設定することが
でき、半導体素子の形状に左右されることなく、半導体
素子の連結部に対して高精度なエッチングを行うことが
可能となる。また、半導体ウェハーに対して一括した加
工が可能となるので、微小な半導体素子が形成された大
口径の半導体ウェハーに対しても、加工時間が増加する
ことはなく、半導体装置の組立てコストの低減を達成す
ることが可能となる。
化学研磨または、前記機械研削と前記化学研磨との併用
または、プラズマによるドライエッチングにより、第1
の半導体ウェハーの裏面を研削または研磨する。
ウェハーの厚みやサイズおよび、ウェハーに形成された
半導体素子の配置ならびに個数などに合わせて最適な研
削方法あるいは研磨方法を選択して、研削あるいは研磨
状態の安定化および研削あるいは研磨時間の短縮化を達
成することが可能となる。
て、各半導体素子単位ごとに分離溝を形成する工程は、
前記第1の半導体ウェハーの表面の各半導体素子単位ご
とに回転ブレードにより切削して各半導体どうしが薄厚
部で接続された分離溝を形成する。
複数の半導体素子を同時に一括して基板上に搬送し、実
装することが可能となるので、半導体素子それぞれを搬
送して基板に実装する場合に比較して、半導体素子の搬
送時間が大幅に短縮し、半導体装置の組立てコストの低
減を達成することが可能となる。また、複数の半導体素
子からなる半導体素子群を一括して半導体ウェハーまた
は基板に実装した後に、半導体素子群を個々の半導体素
子に分割するので、実装回数が減るとともに、半導体ウ
ェハーに対する半導体素子の実装精度も向上する。
プ電極と基板上の電極とを接続し、基板上に半導体素子
群を接続する工程は、半導体素子群と基板との間に樹脂
を介して行う。
樹脂を介して基板上に半導体素子群を接続することで、
外部からの機械的作用や温度変化などに対して、安定し
た接続を保つことができる。
プ電極と第2の半導体ウェハーの個々の半導体素子の電
極とを接続し、前記第2の半導体ウェハー上に半導体素
子群を接続する工程は、半導体素子群と前記第2の半導
体ウェハーとの間に樹脂を介して行う。
ーとの間に樹脂を介して半導体ウェハー上に半導体素子
群を接続することで、外部からの機械的作用や温度変化
などに対して、安定した接続を保つことができる。
いる。
ことで、回路基板に実装する半導体素子に形成された電
極配置に対応した位置に電極形成が可能であり、また、
複数の電極を接続する配線の形成や、スルーホールによ
る基板の表裏の電気的接続および外部基板との電気的接
続が可能となる。
で、異なる機能を有する異種の半導体素子の立体的な電
気的接続を行い、高密度な実装構造の構成が可能とな
る。
方法の一実施形態について図面を参照しながら説明す
る。
明する。
置の製造方法の各工程ごとの断面図を示している。
導体素子がその面内に形成されたLSIウェハー1の各
半導体素子の電極上に、半田バンプ2を形成し、LSI
ウェハー1に対してダイサー等のウェハー切断装置によ
り、薄厚部を有したLSIチップ分離溝3を形成する。
この時のLSIチップ分離溝3の深さは、最終的に個々
のLSIチップに分離した時のチップ厚と同等もしくは
それ以上の深さにすることが必要である。また、LSI
チップ分離溝3の形成は、単数の半導体素子(LSIチ
ップ)単位または複数の半導体素子(LSIチップ)単
位に形成するもので、本実施形態では2つの半導体素子
単位に形成している。
ハー1を、ウェハー切断装置により、複数のチップ単位
であるLSIチップ群4に切断する。
複数の半導体素子が形成された半導体ウェハー5の裏面
にダイシングシート(図示せず)を貼り付ける。ダイシ
ングシートを半導体ウェハー5に貼り付けることによ
り、LSIチップ群4の半導体ウェハー5への接続時に
発生する衝撃に対して、破損することを防止するととも
に、半導体ウェハー5を、後工程で、半導体素子単位ご
とに切断しても、半導体ウェハーに形成された複数の半
導体素子は、ダイシングシートに固定されているので、
半導体ウェハー5ごとの搬送の管理が容易になる。
子上に、LSIチップ群4を接続するために、絶縁性樹
脂6を、半導体ウェハー5の回路形成面またはLSIチ
ップ群4の回路形成面に塗布し、ボンディングツール7
の先端に真空吸着して搬送したLSIチップ群4を、半
田バンプ2と接続用電極8とを位置合わせし、半導体ウ
ェハー5に接続する。そして、絶縁性樹脂6を加熱して
硬化することにより、LSIチップ群4を半導体ウェハ
ー5に固定する。なお、LSIチップ群4の半田バンプ
2と半導体ウェハー5の接続用電極8を接続した後、絶
縁性樹脂6を注入し加熱しても、LSIチップ群4を半
導体ウェハー5に固定することができる。
プ群4を半導体ウェハー5に接続した状態で、半導体ウ
ェハーのバックグラインド工法と同様に、研削装置を用
いてLSIチップ群4の回路形成面ではない面、すなわ
ち底面側から、少なくともLSIチップ分離溝3の底部
にまで研削し、薄厚部を除去すると、LSIチップ群4
が個々のLSIチップ9に分離独立する。ここで、研削
装置による加工深さは、少なくともLSIチップ分離溝
3の底部にまで必要であり、薄厚部を除去する深さに設
定する。また、最大加工深さは、製品の製造工程におけ
るLSIチップの機械的強度および製品完成後の品質を
保持できる範囲ならば、特に限定されるものではない。
断装置により、半導体ウェハー5を個々の半導体チップ
10に分離する。このように、個々の半導体チップ10
上に複数のLSIチップ9が実装された構成体を、以
下、複数チップ実装体11と呼ぶ。
パッド12にダイボンド樹脂13を塗布し、複数チップ
実装体11を構成する半導体チップ10の裏面をダイパ
ッド12に対向させて、塗布したダイボンド樹脂13上
に接着する。そして、複数チップ実装体11の外部電極
14とインナーリード15とを金属細線16によって電
気的に接続し、複数チップ実装体11と金属細線16お
よびインナーリード15の周囲を封止樹脂17によって
封止する。その後、封止樹脂17から外部に露出したリ
ードの先端部分をガルウィング形状に折り曲げて、外部
基板に実装可能な形状に成形する。
程あるいは後工程に、半導体ウェハー5の回路形成面で
はない面を研削する工程を追加すれば、半導体装置の薄
型化が可能になるばかりでなく、半導体ウェハー5の平
坦性の向上を確保することができ、複数チップ実装体1
1のダイパッド12に対する実装安定性も向上する。
を、複数の半導体素子から形成された半導体ウェハー上
に接続したが、半導体ウェハーではなく、配線回路が形
成された回路基板上に接続してもよく、この場合、半導
体ウェハー上に形成したバンプと回路基板上の配線部と
を位置合わせして接続する。その後は、半導体ウェハー
上にLSIチップを接続した場合と同様にして、研削装
置を用いて、少なくともLSIチップの厚みの切り込み
深さで、LSIチップを連結する薄厚部を研削し、LS
Iチップ群を個々のLSIチップに分離する。
態では研削装置によって研削したが、LSIチップ分離
溝にまで加工できる方法ならば、他の機械的加工法でも
よい。
機械研削と化学研磨との併用または、プラズマによるド
ライエッチングによっても加工が可能であり、これらの
加工法を用いることによりLSIチップ群を個々のLS
Iチップに分離することができる。
り、複数のLSIチップが連結された状態で基板に実装
することが可能となり、あらかじめ分割されたLSIチ
ップそれぞれを搬送して実装するよりも搬送時間が短縮
し、組立てコストの低減を達成することができる。ま
た、半導体ウェハーの裏面を研削または研磨する工程を
導入することにより、半導体ウェハーの厚みの調整が可
能となり、半導体装置の厚みの薄型化を達成することも
できる。
置の製造方法について説明する。
装置の製造方法の各工程ごとの断面図である。
LSI素子が形成されたLSIウェハーに、半田バンプ
2を形成し、このLSIウェハーをウェハー切断装置に
より、少なくとも2つのLSI素子単位でLSIチップ
群4に切断する。このウェハー切断装置によるLSIウ
ェハーの切断は、単数のチップ単位または複数のチップ
単位に形成するもので、本実施形態では、2チップ単位
に形成している。
導体素子から構成される半導体ウェハー5上にLSIチ
ップ群4を接続するために、半導体ウェハー5上のLS
Iチップ群4を実装する位置に絶縁性樹脂6を塗布し、
ボンディングツール7によって真空吸着された状態で搬
送されたLSIチップ群4と半導体ウェハー5とを位置
合わせし、LSIチップ群4を半導体ウェハー5に接続
する。そして、LSIチップ群4を半導体ウェハー5に
接続した状態で、赤外線装置を用いてLSIチップ群の
素子単位の境界部を認識し、切断位置を判定する。な
お、この工程においては、LSIチップ群4に形成され
ている半田バンプ2と半導体ウェハー5に形成されてい
る接続用電極8とを接続した後、絶縁性樹脂6を注入し
てもよい。
切断装置18により、LSIチップ群の回路形成面でな
い面から、LSIチップ群4の素子単位の境界部を、少
なくともLSIチップ群4の厚みを切断し、LSIチッ
プ群4を独立した個々のLSIチップ9に分離する。な
お、ウェハー切断装置18による最大切断深さは、半導
体ウェハー5の表面に達することがない切断深さなら
ば、特に限定されるものではなく、LSIチップ9と半
導体ウェハー5の間隙にある絶縁性樹脂6の部分にまで
切断してもよい。
または後工程に、半導体ウェハー5の裏面研削工程を追
加することにより、さらに薄型の半導体装置の製造が可
能となる。
ップ9が搭載された半導体ウェハー5を、ウェハー切断
装置18により個々の半導体チップ10に切断する。こ
こで、個々の半導体チップ10に複数のLSIチップ9
が実装された構成体を、複数チップ実装体11と呼ぶ。
ッド12にダイボンド樹脂13を塗布し、複数チップ実
装体11を構成する半導体チップ10の裏面を、塗布さ
れたダイボンド樹脂13上に搭載して固定する。そし
て、半導体チップ10に形成された外部電極14とイン
ナーリード15とを金属細線16により電気的に接続し
て、封止樹脂17によってパッケージに封止する。その
後、封止樹脂17から外部に露出したリードの先端部分
をガルウィング形状に折り曲げて、外部基板に実装可能
な形状に成形する。
複数のLSIチップが連結した状態で基板に実装するこ
とが可能となり、あらかじめ分割したLSIチップをそ
れぞれ搬送するよりも搬送時間が短縮し、組立てコスト
の低減を達成することができる。また、複数のLSIチ
ップを連結した状態で基板に実装した後、ウェハー切断
装置により複数のLSIチップそれぞれに分割するのに
要する時間は、従来のように、あらかじめ分割されたL
SIチップそれぞれを搬送して、基板あるいは半導体ウ
ェハーに実装するのに要する時間よりも短時間となるた
め、組立てコストの低減に有効である。
置の製造方法について説明する。
装置の製造方法の各工程ごとの半導体装置の断面図であ
る。
LSI素子が形成されたLSIウェハーの電極に半田バ
ンプ2を形成し、ウェハー切断装置により、LSIウェ
ハーを単数のチップ単位または複数のチップ単位である
LSIチップ群4に分離する。本実施形態では2チップ
単位に形成している。
ェハー5上のLSIチップ群4を接続する位置に、絶縁
性樹脂6を塗布し、ボンディングツール7に吸着したL
SIチップ群4を半導体ウェハー5の接続位置に搬送し
て、LSIチップ群4に形成した半田バンプ2と、半導
体ウェハー5に形成した接続用電極8を位置合わせし、
LSIチップ群4を半導体ウェハー5に接続した後、塗
布した絶縁性樹脂6を加熱し、硬化させる。このような
一連のLSIチップ群の搬送、接続、絶縁性樹脂の硬化
工程を、LSIチップの数だけ繰り返し、半導体ウェハ
ー上に全てのLSIチップを接続して固定する。なお、
絶縁性樹脂6は、半田バンプ2と接続用電極8を接続し
た後に、LSIチップ群4と半導体ウェハー5との間隙
に注入した後、硬化してもよい。
プ群4を半導体ウェハー5に接続した状態で、赤外線装
置を用いてLSIチップの素子単位の境界部を認識する
ことによって、LSI素子単位の境界部を除いたLSI
チップ群4の裏面にレジストパターン19を形成する。
ッチングにより、LSIチップ群4のLSI素子単位の
境界部を除去し、個々のLSIチップ9に分離する。
ターン19を除去する。なお、レジスト除去はウェット
エッチングあるいはドライエッチングのどちらの処理を
行ってもよい。
ェハー5をウェハー切断装置により個々の半導体チップ
10に切断する。ここで、複数のLSIチップ9が搭載
された個々の半導体チップ10の構成体を複数チップ構
成体11と呼ぶ。
ド樹脂13をダイパッド12に塗布し、複数チップ構成
体11を構成する半導体チップ10の裏面を、ダイボン
ド樹脂13が塗布されたダイパッド12に接着し固定す
る。そして、半導体チップ10に形成された外部電極1
4とインナーリード15とを金属細線16により電気的
に接続してから、LSIチップ9、ダイパッド12およ
び金属細線16の周囲を封止樹脂17によってパッケー
ジに封止する。その後、封止樹脂17から外部に露出し
たリードの先端部分をガルウィング形状に折り曲げて、
外部基板に実装可能な形状に成形する。
体チップに分離する場合に、LSIチップ群の回路形成
面ではない面で、LSIチップの境界部を除く範囲にレ
ジストを塗布し、一括してエッチングを施すことによ
り、レジストを所望のパターンに塗布することができる
ので、分離部の形状を任意に設定することが可能とな
る。
ウェハー1に形成するバンプは半田バンプとしたが、金
属細線を用いたワイヤボンディング法による突起バンプ
およびメッキバンプでもよい。
体チップ10上に複数のLSIチップを実装した場合を
示したが、複数のLSIチップを回路構成された回路基
板に接続してもよく、この場合、回路基板の両面には任
意の位置に電気的導通配線が可能であるので、回路基板
に実装する半導体素子に形成された電極位置に対応した
位置に電極形成が可能である。また、回路基板を用いる
と、その両面の電極または配線を、スルーホールの形成
によって電気的に接続することも可能となり、複数チッ
プ実装体11をリードフレームだけでなく、他の多層回
路基板へ実装することもできる。
導体素子からなる半導体素子基板に接続してもよい。こ
の場合の半導体素子基板は、半導体素子単体、複数の半
導体素子および半導体ウェハーのいずれでもよく、実装
する複数のLSIチップと電気的接続が可能な配線が施
されているならば、特に限定されるものではなく、これ
によって、複数の半導体素子を積層した半導体装置の組
立てが可能になる。
ップ上へのLSIチップ群のマルチチップ実装におい
て、各LSIチップ群の素子単位ごとに分離溝を設けた
LSIチップ群を、半導体ウェハーあるいは基板にフリ
ップチップ接続して、分離溝を設けた複数のLSIチッ
プ群の裏面研削を一括して行う。このように、複数のL
SIチップから形成されるLSIチップ群を一括して搬
送、実装し、LSIチップ群の溝の加工と裏面研削によ
り、単独のLSIチップに分離して、マルチチップ実装
する際の搬送回数を削減し、組立時間の短縮を図り、低
コスト化を達成する。
分離する方法として、ウェハー切断装置を用いて切断す
る方法によっても、マルチチップ実装する際のLSIチ
ップ群の搬送回数を削減することができ、組立時間の短
縮の達成が可能となる。
の、各LSIチップの境界部を除く範囲にレジストを塗
布した後、エッチングにより分離する方法は、レジスト
を所望のパターンに塗布することができるので、任意の
分離部の形状に対応したパターン形成が可能となる。
は、複数のLSIチップの実装を一括して行うので、L
SIチップ分離後もLSIチップ間の相対的な距離を一
定にすることができ、複数のLSIチップ全体の実装面
積を小さくすることが可能になる。
示す断面図
示す断面図
示す断面図
示す断面図
示す断面図
示す断面図
示す断面図
示す断面図
示す断面図
Claims (12)
- 【請求項1】 その面内に複数個の半導体素子が形成さ
れた第1の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第1の半導体ウェハーの表面に対して、各半導体素
子単位ごとに分離溝を形成する工程と、 前記第1の半導体ウェハーに対して、複数の半導体素子
単位で各半導体素子間に分離溝が形成された半導体素子
群に分割する工程と、 前記半導体素子群の各半導体素子のバンプ電極と基板上
の電極とを接続し、基板上に半導体素子群を接続する工
程と、 前記基板上に接続した前記半導体素子群の裏面側から前
記半導体素子群の各半導体素子単位の分離溝まで研削
し、前記半導体素子群の厚みを薄厚にするとともに、半
導体素子群を個々の半導体素子に分離する工程とよりな
ることを特徴とする半導体装置の製造方法。 - 【請求項2】 その面内に複数個の半導体素子が形成さ
れた第1の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第1の半導体ウェハーの表面に対して、各半導体素
子単位ごとに分離溝を形成する工程と、 前記第1の半導体ウェハーに対して、少なくとも2つの
半導体素子単位で各半導体素子間に分離溝が形成された
半導体素子群に分割する工程と、 その面内に複数個の半導体素子が形成された第2の半導
体ウェハーの個々の半導体素子の電極と前記半導体素子
群の各半導体素子のバンプ電極とを接続し、第2の半導
体ウェハーの半導体素子上に前記半導体素子群を接続す
る工程と、 前記第2の半導体ウェハー上に接続した前記半導体素子
群の裏面から、前記半導体素子群の各半導体素子単位の
分離溝まで研削し、前記半導体素子群の厚みを薄厚にす
るとともに、前記半導体素子群を個々の半導体素子に分
離する工程と、 前記第2の半導体ウェハーに対して各半導体素子ごとに
分離し、1つの半導体素子上に少なくとも2つの半導体
素子が接続されたマルチチップモジュール型の半導体装
置を形成する工程とよりなることを特徴とする半導体装
置の製造方法。 - 【請求項3】 その面内に複数個の半導体素子が形成さ
れた第1の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第1の半導体ウェハーを、複数の半導体素子からな
る半導体素子群に分割する工程と、 前記半導体素子群の各半導体素子のバンプ電極と基板上
の電極とを接続し、基板上に前記半導体素子群を接続す
る工程と、 ウェハー切断装置を用いて、前記基板上に接続した前記
半導体素子群を、個々の半導体素子に分割する工程とよ
りなることを特徴とする半導体装置の製造方法。 - 【請求項4】 その面内に複数個の半導体素子が形成さ
れた第1の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第1の半導体ウェハーを、少なくとも2つの半導体
素子単位で半導体素子群に分割する工程と、 その面内に複数個の半導体素子が形成された第2の半導
体ウェハーの個々の半導体素子の電極と前記半導体素子
群の各半導体素子のバンプ電極とを接続し、第2の半導
体ウェハーの半導体素子上に前記半導体素子群を接続す
る工程と、 ウェハー切断装置を用いて、前記第2の半導体ウェハー
上に接続した前記半導体素子群を、個々の半導体素子に
分割する工程とよりなることを特徴とする半導体装置の
製造方法。 - 【請求項5】 その面内に複数個の半導体素子が形成さ
れた第1の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第1の半導体ウェハーを、複数の半導体素子単位の
半導体素子群に分割する工程と、 前記半導体素子群の各半導体素子のバンプ電極と基板上
の電極とを接続し、基板上に半導体素子群を接続する工
程と、 前記半導体素子群の半導体素子単位の境界部を除いた裏
面にレジストパターンを形成する工程と、 前記レジストパターンが形成されていない半導体素子群
の各半導体素子単位の境界部を、エッチングによって分
離する工程とよりなることを特徴とする半導体装置の製
造方法。 - 【請求項6】 その面内に複数個の半導体素子が形成さ
れた第1の半導体ウェハーの個々の半導体素子上にバン
プ電極を形成する工程と、 前記第1の半導体ウェハーを、複数の半導体素子単位の
半導体素子群に分割する工程と、 その面内に複数個の半導体素子が形成された第2の半導
体ウェハーの個々の半導体素子の電極と前記半導体素子
群の各半導体素子のバンプ電極とを接続し、第2の半導
体ウェハーの半導体素子上に前記半導体素子群を接続す
る工程と、 前記半導体素子群の半導体素子単位の境界部を除いた裏
面にレジストパターンを形成する工程と、 前記レジストパターンが形成されていない半導体素子群
の各半導体素子単位の境界部を、エッチングによって分
離する工程とよりなることを特徴とする半導体装置の製
造方法。 - 【請求項7】 機械研削または、化学薬品を用いた化学
研磨または、前記機械研削と前記化学研磨との併用また
は、プラズマによるドライエッチングにより、第1の半
導体ウェハーの裏面を研削または研磨することを特徴と
する請求項1または請求項2に記載の半導体装置の製造
方法。 - 【請求項8】 第1の半導体ウェハーの表面に対して、
各半導体素子単位ごとに分離溝を形成する工程は、前記
第1の半導体ウェハーの表面の各半導体素子単位ごとに
回転ブレードにより切削して各半導体どうしが薄厚部で
接続された分離溝を形成する工程であることを特徴とす
る請求項1または請求項2に記載の半導体装置の製造方
法。 - 【請求項9】 半導体素子群の各半導体素子のバンプ電
極と基板上の電極とを接続し、基板上に半導体素子群を
接続する工程は、半導体素子群と基板との間に樹脂を介
して行うことを特徴とする請求項1または請求項3また
は請求項5に記載の半導体装置の製造方法。 - 【請求項10】 半導体素子群の各半導体素子のバンプ
電極と第2の半導体ウェハーの個々の半導体素子の電極
とを接続し、前記第2の半導体ウェハー上に半導体素子
群を接続する工程は、半導体素子群と前記第2の半導体
ウェハーとの間に樹脂を介して行うことを特徴とする請
求項2または請求項4または請求項6に記載の半導体装
置の製造方法。 - 【請求項11】 基板は回路構成された回路基板を用い
ることを特徴とする請求項1または請求項3または請求
項5に記載の半導体装置の製造方法。 - 【請求項12】 基板は半導体素子基板を用いることを
特徴とする請求項1または請求項3または請求項5に記
載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000152407A JP3651362B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000152407A JP3651362B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001332685A true JP2001332685A (ja) | 2001-11-30 |
JP3651362B2 JP3651362B2 (ja) | 2005-05-25 |
Family
ID=18657836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000152407A Expired - Fee Related JP3651362B2 (ja) | 2000-05-24 | 2000-05-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3651362B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008022901A2 (fr) * | 2006-08-22 | 2008-02-28 | 3D Plus | Procede de fabrication collective de modules electroniques 3d |
JP2009176957A (ja) * | 2008-01-24 | 2009-08-06 | Disco Abrasive Syst Ltd | 積層型半導体装置の製造方法 |
JP2009194201A (ja) * | 2008-02-15 | 2009-08-27 | Oki Semiconductor Co Ltd | 半導体デバイスの製造方法及び半導体デバイス |
JP2009530864A (ja) * | 2006-03-21 | 2009-08-27 | プロメラス, エルエルシー | チップ積層並びにチップ・ウェハ接合に有用な方法及び材料 |
US7754581B2 (en) | 2006-12-15 | 2010-07-13 | Elpida Memory, Inc. | Method for manufacturing a three-dimensional semiconductor device and a wafer used therein |
JP2011108770A (ja) * | 2009-11-16 | 2011-06-02 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法、半導体装置、および電子部品の製造方法、電子部品 |
-
2000
- 2000-05-24 JP JP2000152407A patent/JP3651362B2/ja not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009530864A (ja) * | 2006-03-21 | 2009-08-27 | プロメラス, エルエルシー | チップ積層並びにチップ・ウェハ接合に有用な方法及び材料 |
WO2008022901A2 (fr) * | 2006-08-22 | 2008-02-28 | 3D Plus | Procede de fabrication collective de modules electroniques 3d |
FR2905198A1 (fr) * | 2006-08-22 | 2008-02-29 | 3D Plus Sa Sa | Procede de fabrication collective de modules electroniques 3d |
WO2008022901A3 (fr) * | 2006-08-22 | 2008-06-19 | 3D Plus | Procede de fabrication collective de modules electroniques 3d |
US7951649B2 (en) | 2006-08-22 | 2011-05-31 | 3D Plus | Process for the collective fabrication of 3D electronic modules |
US7754581B2 (en) | 2006-12-15 | 2010-07-13 | Elpida Memory, Inc. | Method for manufacturing a three-dimensional semiconductor device and a wafer used therein |
JP2009176957A (ja) * | 2008-01-24 | 2009-08-06 | Disco Abrasive Syst Ltd | 積層型半導体装置の製造方法 |
JP2009194201A (ja) * | 2008-02-15 | 2009-08-27 | Oki Semiconductor Co Ltd | 半導体デバイスの製造方法及び半導体デバイス |
US8435839B2 (en) | 2008-02-15 | 2013-05-07 | Lapis Semiconductor Co., Ltd. | Method of manufacturing semiconductor device and the semiconductor device |
JP2011108770A (ja) * | 2009-11-16 | 2011-06-02 | Sumitomo Bakelite Co Ltd | 半導体装置の製造方法、半導体装置、および電子部品の製造方法、電子部品 |
Also Published As
Publication number | Publication date |
---|---|
JP3651362B2 (ja) | 2005-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7291929B2 (en) | Semiconductor device and method of manufacturing thereof | |
US7364944B2 (en) | Method for fabricating thermally enhanced semiconductor package | |
US5273940A (en) | Multiple chip package with thinned semiconductor chips | |
US20030001281A1 (en) | Stacked chip package having upper chip provided with trenches and method of manufacturing the same | |
US20030160317A1 (en) | Circuit device and manufacturing method of circuit device and semiconductor module | |
JP4595265B2 (ja) | 半導体装置の製造方法 | |
KR20040092435A (ko) | 반도체 장치 및 그 제조 방법 | |
WO2018098922A1 (zh) | 芯片连线方法及结构 | |
JP4093018B2 (ja) | 半導体装置及びその製造方法 | |
JPH1070232A (ja) | チップ・スタックおよびコンデンサ取付の配置 | |
US20120211895A1 (en) | Chip module and method for providing a chip module | |
JP2958692B2 (ja) | ボールグリッドアレイ半導体パッケージ用部材、その製造方法、及びボールグリッドアレイ半導体パッケージの製造方法 | |
JP2002270720A (ja) | 半導体装置およびその製造方法 | |
US10916507B2 (en) | Multiple chip carrier for bridge assembly | |
JP2002100727A (ja) | 半導体装置および電子装置 | |
JP3651362B2 (ja) | 半導体装置の製造方法 | |
US20080029865A1 (en) | Electronic Device and Method For Producing the Same | |
JPH01140652A (ja) | 立体型半導体装置 | |
WO2018098648A1 (zh) | 集成电路封装方法以及集成封装电路 | |
JP3092585B2 (ja) | 半導体チップ吸着用ツール及び該ツールを用いた半導体装置の製造方法 | |
JPH09260581A (ja) | 複合半導体装置の製造方法 | |
KR100963201B1 (ko) | 칩 내장형 기판 및 그의 제조 방법 | |
JP2529087B2 (ja) | 熱整合されたicチップ装置の製造方法 | |
JP2002252309A (ja) | 半導体チップのパッケージ構造及びパッケージ方法 | |
US20230154822A1 (en) | Semiconductor Device and Method for Manufacturing The Same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050214 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |