JP2001324544A - スキャンパステスト用フリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【課題】 動作速度を向上させる。 【解決手段】 通常動作モード時には、制御信号ｓｃを
“１”、制御信号ｓｃｎを“０”に設定し、スキャンデ
ータ取り込み用クロックドインバータ２４をオフ状態に
してノード２５から切り離す。制御信号ｄｃ，ｄｃｎ，
ｃ，ｃｎによってクロックドインバータ２３，２６ｂ，
２７，２８ｂをオン／オフし、通常のデータＤＩを取り
込んで所定のタイミングで出力する。スキャンパステス
トのシフトモード時には、制御信号ｄｃを“１”、制御
信号ｄｃｎを“０”に設定し、データ取り込み用クロッ
クドインバータ２３をオフ状態にしてノード２５から切
り離す。制御信号ｓｃ，ｓｃｎ，ｃ，ｃｎによってイン
バータ２４，２６ｂ，２７，２８ｂをオン／オフし、ス
キャンデータＳＩを取り込んで所定のタイミングで出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
用いる回路コンポーネントの１つであるスキャンパステ
スト用のフリップフロップ（以下「ＦＦ」という。）回
路に関するものである。

【０００２】

【従来の技術】図２（ａ）、（ｂ）は、従来の半導体集
積回路の一例を示す構成図である。図２（ａ）に示す半
導体集積回路は、複数のデータＳＩ１〜ＳＩｎを取り込
むＦＦ回路１−１１〜１−１ｎを有し、この出力側に、
各種の論理回路等を組合せた組合せ回路２−１が接続さ
れている。組合せ回路２−１の出力側には、複数のデー
タ取り込み用のＦＦ回路１−２１〜１−２ｎを介して、
次段の組合せ回路２−２が接続されている。組合せ回路
２−２の出力側には、複数のデータ取り込み用のＦＦ回
路１−３１〜１−３ｎが接続され、これらのＦＦ回路１
−３１〜１−３ｎから複数のデータＱ１〜Ｑｎが出力さ
れるようになっている。ＦＦ回路１−１１〜１−１ｎ，
１−２１〜１−２ｎ，１−３１〜１−３ｎや組合せ回路
２−１，２−２は、半導体集積回路の構成に応じて任意
の段数が設けられている。

【０００３】このような半導体集積回路では、例えば、
複数のデータＳＩ１〜ＳＩｎが供給されると、これらの
データＳＩ１〜ＳＩｎがＦＦ回路１−１１〜１−１ｎに
取り込まれ、所定のタイミングで組合せ回路２−１へ送
られる。組合せ回路２−１では、所定の論理動作を行
い、この論理結果を出力する。出力された論理結果は、
次段の複数のＦＦ回路１−２１〜１−２ｎに取り込ま
れ、所定のタイミングで次段の組合せ回路２−２へ送ら
れる。組合せ回路２−２では、所定の論理動作を行い、
この論理結果を出力する。出力された論理結果は、次段
の複数のＦＦ回路１−３１〜１−３ｎに取り込まれ、所
定のタイミングで複数のデータＱ１〜Ｑｎが出力され
る。

【０００４】この種の半導体集積回路において、論理動
作のテストを行う場合、所定のテストパターンのデータ
ＳＩ１〜ＳＩｎを供給する。供給されたデータＳＩ１〜
ＳＩｎは、ＦＦ回路１−１１〜１−１ｎに取り込まれ、
組合せ回路２−１、複数のＦＦ回路１−２１〜１−２
ｎ、組合せ回路２−２、及び複数のＦＦ回路１−３１〜
１−３ｎにて所定の動作が行われる。この動作結果が複
数のデータＱ１〜Ｑｎとして出力されるので、このデー
タＱ１〜Ｑｎと期待値とを比較することにより、半導体
集積回路の論理動作が正しく行われたか否かのテストが
行える。

【０００５】このようなテスト方法では、例えば、複数
のＦＦ回路１−２１〜１−２ｎの値は、前段の組合せ回
路２−１により確定される。各回路部分が正常に動作す
るか否かをテストするには、半導体集積回路を構成する
全ての回路部分の組合せを考慮した膨大なテストパター
ンのデータＳＩ１〜ＳＩｎが必要になる。そこで、テス
トの容易化を図るために、図２（ｂ）に示すようなスキ
ャンパステスト方法が提案されている。

【０００６】図２（ｂ）に示す半導体集積回路では、Ｆ
Ｆ回路１−１１〜１−１ｎ，１−２１〜１−２ｎ，１−
３１〜１−３ｎ，…をスキャンパステスト用のＦＦ回路
１Ａ−１１〜１Ａ−１ｎ，１Ａ−２１〜１Ａ−２ｎ，１
Ａ−３１〜１Ａ−３ｎ，…に置き換え、これらの全ての
ＦＦ回路１Ａ−１１〜１Ａ−１ｎ，１Ａ−２１〜１Ａ−
２ｎ，１Ａ−３１〜１Ａ−３ｎ，…を縦続接続してい
る。

【０００７】図３は、図２（ｂ）に示す各スキャンパス
テスト用ＦＦ回路１Ａ−１１〜１Ａ−１ｎ，１Ａ−２１
〜１Ａ−２ｎ，１Ａ−３１〜１Ａ−３ｎ，…の一例を示
す構成図である。このスキャンパステスト用ＦＦ回路１
Ａは、データＤＩを入力するデータ入力端子１１、及び
スキャンデータＳＩを入力するスキャンデータ入力端子
１２を有し、これらの端子１１，１２に２入力１出力の
セレクタ１３が接続されている。セレクタ１３は、セレ
クタ制御信号ＳＥＬに応答して、入力されるデータＤＩ
又はスキャンデータＳＩのいずれか一方を選択してデー
タＤとして出力するものであり、この出力側に遅延型Ｆ
Ｆ（以下「Ｄ−ＦＦ」という。）１４のデータ入力端子
１４ａが接続されている。Ｄ−ＦＦ１４は、クロック入
力端子１４ｂに入力されるクロック信号ＣＫに同期し
て、データ入力端子１４ａよりデータＤを取り込み、所
定のタイミングでデータ出力端子１４ｃより遅延したデ
ータＱを出力する回路である。

【０００８】図２（ｂ）の半導体集積回路では、セレク
タ制御信号ＳＥＬを切り替えることにより、通常の動作
時には、通常のデータＳＩ１〜ＳＩｎをＦＦ回路１Ａ−
１１〜１Ａ−１ｎに取り込み、スキャンパステスト時に
は、スキャンデータＳＩをＦＦ回路１Ａ−１１に取り込
む。ＦＦ回路１Ａ−１１に取り込まれたスキャンデータ
ＳＩは、ＦＦ回路１Ａ−１２〜１Ａ−１ｎ，１Ａ−２１
〜１Ａ−２ｎ，１Ａ−３１〜１Ａ−３ｎ，…へ順次シフ
トされていく。これにより、外部より供給されたスキャ
ンデータＳＩを直接ＦＦ回路１Ａ−１１〜１Ａ−１ｎ，
１Ａ−２１〜１Ａ−２ｎ，１Ａ−３１〜１Ａ−３ｎ，…
に設定できるため、少ないテストパターンの組合せによ
り、半導体集積回路における各回路部分が正常に動作す
るか否かのテストが行える。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
スキャンパステスト用ＦＦ回路１Ａでは、データＤＩ又
はスキャンデータＳＩの入力を選択するために、Ｄ−Ｆ
Ｆ１４の入力側にセレクタ１３を設けているので、ＦＦ
回路１Ａのセットアップ時間が増大し、このＦＦ回路１
Ａを適用した図２（ｂ）の半導体集積回路における最大
動作速度が低下してしまうという課題があった。本発明
は、前記従来技術がもっていた課題を解決し、高速化が
可能なスキャンパステスト用ＦＦ回路を提供することを
目的とする。

【００１０】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、スキャンパステスト
用ＦＦ回路において、レベルの異なる第１及び第２の電
位をもつ第１の制御信号の遷移に応答して通常動作モー
ド時の通常データを取り込んで所定のタイミングでノー
ドへ出力するデータ取り込み手段と、レベルの異なる第
１及び第２の電位をもつ第２の制御信号の遷移に応答し
てスキャンパステストのシフトモード時のスキャンデー
タを取り込んで所定のタイミングで前記ノードへ出力す
るスキャンデータ取り込み手段と、レベルの異なる第１
及び第２の電位をもつ第３の制御信号の遷移に応答して
前記ノード上のデータをラッチして所定のタイミングで
出力するラッチ手段と、を有している。

【００１１】このような構成を採用したことにより、通
常動作モード時には、第１の制御信号の遷移に応答して
通常のデータがデータ取り込み手段によって取り込ま
れ、所定のタイミングでノードへ出力される。ノードへ
出力されたデータは、第３の制御信号の遷移に応答して
ラッチ手段にラッチされ、所定のタイミングで出力され
る。また、スキャンパステストのシフトモード時には、
第２の制御信号の遷移に応答してスキャンデータがスキ
ャンデータ取り込み手段に取り込まれ、所定のタイミン
グでノードへ出力される。ノードへ出力されたスキャン
データは、第３の制御信号の遷移に応答してラッチ手段
にラッチされ、所定のタイミングで出力される。

【００１２】第２の発明は、第１の発明のスキャンパス
テスト用ＦＦ回路において、前記ラッチ手段は、前記第
３の制御信号の遷移に応答して前記ノード上のデータを
ラッチして所定のタイミングで出力する第１のラッチ回
路と、前記第３の制御信号の遷移に応答して前記第１の
ラッチ回路の出力データを転送する転送回路と、前記第
３の制御信号の遷移に応答して前記転送回路の出力デー
タをラッチして所定のタイミングで出力する第２のラッ
チ回路と、で構成している。これにより、第１の制御信
号の遷移に応答して、ノード上のデータが第１のラッチ
回路にラッチされ、このラッチされたデータが転送回路
で転送され、第２のラッチ回路にラッチされた後、所定
のタイミングで出力される。

【００１３】第３の発明は、第１又は第２の発明のスキ
ャンパステスト用ＦＦ回路において、前記スキャンデー
タ取り込み手段の出力端子と、前記ノードとの間は、メ
タルマスクの入れ替えにより接続又は断線が可能なメタ
ル配線で結線している。これにより、メタルマスクの入
れ替えによって容易にメタル配線を接続したり、あるい
は切り離すことが可能となる。このスキャンパステスト
用ＦＦ回路を半導体集積回路に組み込んだ場合、所望の
動作速度が得られない時には、メタル配線を切り離すこ
とによってデータ取り込み手段の出力負荷を少なくする
ことにより、動作速度の向上が図れる。

【００１４】第４の発明では、第１、第２又は第３の発
明のスキャンパステスト用ＦＦ回路において、前記デー
タ取り込み手段及び前記スキャンデータ取り込み手段
は、クロックドインバータでそれぞれ構成している。こ
れにより、第１及び第２の制御信号によって通常のデー
タ又はスキャンデータのいずれか一方を簡単に取り込め
る。

【００１５】

【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すマスタスレーブ型のスキャン
パステスト用ＦＦ回路の構成図である。このマスタスレ
ーブ型のスキャンパステスト用ＦＦ回路は、通常のデー
タＤＩを入力するデータ入力端子２１、及びスキャンデ
ータＳＩを入力するスキャンデータ入力端子２２を有し
ている。データ入力端子２１に、データ取り込み手段
（例えば、クロックドインバータ）２３が接続され、さ
らにスキャンデータ入力端子２２に、スキャンデータ取
り込み手段（例えば、クロックドインバータ）２４が接
続されている。データ取り込み用のクロックドインバー
タ２３は、相補的な第１の制御信号ｄｃ，ｄｃｎによっ
て制御され、この制御信号ｄｃが論理値“０”（制御信
号ｄｃｎが論理値“１”）の時にオン状態となって入力
データＤＩを反転して出力し、制御信号ｄｃが“１”
（制御信号ｄｃｎが“０”）の時にオフ状態となる回路
である。スキャンデータ取り込み用のクロックドインバ
ータ２４は、相補的な第２の制御信号ｓｃ，ｓｃｎによ
って制御され、この制御信号ｓｃが“０”（制御信号ｓ
ｃｎが“１”）の時にオン状態となって入力スキャンデ
ータＳＩを反転して出力し、制御信号ｓｃが“１”（制
御信号ｓｃｎが“０”）の時にオフ状態となる回路であ
る。

【００１６】クロックドインバータ２３及び２４の出力
端子には、ノード２５を介してラッチ手段が接続されて
いる。このラッチ手段は、相補的な第３の制御信号ｃ，
ｃｎの遷移に応答してノード２５上のデータをラッチし
て所定のタイミングでデータ出力端子２９へ出力する回
路であり、第１のラッチ回路２６、転送回路（例えば、
クロックドインバータ）２７、及び第２のラッチ回路２
８により構成されている。

【００１７】第１のラッチ回路２６は、相補的な第３の
制御信号ｃ，ｃｎの遷移に応答してノード２５上のデー
タをラッチして所定のタイミングで出力する回路であ
り、ノード２５に接続されたインバータ２６ａと、この
インバータ２６ａの入力端子と出力端子との間に接続さ
れたクロックドインバータ２６ｂとで構成されている。
インバータ２６ａの出力端子には、転送用のクロックド
インバータ２７を介して、第２のラッチ回路２８が接続
されている。第２のラッチ回路２８は、第３の制御信号
ｃ，ｃｎの遷移に応答してクロックドインバータ２７の
出力データをラッチして所定のタイミングでデータ出力
端子２９へ出力する回路であり、クロックドインバータ
２７の出力端子に接続されたインバータ２８ａと、この
インバータ２８ａの出力端子と入力端子との間に接続さ
れたクロックドインバータ２８ｂとで構成されている。

【００１８】図４は、図１の制御信号ｄｃ，ｄｃｎ，ｓ
ｃ，ｓｃｎ，ｃ，ｃｎを生成するための制御信号生成回
路の一例を示す構成図である。この制御信号生成回路
は、クロック信号ＣＬＫを反転して第３の制御信号ｃｎ
を出力するインバータ３１と、クロック信号ＣＬＫ及び
スキャン信号ＳＣＡＮを入力して第３の制御信号ｄｃｎ
を出力する２入力ＮＯＲゲート３２と、スキャン信号Ｓ
ＣＡＮを反転するインバータ３３と、クロック信号ＣＬ
Ｋ及びインバータ３３の出力信号を入力して第２の制御
信号ｓｃｎを出力する２入力ＮＯＲゲート３４とを有し
ている。インバータ３１の出力端子には、制御信号ｃｎ
を反転して第３の制御信号ｃを出力するインバータ３５
が接続されている。ＮＯＲゲート３２の出力端子には、
制御信号ｄｃｎを反転して第１の制御信号ｄｃを出力す
るインバータ３６が接続されている。ＮＯＲゲート３４
の出力端子には、制御信号ｓｃｎを反転して第２の制御
信号ｓｃを出力するインバータ３７が接続されている。

【００１９】この制御信号生成回路では、クロック信号
ＣＬＫ及びスキャン信号ＳＣＡＮが入力されると、この
クロック信号ＣＬＫがインバータ３１によって反転さ
れ、制御信号ｃｎが出力されると共に、該制御信号ｃｎ
がインバータ３５で反転されて制御信号ｃが出力され
る。スキャン信号ＳＣＡＮが“０”の時には、ＮＯＲゲ
ート３２がオン状態となり、クロック信号ＣＬＫが該Ｎ
ＯＲゲート３２で反転されて制御信号ｄｃｎが出力され
ると共に、この制御信号ｄｃｎがインバータ３６で反転
されて制御信号ｄｃが出力される。この時、スキャン信
号ＳＣＡＮがインバータ３３で反転されるので、ＮＯＲ
ゲート３４がオフ状態となる。スキャン信号ＳＣＡＮが
“１”の時は、ＮＯＲゲート３２がオフ状態になるのに
対し、ＮＯＲゲート３４がオン状態になる。ＮＯＲゲー
ト３４がオン状態になると、クロック信号ＣＬＫが該Ｎ
ＯＲゲート３４で反転されて制御信号ｓｃｎが出力され
ると共に、この制御信号ｓｃｎがインバータ３７で反転
されて制御信号ｓｃが出力される。

【００２０】図５は、図１のクロックドインバータ２３
の一例を示す構成図である。このクロックドインバータ
２３は、制御信号ｄｃを反転するインバータ４１を有
し、このインバータ４１の出力端子にＮチャネル型ＭＯ
Ｓトランジスタ（以下「ＮＭＯＳ」という。）４２のゲ
ートが接続されている。ＮＭＯＳ４２のドレインには電
源電位ＶＣＣが接続されている。ＮＭＯＳ４２のソース
とノード２５との間には、Ｐチャネル型ＭＯＳトランジ
スタ（以下「ＰＭＯＳ」という。）４３が接続され、こ
のＰＭＯＳ４３のゲートにデータ入力端子２１が接続さ
れている。ノード２５とグランドＧＮＤとの間には、２
個のＮＭＯＳ４４，４５が直列接続されている。ＮＭＯ
Ｓ４４のゲートには、データ入力端子２１が接続されて
いる。ＮＭＯＳ４５のゲートには、制御信号ｄｃｎが入
力されるようになっている。

【００２１】このクロックドインバータ２３では、入力
される制御信号ｄｃが“０”（制御信号ｄｃｎが
“１”）の時に、該制御信号ｄｃがインバータ４１で反
転されて“１”となり、ＮＭＯＳ４２がオン状態にな
る。この時、制御信号ｄｃｎが“１”のため、ＮＭＯＳ
４５もオン状態となる。これにより、データ入力端子２
１に入力されるデータＤＩが“０”の時には、ＰＭＯＳ
４３がオン状態、ＮＭＯＳ４４がオフ状態となり、ノー
ド２５が“１”となる。データＤＩが“１”の時には、
ＰＭＯＳ４３がオフ状態、ＮＭＯＳ４４がオン状態とな
り、ノード２５が“０”となる。

【００２２】図１の他のクロックドインバータ２４，２
６ｂ，２７，２８ｂは、図５と同様の構成である。図６
（ａ）、（ｂ）は図１に示すスキャンパステスト用ＦＦ
回路の動作を説明するためのタイミングチャートであ
り、同図（ａ）は通常動作モード時のタイミングチャー
ト、及び同図（ｂ）はスキャンパステストのシフトモー
ド時のタイミングチャートである。以下、この図６
（ａ）、（ｂ）を参照しつつ、通常動作モード時の動作
（Ａ）と、スキャンパステストのシフトモード時の動作
（Ｂ）とを説明する。

【００２３】（Ａ） 通常動作モード時の動作（図６
（ａ）） 制御信号ｓｃを“１”、制御信号ｓｃｎを“０”に設定
する。これにより、クロックドインバータ２４がオフ状
態になり、このクロックドインバータ２４がノード２５
から切り離された状態になる。制御信号ｄｃ，ｃが
“０”に立ち下がると共に、制御信号ｄｃｎ，ｃｎが
“１”に立ち上がると、クロックドインバータ２３，２
８ｂがオン状態、クロックドインバータ２６ｂ，２７が
オフ状態になる。これにより、データ入力端子２１に供
給されたデータＤＩがクロックドインバータ２３に取り
込まれる。次に、制御信号ｄｃ，ｃが“１”に立ち上が
ると共に、制御信号ｄｃｎ，ｃｎが“０”に立ち下がる
と、クロックドインバータ２３，２８ｂがオフ状態、ク
ロックドインバータ２６ｂ，２７がオン状態となる。こ
れにより、取り込まれたデータＤＩが、データＱの形で
データ出力端子２９から出力される。従って、図１のＦ
Ｆ回路は、通常のマスタスレーブ型ＦＦ回路として動作
する。

【００２４】（Ｂ） スキャンパステストのシフトモー
ド時の動作（図６（ｂ）） 制御信号ｄｃを“１”、及び制御信号ｄｃｎを“０”に
設定すると、クロックドインバータ２３がオフ状態にな
り、このクロックドインバータ２３がノード２５から切
り離された状態になる。制御信号ｓｃ，ｃが“０”に立
ち下がると共に、制御信号ｓｃｎ，ｃｎが“１”に立ち
上がると、クロックドインバータ２４，２８ｂがオン状
態、クロックドインバータ２６ｂ，２７がオフ状態にな
る。これにより、スキャンデータ入力端子２２に供給さ
れたスキャンデータＳＩが、クロックドインバータ２４
に取り込まれる。次に、制御信号ｓｃ，ｃが“１”に立
ち上がると共に、制御信号ｓｃｎ，ｃｎが“０”に立ち
下がると、クロックドインバータ２４，２８ｂがオフ状
態、クロックドインバータ２６ｂ，２７がオン状態にな
る。これにより、取り込まれたスキャンデータＳＩが、
データＱの形でデータ出力端子２９から出力される。よ
って、図１のスキャンパステスト用ＦＦ回路を用いて図
２（ｂ）のような半導体集積回路を構成すれば、この半
導体集積回路のスキャンパステストが行える。

【００２５】この第１の実施形態では、次のような効果
がある。従来の図３のようなスキャンパステスト用ＦＦ
回路内のセレクタ１３を取り除き、１個のクロックドイ
ンバータ２４をスキャンデータ入力端子２２に接続した
ので、セレクタ１３の分だけデータ伝搬に要する時間
（即ち、セレクタ１３を通る時のデータの伝搬遅延時
間）を削減でき、かつ動作は従来の図３のようなスキャ
ンパステスト用ＦＦ回路と同等の動作が保証できる。こ
のため、本実施形態のスキャンパステスト用ＦＦ回路を
用いて図２（ｂ）のような半導体集積回路を構成すれ
ば、該スキャンパステスト用ＦＦ回路のセットアップ時
間が増大せず、半導体集積回路の動作速度を高速化でき
る。

【００２６】（第２の実施形態）図７は、本発明の第２
の実施形態を示すスキャンパステスト用ＦＦ回路の構成
図であり、第１の実施形態を示す図１中の要素と共通の
要素には共通の符号が付されている。この第２の実施形
態のスキャンパステスト用ＦＦ回路では、スキャンデー
タ取り込み用のクロックドインバータ２４の出力端子と
ノード２５との間を、メタルマスクの入れ替えにより接
続又は断線が可能なメタル配線３０で結線している。そ
の他の構成は、第１の実施形態と同様である。クロック
ドインバータ２４の出力端子とノード２５とがメタル配
線３０で結線されている場合、第１の実施形態を示す図
１と同一の回路となり、第１の実施形態と同様の動作を
行う。一方、メタルマスクの入れ替えによってメタル配
線３０を取り除くと、通常のマスタスレーブ型ＦＦ回路
と同様の動作を行う。

【００２７】この第２の実施形態では、次のような効果
がある。メタルマスクの入れ替えによって容易にメタル
配線３０を接続したり、あるいは切り離すことができ
る。このスキャンパステスト用ＦＦ回路を用いて例えば
図２（ｂ）のような半導体集積回路を設計し、この半導
体集積回路の動作速度を測定した結果、所望の動作速度
が得られない時には、メタルマスクの入れ替えによって
メタル配線３０を切り離し、ノード２５からクロックド
インバータ２４を見た配線容量の負荷を少なくする。こ
れにより、動作速度を上げることができるので、スキャ
ンパステスト用としては用いることができないが、通常
の半導体集積回路として使用することが可能となる。

【００２８】（変形例）なお、本発明は上記実施形態に
限定されず、種々の変形が可能である。この変形例とし
ては、例えば、次の（ａ）〜（ｃ）のようなものがあ
る。 （ａ） データ取り込み手段及びスキャンデータ取り込
み手段は、それぞれクロックドインバータ２３，２４で
構成したが、他の回路で構成してもよい。例えば、電界
効果トランジスタ（ＦＥＴ）等のトランジスタを並列接
続した構成のトランスファゲート等で構成してもよい。 （ｂ） 第１及び第２のラッチ回路２６，２８及び転送
回路用のクロックドインバータ２７は、トランスファゲ
ート等の他の回路で構成してもよい。また、ノード２５
に接続されるラッチ手段を、第１、第２のラッチ回路２
６，２８及び転送回路用のクロックドインバータ２７に
代えて、他のＦＦで構成してもよい。 （ｃ） メタル配線３０は、メタルマスクの入れ替えに
より接続又は断線が可能な構成にしたが、このようなメ
タルマスクの入れ替えに代えて、他の方法でメタル配線
３０の接続又は断線が可能な構成にすることも可能であ
る。

【００２９】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、従来のようなデータ取り込み手段の
入力側に設けられるセレクタを取り除き、スキャンデー
タ取り込み手段をデータ取り込み手段と並列に接続した
ので、従来のようなセレクタの分だけデータ伝搬に要す
る時間を削減できる。これにより、従来のようなセレク
タを設けることによるセットアップ時間の増大を防止で
きる。従って、本発明のスキャンパステスト用ＦＦ回路
を用いて半導体集積回路を構成した場合、この半導体集
積回路の高速化が可能となる。

【００３０】第３の発明によれば、スキャンデータ取り
込み手段の出力端子とノードとの間を、メタル配線で結
線したので、メタルマスクの入れ替えによって容易にメ
タル配線を接続したり、あるいは切り離すことができ
る。このため、例えば、本発明のスキャンパステスト用
ＦＦ回路を用いて半導体集積回路を設計し、この半導体
集積回路の動作速度を測定した結果、動作速度が遅けれ
ば、メタル配線を切り離すことによってノードに接続さ
れる配線容量の負荷を少なくし、動作速度を向上させる
ことができる。これにより、半導体集積回路のスキャン
パステストは行えないが、通常の半導体集積回路の動作
及び効果を期待できる。第４の発明によれば、データ取
り込み手段及びスキャンデータ取り込み手段をクロック
ドインバータでそれぞれ構成したので、データの取り込
みが簡単かつ的確に行える。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すスキャンパステ
スト用ＦＦ回路の構成図である。

【図２】従来の半導体集積回路の一例を示す構成図であ
る。

【図３】図２（ｂ）における従来のスキャンパステスト
用ＦＦ回路１Ａの一例を示す構成図である。

【図４】図１の制御信号を生成するための制御信号生成
回路の一例を示す構成図である。

【図５】図１のクロックドインバータ２３の一例を示す
構成図である。

【図６】図１のスキャンパステスト用ＦＦ回路の動作を
説明するタイミングチャートである。

【図７】本発明の第２の実施形態を示すスキャンパステ
スト用ＦＦ回路の構成図である。

【符号の説明】

２３ データ取り込み用クロックドインバータ ２４ スキャンデータ取り込み用クロックドインバー
タ ２５ ノード ２６ 第１のラッチ回路 ２７ 転送用クロックドインバータ ２８ 第２のラッチ回路 ３０ メタル配線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 レベルの異なる第１及び第２の電位をも
   つ第１の制御信号の遷移に応答して通常動作モード時の
   通常データを取り込んで所定のタイミングでノードへ出
   力するデータ取り込み手段と、 レベルの異なる第１及び第２の電位をもつ第２の制御信
   号の遷移に応答してスキャンパステストのシフトモード
   時のスキャンデータを取り込んで所定のタイミングで前
   記ノードへ出力するスキャンデータ取り込み手段と、 レベルの異なる第１及び第２の電位をもつ第３の制御信
   号の遷移に応答して前記ノード上のデータをラッチして
   所定のタイミングで出力するラッチ手段と、 を有することを特徴とするスキャンパステスト用フリッ
   プフロップ回路。
2. 【請求項２】 前記ラッチ手段は、 前記第３の制御信号の遷移に応答して前記ノード上のデ
   ータをラッチして所定のタイミングで出力する第１のラ
   ッチ回路と、 前記第３の制御信号の遷移に応答して前記第１のラッチ
   回路の出力データを転送する転送回路と、 前記第３の制御信号の遷移に応答して前記転送回路の出
   力データをラッチして所定のタイミングで出力する第２
   のラッチ回路と、 で構成したことを特徴とする請求項１記載のスキャンパ
   ステスト用フリップフロップ回路。
3. 【請求項３】 前記スキャンデータ取り込み手段の出力
   端子と、前記ノードとの間は、メタルマスクの入れ替え
   により接続又は断線が可能なメタル配線で結線したこと
   を特徴とする請求項１又は２記載のスキャンパステスト
   用フリップフロップ回路。
4. 【請求項４】 前記データ取り込み手段及び前記スキャ
   ンデータ取り込み手段は、クロックドインバータでそれ
   ぞれ構成したことを特徴とする請求項１、２又は３記載
   のスキャンパステスト用フリップフロップ回路。