JP2001320030A - Ferroelectric storage device and its manufacturing method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce the occupied area of a ferroelectric capacitor while ensuring an area necessary for the ferroelectric capacitor, and eliminate irregularity of characteristic between two ferroelectric capacitors to be connected with a memory cell transistor, in a (1T/2C cell) type ferroelectric memory. SOLUTION: In this ferroelectric storage device 10, upper layer ferroelectric capacitors (two ferroelectric capacitors 94B, 95B) formed on a fourth interlayer insulating film 30 are used in a memory cell 5A out of memory cells 5A, 5B constituted of (1T/2C cell), and lower layer ferroelectric capacitors (two ferroelectric capacitors 94B, 95B) formed on a second interlayer insulating film 16 are used in the memory cell 5B.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、強誘電体メモリ
及びその製造方法に係り、詳しくは、スイッチング動作
を行う１個のメモリセルトランジスタと、データを記憶
し保持する２個の強誘電体容量とにより１個のメモリセ
ルが構成される強誘電体メモリ及びその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory and a method of manufacturing the same, and more particularly, to one memory cell transistor for performing a switching operation and two ferroelectric capacitors for storing and holding data. And a ferroelectric memory in which one memory cell is formed by the method and the method for manufacturing the same.

【０００２】[0002]

【従来の技術】各種電子機器等に広く用いられている半
導体メモリは大別して、電源をオフすると記憶データが
消えてしまう揮発性メモリと、電源をオフしても記憶デ
ータが保持される不揮発性メモリとに二分される。前者
の代表はＲＡＭ(Random AccessMemory)として知られて
いる一方、後者の代表はＲＯＭ(Read Only Memory)と
して知られている。これらの半導体メモリはほとんど
が、集積度の点で優れているＭＯＳ(Metal Oxide Semic
onductor)型トランジスタによって構成されている。2. Description of the Related Art Semiconductor memories widely used in various electronic devices are roughly classified into volatile memories in which stored data is erased when power is turned off, and nonvolatile memories in which stored data is retained even when power is turned off. Divided into memory and bisection. The former representative is known as a RAM (Random Access Memory), while the latter representative is known as a ROM (Read Only Memory). Most of these semiconductor memories are MOS (Metal Oxide Semic
onductor) type transistors.

【０００３】また、ＲＡＭはＲＯＭに比較して上述した
ような高集積化の利点をより大きく生かせるため、コス
トダウンが図れるので、各種の記憶装置に適用されてい
る。ＲＡＭのうち、広く用いられているＤＲＡＭ(Dynam
ic Random Access Memory)では、容量素子（キャパシ
タ）を利用してその容量素子の電荷の有無によりデータ
を記憶するので、高集積化に伴う半導体基板上での容量
素子の占有面積の制約に因る記憶能力の低下を補うため
に、容量素子の構造に種々の工夫がなされている。Further, the RAM is applied to various types of storage devices because the advantage of high integration described above can be made greater than that of the ROM and the cost can be reduced. Among the RAMs, a widely used DRAM (Dynam
In ic Random Access Memory, data is stored by using a capacitor (capacitor) depending on the presence or absence of electric charge of the capacitor. Therefore, the area occupied by the capacitor on a semiconductor substrate due to high integration is limited. In order to compensate for a decrease in storage capacity, various devices have been devised for the structure of the capacitor.

【０００４】ところで、ＲＡＭの一種として、上述の容
量素子を構成する誘電体材料として強誘電体を用いた強
誘電体メモリが開発されている。この強誘電体メモリは
記憶保持に強誘電体の分極現象を利用することにより、
電源をオフしても記憶データが消えない不揮発性のＲＡ
Ｍとして動作する。[0004] As a kind of RAM, a ferroelectric memory using a ferroelectric as a dielectric material for forming the above-mentioned capacitive element has been developed. This ferroelectric memory utilizes the polarization phenomenon of ferroelectrics for storage retention,
Non-volatile RA that keeps stored data even when power is turned off
Operate as M.

【０００５】この強誘電体メモリでは、原理的に、上述
の半導体メモリと略同様に、スイッチング動作を行う１
個のメモリセルトランジスタと、データを記憶し保持す
る１個の強誘電体容量とにより、１個のメモリセル（１
Ｔ（Transistor)／１Ｃ(Capacitor）セル）が構成され
る。このような（１Ｔ／１Ｃセル）型の強誘電体メモリ
は、例えば特開平１０−７９４７３号公報に開示されて
いる。しかしながら、この（１Ｔ／１Ｃセル）型の強誘
電体メモリは、メモリセル面積を小さくできるという利
点を有するものの、強誘電体容量を１個しか用いていな
いので、各メモリセル間の強誘電体容量の特性ばらつき
が、直ちに動作不良の原因になるという欠点がある。In this ferroelectric memory, in principle, a switching operation is performed in substantially the same manner as the above-described semiconductor memory.
One memory cell transistor and one ferroelectric capacitor for storing and holding data make one memory cell (1
T (Transistor) / 1C (Capacitor) cell is configured. Such a (1T / 1C cell) type ferroelectric memory is disclosed in, for example, JP-A-10-79473. However, this (1T / 1C cell) type ferroelectric memory has the advantage that the memory cell area can be reduced, but since only one ferroelectric capacitor is used, the ferroelectric memory between each memory cell is used. There is a disadvantage that the variation in the characteristics of the capacitance immediately causes a malfunction.

【０００６】それゆえ、各メモリセル間の強誘電体容量
の特性ばらつきが動作に影響しない構成として、２個の
メモリセルトランジスタと、２個の強誘電体容量とによ
り１個のメモリセルを構成するようにした（２Ｔ／２Ｃ
セル）型の強誘電体メモリが開発されている。このよう
な（２Ｔ／２Ｃセル）型の強誘電体メモリは、例えば特
開平１０−７９４７３号公報に開示されている。Therefore, one memory cell is constituted by two memory cell transistors and two ferroelectric capacitors as a configuration in which the characteristic variation of the ferroelectric capacitance between each memory cell does not affect the operation. (2T / 2C
Cell-type ferroelectric memories have been developed. Such a (2T / 2C cell) type ferroelectric memory is disclosed in, for example, JP-A-10-79473.

【０００７】しかしながら、上述の（２Ｔ／２Ｃセル）
型の強誘電体メモリでは、１個のメモリセルに２個のメ
モリセルトランジスタを必要とするので、メモリセルト
ランジスタの数は１個にしたままで、強誘電体容量のみ
を２個用いて１個のメモリセルを構成するようにした
（１Ｔ／２Ｃセル）型の強誘電体メモリが提案されるに
至って、脚光を浴びている。なお、どのような構成のメ
モリセルでも、必要な強誘電体容量の面積を確保したま
ま、強誘電体容量１個あたりの占有面積を縮小できるこ
とが、要求される基本的な条件となる。However, the above (2T / 2C cell)
In the type of ferroelectric memory, one memory cell requires two memory cell transistors. Therefore, the number of memory cell transistors is kept at one, and one memory cell transistor is used by using only two ferroelectric capacitors. A (1T / 2C cell) type ferroelectric memory in which a plurality of memory cells are configured has been proposed and has been spotlighted. It is to be noted that a basic condition required for a memory cell of any configuration is that the area occupied by one ferroelectric capacitor can be reduced while securing the necessary area of the ferroelectric capacitor.

【０００８】上述の（１Ｔ／２Ｃセル）から成るメモリ
セルは、図１１の等価回路図に示すように、ゲート電極
がワード線１９１に接続されると共に、ソース又はドレ
イン電極がビット線９２に接続されたＭＯＳ型トランジ
スタから成る１個のメモリセルトランジスタ９３と、互
いに直列に接続されて各々の１つの電極が第１プレート
線１９６及び第２プレート線１９７に接続されると共
に、各々の他の電極が共通にメモリセルトランジスタ１
９３のソース又はドレイン電極に接続された第１強誘電
体容量１９４及び第２強誘電体容量１９５の２個の強誘
電体容量とから構成されている。As shown in the equivalent circuit diagram of FIG. 11, the memory cell composed of the above (1T / 2C cell) has a gate electrode connected to a word line 191 and a source or drain electrode connected to a bit line 92. One memory cell transistor 93 composed of a selected MOS type transistor, and one electrode connected in series with each other and connected to the first plate line 196 and the second plate line 197 and each other electrode. Are commonly used as memory cell transistors 1
It is composed of two ferroelectric capacitors, a first ferroelectric capacitor 194 and a second ferroelectric capacitor 195 connected to the source or drain electrode 93.

【０００９】ところで、強誘電体メモリのメモリセルを
設計するにあたり、図１２（ａ）及び（ｂ）に示すよう
に、メモリセルトランジスタの設計基準をＦｔ、強誘電
体容量の設計基準をＦｃとしてメモリセルを設計する
と、折り返しビット線方式を用いることを仮定した場
合、１個のメモリセルトランジスタが占める面積は８×
Ｆｔ²、１個の強誘電体容量が占める面積は４×Ｆｃ²で
示される。したがって、（１Ｔ／１Ｃセル）や（２Ｔ／
２Ｃセル）に例をとると、４×Ｆｃ²が８×Ｆｔ²よりも
大きい、すなわちＦｃ²がＦｔ²の２倍よりも大きけれ
ば、メモリセル面積はＦｃによって決定されることにな
る。なお、符号１９０は強誘電体容量、符号１９８はメ
モリセルトランジスタ１個が占める領域、符号１９９は
強誘電体容量１個が占める領域をそれぞれ示している。In designing a memory cell of a ferroelectric memory, as shown in FIGS. 12A and 12B, the design criterion of a memory cell transistor is Ft and the design criterion of a ferroelectric capacitor is Fc. In designing a memory cell, the area occupied by one memory cell transistor is 8 ×, assuming that the folded bit line method is used.
Ft ² , the area occupied by one ferroelectric capacitor is indicated by 4 × Fc ² . Therefore, (1T / 1C cell) or (2T /
For example, if 4 × Fc ² is greater than 8 × Ft ² , that is, if Fc ² is greater than twice Ft ² , the memory cell area will be determined by Fc. Reference numeral 190 denotes a ferroelectric capacitor, reference numeral 198 denotes a region occupied by one memory cell transistor, and reference numeral 199 denotes a region occupied by one ferroelectric capacitor.

【００１０】この場合、必要な強誘電体容量の面積を確
保したまま、強誘電体容量１個あたりの占有面積を縮小
するためには、前述の特開平１０−７９４７３号公報及
び特開平１０−７９４７３号公報に示されているよう
に、半導体基板上で強誘電体容量を上層と下層との２層
に分けて形成する方法が有効となり、Ｆｃ²がＦｔ²の４
倍よりも小さければ、メモリセル面積はＦｔによって決
定されることになる。In this case, in order to reduce the area occupied by one ferroelectric capacitor while securing the required area of the ferroelectric capacitor, the above-mentioned JP-A-10-79473 and JP-A-10-79473 have been proposed. as shown in 79473 discloses ferroelectric capacitor a method of forming is validated in two layers of the upper and lower layers on the semiconductor substrate, 4 Fc ² is Ft ²
If less than twice, the memory cell area will be determined by Ft.

【００１１】一方、（１Ｔ／２Ｃセル）から成るメモリ
セルの設計方法では、８×Ｆｃ²が８×Ｆｔ²よりも大き
い、すなわちＦｃがＦｔよりも大きいと、前述の（１Ｔ
／１Ｃセル）や（２Ｔ／２Ｃセル）の場合と同様に、メ
モリセル面積はＦｃによって決定されることになるの
で、上述のように強誘電体容量を上層と下層との２層に
分けて形成する方法が有効となる。ここで、Ｆｃ²がＦ
ｔ²の２倍よりも小さければ、メモリセル面積はＦｔに
よって決定されることになる。On the other hand, in the method of designing a memory cell composed of (1T / 2C cells), when 8 × Fc ² is larger than 8 × Ft ² , that is, when Fc is larger than Ft, the above-mentioned (1T / 2C cell) is used.
As in the case of (/ 1C cell) and (2T / 2C cell), the memory cell area is determined by Fc. Therefore, as described above, the ferroelectric capacitor is divided into two layers, an upper layer and a lower layer. The method of forming is effective. Where Fc ² is F
is smaller than twice the t ^2, the memory cell area will be determined by the Ft.

【００１２】次に、特開平１０−７９４７３号公報に開
示されている、半導体基板上に強誘電体容量を２層に分
けて形成するようにした（１Ｔ／１Ｃセル）から成るメ
モリセルの構成の概略について説明する。同メモリセル
は、図９に示すように、第１下部電極１０１、第１強誘
電体膜１１１及び第１上部電極１２１から成る積層体に
より第１強誘電体容量１２５が形成され、第２下部電極
１０２、第２強誘電体膜１１２及び第２上部電極１２２
から成る積層体により第２強誘電体容量１２６が形成さ
れている。第１強誘電体容量１２５の下部電極１０１は
第１容量プラグ電極１７１を介してメモリセルトランジ
スタの拡散層（ソース又はドレイン領域）１６１Ｂに接
続され、第２強誘電体容量１２６の下部電極１０２は第
２容量プラグ電極１７２を介してメモリセルトランジス
タの拡散層（ソース又はドレイン領域）１６１Ａに接続
されている。各拡散層１６１Ａ、１６１Ｂに隣接するよ
うにゲート酸化膜１５１を介してゲート電極１５２が形
成されている。なお、符号１５６〜１５８は層間絶縁膜
である。Next, a configuration of a memory cell disclosed in Japanese Patent Application Laid-Open No. 10-79473, comprising a ferroelectric capacitor formed in two layers on a semiconductor substrate (1T / 1C cell). Will be described. In the memory cell, as shown in FIG. 9, a first ferroelectric capacitor 125 is formed by a stacked body including a first lower electrode 101, a first ferroelectric film 111, and a first upper electrode 121, and a second lower electrode is formed. Electrode 102, second ferroelectric film 112, and second upper electrode 122
A second ferroelectric capacitor 126 is formed by a laminate composed of The lower electrode 101 of the first ferroelectric capacitor 125 is connected to the diffusion layer (source or drain region) 161B of the memory cell transistor via the first capacitor plug electrode 171. The lower electrode 102 of the second ferroelectric capacitor 126 is It is connected to the diffusion layer (source or drain region) 161A of the memory cell transistor via the second capacitance plug electrode 172. A gate electrode 152 is formed adjacent to each of the diffusion layers 161A and 161B via a gate oxide film 151. Reference numerals 156 to 158 indicate interlayer insulating films.

【００１３】また、第１強誘電体容量１２５の第１上部
電極１２１及び第２強誘電体容量１２６の第２上部電極
１２２は、それぞれ第１プレート電極及び第２プレート
電極（いずれも図示せず）に接続されている。そして、
第１強誘電体容量１２５と第２強誘電体容量１２６は、
層間絶縁膜１５７を介して絶縁されて互いに重なり部Ｗ
を有している。このようなメモリセルを用いて構成され
た強誘電体メモリによれば、半導体基板１５０上に第１
強誘電体容量１２５と第２強誘電体容量１２６とを２層
に分けて形成しているので、強誘電体容量が単層に形成
に形成されている構成に比べて、強誘電体容量の面積を
大きくすることができる。The first upper electrode 121 of the first ferroelectric capacitor 125 and the second upper electrode 122 of the second ferroelectric capacitor 126 are respectively a first plate electrode and a second plate electrode (neither is shown). )It is connected to the. And
The first ferroelectric capacitor 125 and the second ferroelectric capacitor 126
Overlapping portions W are insulated from each other through an interlayer insulating film 157.
have. According to the ferroelectric memory configured using such a memory cell, the first
Since the ferroelectric capacitor 125 and the second ferroelectric capacitor 126 are formed in two layers, the ferroelectric capacitor has a smaller ferroelectric capacitance compared to a configuration in which the ferroelectric capacitor is formed in a single layer. The area can be increased.

【００１４】次に、特開平１０−９３０３０号公報に開
示されている、半導体基板上に強誘電体容量を２層に分
けて形成するようにした（２Ｔ／２Ｃセル）から成るメ
モリセルの構成の概略について説明する。同メモリセル
は、図１０に示すように、半導体基板１８０上に下部電
極１８１、下部強誘電体膜１８２、プレート線１８３、
上部強誘電体膜１８４、上部電極１８５を順次に積層し
て、下部電極１８１、下部強誘電体膜１８２及びプレー
ト線１８３により第１強誘電体容量１８６を形成すると
共に、プレート線１８３、上部強誘電体膜１８４及び上
部電極１８５により第２強誘電体容量１８７を形成して
いる。このようなメモリセルを用いて構成された強誘電
体メモリによれば、半導体基板１８０上に第１強誘電体
容量１８６及び第２強誘電体容量１８７を積層して形成
しているので、強誘電体容量１個分の面積を利用して２
個の強誘電体容量を形成することができる。A structure of a memory cell disclosed in Japanese Patent Application Laid-Open No. 10-93030, comprising a ferroelectric capacitor (2T / 2C cell) formed on a semiconductor substrate in two layers. Will be described. As shown in FIG. 10, the memory cell includes a lower electrode 181, a lower ferroelectric film 182, a plate line 183,
An upper ferroelectric film 184 and an upper electrode 185 are sequentially laminated to form a first ferroelectric capacitor 186 by a lower electrode 181, a lower ferroelectric film 182, and a plate line 183. A second ferroelectric capacitor 187 is formed by the dielectric film 184 and the upper electrode 185. According to the ferroelectric memory configured using such a memory cell, the first ferroelectric capacitor 186 and the second ferroelectric capacitor 187 are stacked and formed on the semiconductor substrate 180. 2 using the area of one dielectric capacitor
One ferroelectric capacitor can be formed.

【００１５】[0015]

【発明が解決しようとする課題】ところで、特開平１０
−７９４７３号公報及び特開平１０−９３０３０号公報
記載の従来の強誘電体メモリでは、共に（１Ｔ／２Ｃセ
ル）型以外を対象として、強誘電体容量を２層に分けて
形成するようにしているので、（１Ｔ／２Ｃセル）型の
強誘電体メモリには適用できない、という問題がある。
すなわち、特開平１０−７９４７３号公報では、図９で
説明したように、（１Ｔ／１Ｃセル）型を対象にして、
また、特開平１０−９３０３０号公報では、図１０で説
明したように、（２Ｔ／２Ｃセル）型を対象にして強誘
電体メモリが構成されており、いずれのメモリセルも１
個のメモリセルトランジスタに１個の強誘電体容量しか
接続されていない構成になっている。SUMMARY OF THE INVENTION Incidentally, Japanese Patent Application Laid-Open
In the conventional ferroelectric memories described in JP-A-79473 and JP-A-10-93030, a ferroelectric capacitor is formed in two layers for both types other than the (1T / 2C cell) type. Therefore, there is a problem that the method cannot be applied to a (1T / 2C cell) type ferroelectric memory.
That is, in Japanese Patent Application Laid-Open No. H10-79473, as described with reference to FIG.
In Japanese Patent Laid-Open Publication No. Hei 10-93030, as described with reference to FIG. 10, a (2T / 2C cell) type ferroelectric memory is configured.
In this configuration, only one ferroelectric capacitor is connected to one memory cell transistor.

【００１６】一方、（１Ｔ／２Ｃセル）型の強誘電体メ
モリでは、図１１で説明したように、１個のメモリセル
トランジスタに２個の強誘電体容量を接続した構成のメ
モリセルを必要としている。したがって、（１Ｔ／２Ｃ
セル）型の強誘電体メモリを製造する場合には、上記両
公報記載の強誘電体メモリはそのメモリセルの構成が異
なるので適用することはできない。On the other hand, a (1T / 2C cell) type ferroelectric memory requires a memory cell having a configuration in which one ferroelectric capacitor is connected to one memory cell transistor as described with reference to FIG. And Therefore, (1T / 2C
In the case of manufacturing a cell) type ferroelectric memory, the ferroelectric memories described in the above two publications cannot be applied because the configuration of the memory cells is different.

【００１７】また、（１Ｔ／２Ｃセル）では、１個のメ
モリセルトランジスタに接続される２個の強誘電体容量
間で特性ばらつきがあると、動作不良の原因になる。す
なわち、強誘電体容量の特性は、強誘電体容量形成後の
メモリ形成プロセス（後工程）の影響を受けて変動する
ので、強誘電体容量を上層と下層との２層に分けて形成
した場合、各層の強誘電体容量間には、後工程が異なる
ことによる特性ばらつきが生じてしまう。したがって、
（１Ｔ／２Ｃセル）型の強誘電体メモリでは、１個のメ
モリセルトランジスタに接続する２個の強誘電体容量
を、それぞれ別層に形成した強誘電体容量を用いると、
動作不良を招くおそれがある。In the case of (1T / 2C cell), if there is a characteristic variation between two ferroelectric capacitors connected to one memory cell transistor, it causes an operation failure. That is, since the characteristics of the ferroelectric capacitor fluctuate under the influence of the memory forming process (post-process) after the formation of the ferroelectric capacitor, the ferroelectric capacitor is formed in two layers, an upper layer and a lower layer. In this case, characteristic variations occur between the ferroelectric capacitors of each layer due to different post-processes. Therefore,
In a (1T / 2C cell) type ferroelectric memory, when two ferroelectric capacitors connected to one memory cell transistor are used as ferroelectric capacitors formed in different layers, respectively,
There is a risk of causing malfunction.

【００１８】この発明は、上述の事情に鑑みてなされた
もので、（１Ｔ／２Ｃセル）型の強誘電体メモリにおい
て、必要な強誘電体容量の面積を確保したまま、強誘電
体容量１個あたりの占有面積を縮小することができ、か
つ１個のメモリセルトランジスタに接続する２個の強誘
電体容量間の特性ばらつきをなくすことができるように
した強誘電体メモリ及びその製造方法を提供することを
目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and in a (1T / 2C cell) type ferroelectric memory, a ferroelectric capacitor 1 has a required ferroelectric capacitor area while securing a necessary area. A ferroelectric memory capable of reducing the occupied area per unit and eliminating characteristic variations between two ferroelectric capacitors connected to one memory cell transistor, and a method of manufacturing the same. It is intended to provide.

【００１９】[0019]

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、スイッチング動作を行う１
個のメモリセルトランジスタと、データを記憶し保持す
る２個の強誘電体容量とにより１個のメモリセルが構成
される強誘電体メモリに係り、同一メモリセルに用いら
れる２個の強誘電体容量が同一層に形成されていること
を特徴としている。In order to solve the above-mentioned problems, the invention according to claim 1 performs a switching operation.
The present invention relates to a ferroelectric memory in which one memory cell is composed of two memory cell transistors and two ferroelectric capacitors for storing and holding data, and two ferroelectrics used for the same memory cell. It is characterized in that the capacitors are formed in the same layer.

【００２０】請求項２記載の発明は、スイッチング動作
を行う１個のメモリセルトランジスタと、データを記憶
し保持する２個の強誘電体容量とにより１個のメモリセ
ルが構成される強誘電体メモリに係り、上記強誘電体容
量が高さ位置が異なる第１層と第２層とに分かれて形成
され、かつ、同一メモリセルに用いられる２個の強誘電
体容量が同一層に形成されていることを特徴としてい
る。According to a second aspect of the present invention, there is provided a ferroelectric element in which one memory cell is constituted by one memory cell transistor performing a switching operation and two ferroelectric capacitors for storing and holding data. According to the memory, the ferroelectric capacitors are formed separately in a first layer and a second layer having different height positions, and two ferroelectric capacitors used for the same memory cell are formed in the same layer. It is characterized by having.

【００２１】請求項３記載の発明は、請求項２記載の強
誘電体メモリに係り、上記第１層の強誘電体容量と上記
第２層の強誘電体容量とが、層間絶縁膜を介して形成さ
れていることを特徴としている。According to a third aspect of the present invention, there is provided the ferroelectric memory according to the second aspect, wherein the ferroelectric capacitor of the first layer and the ferroelectric capacitor of the second layer are connected via an interlayer insulating film. It is characterized by being formed.

【００２２】請求項４記載の発明は、強誘電体メモリに
係り、半導体基板上に形成された１個のメモリセルトラ
ンジスタと、上記メモリセルトランジスタの上方位置に
形成された２個の強誘電体容量とを有し、上記２個の強
誘電体容量は、高さ位置が異なる第１層と第２層とに分
かれて形成されていることを特徴としている。According to a fourth aspect of the present invention, there is provided a ferroelectric memory, wherein one memory cell transistor formed on a semiconductor substrate and two ferroelectrics formed above the memory cell transistor. And the two ferroelectric capacitors are formed separately in a first layer and a second layer having different height positions.

【００２３】請求項５記載の発明は、請求項４記載の強
誘電体メモリに係り、上記強誘電体容量のうち、同一メ
モリセルに用いられるものは上記第１層又は第２層のい
ずれかに形成されていることを特徴としている。According to a fifth aspect of the present invention, there is provided the ferroelectric memory according to the fourth aspect, wherein, among the ferroelectric capacitors, the one used for the same memory cell is either the first layer or the second layer. It is characterized by being formed in.

【００２４】請求項６記載の発明は、強誘電体メモリに
係り、半導体基板上に形成されたメモリセルトランジス
タと、該メモリセルトランジスタ上に第１層間絶縁膜を
介して形成された第１強誘電体容量と、該第１強誘電体
容量上に第２層間絶縁膜を介して形成された第１層配線
層と、該第１配線層上に第３層間絶縁膜を介して形成さ
れた第２強誘電体容量と、該第２強誘電体容量上に第４
層間絶縁膜を介して形成された第２層配線層とを有する
ことを特徴としている。The invention according to claim 6 relates to a ferroelectric memory, and relates to a memory cell transistor formed on a semiconductor substrate and a first ferroelectric memory formed on the memory cell transistor via a first interlayer insulating film. A dielectric capacitor, a first wiring layer formed on the first ferroelectric capacitor via a second interlayer insulating film, and a first wiring layer formed on the first wiring layer via a third interlayer insulating film A second ferroelectric capacitor, and a fourth ferroelectric capacitor on the second ferroelectric capacitor.
A second wiring layer formed with an interlayer insulating film interposed therebetween.

【００２５】請求項７記載の発明は、請求項６記載の強
誘電体メモリに係り、上記第１強誘電体容量及び第２強
誘電体容量がそれぞれ一対から構成され、該一対の強誘
電体容量は同一層に形成されていることを特徴としてい
る。According to a seventh aspect of the present invention, there is provided the ferroelectric memory according to the sixth aspect, wherein each of the first ferroelectric capacitor and the second ferroelectric capacitor comprises a pair. It is characterized in that the capacitors are formed in the same layer.

【００２６】請求項８記載の発明は、請求項７記載の強
誘電体メモリに係り、上記メモリセルトランジスタに、
上記第１強誘電体容量あるいは第２強誘電体容量が接続
されていることを特徴としている。An eighth aspect of the present invention relates to the ferroelectric memory according to the seventh aspect, wherein the memory cell transistor includes:
It is characterized in that the first ferroelectric capacitor or the second ferroelectric capacitor is connected.

【００２７】請求項９記載の発明は、強誘電体メモリに
係り、半導体基板上に形成された複数の拡散領域の内の
１つの拡散領域を共有する２個のメモリセルトランジス
タと、該メモリセルトランジスタ上に第１層間絶縁膜を
介して形成された一対の第１強誘電体容量と、該第１強
誘電体容量上に第２層間絶縁膜を介して形成された第１
層配線層と、該第１配線層上に第３層間絶縁膜を介して
形成された一対の第２強誘電体容量と、該第２強誘電体
容量上に第４層間絶縁膜を介して形成された第２層配線
層とを有し、少なくとも上記２個のメモリセルトランジ
スタ、上記一対の第１強誘電体容量及び上記一対の第２
強誘電体容量の組み合わせにより２ビット分のメモリセ
ルが構成されていることを特徴としている。According to a ninth aspect of the present invention, there is provided a ferroelectric memory, comprising: two memory cell transistors sharing one diffusion region among a plurality of diffusion regions formed on a semiconductor substrate; A pair of first ferroelectric capacitors formed on the transistor via a first interlayer insulating film, and a first ferroelectric capacitor formed on the first ferroelectric capacitor via a second interlayer insulating film;
A second wiring layer, a pair of second ferroelectric capacitors formed on the first wiring layer via a third interlayer insulating film, and a fourth interlayer insulating film on the second ferroelectric capacitor. And at least two memory cell transistors, the pair of first ferroelectric capacitors, and the pair of second
It is characterized in that a memory cell for 2 bits is constituted by a combination of ferroelectric capacitors.

【００２８】請求項１０記載の発明は、強誘電体メモリ
の製造方法に係り、半導体基板上の素子分離領域により
囲まれた活性領域に、第１及び第２メモリセルトランジ
スタを形成する工程と、上記半導体基板上に第１層間絶
縁膜を形成した後、該第１層間絶縁膜の表面に上記第１
及び第２メモリセルトランジスタから引き出された第１
層配線層を形成する工程と、上記第１層配線層を含む上
記第１層間絶縁膜を第２層間絶縁膜で覆った後、該第２
層間絶縁膜上に一対の第１強誘電体容量を形成する工程
と、上記一対の第１強誘電体容量を含む上記第２層間絶
縁膜を第３層間絶縁膜で覆った後、該第３層間絶縁膜上
に任意の上記第１層配線層及び上記一対の第１強誘電体
容量の一方の電極と接続するように第２層配線層を形成
する工程と、上記第２層配線層を含む上記第３層間絶縁
膜を第４層間絶縁膜で覆った後、該第４層間絶縁膜上に
一対の第２強誘電体容量を形成する工程と、上記一対の
第２強誘電体容量を含む上記第４層間絶縁膜を第５層間
絶縁膜で覆った後、該第５層間絶縁膜上に任意の上記第
２層配線層及び上記一対の第２強誘電体容量の一方の電
極と接続するように第３層配線層を形成する工程とを含
むことを特徴としている。According to a tenth aspect of the present invention, there is provided a method of manufacturing a ferroelectric memory, comprising the steps of: forming a first and a second memory cell transistor in an active region surrounded by an element isolation region on a semiconductor substrate; After forming a first interlayer insulating film on the semiconductor substrate, the first interlayer insulating film is formed on the surface of the first interlayer insulating film.
And a first memory cell transistor drawn from a second memory cell transistor.
Forming a second wiring layer, and covering the first interlayer insulating film including the first wiring layer with a second interlayer insulating film;
Forming a pair of first ferroelectric capacitors on the interlayer insulating film; and covering the second interlayer insulating film including the pair of first ferroelectric capacitors with a third interlayer insulating film. Forming a second-layer wiring layer on the interlayer insulating film so as to be connected to any of the first-layer wiring layer and one electrode of the pair of first ferroelectric capacitors; Forming a pair of second ferroelectric capacitors on the fourth interlayer insulating film after covering the third interlayer insulating film including the third interlayer insulating film with the fourth interlayer insulating film. After covering the fourth interlayer insulating film including the fifth interlayer insulating film, the second interlayer wiring layer and one electrode of the pair of second ferroelectric capacitors are connected on the fifth interlayer insulating film. And forming a third wiring layer.

【００２９】請求項１１記載の発明は、請求項１０記載
の強誘電体メモリの製造方法に係り、上記一対の第１強
誘電体容量及び第２強誘電体容量の一方の電極が、上部
電極であることを特徴としている。An eleventh aspect of the present invention relates to the method of manufacturing a ferroelectric memory according to the tenth aspect, wherein one of the pair of the first ferroelectric capacitor and the second ferroelectric capacitor is an upper electrode. It is characterized by being.

【００３０】請求項１２記載の発明は、請求項１０又は
１１記載の強誘電体メモリの製造方法に係り、上記第１
及び第２メモリセルトランジスタが、上記半導体基板上
に形成された複数の拡散領域の内の１つの拡散領域を共
有していることを特徴としている。According to a twelfth aspect of the present invention, there is provided a method of manufacturing a ferroelectric memory according to the tenth or eleventh aspect, wherein
And the second memory cell transistor shares one diffusion region among the plurality of diffusion regions formed on the semiconductor substrate.

【００３１】請求項１３記載の発明は、請求項１２記載
の強誘電体メモリの製造方法に係り、上記第１及び第２
メモリセルトランジスタが共有する１つの拡散領域がビ
ット線に接続されることを特徴としている。According to a thirteenth aspect of the present invention, there is provided a method of manufacturing a ferroelectric memory according to the twelfth aspect, wherein the first and second ferroelectric memories are provided.
One diffusion region shared by the memory cell transistors is connected to a bit line.

【００３２】請求項１４記載の発明は、請求項１０乃至
１４のいずれか１に記載の強誘電体メモリの製造方法に
係り、上記一対の第１強誘電体容量の直列接続回路と、
上記一対の第２強誘電体容量の直列接続回路とが上記第
１あるいは第２メモリセルトランジスタを介して接続さ
れることを特徴としている。According to a fourteenth aspect of the present invention, there is provided a method of manufacturing a ferroelectric memory according to any one of the tenth to fourteenth aspects, wherein a series connection circuit of the pair of first ferroelectric capacitors includes:
The series connection circuit of the pair of second ferroelectric capacitors is connected via the first or second memory cell transistor.

【００３３】請求項１５記載の発明は、請求項１４に記
載の強誘電体メモリの製造方法に係り、上記一対の第１
強誘電体容量の直列接続回路及び上記一対の第２強誘電
体容量の直列接続回路の両端がそれぞれ、プレート線に
接続されることを特徴としている。According to a fifteenth aspect of the present invention, there is provided a method of manufacturing a ferroelectric memory according to the fourteenth aspect, wherein the pair of first ferroelectric memories is provided.
Both ends of the series connection circuit of the ferroelectric capacitors and the series connection circuit of the pair of second ferroelectric capacitors are respectively connected to a plate line.

【００３４】[0034]

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である強誘電体メモリの
構成を示す断面図、図２は同強誘電体メモリを構成する
１Ｔ／２Ｃセルの等価回路図、図３は同強誘電体メモリ
の変形例を示す断面図、図４〜図６は同強誘電体メモリ
の製造方法を工程順に示す工程図である。この例の強誘
電体メモリ１は、図１に示すように、例えばＰ型シリコ
ン基板２上に形成された（１Ｔ／２Ｃセル）から成る２
個のメモリセル５Ａ、５Ｂにより構成された例で示して
いる。各メモリセル５Ａ、５Ｂは、図２の等価回路図に
示すように、互いに接続されている。したがって、この
例では基板２上に、２個のメモリセルトランジスタと４
個の強誘電体容量とが形成されることになる。Embodiments of the present invention will be described below with reference to the drawings. The description will be made specifically using an embodiment. First Embodiment FIG. 1 is a sectional view showing a configuration of a ferroelectric memory according to a first embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of a 1T / 2C cell constituting the ferroelectric memory. 3 is a cross-sectional view showing a modification of the ferroelectric memory, and FIGS. 4 to 6 are process diagrams showing a method of manufacturing the ferroelectric memory in the order of steps. As shown in FIG. 1, a ferroelectric memory 1 of this example is composed of (1T / 2C cells) 2 formed on a P-type silicon substrate 2, for example.
This is shown as an example constituted by memory cells 5A and 5B. Each of the memory cells 5A and 5B is connected to each other as shown in the equivalent circuit diagram of FIG. Therefore, in this example, two memory cell transistors and 4
The ferroelectric capacitors are formed.

【００３５】基板２表面の素子分離領域３により囲まれ
た活性領域には、ソース又はドレイン領域となる３個の
Ｎ型拡散領域６１Ａ〜６１Ｃが形成されると共に、拡散
領域６１Ａと６１Ｂとの間、拡散領域６１Ｂと６１Ｃと
の間のチャネル領域上にはゲート酸化膜７を介して、多
結晶シリコン等からなるゲート電極５１Ａ、５１Ｂが形
成されている。各ゲート電極５１Ａ、５１Ｂはワード線
として用いられる。各ゲート電極５１Ａ、５１Ｂを含む
全面はシリコン酸化膜等からなる第１層間絶縁膜９で覆
われて、基板２上には、拡散領域６１Ａ、６１Ｂ及びゲ
ート電極５１Ａから成る第１メモリセルトランジスタ９
３Ａ及び拡散領域６１Ｂ、６１Ｃ及びゲート電極５１Ｂ
から成る第２メモリセルトランジスタ９３Ｂが形成され
る。In the active region surrounded by the element isolation region 3 on the surface of the substrate 2, three N-type diffusion regions 61A to 61C serving as source or drain regions are formed, and between the diffusion regions 61A and 61B. On the channel region between diffusion regions 61B and 61C, gate electrodes 51A and 51B made of polycrystalline silicon or the like are formed via gate oxide film 7. Each of the gate electrodes 51A and 51B is used as a word line. The entire surface including the respective gate electrodes 51A and 51B is covered with a first interlayer insulating film 9 made of a silicon oxide film or the like, and a first memory cell transistor 9 made of diffusion regions 61A and 61B and a gate electrode 51A is formed on the substrate 2.
3A, diffusion regions 61B and 61C, and gate electrode 51B
Is formed.

【００３６】第１及び第２メモリセルトランジスタ９３
Ａ、９３Ｂは各々、（１Ｔ／２Ｃセル）から成るメモリ
セル５Ａ、５Ｂの１個のメモリセルトランジスタとして
用いられる。第１及び第２メモリセルトランジスタ９３
Ａ、９３Ｂのゲート電極６１Ａ、６１Ｂはそれぞれ、図
２の等価回路図に示すように、ワード線９１Ａ、９１Ｂ
に接続される。First and second memory cell transistors 93
A and 93B are each used as one memory cell transistor of the memory cells 5A and 5B composed of (1T / 2C cells). First and second memory cell transistors 93
The gate electrodes 61A and 61B of A and 93B respectively have word lines 91A and 91B as shown in the equivalent circuit diagram of FIG.
Connected to.

【００３７】第１層間絶縁膜９には各拡散領域６１Ａ〜
６１Ｃを露出するコンタクトホールが形成されて、各コ
ンタクトホールにはプラグ電極４１Ａ〜４１Ｃが形成さ
れている。拡散領域６１Ｂは第１及び第２メモリセルト
ランジスタ９３Ａ、９３Ｂで共通に用いられ、第１層間
絶縁膜９上には各プラグ電極４１Ａ〜４１Ｃと接続され
るように第１層配線層３１Ａ〜３１Ｃが形成されてい
る。配線層３１Ｂはビット線として用いられる。第１層
配線３１Ａ〜３１Ｃを含む第１層間絶縁膜９の全面は、
シリコン酸化膜等からなる第２層間絶縁膜１６で覆われ
ている。The first interlayer insulating film 9 has respective diffusion regions 61A to 61A.
Contact holes exposing 61C are formed, and plug electrodes 41A to 41C are formed in each contact hole. The diffusion region 61B is commonly used in the first and second memory cell transistors 93A and 93B, and the first layer wiring layers 31A to 31C are formed on the first interlayer insulating film 9 so as to be connected to the plug electrodes 41A to 41C. Are formed. The wiring layer 31B is used as a bit line. The entire surface of the first interlayer insulating film 9 including the first layer wirings 31A to 31C is
It is covered with a second interlayer insulating film 16 made of a silicon oxide film or the like.

【００３８】トランジスタ形成領域（第１及び第２メモ
リセルトランジスタ９３Ａ、９３Ｂが形成されている領
域）の上方位置、及び素子分離領域３の上方位置の第２
層間絶縁膜１６上にはそれぞれ、第１及び第２強誘電体
容量９４Ａ、９５Ａが形成されている。各強誘電体容量
９４Ａ、９５Ａは、下部電極１Ａ、１Ｂ、強誘電体膜１
１Ａ、１１Ｂ及び上部電極２１Ａ、２１Ｂが積層されて
形成されている。２個の強誘電体容量９４Ａ、９５Ａは
下層強誘電体容量を構成している。各強誘電体容量９４
Ａ、９５Ａを含む第２層間絶縁膜１６の全面は、シリコ
ン酸化膜等からなる第２層間絶縁膜２５で覆われてい
る。The second position above the transistor formation region (the region where the first and second memory cell transistors 93A and 93B are formed) and the second position above the element isolation region 3
First and second ferroelectric capacitors 94A and 95A are formed on the interlayer insulating film 16, respectively. Each of the ferroelectric capacitors 94A and 95A is composed of the lower electrodes 1A and 1B and the ferroelectric film 1
1A, 11B and upper electrodes 21A, 21B are formed by lamination. The two ferroelectric capacitors 94A and 95A constitute a lower ferroelectric capacitor. Each ferroelectric capacitor 94
The entire surface of the second interlayer insulating film 16 including A and 95A is covered with a second interlayer insulating film 25 made of a silicon oxide film or the like.

【００３９】第３層間絶縁膜２５には各強誘電体容量９
４Ａ、９５Ａの各上部電極２１Ａ、２１Ｂを露出するコ
ンタクトホールが形成されて、各コンタクトホールには
プラグ電極４２Ａ、４２Ｂが形成されている。また、第
３層間絶縁膜２５及び第２層間絶縁膜１６には各第１層
配線層３１Ａ、３１Ｃを露出するコンタクトホールが形
成されて、各コンタクトホールにはプラグ電極４２Ｃ、
４２Ｄが形成されている。そして、第３層間絶縁膜２５
上にはプラグ電極４２Ｃと接続されるように第２層配線
層３２Ａが形成される一方、各プラグ電極４２Ａ、４２
Ｂ及び４２Ｄと接続されるように別な第２層配線３２Ｂ
が形成されている。第２層配線層３２Ａ、３２Ｂを含む
第３層間絶縁膜２５の全面は、シリコン酸化膜等からな
る第４層間絶縁膜３０で覆われている。Each ferroelectric capacitor 9 is provided in the third interlayer insulating film 25.
Contact holes exposing the upper electrodes 21A and 21B of 4A and 95A are formed, and plug electrodes 42A and 42B are formed in each contact hole. In the third interlayer insulating film 25 and the second interlayer insulating film 16, contact holes exposing the first-layer wiring layers 31A and 31C are formed.
42D is formed. Then, the third interlayer insulating film 25
The second wiring layer 32A is formed thereon so as to be connected to the plug electrode 42C.
B and another second layer wiring 32B to be connected to 42D.
Are formed. The entire surface of the third interlayer insulating film 25 including the second wiring layers 32A and 32B is covered with a fourth interlayer insulating film 30 made of a silicon oxide film or the like.

【００４０】トランジスタ形成領域の上方位置、及び素
子分離領域３の上方位置の第４層間絶縁膜３０上にはそ
れぞれ、第１及び第２の強誘電体容量９４Ｂ、９５Ｂが
形成されている。各強誘電体容量９４Ｂ、９５Ｂは、下
部電極２Ａ、２Ｂ、強誘電体膜１２Ａ、１２Ｂ及び上部
電極２２Ａ、２２Ｂが積層されて形成されている。２個
の強誘電体容量９４Ｂ、９５Ｂは、上層強誘電体容量を
構成している。各強誘電体容量９４Ｂ、９５Ｂを含む第
４層間絶縁膜３０の全面は、シリコン酸化膜等からなる
第５層間絶縁膜３８で覆われている。First and second ferroelectric capacitors 94B and 95B are formed on the fourth interlayer insulating film 30 above the transistor formation region and above the element isolation region 3, respectively. Each of the ferroelectric capacitors 94B and 95B is formed by stacking lower electrodes 2A and 2B, ferroelectric films 12A and 12B, and upper electrodes 22A and 22B. The two ferroelectric capacitors 94B and 95B constitute an upper ferroelectric capacitor. The entire surface of the fourth interlayer insulating film 30 including the ferroelectric capacitors 94B and 95B is covered with a fifth interlayer insulating film 38 made of a silicon oxide film or the like.

【００４１】第５層間絶縁膜３８には各強誘電体容量９
５Ｂ、９４Ｂの各上部電極２２Ａ、２２Ｂを露出するコ
ンタクトホールが形成されて、各コンタクトホールには
プラグ電極４３Ａ、４３Ｂが形成されている。また、第
５層間絶縁膜３８及び第４層間絶縁膜３１には第２層配
線層３２Ａを露出するコンタクトホールが形成されて、
このコンタクトホールにはプラグ電極４３Ｃが形成され
ている。そして、第５層間絶縁膜３８上には各プラグ電
極４３Ａ、４３Ｂ及び４３Ｃと接続されるように第３層
配線層３３が形成されている。そして、第３層配線３３
を含む第５の層間絶縁膜３８上には、シリコン酸化膜等
からなる最終絶縁膜４５で覆われて、外部雰囲気から保
護されている。The fifth interlayer insulating film 38 has each ferroelectric capacitor 9
Contact holes exposing the upper electrodes 22A and 22B of 5B and 94B are formed, and plug electrodes 43A and 43B are formed in the contact holes. Further, a contact hole exposing the second wiring layer 32A is formed in the fifth interlayer insulating film 38 and the fourth interlayer insulating film 31,
A plug electrode 43C is formed in this contact hole. Then, a third layer wiring layer 33 is formed on the fifth interlayer insulating film 38 so as to be connected to each of the plug electrodes 43A, 43B and 43C. Then, the third layer wiring 33
Is covered with a final insulating film 45 made of a silicon oxide film or the like, and is protected from an external atmosphere.

【００４２】上述のような構成において、メモリセル５
Ａの２個の強誘電体容量９５Ｂ、９４Ｂの、プラグ電極
４３Ａ及び４３Ｂ、第３層配線層３３、プラグ電極４３
Ｃ、第２配線層３２Ａ、プラグ電極４２Ｃ、第１層配線
層３１Ａ及びプラグ電極４１Ａを通じて第１メモリセル
トランジスタ９３Ａに接続されている上部電極４３Ａ、
４３Ｂと反対側の下部電極２Ａ、２Ｂはそれそれプレー
ト線９６Ａ、９６Ｂに接続される。同様にして、メモリ
セル５Ｂの２個の強誘電体容量９５Ａ、９４Ａの、プラ
グ電極４２Ａ及び４２Ｂ、第２層配線層３２Ｂ、プラグ
電極４２Ｄ、第１層配線層３１Ｃ及びプラグ電極４１Ｃ
を通じて第２メモリセルトランジスタ９３Ｂに接続され
ている上部電極２１Ａ、２１Ｂと反対側の下部電極１
Ａ、１Ｂはそれそれプレート線９６Ａ、９７Ａに接続さ
れる。また、第１及び第２メモリセルランジスタ９３
Ａ、９３Ｂの強誘電体容量９４Ａ、９５Ａ、９４Ｂ、９
５Ｂが接続されない拡散領域６１Ｂは、プラグ電極４１
Ｂ及び第１層配線３１Ｂを通じてビット線９２に接続さ
れる。In the above configuration, the memory cell 5
A, the plug electrodes 43A and 43B, the third wiring layer 33, and the plug electrode 43 of the two ferroelectric capacitors 95B and 94B.
C, an upper electrode 43A connected to the first memory cell transistor 93A through the second wiring layer 32A, the plug electrode 42C, the first wiring layer 31A, and the plug electrode 41A;
The lower electrodes 2A, 2B opposite to 43B are connected to plate lines 96A, 96B, respectively. Similarly, the plug electrodes 42A and 42B, the second wiring layer 32B, the plug electrode 42D, the first wiring layer 31C, and the plug electrode 41C of the two ferroelectric capacitors 95A and 94A of the memory cell 5B.
The lower electrode 1 on the opposite side to the upper electrodes 21A and 21B connected to the second memory cell transistor 93B through
A and 1B are connected to plate lines 96A and 97A, respectively. Also, the first and second memory cell transistors 93
A, 93B ferroelectric capacitors 94A, 95A, 94B, 9
The diffusion region 61B to which 5B is not connected is connected to the plug electrode 41.
B and the bit line 92 through the first layer wiring 31B.

【００４３】この例の構成によれば、強誘電体メモリ１
を構成する（１Ｔ／２Ｃセル）から成るメモリセル５
Ａ、５Ｂは、共に２個の強誘電体容量が同一層に形成さ
れたものを用いているので、動作不良を招くおそれはな
くなる。すなわち、図１から明らかなように、メモリセ
ル５Ａでは、第４層間絶縁膜３１上に形成された上層強
誘電体容量（２個の強誘電体容量９４Ｂ、９５Ｂ）を用
いる一方、メモリセル５Ｂでは第２層間絶縁膜１６上に
形成された下層強誘電体容量（２個の強誘電体容量９４
Ａ、９５Ａ）を用いている。したがって、各２個の強誘
電体容量９４Ｂ、９５Ｂ及び各２個の強誘電体容量９４
Ａ、９５Ａは共に、製造時の後工程が同じになるので、
各２個の強誘電体容量間に特性ばらつきは生じない。そ
れゆえ、動作不良を招くおそれはなくなる。According to the configuration of this example, the ferroelectric memory 1
Memory cell 5 composed of (1T / 2C cells)
Since both A and 5B use two ferroelectric capacitors formed in the same layer, there is no possibility of causing an operation failure. That is, as is apparent from FIG. 1, in the memory cell 5A, the upper ferroelectric capacitors (two ferroelectric capacitors 94B and 95B) formed on the fourth interlayer insulating film 31 are used, while the memory cell 5B is used. In the example, the lower ferroelectric capacitors (two ferroelectric capacitors 94) formed on the second interlayer insulating film 16 are formed.
A, 95A). Therefore, each of the two ferroelectric capacitors 94B and 95B and each of the two ferroelectric capacitors 94B and 95B
For both A and 95A, the post-process at the time of manufacture is the same,
No characteristic variation occurs between the two ferroelectric capacitors. Therefore, there is no possibility of causing an operation failure.

【００４４】また、この例の構成によれば、下層強誘電
体容量の各強誘電体容量９４Ａ、９５Ａに接続される配
線３２Ｂを、上層強誘電体容量の各強誘電体９４Ｂ、９
５Ｂよりも下層に形成しているので、上面から見た場合
に、配線３２Ｂと下層強誘電体容量とが接続される部分
にも上層強誘電体容量を形成することができる。したが
って、下層強誘電体容量の形成層と上層強誘電体容量の
形成層との間に配線を形成しない場合に比較して、強誘
電体容量の面積を大きくとることができる。Further, according to the configuration of this example, the wiring 32B connected to the ferroelectric capacitors 94A and 95A of the lower ferroelectric capacitor is connected to the ferroelectrics 94B and 9 of the upper ferroelectric capacitor.
5B, the upper ferroelectric capacitor can be formed also at a portion where the wiring 32B and the lower ferroelectric capacitor are connected when viewed from above. Therefore, the area of the ferroelectric capacitor can be increased as compared with the case where no wiring is formed between the lower ferroelectric capacitor forming layer and the upper ferroelectric capacitor forming layer.

【００４５】図３は、この例の強誘電体メモリの変形例
を示す断面図である。この変形例は、図３に示すよう
に、下層強誘電体容量の各強誘電体容量９４Ａ、９５Ａ
及び上層強誘電体容量の各強誘電体容量９４Ｂ、９５Ｂ
を共に、トランジスタ形成領域の上方位置のみに形成す
るようにしたものである。すなわち、素子分離領域３の
上方位置にはいずれの強誘電体容量も形成しないように
してある。このような構成によれば下層強誘電体容量の
各強誘電体容量９４Ａ、９５Ａ及び上層強誘電体容量の
各強誘電体容量９４Ｂ、９５Ｂによる占有面積を低減で
きるので、強誘電体メモリのチップサイズの微小化を図
ることができる。これ以外は、上述した第１実施例と略
同様である。それゆえ、図３において、図１の構成部分
と対応する各部には、同一の番号を付してその説明を省
略する。FIG. 3 is a sectional view showing a modification of the ferroelectric memory of this embodiment. In this modification, as shown in FIG. 3, each of the lower ferroelectric capacitors 94A and 95A
And the upper ferroelectric capacitors 94B and 95B
Are formed only at positions above the transistor formation region. That is, no ferroelectric capacitor is formed above the element isolation region 3. According to such a configuration, the area occupied by the ferroelectric capacitors 94A and 95A of the lower ferroelectric capacitor and the ferroelectric capacitors 94B and 95B of the upper ferroelectric capacitor can be reduced. The size can be reduced. Other than this, it is substantially the same as the first embodiment described above. Therefore, in FIG. 3, the respective parts corresponding to the components in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.

【００４６】次に、図４〜図６を参照して、同強誘電体
メモリの製造方法について工程順に説明する。まず、図
４（ａ）に示すように、例えばＰ型シリコン基板２を用
いて、周知のＬＯＣＯＳ(Local Oxidation of Silicon)
法等により所望位置に素子分離領域３を形成した後、こ
の素子分離領域３により囲まれた活性領域に、周知のＣ
ＶＤ(Chemical Vapor Deposition)法、フォトリソグラ
フィ法、イオン打ち込み法等を利用して、ソース又はド
レイン領域となる３個のＮ型拡散領域６１Ａ〜６１Ｃ、
ゲート酸化膜７を介して多結晶シリコン等からなる２個
のゲート電極５１Ａ、５１Ｂを形成する。次に、ＣＶＤ
法等により、全面にシリコン酸化膜等からなる第１層間
絶縁膜９を形成して、後述のようにメモリセル５Ａ、５
Ｂのメモリセルトランジスタとなる第１及び第２メモリ
セルトランジスタ９３Ａ、９３Ｂを形成する。Next, a method of manufacturing the ferroelectric memory will be described in the order of steps with reference to FIGS. First, as shown in FIG. 4A, a well-known LOCOS (Local Oxidation of Silicon) is formed using a P-type silicon substrate 2, for example.
After the element isolation region 3 is formed at a desired position by a method or the like, a known C
Three N-type diffusion regions 61A to 61C serving as source or drain regions by using a VD (Chemical Vapor Deposition) method, a photolithography method, an ion implantation method, or the like.
Two gate electrodes 51A and 51B made of polycrystalline silicon or the like are formed via the gate oxide film 7. Next, CVD
A first interlayer insulating film 9 made of a silicon oxide film or the like is formed on the entire surface by a method or the like, and the memory cells 5A, 5A
First and second memory cell transistors 93A and 93B to be B memory cell transistors are formed.

【００４７】次に、図４（ｂ）に示すように、フォトリ
ソグラフィ法により、第１層間絶縁膜９に各拡散領域６
１Ａ〜６１Ｃを露出するようにコンタクトホールを形成
した後、各コンタクトホール内に、ＣＶＤ法等により多
結晶シリコン等を埋め込んでプラグ電極４１Ａ〜４１Ｃ
をそれぞれ形成する。次に、ＣＶＤ法等により全面にア
ルミニウム等を形成した後、フォトリソグラフィ法によ
りパターニングして、各プラグ電極４１Ａ〜４１Ｃにそ
れぞれ接続するように第１層配線３１Ａ〜３１Ｃを形成
する。Next, as shown in FIG. 4B, each diffusion region 6 is formed in the first interlayer insulating film 9 by photolithography.
After contact holes are formed so as to expose 1A to 61C, polycrystalline silicon or the like is embedded in each contact hole by a CVD method or the like to form plug electrodes 41A to 41C.
Are respectively formed. Next, after aluminum or the like is formed on the entire surface by CVD or the like, patterning is performed by photolithography to form first layer wirings 31A to 31C so as to be connected to the plug electrodes 41A to 41C, respectively.

【００４８】次に、図５（ｃ）に示すように、ＣＶＤ法
等により、全面にシリコン酸化膜等からなる第２層間絶
縁膜１６を形成して第１層間絶縁膜９を覆う。次に、Ｃ
ＶＤ法等により全面に、ポリシリコン膜などからなる第
１の導体膜、強誘電体膜及びポリシリコン膜等からなる
第２の導体膜を順次に形成して積層した後、パターニン
グして、トランジスタ形成領域の上方位置、及び素子分
離領域３の上方位置の第２層間絶縁膜１６上にそれぞ
れ、第１強誘電体容量９５Ａ、９４Ａを形成する。各強
誘電体容量９５Ａ、９４Ａはそれぞれ、下部電極１Ａ、
１Ｂ、強誘電体膜１１Ａ、１１Ｂ及び上部電極２１Ａ、
２１Ｂが積層されて構成される。Next, as shown in FIG. 5C, a second interlayer insulating film 16 made of a silicon oxide film or the like is formed on the entire surface by CVD or the like to cover the first interlayer insulating film 9. Next, C
A first conductor film made of a polysilicon film or the like, a second conductor film made of a ferroelectric film, a polysilicon film, etc. are sequentially formed and laminated on the entire surface by a VD method or the like, and then patterned. First ferroelectric capacitors 95A and 94A are formed on the second interlayer insulating film 16 above the formation region and above the element isolation region 3, respectively. Each of the ferroelectric capacitors 95A and 94A is connected to a lower electrode 1A,
1B, ferroelectric films 11A and 11B and upper electrode 21A,
21B are laminated.

【００４９】次に、図５（ｄ）に示すように、ＣＶＤ法
等により、全面にシリコン酸化膜等からなる第３層間絶
縁膜２５を形成して第２層間絶縁膜１９を覆う。次に、
フォトリソグラフィ法により、第３層間絶縁膜２５に各
強誘電体容量９５Ａ、９４Ａの各上部電極２１Ａ、２１
Ｂを露出するコンタクトホールを形成すると共に、第３
層間絶縁膜２５及び第２層間絶縁膜１６に第１層配線３
１Ａ、３１Ｃを露出するコンタクトホールを形成する。
次に、各コンタクトホール内に、ＣＶＤ法等により多結
晶シリコン等を埋め込んで各プラグ電極４２Ａ〜４２Ｄ
を形成する。次に、ＣＶＤ法等により全面にアルミニウ
ム等を形成した後、フォトリソグラフィ法によりパター
ニングして、プラグ電極４２Ｃと接続されるように第２
層配線層３２Ａを形成すると共に、各プラグ電極４２
Ａ、４２Ｂ及び４２Ｄと接続されるように別な第２層配
線３２Ｂを形成する。Next, as shown in FIG. 5D, a third interlayer insulating film 25 made of a silicon oxide film or the like is formed on the entire surface by a CVD method or the like to cover the second interlayer insulating film 19. next,
The upper electrodes 21A, 21A of the ferroelectric capacitors 95A, 94A are formed on the third interlayer insulating film 25 by photolithography.
A contact hole exposing B is formed, and a third hole is formed.
The first layer wiring 3 is formed on the interlayer insulating film 25 and the second interlayer insulating film 16.
A contact hole exposing 1A and 31C is formed.
Next, polycrystalline silicon or the like is buried in each contact hole by a CVD method or the like to form plug electrodes 42A to 42D.
To form Next, after aluminum or the like is formed on the entire surface by a CVD method or the like, patterning is performed by a photolithography method so that the second electrode is connected to the plug electrode 42C.
The layer wiring layer 32A is formed, and each plug electrode 42 is formed.
Another second layer wiring 32B is formed so as to be connected to A, 42B and 42D.

【００５０】次に、図６（ｅ）に示すように、ＣＶＤ法
等により、全面にシリコン酸化膜等からなる第４層間絶
縁膜３１を形成して第３層間絶縁膜２５を覆う。次に、
ＣＶＤ法等により全面に、ポリシリコン膜などからなる
第１の導体膜、強誘電体膜及びポリシリコン膜等からな
る第２の導体膜を順次に形成して積層した後、パターニ
ングして、トランジスタ形成領域の上方位置、及び素子
分離領域３の上方位置の第４層間絶縁膜１６上にそれぞ
れ、第１強誘電体容量９４Ｂ、９５Ｂを形成する。各強
誘電体容量９４Ｂ、９５Ｂはそれぞれ、下部電極２Ａ、
２Ｂ、強誘電体膜１２Ａ、１２Ｂ及び上部電極２２Ａ、
２２Ｂが積層されて構成される。Next, as shown in FIG. 6E, a fourth interlayer insulating film 31 made of a silicon oxide film or the like is formed on the entire surface by a CVD method or the like to cover the third interlayer insulating film 25. next,
A first conductor film made of a polysilicon film or the like, a second conductor film made of a ferroelectric film, a polysilicon film, etc. are sequentially formed and laminated on the entire surface by a CVD method or the like, and then patterned. First ferroelectric capacitors 94B and 95B are formed on the fourth interlayer insulating film 16 above the formation region and above the element isolation region 3, respectively. Each of the ferroelectric capacitors 94B and 95B is connected to the lower electrode 2A,
2B, ferroelectric films 12A and 12B and upper electrode 22A,
22B are laminated.

【００５１】次に、図６（ｆ）に示すように、ＣＶＤ法
等により、全面にシリコン酸化膜等からなる第５層間絶
縁膜３８を形成して第４層間絶縁膜３０を覆う。次に、
フォトリソグラフィ法により、第５層間絶縁膜３８に各
強誘電体容量９５Ｂ、９４Ｂの各上部電極２２Ａ、２２
Ｂを露出するコンタクトホールを形成すると共に、第５
層間絶縁膜３８及び第４層間絶縁膜３３に第２層配線層
３２Ａを露出するコンタクトホールを形成する。次に、
各コンタクトホール内に、ＣＶＤ法等により多結晶シリ
コン等を埋め込んで各プラグ電極４３Ａ、４３Ｂ、４３
Ｃを形成する。次に、ＣＶＤ法等により全面にアルミニ
ウム等を形成した後、フォトリソグラフィ法によりパタ
ーニングして、プラグ電極４３Ａ〜４３Ｃと接続される
ように第３層配線層３３を形成する。次に、ＣＶＤ法等
により第３層配線層３３を含む第５層間絶縁膜３８上
に、シリコン酸化膜等からなる最終絶縁膜４５を形成し
て、強誘電体メモリ１を完成させる。Next, as shown in FIG. 6F, a fifth interlayer insulating film 38 made of a silicon oxide film or the like is formed on the entire surface by CVD or the like to cover the fourth interlayer insulating film 30. next,
The upper electrodes 22A, 22B of the ferroelectric capacitors 95B, 94B are formed on the fifth interlayer insulating film 38 by photolithography.
A contact hole exposing B is formed, and a fifth hole is formed.
A contact hole exposing the second wiring layer 32A is formed in the interlayer insulating film 38 and the fourth interlayer insulating film 33. next,
Polycrystalline silicon or the like is embedded in each contact hole by a CVD method or the like to form plug electrodes 43A, 43B, 43.
Form C. Next, after aluminum or the like is formed on the entire surface by CVD or the like, patterning is performed by photolithography to form a third wiring layer 33 so as to be connected to the plug electrodes 43A to 43C. Next, a final insulating film 45 made of a silicon oxide film or the like is formed on the fifth interlayer insulating film 38 including the third wiring layer 33 by a CVD method or the like, and the ferroelectric memory 1 is completed.

【００５２】このように、この例の構成によれば、強誘
電体メモリ１を構成する（１Ｔ／２Ｃセル）から成るメ
モリセル５Ａ、５Ｂの内、メモリセル５Ａでは、第４層
間絶縁膜３３上に形成された上層強誘電体容量の第１強
誘電体容量９４Ｂ、第２強誘電体容量９５Ｂを用いる一
方、メモリセル５Ｂでは第２層間絶縁膜１６上に形成さ
れた下層強誘電体容量の第１強誘電体容量９４Ａ、第２
強誘電体容量９５Ａを用いるようにしたので、上層強誘
電体容量の２個の強誘電体容量９４Ｂ、９５Ｂ及び下層
強誘電体容量の２個の強誘電体容量９４Ａ、９５Ａを共
に、同じ後工程で製造することができる。したがって、
（１Ｔ／２Ｃセル）型の強誘電体メモリにおいて、必要
な強誘電体容量の面積を確保したまま、強誘電体容量１
個あたりの占有面積を縮小することができ、かつ１個の
メモリセルトランジスタに接続する２個の強誘電体容量
間の特性ばらつきをなくすことができる。As described above, according to the configuration of this example, among the memory cells 5A and 5B comprising the ferroelectric memory 1 (1T / 2C cells), in the memory cell 5A, the fourth interlayer insulating film 33 is provided. The first ferroelectric capacitor 94B and the second ferroelectric capacitor 95B of the upper ferroelectric capacitor formed thereon are used, while the lower ferroelectric capacitor formed on the second interlayer insulating film 16 is used in the memory cell 5B. Of the first ferroelectric capacitor 94A and the second
Since the ferroelectric capacitor 95A is used, the two ferroelectric capacitors 94B and 95B of the upper ferroelectric capacitor and the two ferroelectric capacitors 94A and 95A of the lower ferroelectric capacitor are both the same. It can be manufactured in process. Therefore,
In a (1T / 2C cell) type ferroelectric memory, the ferroelectric capacitor 1 is maintained while a necessary ferroelectric capacitor area is secured.
The occupied area per unit can be reduced, and the characteristic variation between two ferroelectric capacitors connected to one memory cell transistor can be eliminated.

【００５３】◇第２実施例 図７は、この発明の第２実施例である強誘電体メモリの
構成を示す断面図である。この例の強誘電体メモリの構
成が、上述した第１実施例の構成と大きく異なるところ
は、下層強誘電体容量及び上層強誘電体容量の下部電極
を容量プラグ電極を介して配線層に接続するようにした
点である。この例の強誘電体メモリ２０は、図７に示す
ように、下層強誘電体容量の第１強誘電体容量９４Ａ及
び第２強誘電体容量９５Ａの下部電極１Ａ、１Ｂは共
に、容量プラグ電極７１Ａ、７１Ｂを介して第１層配線
層３１Ｄ、３１Ｅに接続されている。そして、各配線３
１Ｄ、３１Ｅをプレート線９６Ｂ、９７Ｂとして用い
る。FIG. 7 is a sectional view showing the structure of a ferroelectric memory according to a second embodiment of the present invention. The configuration of the ferroelectric memory of this example is significantly different from the configuration of the first embodiment described above. The lower electrodes of the lower ferroelectric capacitor and the upper ferroelectric capacitor are connected to the wiring layer via the capacitor plug electrode. The point is to do so. As shown in FIG. 7, in the ferroelectric memory 20 of this example, the lower electrodes 1A and 1B of the first ferroelectric capacitor 94A and the lower ferroelectric capacitor 95A of the lower ferroelectric capacitor are both a capacitor plug electrode. The first wiring layers 31D and 31E are connected via 71A and 71B. And each wiring 3
1D and 31E are used as plate lines 96B and 97B.

【００５４】同様にして、上層強誘電体容量の第１強誘
電体容量９４Ｂ及び第２強誘電体容量９５Ｂの下部電極
２Ｂ、２Ａは共に、容量プラグ電極７２Ｂ、７２Ａを介
して第２層配線層３２Ｄ、３２Ｃに接続されている。そ
して、各配線３２Ｄ、３２Ｃをプレート線９６Ａ、９７
Ａとして用いる。Similarly, the lower electrodes 2B, 2A of the first ferroelectric capacitor 94B of the upper ferroelectric capacitor and the lower electrode 2B, 2A of the second ferroelectric capacitor 95B are connected to the second layer wiring via the capacitor plug electrodes 72B, 72A. It is connected to layers 32D and 32C. Then, the wirings 32D and 32C are connected to the plate lines 96A and 97, respectively.
Used as A.

【００５５】この例によれば、各下部電極１Ａ、１Ｂよ
りも各配線層３１Ｄ、３１Ｅの抵抗を低くすれば、同様
にして各下部電極２Ａ、２Ｂよりも各配線層３２Ｃ、３
２Ｄの抵抗を低くすれば、プレート線の抵抗を低減する
ことができる。したがって、強誘電体メモリの動作時に
無駄な消費電力を削減することができるようになる。こ
れ以外は、上述した第１実施例と略同様である。それゆ
え、図７において、図１の構成部分と対応する各部に
は、同一の番号を付してその説明を省略する。According to this example, if the resistance of each of the wiring layers 31D and 31E is made lower than that of each of the lower electrodes 1A and 1B, similarly, each of the wiring layers 32C and 3E is made smaller than each of the lower electrodes 2A and 2B.
If the 2D resistance is reduced, the resistance of the plate line can be reduced. Therefore, unnecessary power consumption during the operation of the ferroelectric memory can be reduced. Other than this, it is substantially the same as the first embodiment described above. Therefore, in FIG. 7, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.

【００５６】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、強誘電体メモ
リの動作時に無駄な消費電力を削減することができる。As described above, according to the structure of this embodiment, substantially the same effects as those described in the first embodiment can be obtained. In addition, according to the configuration of this example, it is possible to reduce unnecessary power consumption during operation of the ferroelectric memory.

【００５７】◇第３実施例 図８は、この発明の第２実施例である強誘電体メモリの
構成を示す断面図である。この例の強誘電体メモリの構
成が、上述した第１実施例の構成と大きく異なるところ
は、下層強誘電体容量及び上層強誘電体容量の下部電極
を第１及び第２強誘電体容量に共通に用いるようにした
点である。この例の強誘電体メモリ４０は、図８に示す
ように、下層強誘電体容量の第１強誘電体容量９４Ａ及
び第２強誘電体容量９５Ａの下部電極１は両強誘電体容
量９４Ａ、９５Ａに共通に用いられるように構成されて
いる。また、共通の下部電極１は容量プラグ電極７１、
第１層配線層３１Ａ及びプラグ電極４１Ａを通じて第１
メモリセルトランジスタ９３Ａに接続されている。ま
た、上部電極２１Ａ、２２Ｂはプラグ電極４２Ａ、４２
Ｂを通じて第２層配線層３２Ａ、３２Ｂに接続されてい
る。Third Embodiment FIG. 8 is a sectional view showing a structure of a ferroelectric memory according to a second embodiment of the present invention. The configuration of the ferroelectric memory of this example is significantly different from the configuration of the first embodiment described above in that the lower electrodes of the lower ferroelectric capacitor and the upper ferroelectric capacitor are replaced with the first and second ferroelectric capacitors. The point is that they are commonly used. In the ferroelectric memory 40 of this example, as shown in FIG. 8, the lower electrodes 1 of the first ferroelectric capacitor 94A and the second ferroelectric capacitor 95A of the lower ferroelectric capacitor are both ferroelectric capacitors 94A, 95A. Further, the common lower electrode 1 is a capacitor plug electrode 71,
The first through the first wiring layer 31A and the plug electrode 41A
It is connected to the memory cell transistor 93A. The upper electrodes 21A and 22B are connected to the plug electrodes 42A and 42B.
B is connected to the second wiring layers 32A and 32B.

【００５８】同様にして、上層強誘電体容量の第１強誘
電体容量９４Ｂ及び第２強誘電体容量９５Ｂの下部電極
２は両強誘電体容量９４Ｂ、９４Ｂに共通に用いられる
ように構成されている。また、共通の下部電極２は容量
プラグ電極７２、第２層配線層３２Ｃ、プラグ電極４２
Ｃ、第１層配線層３１Ｃ及びプラグ電極４１Ｃを通じて
第２メモリセルトランジスタ９３Ｂに接続されている。
また、上部電極２２Ａ、２２Ｂはプラグ電極４３Ａ、４
３Ｂを通じて第３層配線層３３Ａ、３３Ｂに接続されて
いる。Similarly, the lower electrodes 2 of the first ferroelectric capacitor 94B and the second ferroelectric capacitor 95B of the upper ferroelectric capacitor are configured to be commonly used for both ferroelectric capacitors 94B, 94B. ing. Further, the common lower electrode 2 includes a capacitor plug electrode 72, a second wiring layer 32C, and a plug electrode 42.
C, the first wiring layer 31C and the plug electrode 41C are connected to the second memory cell transistor 93B.
The upper electrodes 22A and 22B are plug electrodes 43A and 4B.
3B, they are connected to the third wiring layers 33A, 33B.

【００５９】この例によれば、下層強誘電体容量の２個
の強誘電体容量９４Ａ、９５Ａ及び上層強誘電体容量の
２個の強誘電体容量９４Ｂ、９５Ｂを共に共通の下部電
極１、２に形成するようにしたので、強誘電体容量の構
造を簡単にすることができ、また強誘電体メモリのサイ
ズの縮小化も可能となる。According to this example, the two ferroelectric capacitors 94A and 95A of the lower ferroelectric capacitor and the two ferroelectric capacitors 94B and 95B of the upper ferroelectric capacitor are connected to the common lower electrode 1, 2, the structure of the ferroelectric capacitor can be simplified, and the size of the ferroelectric memory can be reduced.

【００６０】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、強誘電体容量
の構造を簡単にすることができる。As described above, according to the structure of this embodiment, substantially the same effects as those described in the first embodiment can be obtained. In addition, according to the configuration of this example, the structure of the ferroelectric capacitor can be simplified.

【００６１】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、強誘電体
メモリに用いられる強誘電体メモリのビット線は、強誘
電体容量の下部位置でも、プレート線と同層でも、ある
いは層間絶縁膜を介してそれよりも上部位置に配置する
ようにしても良い。また、各層間絶縁膜はシリコン酸化
膜に限らずに、ＢＳＧ(Boro-Silicate Glass）膜、ＰＳ
Ｇ（Phospho-Silicate Glass)膜、ＢＰＳＧ（Boro-Phos
pho-Silicate Glass)膜等の他の絶縁膜を用いることが
できる。Although the embodiment of the present invention has been described in detail with reference to the drawings, the specific configuration is not limited to this embodiment, and there may be changes in the design without departing from the gist of the present invention. Is also included in the present invention. For example, a bit line of a ferroelectric memory used in a ferroelectric memory may be arranged at a lower position of a ferroelectric capacitor, in the same layer as a plate line, or at an upper position through an interlayer insulating film. You may do it. Each interlayer insulating film is not limited to a silicon oxide film, but may be a BSG (Boro-Silicate Glass) film, a PS
G (Phospho-Silicate Glass) film, BPSG (Boro-Phos
Another insulating film such as a pho-silicate glass film can be used.

【００６２】また、ゲート絶縁膜は、酸化膜（Oxide Fi
lm)に限らずに、窒化膜（Nitride Film）でも良く、あ
るいは、酸化膜と窒化膜との二重膜構成でも良い。つま
り、ＭＩＳ（Metal Insulator Semiconductor）型トラ
ンジスタである限り、ＭＯＳ型トランジスタに限らず
に、ＭＮＳ(Metal Nitride Semiconductor)型トランジ
スタでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxi
de Semiconductor)型トランジスタでも良い。また、半
導体基板又は各半導体領域の導電型はＰ型とＮ型とを逆
にしても良い。すなわち、Ｎチャネル型に限らずＰチャ
ネル型のＭＩＳ型トランジスタに対しても適用できる。
また、各層間絶縁膜の層数は、用途、目的等によって変
更することができる。The gate insulating film is an oxide film (Oxide Fi
Not limited to (lm), a nitride film (Nitride Film) may be used, or a double film structure of an oxide film and a nitride film may be used. That is, as long as the transistor is a MIS (Metal Insulator Semiconductor) transistor, the transistor is not limited to a MOS transistor but may be a MNS (Metal Nitride Semiconductor) transistor or an MNOS (Metal Nitride Oxi) transistor.
de Semiconductor) type transistor. Further, the conductivity type of the semiconductor substrate or each semiconductor region may be reversed between the P type and the N type. That is, the present invention can be applied not only to the N-channel type but also to a P-channel type MIS transistor.
Further, the number of layers of each interlayer insulating film can be changed depending on the use, purpose, and the like.

【００６３】[0063]

【発明の効果】以上説明したように、この発明の強誘電
体メモリ及びその製造方法によれば、スイッチング動作
を行う１個のメモリセルトランジスタと、データを記憶
し保持する２個の強誘電体容量とにより１個のメモリセ
ルが構成される強誘電体メモリにおいて、同一メモリセ
ルに用いられる２個の強誘電体容量を同一層に形成する
ようにしたので、製造時の後工程を同じにすることがで
きる。したがって、（１Ｔ／２Ｃセル）型の強誘電体メ
モリにおいて、必要な強誘電体容量の面積を確保したま
ま、強誘電体容量１個あたりの占有面積を縮小すること
ができ、かつ１個のメモリセルトランジスタに接続する
２個の強誘電体容量間の特性ばらつきをなくすことがで
きる。As described above, according to the ferroelectric memory and the method of manufacturing the same of the present invention, one memory cell transistor for performing a switching operation and two ferroelectrics for storing and holding data are provided. In a ferroelectric memory in which one memory cell is constituted by a capacitor, two ferroelectric capacitors used for the same memory cell are formed in the same layer. can do. Therefore, in the (1T / 2C cell) type ferroelectric memory, the area occupied by one ferroelectric capacitor can be reduced while securing the necessary ferroelectric capacitor area, and one ferroelectric capacitor can be used. Characteristic variations between two ferroelectric capacitors connected to the memory cell transistor can be eliminated.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１実施例である強誘電体メモリの
構成を示す断面図である。FIG. 1 is a sectional view showing a configuration of a ferroelectric memory according to a first embodiment of the present invention.

【図２】同強誘電体メモリを構成する１Ｔ／２Ｃセルの
等価回路図である。FIG. 2 is an equivalent circuit diagram of a 1T / 2C cell constituting the ferroelectric memory.

【図３】同強誘電体メモリの変形例を示す断面図であ
る。FIG. 3 is a sectional view showing a modification of the ferroelectric memory.

【図４】同強誘電体メモリの製造方法を工程順に示す工
程図である。FIG. 4 is a process chart showing a method of manufacturing the ferroelectric memory in the order of steps.

【図５】同強誘電体メモリの製造方法を工程順に示す工
程図である。FIG. 5 is a process chart showing a method of manufacturing the ferroelectric memory in the order of steps.

【図６】同強誘電体メモリの製造方法を工程順に示す工
程図である。FIG. 6 is a process chart showing a method of manufacturing the ferroelectric memory in the order of steps.

【図７】この発明の第２実施例である強誘電体メモリの
構成を示す断面図である。FIG. 7 is a sectional view showing a configuration of a ferroelectric memory according to a second embodiment of the present invention;

【図８】この発明の第３実施例である強誘電体メモリの
構成を示す断面図である。FIG. 8 is a sectional view showing a configuration of a ferroelectric memory according to a third embodiment of the present invention.

【図９】従来の強誘電体メモリを構成する１Ｔ／２Ｃセ
ルの概略を示す断面図である。FIG. 9 is a sectional view schematically showing a 1T / 2C cell constituting a conventional ferroelectric memory.

【図１０】従来の強誘電体メモリを構成する２Ｔ／２Ｃ
セルの概略を示す断面図である。FIG. 10 shows 2T / 2C constituting a conventional ferroelectric memory
It is sectional drawing which shows the outline of a cell.

【図１１】従来の強誘電体メモリを構成する１Ｔ／２Ｃ
セルの等価回路図である。FIG. 11 shows 1T / 2C constituting a conventional ferroelectric memory
It is an equivalent circuit diagram of a cell.

【図１２】強誘電体メモリを構成するメモリセルの設計
方法の概略的な説明図である。FIG. 12 is a schematic explanatory view of a method for designing a memory cell constituting a ferroelectric memory.

【符号の説明】[Explanation of symbols]

１Ａ、１Ｂ、２Ａ、２Ｂ 下部電極 ５Ａ、５Ｂ メモリセル（１Ｔ／２Ｃセル） ７ ゲート酸化膜 ９ 第１層間絶縁膜 １０、２０、４０ 強誘電体メモリ １１Ａ、１１Ｂ、１２Ａ、１２Ｂ 強誘電体膜 １６ 第２層間絶縁膜 ２１Ａ、２２Ａ、２１Ｂ、２２Ｂ 上部電極 ２３Ａ、２３Ｂ 強誘電体膜 ２５ 第３層間絶縁膜 ３０ 第４層間絶縁膜 ３１Ａ〜３１Ｃ 第１層配線層 ３２Ａ、３２Ｂ 第２層配線層 ３３ 第３層配線層 ３８ 第５層間絶縁膜 ４１Ａ〜４１Ｃ、４２Ａ〜４２Ｄ、４３Ａ〜４３Ｃ
プラグ電極 ４５ 最終絶縁膜 ５１Ａ、５１Ｂ ゲート電極 ６１Ａ〜６１Ｃ 拡散領域 ９１Ａ、９１Ｂ ワード線 ９３Ａ、９３Ｂ メモリセルトランジスタ ９４Ａ、９５Ａ 下層強誘電体容量 ９４Ｂ、９５Ｂ 上層強誘電体容量1A, 1B, 2A, 2B Lower electrode 5A, 5B Memory cell (1T / 2C cell) 7 Gate oxide film 9 First interlayer insulating film 10, 20, 40 Ferroelectric memory 11A, 11B, 12A, 12B Ferroelectric film 16 Second interlayer insulating film 21A, 22A, 21B, 22B Upper electrode 23A, 23B Ferroelectric film 25 Third interlayer insulating film 30 Fourth interlayer insulating film 31A-31C First layer wiring layer 32A, 32B Second layer wiring layer 33 third layer wiring layer 38 fifth interlayer insulating film 41A-41C, 42A-42D, 43A-43C
Plug electrode 45 Final insulating film 51A, 51B Gate electrode 61A-61C Diffusion region 91A, 91B Word line 93A, 93B Memory cell transistor 94A, 95A Lower ferroelectric capacitor 94B, 95B Upper ferroelectric capacitor

Claims (15)

【特許請求の範囲】[Claims] 【請求項１】 スイッチング動作を行う１個のメモリセ
ルトランジスタと、データを記憶し保持する２個の強誘
電体容量とにより１個のメモリセルが構成される強誘電
体メモリであって、 同一メモリセルに用いられる２個の強誘電体容量が同一
層に形成されていることを特徴とする強誘電体メモリ。1. A ferroelectric memory in which one memory cell is composed of one memory cell transistor performing a switching operation and two ferroelectric capacitors for storing and holding data. A ferroelectric memory, wherein two ferroelectric capacitors used for a memory cell are formed in the same layer. 【請求項２】 スイッチング動作を行う１個のメモリセ
ルトランジスタと、データを記憶し保持する２個の強誘
電体容量とにより１個のメモリセルが構成される強誘電
体メモリであって、 前記強誘電体容量が高さ位置が異なる第１層と第２層と
に分かれて形成され、かつ、同一メモリセルに用いられ
る２個の強誘電体容量が同一層に形成されていることを
特徴とする強誘電体メモリ。2. A ferroelectric memory in which one memory cell is composed of one memory cell transistor performing a switching operation and two ferroelectric capacitors storing and retaining data, A ferroelectric capacitor is formed separately in a first layer and a second layer having different height positions, and two ferroelectric capacitors used for the same memory cell are formed in the same layer. Ferroelectric memory. 【請求項３】 前記第１層の強誘電体容量と前記第２層
の強誘電体容量とが、層間絶縁膜を介して形成されてい
ることを特徴とする請求項２記載の強誘電体メモリセ
ル。3. The ferroelectric device according to claim 2, wherein the ferroelectric capacitor of the first layer and the ferroelectric capacitor of the second layer are formed via an interlayer insulating film. Memory cells. 【請求項４】 半導体基板上に形成された１個のメモリ
セルトランジスタと、前記メモリセルトランジスタの上
方位置に形成された２個の強誘電体容量とを有し、前記
２個の強誘電体容量は、高さ位置が異なる第１層と第２
層とに分かれて形成されていることを特徴とする強誘電
体メモリ。4. A semiconductor device comprising: one memory cell transistor formed on a semiconductor substrate; and two ferroelectric capacitors formed above the memory cell transistor, wherein the two ferroelectrics are provided. The capacitance is different between the first layer and the second layer at different height positions.
A ferroelectric memory characterized by being formed separately from layers. 【請求項５】 前記強誘電体容量のうち、同一メモリセ
ルに用いられるものは前記第１層又は第２層のいずれか
に形成されていることを特徴とする請求項４記載の強誘
電体メモリ。5. The ferroelectric capacitor according to claim 4, wherein one of the ferroelectric capacitors used for the same memory cell is formed in one of the first layer and the second layer. memory. 【請求項６】 半導体基板上に形成されたメモリセルト
ランジスタと、該メモリセルトランジスタ上に第１層間
絶縁膜を介して形成された第１強誘電体容量と、該第１
強誘電体容量上に第２層間絶縁膜を介して形成された第
１層配線層と、該第１配線層上に第３層間絶縁膜を介し
て形成された第２強誘電体容量と、該第２強誘電体容量
上に第４層間絶縁膜を介して形成された第２層配線層と
を有することを特徴とする強誘電体メモリ。6. A memory cell transistor formed on a semiconductor substrate, a first ferroelectric capacitor formed on the memory cell transistor via a first interlayer insulating film, and
A first wiring layer formed on the ferroelectric capacitor via a second interlayer insulating film, a second ferroelectric capacitor formed on the first wiring layer via a third interlayer insulating film, A second wiring layer formed on the second ferroelectric capacitor via a fourth interlayer insulating film. 【請求項７】 前記第１強誘電体容量及び第２強誘電体
容量がそれぞれ一対から構成され、該一対の強誘電体容
量は同一層に形成されていることを特徴とする請求項６
記載の強誘電体メモリ。7. The ferroelectric capacitor according to claim 6, wherein the first ferroelectric capacitor and the second ferroelectric capacitor each comprise a pair, and the pair of ferroelectric capacitors are formed in the same layer.
The ferroelectric memory according to claim 1. 【請求項８】 前記メモリセルトランジスタに、前記第
１強誘電体容量あるいは第２強誘電体容量が接続されて
いることを特徴とする請求項７記載の強誘電体メモリ。8. The ferroelectric memory according to claim 7, wherein the first ferroelectric capacitor or the second ferroelectric capacitor is connected to the memory cell transistor. 【請求項９】 半導体基板上に形成された複数の拡散領
域の内の１つの拡散領域を共有する２個のメモリセルト
ランジスタと、該メモリセルトランジスタ上に第１層間
絶縁膜を介して形成された一対の第１強誘電体容量と、
該第１強誘電体容量上に第２層間絶縁膜を介して形成さ
れた第１層配線層と、該第１配線層上に第３層間絶縁膜
を介して形成された一対の第２強誘電体容量と、該第２
強誘電体容量上に第４層間絶縁膜を介して形成された第
２層配線層とを有し、少なくとも前記２個のメモリセル
トランジスタ、前記一対の第１強誘電体容量及び前記一
対の第２強誘電体容量の組み合わせにより２ビット分の
メモリセルが構成されていることを特徴とする強誘電体
メモリ。9. Two memory cell transistors sharing one diffusion region among a plurality of diffusion regions formed on a semiconductor substrate, and formed on the memory cell transistor via a first interlayer insulating film. A pair of first ferroelectric capacitors,
A first wiring layer formed on the first ferroelectric capacitor via a second interlayer insulating film; and a pair of second ferroelectric layers formed on the first wiring layer via a third interlayer insulating film. A dielectric capacitor, and the second
A second wiring layer formed on the ferroelectric capacitor via a fourth interlayer insulating film, wherein at least the two memory cell transistors, the pair of first ferroelectric capacitors, and the pair of first A ferroelectric memory, wherein a memory cell for 2 bits is constituted by a combination of two ferroelectric capacitors. 【請求項１０】 半導体基板上の素子分離領域により囲
まれた活性領域に、第１及び第２メモリセルトランジス
タを形成する工程と、 前記半導体基板上に第１層間絶縁膜を形成した後、該第
１層間絶縁膜の表面に前記第１及び第２メモリセルトラ
ンジスタから引き出された第１層配線層を形成する工程
と、 前記第１層配線層を含む前記第１層間絶縁膜を第２層間
絶縁膜で覆った後、該第２層間絶縁膜上に一対の第１強
誘電体容量を形成する工程と、 前記一対の第１強誘電体容量を含む前記第２層間絶縁膜
を第３層間絶縁膜で覆った後、該第３層間絶縁膜上に任
意の前記第１層配線層及び前記一対の第１強誘電体容量
の一方の電極と接続するように第２層配線層を形成する
工程と、 前記第２層配線層を含む前記第３層間絶縁膜を第４層間
絶縁膜で覆った後、該第４層間絶縁膜上に一対の第２強
誘電体容量を形成する工程と、 前記一対の第２強誘電体容量を含む前記第４層間絶縁膜
を第５層間絶縁膜で覆った後、該第５層間絶縁膜上に任
意の前記第２層配線層及び前記一対の第２強誘電体容量
の一方の電極と接続するように第３層配線層を形成する
工程とを含むことを特徴とする強誘電体メモリの製造方
法。10. A step of forming first and second memory cell transistors in an active region surrounded by an element isolation region on a semiconductor substrate, and forming a first interlayer insulating film on the semiconductor substrate. Forming a first wiring layer drawn from the first and second memory cell transistors on a surface of a first interlayer insulating film; and forming the first interlayer insulating film including the first wiring layer on a second interlayer. Forming a pair of first ferroelectric capacitors on the second interlayer insulating film after covering with an insulating film; and connecting the second interlayer insulating film including the pair of first ferroelectric capacitors to a third interlayer insulating film. After covering with an insulating film, a second layer wiring layer is formed on the third interlayer insulating film so as to be connected to any of the first layer wiring layer and one electrode of the pair of first ferroelectric capacitors. A third interlayer insulating film including the second wiring layer and a fourth interlayer insulating film. Forming a pair of second ferroelectric capacitors on the fourth interlayer insulating film, and covering the fourth interlayer insulating film including the pair of second ferroelectric capacitors with a fifth interlayer insulating film Forming a third layer wiring layer on the fifth interlayer insulating film so as to be connected to an arbitrary second layer wiring layer and one electrode of the pair of second ferroelectric capacitors. A method for manufacturing a ferroelectric memory, comprising: 【請求項１１】 前記一対の第１強誘電体容量及び第２
強誘電体容量の一方の電極が、上部電極であることを特
徴とする請求項１０記載の強誘電体メモリの製造方法。11. The pair of first ferroelectric capacitors and a second ferroelectric capacitor.
11. The method for manufacturing a ferroelectric memory according to claim 10, wherein one electrode of the ferroelectric capacitor is an upper electrode. 【請求項１２】 前記第１及び第２メモリセルトランジ
スタが、前記半導体基板上に形成された複数の拡散領域
の内の１つの拡散領域を共有していることを特徴とする
請求項１０又は１１記載の強誘電体メモリの製造方法。12. The semiconductor memory device according to claim 10, wherein the first and second memory cell transistors share one diffusion region among a plurality of diffusion regions formed on the semiconductor substrate. The manufacturing method of the ferroelectric memory according to the above. 【請求項１３】 前記第１及び第２メモリセルトランジ
スタが共有する１つの拡散領域がビット線に接続される
ことを特徴とする請求項１２記載の強誘電体メモリの製
造方法。13. The method of manufacturing a ferroelectric memory according to claim 12, wherein one diffusion region shared by said first and second memory cell transistors is connected to a bit line. 【請求項１４】 前記一対の第１強誘電体容量の直列接
続回路と、前記一対の第２強誘電体容量の直列接続回路
とが前記第１あるいは第２メモリセルトランジスタを介
して接続されることを特徴とする請求項１０乃至１４の
いずれか１に記載の強誘電体メモリセルの製造方法。14. The series connection circuit of the pair of first ferroelectric capacitors and the series connection circuit of the pair of second ferroelectric capacitors are connected via the first or second memory cell transistor. The method for manufacturing a ferroelectric memory cell according to any one of claims 10 to 14, wherein: 【請求項１５】 前記一対の第１強誘電体容量の直列接
続回路及び前記一対の第２強誘電体容量の直列接続回路
の両端がそれぞれ、プレート線に接続されることを特徴
とする請求項１４記載の強誘電体メモリの製造方法。15. Both ends of the series connection circuit of the pair of first ferroelectric capacitors and the series connection circuit of the pair of second ferroelectric capacitors are respectively connected to plate lines. 15. The method for manufacturing a ferroelectric memory according to 14.