JPH11121712A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
Semiconductor integrated circuit device and manufacture thereofInfo
- Publication number
- JPH11121712A JPH11121712A JP9280157A JP28015797A JPH11121712A JP H11121712 A JPH11121712 A JP H11121712A JP 9280157 A JP9280157 A JP 9280157A JP 28015797 A JP28015797 A JP 28015797A JP H11121712 A JPH11121712 A JP H11121712A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- fuse
- forming
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、冗長性向上のため
のフューズを周辺回路領域に有するＤＲＡＭ（Dynamic
Random Access Memory）に適用して有効な技術に関する
ものである。The present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to a DRAM (Dynamic) having a fuse for improving redundancy in a peripheral circuit region.
The present invention relates to a technology effective when applied to random access memory (Random Access Memory).
【０００２】[0002]
【従来の技術】大容量メモリを代表する半導体メモリと
してＤＲＡＭがある。このＤＲＡＭのメモリ容量は益々
増大する傾向にあり、それに伴ってＤＲＡＭのメモリセ
ルの集積度を向上させる観点からメモリセルの専有面積
も縮小せざるを得ない方向に進んでいる。2. Description of the Related Art A DRAM is a semiconductor memory that represents a large-capacity memory. The memory capacity of the DRAM tends to increase more and more, and accordingly, the area occupied by the memory cell must be reduced from the viewpoint of improving the integration degree of the memory cell of the DRAM.
【０００３】しかし、ＤＲＡＭのメモリセルにおける情
報蓄積用容量素子（キャパシタ）の蓄積容量値は、ＤＲ
ＡＭの動作マージンやソフトエラー等を考慮する観点か
ら世代によらず一定量が必要であり、一般に比例縮小で
きないことが知られている。However, the storage capacitance of an information storage capacitor (capacitor) in a memory cell of a DRAM is DR
It is known that a certain amount is required regardless of the generation from the viewpoint of considering the operation margin of the AM, the soft error, and the like, and it is generally impossible to reduce the proportion proportionally.
【０００４】そこで、限られた小さな占有面積内に必要
な蓄積容量を確保できるようなキャパシタ構造の開発が
進められており、その構造として、クラウン形状等の立
体的構造を有するポリシリコン等からなる下部電極に容
量絶縁膜を介してプレート電極形成する立体キャパシタ
構造が採用されている。Therefore, a capacitor structure capable of securing a necessary storage capacity within a limited small occupied area has been developed, and the structure is made of polysilicon having a three-dimensional structure such as a crown shape. A three-dimensional capacitor structure in which a plate electrode is formed on a lower electrode via a capacitance insulating film is employed.
【０００５】立体キャパシタは、キャパシタ電極をメモ
リセルの選択ＭＩＳＦＥＴ（MetalOxide Semiconductor
Field Effect Transistor ）の上層に配置する構造が
一般的であり、この場合、小さな占有面積で大きな蓄積
容量を確保できるとともに、必要とする蓄積容量が小さ
くてすむという特徴がある。In a three-dimensional capacitor, a capacitor electrode is a memory cell selection MISFET (Metal Oxide Semiconductor).
In general, the structure is arranged in the upper layer of the Field Effect Transistor). In this case, a large storage capacity can be secured with a small occupation area, and the required storage capacity is small.
【０００６】このような立体キャパシタ構造として、た
とえば特開平７−１２２６５４号公報に記載されている
技術、すなわちキャパシタをビット線の上方に配置す
る、いわゆるキャパシタ・オーバー・ビットライン(Cap
acitor Over Bitline;以下、ＣＯＢと略す）構造が知ら
れている。As such a three-dimensional capacitor structure, for example, a technique described in Japanese Patent Application Laid-Open No. 7-122654, that is, a so-called capacitor over bit line (Cap) in which a capacitor is arranged above a bit line.
An acitor over bitline (hereinafter abbreviated as COB) structure is known.
【０００７】上記のＣＯＢ構造を有するＤＲＡＭは、半
導体基板上にメモリセル選択用ＭＩＳＦＥＴおよび周辺
回路のＭＩＳＦＥＴを形成し、層間絶縁膜を介してメモ
リセルの上部にデータの書込み、読出しを行うためのビ
ット線および周辺回路の第１層配線が形成される。その
後情報蓄積用容量素子が形成される。情報蓄積用容量素
子は、蓄積電極（下部電極）、容量絶縁膜、プレート電
極（上部電極）を順次積層して形成される。情報蓄積用
容量素子の蓄積電極は、ｎ型の不純物（リン）をドープ
した多結晶シリコンで構成され、ｎチャネル型で構成さ
れたメモリセル選択ＭＩＳＦＥＴの半導体領域（ソー
ス、ドレイン領域）の一方にプラグ等を介して接続され
る。プレート電極は、複数のメモリセルに共通の電極と
して構成され、所定の固定電位が供給される。In the DRAM having the above-mentioned COB structure, a MISFET for selecting a memory cell and a MISFET for a peripheral circuit are formed on a semiconductor substrate, and data is written and read on and from the memory cell via an interlayer insulating film. A first layer wiring of the bit line and the peripheral circuit is formed. After that, an information storage capacitor is formed. The information storage capacitor is formed by sequentially stacking a storage electrode (lower electrode), a capacitor insulating film, and a plate electrode (upper electrode). The storage electrode of the information storage capacitance element is made of polycrystalline silicon doped with an n-type impurity (phosphorus), and is provided at one of the semiconductor regions (source and drain regions) of the memory cell selection MISFET of the n-channel type. It is connected via a plug or the like. The plate electrode is configured as a common electrode for a plurality of memory cells, and is supplied with a predetermined fixed potential.
【０００８】ビット線は、メモリセルを覆う絶縁膜に開
孔された接続孔を通じてメモリセル選択用ＭＩＳＦＥＴ
の半導体領域（ソース、ドレイン領域）の他方に接続さ
れる。ビット線は、データの書込み、読出し動作を高速
化するために低抵抗のメタル材料で構成される。The bit line is connected to a memory cell selecting MISFET through a connection hole opened in an insulating film covering the memory cell.
Connected to the other of the semiconductor regions (source and drain regions). The bit line is made of a low-resistance metal material in order to speed up data write and read operations.
【０００９】メモリセル選択用ＭＩＳＦＥＴのゲート電
極は、ＤＲＡＭのワード線と一体に形成され、多結晶シ
リコン膜およびその上層にタングステン等金属のシリサ
イド層を形成して低抵抗化を図っている。さらに近年で
は、シリサイド層に代えてタングステン等の金属層を形
成してさらなる低抵抗化を実現している。The gate electrode of the memory cell selecting MISFET is formed integrally with the word line of the DRAM, and a polycrystalline silicon film and a silicide layer of a metal such as tungsten are formed thereon to reduce the resistance. Furthermore, in recent years, a metal layer such as tungsten has been formed instead of the silicide layer to realize a further lower resistance.
【００１０】一方、ＤＲＡＭ等半導体集積回路装置の製
造工程における歩留まりの向上は、製造コスト削減のた
めの最重要課題であることは周知のとおりであり、歩留
まりを低下させる最大の要因が工程中に存在する塵埃等
によるパターン欠陥であることも周知である。よって、
塵埃等を減少させるために工程の自動化等の工程改善の
努力が払われているが、これにも一定の限界がある。On the other hand, it is well known that improving the yield in the manufacturing process of a semiconductor integrated circuit device such as a DRAM is the most important issue for reducing the manufacturing cost, and the biggest factor that reduces the yield is during the process. It is also well-known that the defect is a pattern defect due to existing dust or the like. Therefore,
Efforts have been made to improve the process such as automation of the process in order to reduce dust and the like, but this also has certain limitations.
【００１１】そこで、たとえば、昭和５９年１１月３０
日、株式会社オーム社発行、「ＬＳＩハンドブック」、
ｐ３８３〜ｐ３８５に記載されているように、半導体集
積回路に冗長性を持たせ、ウェハ工程の最終段階のプロ
ーブ検査で欠陥が観察された場合には、欠陥回路につな
がるフューズを切断して冗長回路を機能せしめるような
欠陥救済方法が採用される。このような冗長回路は、あ
らかじめ半導体集積回路内に組み込まれるため、素子形
成面積が増大し、集積度の向上という側面からは不利益
を伴うものではあるが、総合的な歩留まりの向上という
点からは大きな効果が得られるため、半導体集積回路装
置の集積度の向上とともに採用されるようになってい
る。Therefore, for example, on November 30, 1984,
Published by Ohm Co., Ltd., "LSI Handbook",
As described on pages 383 to 385, the semiconductor integrated circuit is provided with redundancy, and when a defect is observed in a probe test at the final stage of the wafer process, a fuse connected to the defective circuit is cut to form a redundant circuit. A defect remedy method that makes the function work is adopted. Since such a redundant circuit is built in a semiconductor integrated circuit in advance, the element formation area is increased, which is disadvantageous from the aspect of improving the integration degree, but from the viewpoint of improving the overall yield. Since a large effect can be obtained, it has been adopted as the degree of integration of the semiconductor integrated circuit device is improved.
【００１２】上記のようなフューズは、製造工程の増加
を抑制する観点から、ＤＲＡＭのメモリセル選択用ＭＩ
ＳＦＥＴあるいは周辺回路のＭＩＳＦＥＴのゲート電極
と同時に形成されるのが一般的である。この場合、フュ
ーズを構成する材料はゲート電極と同一の材料であり、
かつその膜厚もゲート電極の膜厚と同一になる。From the viewpoint of suppressing an increase in the number of manufacturing steps, the fuse as described above is used to select a memory cell selecting MI of a DRAM.
Generally, it is formed simultaneously with the gate electrode of the SFET or the MISFET of the peripheral circuit. In this case, the material forming the fuse is the same material as the gate electrode,
In addition, the film thickness becomes the same as the film thickness of the gate electrode.
【００１３】また、フューズはメモリセルを形成した後
の金属配線と同時に形成される場合もあり、このような
場合には金属配線の主導電層であるアルミニウムで構成
されることとなる。The fuse may be formed at the same time as the metal wiring after the memory cell is formed. In such a case, the fuse is made of aluminum, which is the main conductive layer of the metal wiring.
【００１４】[0014]
【発明が解決しようとする課題】しかし、半導体集積回
路装置の集積度の向上に伴ってＭＩＳＦＥＴのゲート電
極の膜厚が薄くなり、フューズの膜厚も薄くなる。フュ
ーズの切断は、通常フューズへのレーザ光の照射による
フューズ材料の蒸発（昇華）とその体積膨張に伴う上層
絶縁膜の破壊により行われるものであるが、フューズ膜
厚の薄膜化は膨張体積の減少による上層絶縁膜の破壊力
の低下を引き起こす。However, as the degree of integration of a semiconductor integrated circuit device increases, the thickness of the gate electrode of the MISFET decreases and the thickness of the fuse also decreases. The fuse is normally cut by evaporating (sublimating) the fuse material by irradiating the fuse with a laser beam and breaking the upper insulating film due to the volume expansion of the fuse material. The decrease causes a decrease in the destructive power of the upper insulating film.
【００１５】そこで、フューズ面積を増加して蒸発する
フューズ材料の堆積を増加する方策が考えられるが専有
面積が増加するため好ましくない。また、フューズの膜
厚がゲート電極の膜厚に依存しないようにゲート電極形
成工程とは別の独立の工程により形成する方策を考える
ことができるが、工程が増加するため好ましくない。In order to solve this problem, a measure for increasing the area of the fuse and increasing the deposition of the evaporating fuse material can be considered, but this is not preferable because the occupied area increases. In addition, it is possible to consider a method of forming the fuse in an independent step different from the gate electrode forming step so that the thickness of the fuse does not depend on the thickness of the gate electrode. However, this is not preferable because the number of steps increases.
【００１６】また、近年の半導体集積回路装置の高機能
化に伴って、ゲート電極の導電性を高める観点から、ゲ
ート電極を構成する材料が低抵抗の多結晶シリコン膜か
らタングステンシリサイド等のシリサイド膜、あるいは
さらに抵抗の低いタングステン等の金属膜が用いられる
ようになっている。In addition, from the viewpoint of enhancing the conductivity of the gate electrode with the recent enhancement of the functions of the semiconductor integrated circuit device, the material constituting the gate electrode is made of a low-resistance polycrystalline silicon film to a silicide film such as tungsten silicide. Alternatively, a metal film such as tungsten having a lower resistance has been used.
【００１７】このようなタングステン等の金属膜をフュ
ーズの材料に用いた場合には、フューズを切断した後の
露出部分での腐食が問題となり、半導体集積回路装置の
信頼性を低下させる可能性がある。When such a metal film such as tungsten is used as the material of the fuse, corrosion at the exposed portion after the fuse is cut off becomes a problem, and the reliability of the semiconductor integrated circuit device may be reduced. is there.
【００１８】さらに、アルミニウムで構成されるフュー
ズの場合には、同様にフューズを切断した後の露出部分
の腐食が問題となり、その対策のための切断後の保護膜
の形成が必須となるが、この保護膜形成の際に半導体集
積回路装置の熱負荷がかかることとなって半導体集積回
路装置の素子特性が発生する問題がある。Further, in the case of a fuse made of aluminum, similarly, corrosion of an exposed portion after cutting the fuse becomes a problem, and formation of a protective film after cutting is indispensable as a countermeasure. When the protective film is formed, a heat load is applied to the semiconductor integrated circuit device, and there is a problem that element characteristics of the semiconductor integrated circuit device occur.
【００１９】本発明の目的は、工程を増加させることな
くフューズを形成する技術を提供し、半導体集積回路装
置の歩留まりを向上することにある。An object of the present invention is to provide a technique for forming a fuse without increasing the number of steps, and to improve the yield of semiconductor integrated circuit devices.
【００２０】また、本発明のＣＯＢ構造を有するＤＲＡ
Ｍにおいて、耐腐食性にすぐれた材料からなるフューズ
を、工程を増加することなく形成する技術を提供するこ
とにある。The DRA having the COB structure of the present invention
An object of the present invention is to provide a technique for forming a fuse made of a material having excellent corrosion resistance without increasing the number of steps.
【００２１】また、本発明の目的は、フューズ切断後の
保護膜の形成工程を簡略化し、保護膜形成時の熱負荷を
低減できる技術を提供することにある。It is another object of the present invention to provide a technique capable of simplifying a process of forming a protective film after fuse cutting and reducing a heat load when forming the protective film.
【００２２】また、本発明の目的は、素子特性の劣化を
防止できる技術を提供することにある。Another object of the present invention is to provide a technique capable of preventing deterioration of device characteristics.
【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００２４】[0024]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００２５】（１）本発明の半導体集積回路装置は、半
導体基板の主面にＤＲＡＭのメモリセル選択用ＭＩＳＦ
ＥＴが形成され、メモリセル選択用ＭＩＳＦＥＴの上部
に下部電極、容量絶縁膜および上部電極からなる情報蓄
積用容量素子が形成された半導体集積回路装置であっ
て、半導体集積回路装置の周辺回路領域に形成されたフ
ューズが、半導体基板の主面に接してメモリセル選択用
ＭＩＳＦＥＴのソース・ドレイン領域上に形成された第
１のプラグ、または、第１のプラグと下部電極とを接続
する第２のプラグ、の何れかのプラグと同一層に形成さ
れ、かつ、同一材料で構成されているものである。(1) In a semiconductor integrated circuit device according to the present invention, a MISF for selecting a memory cell of a DRAM is provided on a main surface of a semiconductor substrate.
A semiconductor integrated circuit device in which an ET is formed and an information storage capacitor element including a lower electrode, a capacitor insulating film, and an upper electrode is formed above a memory cell selection MISFET, and is provided in a peripheral circuit region of the semiconductor integrated circuit device. The formed fuse is in contact with the main surface of the semiconductor substrate, a first plug formed on the source / drain region of the memory cell selecting MISFET, or a second plug connecting the first plug and the lower electrode. The plug is formed in the same layer as any of the plugs, and is made of the same material.
【００２６】このような半導体集積回路装置によれば、
フューズが第１のプラグまたは第２のプラグの何れかの
プラグと同一層に形成されかつ同一材料で構成されてい
るため、フューズの形成工程を第１のプラグまたは第２
のプラグの形成工程と同時にしてフューズ形成のための
工程を独立に設ける必要がなく、フューズ形成工程を簡
略化することができる。According to such a semiconductor integrated circuit device,
Since the fuse is formed in the same layer and made of the same material as either the first plug or the second plug, the step of forming the fuse is performed by the first plug or the second plug.
It is not necessary to separately provide a step for forming a fuse at the same time as the step of forming a plug, and the fuse forming step can be simplified.
【００２７】なお、プラグの材料としては多結晶シリコ
ン膜を用いることができるため、フューズも多結晶シリ
コン膜からなるものとすることができる。これにより、
耐腐食性に優れたフューズを形成することができる。こ
の結果、フューズの切断後に形成する保護膜の形成を簡
略化すること、たとえば、保護膜の形成温度を低温化す
ることが可能となり、半導体集積回路装置の素子劣化の
防止を図ることができる。Since a polycrystalline silicon film can be used as a material for the plug, the fuse can be made of a polycrystalline silicon film. This allows
A fuse having excellent corrosion resistance can be formed. As a result, it is possible to simplify the formation of the protective film formed after the fuse is cut, for example, it is possible to lower the formation temperature of the protective film, and to prevent element deterioration of the semiconductor integrated circuit device.
【００２８】（２）本発明の半導体集積回路装置は、半
導体基板の主面にＤＲＡＭのメモリセル選択用ＭＩＳＦ
ＥＴが形成され、メモリセル選択用ＭＩＳＦＥＴの上部
に下部電極、容量絶縁膜および上部電極からなる情報蓄
積用容量素子が形成された半導体集積回路装置であっ
て、半導体集積回路装置の周辺回路領域に形成されたフ
ューズが、上部電極と同一層に形成されかつ同一材料で
構成されているものである。(2) In the semiconductor integrated circuit device of the present invention, a MISF for selecting a DRAM memory cell is provided on a main surface of a semiconductor substrate.
A semiconductor integrated circuit device in which an ET is formed and an information storage capacitor element including a lower electrode, a capacitor insulating film, and an upper electrode is formed above a memory cell selection MISFET, and is provided in a peripheral circuit region of the semiconductor integrated circuit device. The formed fuse is formed in the same layer as the upper electrode and made of the same material.
【００２９】このような半導体集積回路装置によれば、
フューズが上部電極と同一層に形成されかつ同一材料で
構成されているため、フューズの形成工程を上部電極の
形成工程と同時にしてフューズ形成のための工程を独立
に設ける必要がなく、フューズ形成工程を簡略化するこ
とができる。According to such a semiconductor integrated circuit device,
Since the fuse is formed in the same layer and made of the same material as the upper electrode, it is not necessary to perform the fuse forming step simultaneously with the upper electrode forming step and to provide a separate fuse forming step. The process can be simplified.
【００３０】なお、上部電極の材料として窒化チタン膜
を用いることができるため、フューズは窒化チタン膜か
らなるものとすることができる。これにより、耐腐食性
に優れたフューズを形成することができる。この結果、
フューズの切断後に形成する保護膜の形成を簡略化する
こと、たとえば、保護膜の形成温度を低温化することが
可能となり、半導体集積回路装置の素子劣化の防止を図
ることができる。Since a titanium nitride film can be used as a material for the upper electrode, the fuse can be made of a titanium nitride film. Thereby, a fuse having excellent corrosion resistance can be formed. As a result,
It is possible to simplify the formation of the protective film formed after the fuse is cut, for example, it is possible to lower the formation temperature of the protective film, and to prevent element deterioration of the semiconductor integrated circuit device.
【００３１】（３）本発明の半導体集積回路装置の製造
方法は、（ａ）メモリセル選択用ＭＩＳＦＥＴおよび周
辺回路のＭＩＳＦＥＴが形成された半導体基板上に第１
層間絶縁膜を堆積し、メモリセル選択用ＭＩＳＦＥＴの
不純物半導体領域上の第１層間絶縁膜に接続孔を開口す
ると同時に、周辺回路領域のフューズが形成される領域
に溝を形成する工程、（ｂ）接続孔および溝の内面を含
む第１層間絶縁膜上に多結晶シリコン膜を堆積する工
程、（ｃ）接続孔および溝以外の領域の多結晶シリコン
膜を除去し、接続孔内に多結晶シリコン膜からなるプラ
グを形成すると同時に、溝内に多結晶シリコン膜からな
るフューズを形成する工程、を含むものである。(3) The method of manufacturing a semiconductor integrated circuit device according to the present invention comprises the steps of: (a) forming a first semiconductor substrate on a semiconductor substrate having a memory cell selecting MISFET and a peripheral circuit MISFET formed thereon
Depositing an interlayer insulating film, opening a connection hole in the first interlayer insulating film on the impurity semiconductor region of the memory cell selecting MISFET, and simultaneously forming a groove in a region of the peripheral circuit region where a fuse is formed; (b) A) depositing a polycrystalline silicon film on the first interlayer insulating film including the inner surface of the connection hole and the groove; and (c) removing the polycrystalline silicon film in a region other than the connection hole and the groove, and forming a polycrystalline silicon in the connection hole. Forming a plug made of a silicon film and, at the same time, forming a fuse made of a polycrystalline silicon film in the groove.
【００３２】このような半導体集積回路装置の製造方法
によれば、メモリセル選択用ＭＩＳＦＥＴの不純物半導
体領域に接して形成されるプラグ（第１のプラグ）と同
時にフューズが形成され、また、前記フューズは多結晶
シリコン膜からなるため、耐腐食性に優れ、かつ十分な
膜厚のフューズを特別な工程を追加することなく、簡便
に形成することが可能である。According to such a method of manufacturing a semiconductor integrated circuit device, a fuse is formed simultaneously with a plug (first plug) formed in contact with the impurity semiconductor region of the memory cell selecting MISFET, and the fuse is formed. Since is made of a polycrystalline silicon film, a fuse having excellent corrosion resistance and a sufficient thickness can be easily formed without adding a special process.
【００３３】また、本発明の半導体集積回路装置の製造
方法は、（ａ）メモリセル選択用ＭＩＳＦＥＴおよび周
辺回路のＭＩＳＦＥＴが形成された半導体基板上に第１
層間絶縁膜を堆積し、メモリセル選択用ＭＩＳＦＥＴの
不純物半導体領域上の第１層間絶縁膜に第１接続孔を開
口し、第１接続孔の内面を含む第１層間絶縁膜上に多結
晶シリコン膜を堆積した後、第１接続孔以外の領域の多
結晶シリコン膜を除去して第１接続孔内に第１プラグを
形成する工程、（ｂ）第１層間絶縁膜の上層にメモリセ
ル選択用ＭＩＳＦＥＴの一方のソース・ドレイン領域に
接続されるビット線および周辺回路のＭＩＳＦＥＴのソ
ース・ドレイン領域に接続される第１層配線を形成し、
ビット線および第１層配線を覆う第２層間絶縁膜を堆積
する工程、（ｃ）メモリセル選択用ＭＩＳＦＥＴの他方
のソース・ドレイン領域に接続される第１プラグ上の第
２層間絶縁膜に第２接続孔を開口すると同時に、周辺回
路領域のフューズが形成される領域に溝を形成する工
程、（ｄ）第２接続孔および溝の内面を含む第２層間絶
縁膜上に多結晶シリコン膜を堆積する工程、（ｅ）第２
接続孔および溝以外の領域の多結晶シリコン膜を除去
し、第２接続孔内に多結晶シリコン膜からなる第２プラ
グを形成すると同時に、溝内に多結晶シリコン膜からな
るフューズを形成する工程、を含むものである。Further, the method of manufacturing a semiconductor integrated circuit device according to the present invention comprises the steps of (a) forming a first semiconductor substrate on a semiconductor substrate on which a memory cell selecting MISFET and a peripheral circuit MISFET are formed;
Depositing an interlayer insulating film, opening a first connection hole in the first interlayer insulating film on the impurity semiconductor region of the memory cell selecting MISFET, and forming polycrystalline silicon on the first interlayer insulating film including the inner surface of the first connection hole; Forming a first plug in the first connection hole by removing the polycrystalline silicon film in a region other than the first connection hole after depositing the film; (b) selecting a memory cell as an upper layer of the first interlayer insulating film Forming a bit line connected to one source / drain region of the MISFET for use and a first layer wiring connected to the source / drain region of the MISFET of the peripheral circuit;
Depositing a second interlayer insulating film covering the bit line and the first layer wiring; (c) forming a second interlayer insulating film on the first plug connected to the other source / drain region of the memory cell selecting MISFET; Forming a groove in a region of the peripheral circuit region where a fuse is formed at the same time as opening the second connection hole, and (d) forming a polycrystalline silicon film on the second interlayer insulating film including the second connection hole and the inner surface of the groove. Depositing, (e) second
Removing the polycrystalline silicon film in a region other than the connection hole and the groove, forming a second plug made of the polycrystalline silicon film in the second connection hole, and simultaneously forming a fuse made of the polycrystalline silicon film in the groove , Is included.
【００３４】このような半導体集積回路装置の製造方法
によれば、第１プラグに接して形成される第２プラグと
同時にフューズが形成され、また、前記フューズは多結
晶シリコン膜からなるため、耐腐食性に優れ、かつ十分
な膜厚のフューズを特別な工程を追加することなく、簡
便に形成することが可能である。According to such a method of manufacturing a semiconductor integrated circuit device, a fuse is formed at the same time as the second plug formed in contact with the first plug, and the fuse is made of a polycrystalline silicon film. It is possible to easily form a fuse having excellent corrosiveness and a sufficient film thickness without adding a special process.
【００３５】なお、多結晶シリコン膜の除去は、ＣＭＰ
法による多結晶シリコン膜の研磨により行うことができ
る。The removal of the polycrystalline silicon film is performed by CMP.
The polishing can be performed by polishing the polycrystalline silicon film by the method.
【００３６】（４）本発明の半導体集積回路装置の製造
方法は、（ａ）メモリセル選択用ＭＩＳＦＥＴおよび周
辺回路のＭＩＳＦＥＴが形成された半導体基板の上層に
第１層間絶縁膜を介してビット線および第１層配線を形
成し、ビット線および第１層配線を覆う第２層間絶縁膜
を堆積する工程、（ｂ）第２層間絶縁膜上に第３層間絶
縁膜を堆積し、情報蓄積用容量素子が形成される領域の
第３層間絶縁膜に溝を形成する工程、（ｃ）溝の内面に
のみ第１導電膜を形成した後、メモリセルアレイ領域の
第３層間絶縁膜を除去して情報蓄積用容量素子の下部電
極を形成する工程、（ｄ）下部電極を覆う容量絶縁膜を
形成し、容量絶縁膜上に情報蓄積用容量素子の上部電極
となる第２導電膜を堆積する工程、（ｅ）第２導電膜お
よび容量絶縁膜をパターニングし、情報蓄積用容量素子
の上部電極を形成すると同時に、周辺回路領域にフュー
ズを形成する工程、を含むものである。(4) The method of manufacturing a semiconductor integrated circuit device according to the present invention comprises the steps of (a) forming a bit line on a semiconductor substrate on which a memory cell selecting MISFET and a peripheral circuit MISFET are formed via a first interlayer insulating film; And forming a first layer wiring and depositing a second interlayer insulating film covering the bit line and the first layer wiring, and (b) depositing a third interlayer insulating film on the second interlayer insulating film to store information. Forming a groove in the third interlayer insulating film in the region where the capacitive element is formed; (c) forming the first conductive film only on the inner surface of the groove, and removing the third interlayer insulating film in the memory cell array region Forming a lower electrode of the information storage capacitor; (d) forming a capacitor insulating film covering the lower electrode; and depositing a second conductive film on the capacitor insulating film to be an upper electrode of the information storage capacitor. (E) forming the second conductive film and the capacitive insulating film And turning at the same time to form the upper electrode of the information storage capacitor, it is intended to include steps of forming a fuse in the peripheral circuit region.
【００３７】このような半導体集積回路装置の製造方法
によれば、上部電極と同時にフューズを形成することが
できる。According to such a method of manufacturing a semiconductor integrated circuit device, a fuse can be formed simultaneously with the upper electrode.
【００３８】なお、上部電極となる第２導電膜としては
窒化チタンを例示することができ、この場合、耐腐食性
に優れたフューズを特別な工程を追加することなく、簡
便に形成することが可能である。The second conductive film serving as the upper electrode can be exemplified by titanium nitride. In this case, a fuse having excellent corrosion resistance can be easily formed without adding a special step. It is possible.
【００３９】また、（ｂ）工程において、溝の形成と同
時に、周辺回路領域のフューズが形成される領域の第３
層間絶縁膜に第２の溝を形成することができる。In the step (b), simultaneously with the formation of the groove, the third region of the region where the fuse of the peripheral circuit region is formed is formed.
A second groove can be formed in the interlayer insulating film.
【００４０】なお、フューズの切断後に形成される保護
膜は、低熱負荷状態で堆積することができる。これは、
フューズとして耐腐食性に優れたものを形成することが
できるため、保護膜の形成を低温化しても半導体集積回
路装置の信頼性は保たれるためである。この結果、半導
体集積回路装置の素子特性が保護膜の形成によって劣化
することがない。The protective film formed after the fuse is cut can be deposited under a low heat load. this is,
This is because a fuse having excellent corrosion resistance can be formed, so that the reliability of the semiconductor integrated circuit device is maintained even when the temperature of the protective film is reduced. As a result, the element characteristics of the semiconductor integrated circuit device do not deteriorate due to the formation of the protective film.
【００４１】[0041]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００４２】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭの一例を示した断面図である。図
１の左側部分はメモリセルがアレイ状に形成されたメモ
リセルアレイ領域を示し、右側部分は周辺回路のＭＩＳ
ＦＥＴあるいはフューズが形成された周辺回路領域を示
している。(Embodiment 1) FIG. 1 is a sectional view showing an example of a DRAM according to an embodiment of the present invention. The left part of FIG. 1 shows a memory cell array region in which memory cells are formed in an array, and the right part shows MIS of a peripheral circuit.
It shows a peripheral circuit region in which an FET or a fuse is formed.
【００４３】ｐ形の単結晶シリコンからなる半導体基板
１の主面には、メモリセルアレイ領域のｐ形ウェル２、
周辺回路領域のｐ形ウェル３およびｎ形ウェル４が形成
されている。また、ｐ形ウェル２を囲むようにｎ形のデ
ィープウェル６が形成されている。なお、各ウェルに
は、しきい値電圧調整層が形成されていてもよい。On the main surface of a semiconductor substrate 1 made of p-type single crystal silicon, a p-type well 2 in a memory cell array region is provided.
A p-type well 3 and an n-type well 4 in the peripheral circuit region are formed. Further, an n-type deep well 6 is formed so as to surround the p-type well 2. Note that a threshold voltage adjustment layer may be formed in each well.
【００４４】各ウェルの主面には、分離領域７が形成さ
れている。分離領域７はシリコン酸化膜からなり、半導
体基板１の主面に形成された浅溝８に熱酸化されたシリ
コン酸化膜９を介して形成されている。An isolation region 7 is formed on the main surface of each well. The isolation region 7 is made of a silicon oxide film and is formed in a shallow groove 8 formed on the main surface of the semiconductor substrate 1 via a thermally oxidized silicon oxide film 9.
【００４５】ｐ形ウェル２の主面にはＤＲＡＭの選択Ｍ
ＩＳＦＥＴＱｔが形成されている。また、ｐ形ウェル３
およびｎ形ウェル４の主面には各々周辺回路、たとえば
センスアンプあるいはワード線ドライバ等を構成するｎ
チャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥ
ＴＱｐが形成されている。The main surface of the p-type well 2 has a DRAM selection M
ISFET Qt is formed. Also, p-type well 3
And the main surface of n-type well 4 has a peripheral circuit such as a sense amplifier or a word line driver.
Channel MISFET Qn and p channel MISFE
TQp is formed.
【００４６】選択ＭＩＳＦＥＴＱｔは、ｐ形ウェル２の
主面上にゲート絶縁膜１０を介して形成されたゲート電
極１１と、ゲート電極１１の両側のｐ形ウェル２の主面
に形成された不純物半導体領域１２とからなる。ゲート
絶縁膜１０は、たとえば７〜８ｎｍの膜厚を有する熱酸
化により形成されたシリコン酸化膜からなる。ゲート電
極１１は、たとえば膜厚７０ｎｍの多結晶シリコン膜１
１ａ、膜厚５０ｎｍの窒化チタン膜１１ｂおよび膜厚１
００ｎｍのタングステン膜１１ｃの積層膜とすることが
できる。また、不純物半導体領域１２にはｎ形の不純
物、たとえば砒素またはリンが導入されている。The selection MISFET Qt includes a gate electrode 11 formed on the main surface of the p-type well 2 via the gate insulating film 10 and an impurity semiconductor formed on the main surface of the p-type well 2 on both sides of the gate electrode 11. And an area 12. Gate insulating film 10 is made of, for example, a silicon oxide film having a thickness of 7 to 8 nm and formed by thermal oxidation. Gate electrode 11 is, for example, polycrystalline silicon film 1 having a thickness of 70 nm.
1a, a 50 nm-thick titanium nitride film 11b and a thickness 1
It can be a stacked film of a 00 nm tungsten film 11c. In addition, an n-type impurity, for example, arsenic or phosphorus is introduced into impurity semiconductor region 12.
【００４７】選択ＭＩＳＦＥＴＱｔのゲート電極１１の
上層にはシリコン窒化膜からなるキャップ絶縁膜１３が
形成され、さらにその上層をシリコン窒化膜１４で覆わ
れている。シリコン窒化膜１４は、ゲート電極１１の側
壁にも形成され、後に説明する接続孔を形成する際の自
己整合加工に利用される。なお、選択ＭＩＳＦＥＴＱｔ
のゲート電極１１は、ＤＲＡＭのワード線ＷＬとしても
機能するものであり、分離領域７の上面にはワード線Ｗ
Ｌが形成されている。A cap insulating film 13 made of a silicon nitride film is formed on the upper layer of the gate electrode 11 of the selection MISFET Qt, and the upper layer is covered with a silicon nitride film 14. The silicon nitride film 14 is also formed on the side wall of the gate electrode 11, and is used for a self-alignment process when forming a connection hole described later. Note that the selected MISFET Qt
Gate electrode 11 also functions as a word line WL of the DRAM, and a word line W
L is formed.
【００４８】一方、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチ
ャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３、ｎ形ウ
ェル４の主面上に形成され、ゲート絶縁膜１０を介して
形成されたゲート電極１１と、ゲート電極１１の両側の
各ウェルの主面に形成された不純物半導体領域１５とか
ら構成される。ゲート絶縁膜１０およびゲート電極１１
は前記と同様である。不純物半導体領域１５は低濃度不
純物領域１５ａと高濃度不純物領域１５ｂとからなり、
いわゆるＬＤＤ（Lightly Doped Drain ）構造を形成し
ている。不純物半導体領域１５に導入される不純物は、
ＭＩＳＦＥＴの導電形に応じてｎ形またはｐ形の不純物
が導入される。On the other hand, the n-channel MISFET Qn and the p-channel MISFET Qp are formed on the main surfaces of the p-type well 3 and the n-type well 4, respectively. And impurity semiconductor regions 15 formed on the main surface of each well on both sides of the semiconductor device. Gate insulating film 10 and gate electrode 11
Is the same as above. The impurity semiconductor region 15 includes a low concentration impurity region 15a and a high concentration impurity region 15b.
A so-called LDD (Lightly Doped Drain) structure is formed. The impurity introduced into the impurity semiconductor region 15 is
An n-type or p-type impurity is introduced depending on the conductivity type of the MISFET.
【００４９】ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネル
ＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリコン
窒化膜からなるキャップ絶縁膜１３が形成され、側面に
は、たとえばシリコン窒化膜からなるサイドウォールス
ペーサ１６が形成されている。A cap insulating film 13 made of a silicon nitride film is formed on the gate electrode 11 of the n-channel MISFET Qn and the p-channel MISFET Qp, and a sidewall spacer 16 made of, for example, a silicon nitride film is formed on the side surface. .
【００５０】選択ＭＩＳＦＥＴＱｔ、ｎチャネルＭＩＳ
ＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐは、層間
絶縁膜１７で覆われている。層間絶縁膜１７は、たとえ
ばＳＯＧ（Spin On Glass ）膜１７ａ、プラズマＣＶＤ
法により形成され、ＣＭＰ（Chemical Mechanical Poli
shing ）法により平坦化されたＴＥＯＳ（テトラメトキ
シシラン）酸化膜１７ｂおよびプラズマＣＶＤ法により
形成されたＴＥＯＳ酸化膜１７ｃ，１７ｄの積層膜とす
ることができる。Select MISFET Qt, n-channel MIS
The FET Qn and the p-channel MISFET Qp are covered with an interlayer insulating film 17. The interlayer insulating film 17 is, for example, an SOG (Spin On Glass) film 17a,
Formed by the CMP method (Chemical Mechanical Poli
A stacked film of the TEOS (tetramethoxysilane) oxide film 17b planarized by the shing method and the TEOS oxide films 17c and 17d formed by the plasma CVD method can be used.
【００５１】層間絶縁膜１７には後に説明するキャパシ
タＣの下部電極に接続されるプラグ１８、ビット線ＢＬ
に接続されるプラグ１９およびフューズ２０が形成され
ている。プラグ１８、１９およびフューズ２０は低抵抗
の多結晶シリコン膜からなり、後に説明するように同時
に形成されるものである。The plug 18 connected to the lower electrode of the capacitor C and the bit line BL
Are formed, and a plug 19 and a fuse 20 are formed. The plugs 18, 19 and the fuse 20 are made of a low-resistance polycrystalline silicon film, and are formed simultaneously as described later.
【００５２】このように周辺回路領域に形成されるフュ
ーズ２０がプラグ１８、１９と同一材料つまり多結晶シ
リコン膜からなり、また、同時に形成されるものである
ため、フューズ２０の切断を容易にし、また、切断後の
フューズ２０の耐腐食性を向上してＤＲＡＭの信頼性を
向上することができる。Since the fuse 20 formed in the peripheral circuit region is made of the same material as the plugs 18 and 19, that is, a polycrystalline silicon film, and is formed at the same time, the cutting of the fuse 20 is facilitated. Further, the corrosion resistance of the fuse 20 after cutting can be improved, and the reliability of the DRAM can be improved.
【００５３】すなわち、フューズ２０はプラグ１８、１
９と同時に形成されるため、その膜厚をプラグ１８、１
９の厚さと同等にすることができる。仮にフューズをゲ
ート電極１１と同時に形成した場合にはその膜厚は近年
の高集積化を反映して薄膜化されたゲート電極１１と同
等となり、後のレーザ照射による切断の際の爆発力に欠
けるものとなる可能性があるが、本実施の形態１ではフ
ューズ２０の膜厚をプラグ１８、１９の厚さと同等と
し、十分な膜厚を確保できるため、レーザ照射による切
断を確実にすることができる。また、多結晶シリコン
は、アルミニウムあるいはタングステン等の金属材料と
比較して耐腐食性に優れるため、フューズ２０を多結晶
シリコン膜により構成してＤＲＡＭの信頼性の向上を図
ることができるものである。That is, the fuse 20 is connected to the plugs 18, 1
9 is formed at the same time as the plugs 18, 1
9 thickness. If the fuse is formed at the same time as the gate electrode 11, the film thickness becomes equal to the thinned gate electrode 11 reflecting the recent high integration, and lacks the explosive force when cutting by laser irradiation later. In the first embodiment, the thickness of the fuse 20 is made equal to the thickness of the plugs 18 and 19, and a sufficient film thickness can be secured. it can. Also, since polycrystalline silicon is more excellent in corrosion resistance than a metal material such as aluminum or tungsten, it is possible to improve the reliability of the DRAM by forming the fuse 20 with a polycrystalline silicon film. .
【００５４】さらに、切断後のフューズ２０の耐腐食性
が良好であるため、切断後に形成する保護膜の形成の簡
略化すなわち保護膜形成温度の低温化を図って、半導体
基板１にすでに形成された不純物半導体領域１２、１５
等の不純物の拡散を抑制することができる。Further, since the corrosion resistance of the fuse 20 after cutting is good, the formation of the protective film formed after cutting is simplified, that is, the temperature for forming the protective film is reduced, and the fuse 20 is already formed on the semiconductor substrate 1. Impurity semiconductor regions 12 and 15
And the like can be suppressed from being diffused.
【００５５】層間絶縁膜１７上にはビット線ＢＬおよび
第１層配線２１が形成されている。ビット線ＢＬおよび
第１層配線２１は、たとえばチタン膜２１ａ、窒化チタ
ン膜２１ｂおよびタングステン膜２１ｃの積層膜とする
ことができる。これにより、ビット線ＢＬおよび第１層
配線２１を低抵抗化してＤＲＡＭの性能を向上すること
ができる。また、ビット線ＢＬと第１層配線２１とは、
後に説明するように同時に形成される。これにより工程
を簡略化することができる。The bit line BL and the first layer wiring 21 are formed on the interlayer insulating film 17. The bit line BL and the first layer wiring 21 can be, for example, a laminated film of a titanium film 21a, a titanium nitride film 21b, and a tungsten film 21c. As a result, the resistance of the bit line BL and the first-layer wiring 21 can be reduced, and the performance of the DRAM can be improved. The bit line BL and the first layer wiring 21 are
They are formed at the same time as described later. Thereby, the process can be simplified.
【００５６】ビット線ＢＬはプラグ１９を介して一対の
選択ＭＩＳＦＥＴＱｔに共有される不純物半導体領域１
２に接続される。プラグ１９は、前記したとおり低抵抗
化のための不純物たとえばｎ形の不純物が導入された多
結晶シリコン膜とすることができる。また、プラグ１９
とビット線ＢＬとの接続部にはチタンシリサイド層２２
が形成されている。これによりビット線ＢＬとプラグ１
９との間の接続抵抗を低減し、接続信頼性を向上するこ
とができる。The bit line BL is connected via the plug 19 to the impurity semiconductor region 1 shared by the pair of select MISFETs Qt.
2 is connected. The plug 19 can be a polycrystalline silicon film into which impurities for lowering resistance, for example, n-type impurities are introduced as described above. Also, plug 19
And a bit line BL are connected to each other by a titanium silicide layer 22.
Are formed. Thereby, the bit line BL and the plug 1
9 can be reduced, and the connection reliability can be improved.
【００５７】第１層配線２１は、接続孔２３を介してｎ
チャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥ
ＴＱｐの不純物半導体領域１５に接続される。また、第
１層配線２１と不純物半導体領域１５との接続部にはチ
タンシリサイド層２２が形成されている。これにより第
１層配線２１と不純物半導体領域１５との間の接続抵抗
を低減し、接続信頼性を向上することができる。The first layer wiring 21 is connected to the n
Channel MISFET Qn and p channel MISFE
It is connected to impurity semiconductor region 15 of TQp. Further, a titanium silicide layer 22 is formed at a connection portion between the first-layer wiring 21 and the impurity semiconductor region 15. Thereby, the connection resistance between the first layer wiring 21 and the impurity semiconductor region 15 can be reduced, and the connection reliability can be improved.
【００５８】ビット線ＢＬおよび第１層配線２１はシリ
コン窒化膜からなるキャップ絶縁膜２４ａおよびサイド
ウォールスペーサ２４ｂで覆われ、さらに層間絶縁膜２
５で覆われている。層間絶縁膜２５は、たとえばＳＯＧ
膜２５ａ、ＣＭＰ法により平坦化されたＴＥＯＳ酸化膜
２５ｂおよびＴＥＯＳ酸化膜２５ｃの積層膜とすること
ができる。The bit line BL and the first layer wiring 21 are covered with a cap insulating film 24a and a sidewall spacer 24b made of a silicon nitride film.
5 covered. The interlayer insulating film 25 is made of, for example, SOG
The film 25a can be a stacked film of the TEOS oxide film 25b and the TEOS oxide film 25c planarized by the CMP method.
【００５９】層間絶縁膜２５の上層のメモリセルアレイ
領域には情報蓄積用のキャパシタＣが形成されている。
また、周辺回路領域の層間絶縁膜２５の上層にはキャパ
シタＣと同層に絶縁膜２６が形成されている。絶縁膜２
６はたとえばシリコン酸化膜とすることができ、キャパ
シタＣと同層に形成することによりキャパシタＣの標高
に起因するメモリセルアレイ領域と周辺回路領域との段
差に発生を防止することができる。これによりフォトリ
ソグラフィの焦点深度に余裕を持たせることができ、工
程を安定にして微細加工に対応することができる。A capacitor C for storing information is formed in the memory cell array region above the interlayer insulating film 25.
In addition, an insulating film 26 is formed on the interlayer insulating film 25 in the peripheral circuit region in the same layer as the capacitor C. Insulating film 2
Numeral 6 may be, for example, a silicon oxide film. By forming the silicon oxide film in the same layer as the capacitor C, it is possible to prevent a step from occurring between the memory cell array region and the peripheral circuit region due to the elevation of the capacitor C. As a result, a sufficient depth of focus can be provided for photolithography, and the process can be stabilized to cope with fine processing.
【００６０】キャパシタＣは、プラグ１８にプラグ２７
を介して接続される下部電極２８と、たとえばシリコン
窒化膜および酸化タンタル膜からなる容量絶縁膜２９
と、たとえば窒化チタン膜からなる上部電極３０とから
構成される。プラグ２７はたとえば多結晶シリコン膜か
らなる。The capacitor C is connected to the plug 18 by the plug 27
Electrode 28 connected through a capacitor insulating film 29 made of, for example, a silicon nitride film and a tantalum oxide film
And an upper electrode 30 made of, for example, a titanium nitride film. Plug 27 is made of, for example, a polycrystalline silicon film.
【００６１】キャパシタＣの上層には、たとえばＴＥＯ
Ｓ酸化膜からなる絶縁膜３１を介して第２層配線３２が
形成されている。第２層配線３２は、たとえばチタン膜
３２ａ、アルミニウム膜３２ｂおよび窒化チタン膜３２
ｃの積層膜とすることができる。In the upper layer of the capacitor C, for example, TEO
A second layer wiring 32 is formed via an insulating film 31 made of an S oxide film. The second layer wiring 32 includes, for example, a titanium film 32a, an aluminum film 32b, and a titanium nitride film 32.
c can be a laminated film.
【００６２】第２層配線３２は、プラグ３３を介して第
１層配線２１およびフューズ２０に接続される。プラグ
３３は、たとえばチタン膜および窒化チタンの積層膜か
らなる接着層３３ａとＣＶＤ法によるタングステン膜３
３ｂの積層膜とすることができる。The second layer wiring 32 is connected to the first layer wiring 21 and the fuse 20 via a plug 33. The plug 33 is made of, for example, an adhesive layer 33a composed of a laminated film of a titanium film and a titanium nitride and a tungsten film 3
3b.
【００６３】第２層配線３２は、層間絶縁膜３４で覆わ
れ、層間絶縁膜３４の上層には第２層配線３２と同様な
第３層配線３５が形成されている。層間絶縁膜３４は、
たとえばＴＥＯＳ酸化膜３４ａ、ＳＯＧ膜３４ｂおよび
ＴＥＯＳ酸化膜３４ｃの積層膜とすることができる。ま
た、第３層配線３５と第２層配線３２とはプラグ３３と
同様なプラグ３６により接続されている。なお、本実施
の形態１ではフューズ２０はプラグ３３を介して第２層
配線３２に接続されているが、プラグ３６を介して直接
第３層配線３５に接続されてもよい。また、プラグ３３
あるいはプラグ３６は、プラグ上に別のプラグが形成さ
れる形態の２段階のプラグにより形成されていてもよ
い。The second layer wiring 32 is covered with an interlayer insulating film 34, and a third layer wiring 35 similar to the second layer wiring 32 is formed above the interlayer insulating film 34. The interlayer insulating film 34
For example, a laminated film of the TEOS oxide film 34a, the SOG film 34b, and the TEOS oxide film 34c can be used. The third-layer wiring 35 and the second-layer wiring 32 are connected by a plug 36 similar to the plug 33. In the first embodiment, the fuse 20 is connected to the second-layer wiring 32 via the plug 33, but may be directly connected to the third-layer wiring 35 via the plug 36. Also, plug 33
Alternatively, the plug 36 may be formed by a two-stage plug in which another plug is formed on the plug.
【００６４】第３層配線３５上には絶縁膜３７が形成さ
れ、絶縁膜３７上にはパッシベーション膜３８が形成さ
れている。絶縁膜３７はたとえばＳＯＧ膜とすることが
でき、パッシベーション膜３８は、たとえばシリコン窒
化膜とすることができる。An insulating film 37 is formed on the third layer wiring 35, and a passivation film 38 is formed on the insulating film 37. The insulating film 37 can be, for example, an SOG film, and the passivation film 38 can be, for example, a silicon nitride film.
【００６５】フューズ２０上には開口３９が形成されて
いる。開口３９は、レーザ照射によるフューズ２０の切
断を容易にするためにその上層に形成された絶縁膜をあ
らかじめ薄膜化するために形成するものである。ＤＲＡ
Ｍのウェハプロセス完了後に実施するプローブ検査で不
良部分が検出された場合にフューズ２０を切断して冗長
回路部分を活性化し、不良率を低減することとなる。An opening 39 is formed on the fuse 20. The opening 39 is formed to reduce the thickness of the insulating film formed thereon in advance in order to facilitate the cutting of the fuse 20 by laser irradiation. DRA
When a defective portion is detected in the probe inspection performed after the completion of the wafer process of M, the fuse 20 is cut to activate the redundant circuit portion, thereby reducing the defective rate.
【００６６】次に、上記ＤＲＡＭの製造方法を図２〜図
１４を用いて説明する。図９を除く図２〜図１４は実施
の形態１のＤＲＡＭの製造方法の一例を工程順に示した
断面図である。Next, a method of manufacturing the DRAM will be described with reference to FIGS. 2 to 14 except for FIG. 9 are cross-sectional views showing an example of a method of manufacturing the DRAM of the first embodiment in the order of steps.
【００６７】まず、ｐ形の半導体基板１を用意し、この
半導体基板１の主面に浅溝８を形成する。その後半導体
基板１に熱酸化を施し、シリコン酸化膜９を形成する。
さらにシリコン酸化膜を堆積してこれをＣＭＰ法により
研磨して浅溝８内にのみシリコン酸化膜を残し、分離領
域７を形成する（図２）。First, a p-type semiconductor substrate 1 is prepared, and a shallow groove 8 is formed in the main surface of the semiconductor substrate 1. Thereafter, thermal oxidation is performed on the semiconductor substrate 1 to form a silicon oxide film 9.
Further, a silicon oxide film is deposited and polished by the CMP method to leave the silicon oxide film only in the shallow groove 8, thereby forming the isolation region 7 (FIG. 2).
【００６８】次に、フォトレジストをマスクにして不純
物をイオン注入し、ｐ形ウェル２，３、ｎ形ウェル４お
よびディープウェル６を形成する（図３）。Next, impurities are ion-implanted using the photoresist as a mask to form p-type wells 2 and 3, n-type well 4 and deep well 6 (FIG. 3).
【００６９】次に、ｐ形ウェル２，３、ｎ形ウェル４が
形成された活性領域に熱酸化法によりゲート絶縁膜１０
を形成し、さらに半導体基板１の全面に不純物がドープ
された多結晶シリコン膜、窒化チタン膜、タングステン
膜およびシリコン窒化膜を順次堆積する。その後、シリ
コン窒化膜、タングステン膜、窒化チタン膜および多結
晶シリコン膜を公知のフォトリソグラフィ技術を用いて
パターニングし、ゲート電極１１（ワード線ＷＬ）およ
びキャップ絶縁膜１３を形成する。さらにキャップ絶縁
膜１３およびゲート電極１１とフォトレジストをマスク
として不純物をイオン注入し、不純物半導体領域１２お
よび低濃度不純物領域１５ａを形成する（図４）。Next, the gate insulating film 10 is formed in the active region where the p-type wells 2 and 3 and the n-type well 4 are formed by thermal oxidation.
Is formed, and a polycrystalline silicon film doped with impurities, a titanium nitride film, a tungsten film, and a silicon nitride film are sequentially deposited on the entire surface of the semiconductor substrate 1. After that, the silicon nitride film, the tungsten film, the titanium nitride film, and the polycrystalline silicon film are patterned by using a known photolithography technique to form the gate electrode 11 (word line WL) and the cap insulating film 13. Further, impurities are ion-implanted using the cap insulating film 13, the gate electrode 11, and the photoresist as a mask to form the impurity semiconductor region 12 and the low-concentration impurity region 15a (FIG. 4).
【００７０】次に、半導体基板１の全面にシリコン窒化
膜１４を堆積し、メモリセルが形成される領域（メモリ
セルアレイ領域）にのみレジストマスク４０を形成する
（図５）。Next, a silicon nitride film 14 is deposited on the entire surface of the semiconductor substrate 1, and a resist mask 40 is formed only in a region where a memory cell is to be formed (memory cell array region) (FIG. 5).
【００７１】次に、レジストマスク４０をマスクとし
て、シリコン窒化膜１４を異方性エッチングし、周辺回
路領域の半導体基板１上のシリコン窒化膜１４を除去
し、同時にサイドウォールスペーサ１６を形成する。さ
らに、サイドウォールスペーサ１６をマスクにして不純
物をイオン注入し、高濃度不純物領域１５ｂを形成する
（図６）。このときメモリセルアレイ領域のシリコン窒
化膜１４は存置される。Next, using the resist mask 40 as a mask, the silicon nitride film 14 is anisotropically etched to remove the silicon nitride film 14 on the semiconductor substrate 1 in the peripheral circuit region, and at the same time, to form the sidewall spacers 16. Further, impurities are ion-implanted using the sidewall spacers 16 as a mask to form the high-concentration impurity regions 15b (FIG. 6). At this time, the silicon nitride film 14 in the memory cell array region remains.
【００７２】次に、半導体基板１の全面のＳＯＧ膜１７
ａを塗布し、これをキュアした後、プラズマＣＶＤ法に
よりＴＥＯＳ酸化膜１７ｂを堆積する。このＴＥＯＳ酸
化膜をＣＭＰ法を用いて研磨し、その表面を平坦化す
る。これによりこの後のフォトリソグラフィ工程のフォ
ーカスマージンを向上することができ、微細な接続孔の
開口等が可能となる。表面を洗浄後、さらにＴＥＯＳ酸
化膜１７ｃを堆積し、層間絶縁膜１７を形成する（図
７）。このＴＥＯＳ酸化膜１７ｃは、ＣＭＰにより形成
されたＴＥＯＳ酸化膜１７ｂ上のスクラッチを覆うため
のものである。Next, the SOG film 17 on the entire surface of the semiconductor substrate 1
After a is applied and cured, a TEOS oxide film 17b is deposited by a plasma CVD method. This TEOS oxide film is polished by the CMP method to flatten the surface. As a result, the focus margin in the subsequent photolithography process can be improved, and a fine connection hole can be formed. After cleaning the surface, a TEOS oxide film 17c is further deposited to form an interlayer insulating film 17 (FIG. 7). This TEOS oxide film 17c is for covering a scratch on the TEOS oxide film 17b formed by CMP.
【００７３】次に、層間絶縁膜１７に接続孔４１および
溝４２を開口し、プラグインプラを施した後に不純物が
ドープされた多結晶シリコン膜を堆積し、この多結晶シ
リコン膜をＣＭＰ法により研磨してプラグ１８、１９お
よびフューズ２０を形成する（図８）。Next, a connection hole 41 and a groove 42 are opened in the interlayer insulating film 17, a plug-in implantation is performed, a polycrystalline silicon film doped with impurities is deposited, and the polycrystalline silicon film is polished by the CMP method. Thus, plugs 18, 19 and fuse 20 are formed (FIG. 8).
【００７４】接続孔４１および溝４２は、同時に加工さ
れるものであり、たとえば公知の異方性エッチング法を
用いて加工することができる。図９は接続孔４１および
溝４２の加工パターンの一例を示した平面図である。こ
のように、接続孔４１と溝４２を同時に加工形成するた
め、フューズ２０を形成するためのエッチング工程を独
立に設ける必要がなく、工程を簡略化することができ
る。The connection hole 41 and the groove 42 are processed at the same time, and can be processed, for example, by using a known anisotropic etching method. FIG. 9 is a plan view showing an example of a processing pattern of the connection hole 41 and the groove 42. As described above, since the connection hole 41 and the groove 42 are simultaneously formed, the etching step for forming the fuse 20 does not need to be provided independently, and the step can be simplified.
【００７５】また、プラグ１８、１９およびフューズ２
０は、接続孔４１と溝４２の内面を含む層間絶縁膜１７
の表面に堆積された多結晶シリコン膜のＣＭＰ法による
研磨工程により形成されるものであり、同時に形成され
る。このようにプラグ１８、１９とフューズ２０とが同
時に形成されるため、フューズ２０を形成するための加
工工程を独立に設ける必要がなく、工程を簡略化するこ
とができ、また、フューズ２０の材質をプラグ１８、１
９の材質である多結晶シリコンとすることができる。こ
のため、工程を特に増加させることなく、耐腐食性に優
れた多結晶シリコン膜をフューズ２０を構成する材料に
用いることができ、さらにフューズ２０の膜厚を十分な
厚さとすることも可能となる。The plugs 18 and 19 and the fuse 2
0 denotes the interlayer insulating film 17 including the inner surfaces of the connection holes 41 and the grooves 42.
Is formed by a polishing step of the polycrystalline silicon film deposited on the surface of the substrate by the CMP method, and is formed at the same time. As described above, since the plugs 18 and 19 and the fuse 20 are formed at the same time, there is no need to provide a processing step for forming the fuse 20 independently, the process can be simplified, and the material of the fuse 20 can be reduced. Plug 18, 1
9 can be polycrystalline silicon. Therefore, a polycrystalline silicon film having excellent corrosion resistance can be used as a material constituting the fuse 20 without increasing the number of steps, and the thickness of the fuse 20 can be made sufficiently large. Become.
【００７６】なお、この接続孔４１（溝４２）の加工は
２段階のエッチングにより開口することができる。すな
わち、第１のエッチングは、シリコン酸化膜がエッチン
グされやすく、シリコン窒化膜がエッチングされにくい
条件で行い、これによりシリコン酸化膜からなる層間絶
縁膜１７のみをエッチングしてシリコン窒化膜１４を残
存させる。その後、シリコン窒化膜がエッチングされる
条件でエッチングを行い、シリコン窒化膜１４を除去す
る。このように２段階でエッチングすることによりシリ
コン窒化膜１４に十分なオーバーエッチを行ったとして
も半導体基板１が過剰にエッチングされることがなく、
十分なプロセスマージンを実現しつつ半導体集積回路装
置の信頼性を向上することができる。また、シリコン窒
化膜１４は、ゲート電極１１を完全に覆っているため、
この接続孔の開口はゲート電極１１に対して自己整合的
に開口することができ、高度な微細加工を施すことが可
能となる。The connection hole 41 (groove 42) can be opened by two-stage etching. That is, the first etching is performed under the condition that the silicon oxide film is easily etched and the silicon nitride film is hard to be etched, whereby only the interlayer insulating film 17 made of the silicon oxide film is etched to leave the silicon nitride film 14. . Thereafter, etching is performed under the condition that the silicon nitride film is etched, and the silicon nitride film 14 is removed. As described above, by performing the etching in two stages, even if the silicon nitride film 14 is sufficiently over-etched, the semiconductor substrate 1 is not excessively etched.
It is possible to improve the reliability of the semiconductor integrated circuit device while realizing a sufficient process margin. Further, since the silicon nitride film 14 completely covers the gate electrode 11,
The opening of this connection hole can be opened in a self-aligned manner with respect to the gate electrode 11, and it becomes possible to perform advanced fine processing.
【００７７】また、本実施の形態１ではプラグ１８およ
びプラグ１９を形成するための接続孔の開口を同時に行
う場合の例を示しているが、プラグ１８を形成するため
の接続孔を開口した後にプラグ１９を形成するための接
続孔を開口し、あるいはその逆としてもよい。この場
合、プラグ１８あるいはプラグ１９を形成するための何
れかの接続孔の開口と同時に溝４２が加工されることと
なる。In the first embodiment, an example is shown in which the opening of the connection hole for forming the plug 18 and the plug 19 is performed simultaneously, but after the opening of the connection hole for forming the plug 18 is opened. A connection hole for forming the plug 19 may be opened, or vice versa. In this case, the groove 42 is processed simultaneously with the opening of any of the connection holes for forming the plug 18 or the plug 19.
【００７８】次に、シリコン酸化膜１７ｄを形成した
後、ビット線ＢＬが接続されるプラグ１９が露出するよ
うにシリコン酸化膜１７ｄに開口を形成し、さらに、ｎ
チャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥ
ＴＱｐの不純物半導体領域１５が露出するように層間絶
縁膜１７に接続孔２３を形成する。さらに、半導体基板
１の全面にチタン膜２１ａを堆積した後半導体基板１を
アニールして半導体基板１とチタン膜２１ａの接触部分
（接続孔２３の底部）およびプラグ１９の露出部分にチ
タンシリサイド層２２を形成する。その後、窒化チタン
膜２１ｂ、タングステン膜２１ｃおよびシリコン窒化膜
を堆積した後に公知のフォトリソグラフィ技術を用いて
これらをパターニングしてビット線ＢＬ、第１層配線２
１およびそれらの上層に形成されたキャップ絶縁膜２４
ａを形成し、さらにシリコン窒化膜を堆積してこれを異
方性エッチングすることによりサイドウォールスペーサ
２４ｂを形成する（図１０）。Next, after forming the silicon oxide film 17d, an opening is formed in the silicon oxide film 17d so that the plug 19 to which the bit line BL is connected is exposed.
Channel MISFET Qn and p channel MISFE
A connection hole is formed in the interlayer insulating film so that the impurity semiconductor region of TQp is exposed. Further, after a titanium film 21a is deposited on the entire surface of the semiconductor substrate 1, the semiconductor substrate 1 is annealed and a titanium silicide layer 22 is formed on a contact portion between the semiconductor substrate 1 and the titanium film 21a (a bottom portion of the connection hole 23) and an exposed portion of the plug 19. To form After that, a titanium nitride film 21b, a tungsten film 21c and a silicon nitride film are deposited and then patterned using a known photolithography technique to form a bit line BL and a first layer wiring 2
1 and cap insulating film 24 formed thereon
is formed, a silicon nitride film is deposited, and anisotropically etched to form a sidewall spacer 24b (FIG. 10).
【００７９】プラグ１９を露出するための開口および接
続孔２３の加工には公知の異方性エッチング法を用いる
ことができ、チタン膜２１ａおよび窒化チタン膜２１ｂ
の堆積にはスパッタ法を用いることができる。また、タ
ングステン膜２１ｃの堆積にはブランケットＣＶＤ法を
用いることができる。ブランケットＣＶＤ法を用いるた
め、微細な接続孔２３であっても良好にタングステン膜
を埋め込むことができる。The opening for exposing the plug 19 and the connection hole 23 can be processed by a known anisotropic etching method, and the titanium film 21a and the titanium nitride film 21b are formed.
Can be used for deposition. Further, a blanket CVD method can be used for depositing the tungsten film 21c. Since the blanket CVD method is used, the tungsten film can be satisfactorily embedded even in the fine connection hole 23.
【００８０】次に、半導体基板１の全面のＳＯＧ膜２５
ａを塗布し、これをキュアした後、プラズマＣＶＤ法に
よりＴＥＯＳ酸化膜２５ｂを堆積する。このＴＥＯＳ酸
化膜２５ｂをＣＭＰ法を用いて研磨し、その表面を平坦
化する。これによりこの後のフォトリソグラフィ工程の
フォーカスマージンを向上することができ、微細な接続
孔の開口等が可能となる。表面を洗浄後、さらにＴＥＯ
Ｓ酸化膜２５ｃを堆積し、層間絶縁膜２５を形成する。
このＴＥＯＳ酸化膜２５ｃは、ＣＭＰにより形成された
ＴＥＯＳ酸化膜２５ｂ上のスクラッチを覆うためのもの
である。Next, the SOG film 25 on the entire surface of the semiconductor substrate 1
After a is applied and cured, a TEOS oxide film 25b is deposited by a plasma CVD method. This TEOS oxide film 25b is polished by the CMP method, and its surface is flattened. As a result, the focus margin in the subsequent photolithography process can be improved, and a fine connection hole can be formed. After cleaning the surface, add TEO
An S oxide film 25c is deposited, and an interlayer insulating film 25 is formed.
This TEOS oxide film 25c is for covering a scratch on the TEOS oxide film 25b formed by CMP.
【００８１】次に、層間絶縁膜２５に接続孔を開口し、
不純物がドープされた多結晶シリコン膜を堆積し、この
多結晶シリコン膜をＣＭＰ法により研磨してプラグ２７
を形成する（図１１）。Next, a connection hole is opened in the interlayer insulating film 25,
A polycrystalline silicon film doped with impurities is deposited, and the polycrystalline silicon film is polished by a CMP method to form a plug 27.
Is formed (FIG. 11).
【００８２】次に、メモリセルアレイ領域にのみシリコ
ン窒化膜２３ｄを形成し、絶縁膜２６を堆積した後キャ
パシタＣが形成される領域に溝を形成してプラグ２７を
露出させ、この溝を覆う多結晶シリコン膜を堆積し、溝
以外の多結晶シリコン膜を除去してキャパシタＣの下部
電極２８を形成する。その後、メモリセルアレイ領域の
絶縁膜２６および下部電極２８の内部に形成された絶縁
膜をウエットエッチングにより除去し、下部電極２８を
クラウン形状に露出する。なお、この際、シリコン窒化
膜２３ｄをウェットエッチングのマスクとすることがで
きる。その後、下部電極２８の表面を窒化または酸窒化
処理した後酸化タンタル膜を堆積する。ここで酸化タン
タル膜に熱処理を施して酸化タンタル膜を結晶化し、よ
り強固な誘電体とし、容量絶縁膜２９を形成する。さら
に、窒化チタン膜を堆積してこれをパターニングし、上
部電極３０を形成する（図１２）。Next, a silicon nitride film 23d is formed only in the memory cell array region, a groove is formed in a region where the capacitor C is formed after the insulating film 26 is deposited, and the plug 27 is exposed to cover the groove. A crystalline silicon film is deposited, and the polycrystalline silicon film other than the groove is removed to form the lower electrode 28 of the capacitor C. Thereafter, the insulating film formed inside the insulating film 26 and the lower electrode 28 in the memory cell array region is removed by wet etching to expose the lower electrode 28 in a crown shape. At this time, the silicon nitride film 23d can be used as a mask for wet etching. Then, after nitriding or oxynitriding the surface of the lower electrode 28, a tantalum oxide film is deposited. Here, a heat treatment is performed on the tantalum oxide film to crystallize the tantalum oxide film, thereby forming a stronger dielectric, and forming the capacitor insulating film 29. Further, a titanium nitride film is deposited and patterned to form an upper electrode 30 (FIG. 12).
【００８３】次に、ＴＥＯＳ酸化膜を半導体基板１の全
面に堆積して絶縁膜３１とし、周辺回路領域に第１層配
線２１およびフューズ２０に接続される接続孔を開口
し、プラグ３３を形成する。プラグ３３は、チタンおよ
び窒化チタンの積層膜を半導体基板の全面に堆積し、さ
らにブランケットＣＶＤ法によりタングステン膜を堆積
して、その後タングステン膜、窒化チタン膜およびチタ
ン膜をエッチバックすることにより形成することができ
る。なお、チタン膜および窒化チタン膜はスパッタ法に
より形成することができるが、ＣＶＤ法により形成する
こともできる。さらに、半導体基板１の全面にチタン膜
３２ａ、アルミニウム膜３２ｂおよび窒化チタン膜３２
ｃをスパッタ法により堆積し、これをパターニングして
第２層配線３２を形成する（図１３）。Next, a TEOS oxide film is deposited on the entire surface of the semiconductor substrate 1 to form an insulating film 31, a connection hole connected to the first layer wiring 21 and the fuse 20 is opened in the peripheral circuit region, and a plug 33 is formed. I do. The plug 33 is formed by depositing a laminated film of titanium and titanium nitride on the entire surface of the semiconductor substrate, further depositing a tungsten film by a blanket CVD method, and then etching back the tungsten film, the titanium nitride film, and the titanium film. be able to. Note that the titanium film and the titanium nitride film can be formed by a sputtering method, but can also be formed by a CVD method. Further, a titanium film 32a, an aluminum film 32b and a titanium nitride film 32 are formed on the entire surface of the semiconductor substrate 1.
c is deposited by a sputtering method, and is patterned to form a second-layer wiring 32 (FIG. 13).
【００８４】次に、ＴＥＯＳ酸化膜３４ａ、ＳＯＧ膜３
４ｂおよびＴＥＯＳ酸化膜３４ｃを堆積して層間絶縁膜
３４を形成し、第２層配線３２と同様にプラグ３６を形
成し、さらに第３層配線３５を形成する（図１４）。Next, the TEOS oxide film 34a and the SOG film 3
4b and a TEOS oxide film 34c are deposited to form an interlayer insulating film 34, a plug 36 is formed similarly to the second layer wiring 32, and a third layer wiring 35 is formed (FIG. 14).
【００８５】最後に、第３層配線３５を覆う絶縁膜３７
をたとえばＳＯＧ法により形成した後にたとえばプラズ
マＣＶＤ法によりシリコン窒化膜を堆積してパッシベー
ション膜３８を堆積する。その後、フューズ２０上のパ
ッシベーション膜３８、絶縁膜３７、層間絶縁膜３４、
絶縁膜３１、２６等に開口３９を形成して図１に示すＤ
ＲＡＭがほぼ完成する。なお、開口３９は公知のエッチ
ング法により形成することができる。Lastly, the insulating film 37 covering the third layer wiring 35
Is formed by, for example, an SOG method, and then a silicon nitride film is deposited by, for example, a plasma CVD method to deposit a passivation film 38. After that, the passivation film 38, the insulating film 37, the interlayer insulating film 34,
Openings 39 are formed in the insulating films 31 and 26 and the like to form D shown in FIG.
The RAM is almost completed. The opening 39 can be formed by a known etching method.
【００８６】本実施の形態１のＤＲＡＭによれば、プラ
グ１８、１９と同層に、かつ同一の材料でフューズ２０
を形成するため、レーザ照射による切断の容易なフュー
ズ２０を特に工程を増加させることなく形成することが
できる。また、フューズ２０の材質を耐腐食性に優れた
多結晶シリコン膜とすることによりＤＲＡＭの信頼性を
向上することができる。さらに、フューズ２０を多結晶
シリコン膜とすることによりフューズ２０を切断した後
の保護膜の形成を簡略化して熱負荷を減少させることが
できる。この結果、ポーズリフレッシュ特性等のＤＲＡ
Ｍの特性の劣化を抑制することができる。According to the DRAM of the first embodiment, the fuse 20 is formed in the same layer as the plugs 18 and 19 and using the same material.
Is formed, the fuse 20 that can be easily cut by laser irradiation can be formed without particularly increasing the number of steps. Further, the reliability of the DRAM can be improved by forming the material of the fuse 20 as a polycrystalline silicon film having excellent corrosion resistance. Further, by forming the fuse 20 as a polycrystalline silicon film, it is possible to simplify the formation of the protective film after cutting the fuse 20 and reduce the thermal load. As a result, DRA such as pause refresh characteristics
Deterioration of the characteristics of M can be suppressed.
【００８７】（実施の形態２）図１５は、本発明の他の
実施の形態であるＤＲＡＭの一例を示した断面図であ
る。(Embodiment 2) FIG. 15 is a sectional view showing an example of a DRAM according to another embodiment of the present invention.
【００８８】本実施の形態２のＤＲＡＭは、実施の形態
１で説明したＤＲＡＭとほぼ同一の構成を有するもので
あるが、フューズ４３が形成されている位置が実施の形
態１の場合と相違する。The DRAM of the second embodiment has substantially the same structure as the DRAM described in the first embodiment, but the position where the fuse 43 is formed is different from that of the first embodiment. .
【００８９】フューズ４３は、実施の形態１と同様に低
抵抗の多結晶シリコン膜からなるが、その形成されてい
る位置はプラグ２７と同層に形成されている。The fuse 43 is made of a low-resistance polycrystalline silicon film as in the first embodiment, but is formed in the same layer as the plug 27.
【００９０】このようにフューズ４３がプラグ２７と同
層にかつ同一の材料で構成されることにより、実施の形
態１で説明した場合と同様な効果を得ることができる。As described above, by forming the fuse 43 in the same layer and the same material as the plug 27, the same effect as that described in the first embodiment can be obtained.
【００９１】なお、プラグ２７が多結晶シリコン膜では
なく、他の導電体たとえば窒化チタン（ＴｉＮ）、酸化
ルテニウム（ＲｕＯ）あるいは白金（Ｐｔ）等で形成さ
れる場合にはフューズ４３も同一の材料で構成される。When plug 27 is formed of another conductor, for example, titanium nitride (TiN), ruthenium oxide (RuO), platinum (Pt), or the like, instead of a polycrystalline silicon film, fuse 43 is made of the same material. It consists of.
【００９２】本実施の形態２のＤＲＡＭの製造方法を図
１６〜図１８を用いて説明する。図１６および図１７
は、実施の形態２のＤＲＡＭの製造方法の一例を工程順
に示した断面図である。A method of manufacturing the DRAM according to the second embodiment will be described with reference to FIGS. 16 and 17
FIG. 9 is a cross-sectional view showing an example of the method for manufacturing the DRAM of the second embodiment in the order of steps.
【００９３】本実施の形態２の製造方法は、実施の形態
１における層間絶縁膜２５の形成（図１１）までの工程
についてはほぼ同様である。よって、それらの工程につ
いての説明は省略する。ただし、図８において説明した
接続孔４１と同時に形成される溝４２は形成しない。そ
のため、周辺回路領域には実施の形態１におけるフュー
ズ２０に相当する部材は形成されていない。The manufacturing method of the second embodiment is almost the same as the first embodiment up to the step of forming the interlayer insulating film 25 (FIG. 11). Therefore, description of those steps is omitted. However, the groove 42 formed simultaneously with the connection hole 41 described in FIG. 8 is not formed. Therefore, a member corresponding to fuse 20 in the first embodiment is not formed in the peripheral circuit region.
【００９４】層間絶縁膜２５上にフォトレジストをマス
クとして接続孔４４および溝４５を形成する（図１
６）。接続孔４４はプラグ１８が露出するように開口
し、溝４５は周辺回路領域のフューズ４３が形成される
領域に形成する。接続孔４４および溝４５は、同時に加
工されるものであり、たとえば公知の異方性エッチング
法を用いて加工することができる。図１８は接続孔４４
および溝４５の加工パターンの一例を示した平面図であ
る。このように、接続孔４４と溝４５を同時に加工形成
するため、フューズ４３を形成するためのエッチング工
程を独立に設ける必要がなく、実施の形態１と同様に工
程を簡略化することができる。A connection hole 44 and a groove 45 are formed on the interlayer insulating film 25 using a photoresist as a mask.
6). The connection hole 44 is opened so that the plug 18 is exposed, and the groove 45 is formed in a region of the peripheral circuit region where the fuse 43 is formed. The connection hole 44 and the groove 45 are processed at the same time, and can be processed using, for example, a known anisotropic etching method. FIG.
FIG. 4 is a plan view showing an example of a processing pattern of a groove 45; As described above, since the connection hole 44 and the groove 45 are formed at the same time, there is no need to provide an etching step for forming the fuse 43 independently, and the process can be simplified as in the first embodiment.
【００９５】次に、接続孔４４および溝４５が形成され
た層間絶縁膜２５上に不純物がドープされた多結晶シリ
コン膜を堆積し、この多結晶シリコン膜をＣＭＰ法によ
り研磨してプラグ２７およびフューズ４３を形成する
（図１７）。Next, a polycrystalline silicon film doped with impurities is deposited on the interlayer insulating film 25 in which the connection holes 44 and the grooves 45 are formed, and the polycrystalline silicon film is polished by the CMP method to form the plugs 27 and A fuse 43 is formed (FIG. 17).
【００９６】このようにプラグ２７とフューズ４３とが
同時に形成されるため、フューズ４３を形成するための
加工工程を独立に設ける必要がなく、工程を簡略化する
ことができ、また、フューズ４３の材質をプラグ２７の
材質である多結晶シリコンとすることができる。このた
め、工程を特に増加させることなく、耐腐食性に優れた
多結晶シリコン膜をフューズ４３を構成する材料に用い
ることができる。As described above, since the plug 27 and the fuse 43 are formed at the same time, there is no need to provide a processing step for forming the fuse 43 independently, and the process can be simplified. The material can be polycrystalline silicon, which is the material of the plug 27. Therefore, a polycrystalline silicon film having excellent corrosion resistance can be used as a material of the fuse 43 without increasing the number of steps.
【００９７】なお、この後の工程は実施の形態１で説明
した工程と同様であるため説明を省略する。The subsequent steps are the same as the steps described in the first embodiment, and will not be described.
【００９８】本実施の形態２のＤＲＡＭおよびその製造
方法によれば、実施の形態１と同様に、特に工程を増加
させることなく耐腐食性に優れたフューズ４３を形成す
ることができ、ＤＲＡＭの信頼性を向上し、熱負荷を低
減してその性能を良好に維持することができる。According to the DRAM of the second embodiment and the method of manufacturing the same, similarly to the first embodiment, it is possible to form fuse 43 having excellent corrosion resistance without increasing the number of steps, and The reliability can be improved, the heat load can be reduced, and the performance can be maintained well.
【００９９】（実施の形態３）図１９は、本発明のさら
に他の実施の形態であるＤＲＡＭの一例を示した断面図
である。(Embodiment 3) FIG. 19 is a sectional view showing an example of a DRAM according to still another embodiment of the present invention.
【０１００】本実施の形態３のＤＲＡＭでは、フューズ
４６が上部電極３０と同一の層に、かつ、同一の材料で
形成されている。その他の構成は実施の形態１とほぼ同
様である。ただし、実施の形態１におけるフューズ２０
は形成されていない。In the DRAM of the third embodiment, the fuse 46 is formed in the same layer and the same material as the upper electrode 30. Other configurations are almost the same as in the first embodiment. However, the fuse 20 according to Embodiment 1
Is not formed.
【０１０１】このようにフューズ４６が上部電極３０と
同層にかつ同一の材料で構成されることにより、実施の
形態１で説明した場合と同様な効果を得ることができ
る。Since the fuse 46 is formed in the same layer and of the same material as the upper electrode 30, the same effect as that described in the first embodiment can be obtained.
【０１０２】なお、上部電極３０の材質として窒化チタ
ンを例示しているが、多結晶シリコン、タングステン
（Ｗ）あるいは白金（Ｐｔ）等で構成されていてもよ
い。Although the material of the upper electrode 30 is exemplified by titanium nitride, it may be made of polycrystalline silicon, tungsten (W), platinum (Pt), or the like.
【０１０３】本実施の形態３のＤＲＡＭの製造方法は、
実施の形態１における図１２までの方法とほぼ同様であ
る。ただし、図２０に示すように、上部電極３０を形成
した後のパターニングにおいて周辺回路領域にフューズ
４６となる容量絶縁膜および窒化チタン膜を残存させ
る。この後の工程は実施の形態１と同様である。The manufacturing method of the DRAM of the third embodiment is as follows.
This is almost the same as the method up to FIG. 12 in the first embodiment. However, as shown in FIG. 20, in the patterning after the formation of the upper electrode 30, the capacitive insulating film and the titanium nitride film which become the fuse 46 are left in the peripheral circuit region. Subsequent steps are the same as in the first embodiment.
【０１０４】本実施の形態３のＤＲＡＭによれば、実施
の形態１および２と同様に、特に工程を増加させること
なく、フューズ４６を形成することができる。According to the DRAM of the third embodiment, similarly to the first and second embodiments, fuse 46 can be formed without particularly increasing the number of steps.
【０１０５】なお、図２１に示すように、フューズ４６
が形成される領域の絶縁膜２６に溝４７を形成し、フュ
ーズ４６の膜厚を厚くすることもできる。このような溝
４７は、下部電極２８を形成するための絶縁膜２６への
溝の形成と同時に行うことができ、その後の工程は実施
の形態１と同様である。したがって、この場合には溝４
７の内部にも下部電極２８と同一材料の多結晶シリコン
部材が形成されることとなる。Incidentally, as shown in FIG.
A groove 47 may be formed in the insulating film 26 in a region where is formed, and the thickness of the fuse 46 may be increased. Such a groove 47 can be formed simultaneously with formation of a groove in the insulating film 26 for forming the lower electrode 28, and the subsequent steps are the same as in the first embodiment. Therefore, in this case, the groove 4
7, a polycrystalline silicon member of the same material as that of the lower electrode 28 is formed.
【０１０６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【０１０７】たとえば、上部電極３０と同時に形成され
るフューズ４６として窒化チタン膜、多結晶シリコン、
タングステン（Ｗ）あるいは白金（Ｐｔ）等を例示した
が、これらの積層膜であってもよい。For example, as the fuse 46 formed simultaneously with the upper electrode 30, a titanium nitride film, polycrystalline silicon,
Tungsten (W) or platinum (Pt) is exemplified, but a laminated film of these may be used.
【０１０８】また、図２２に示すように、フューズ４３
への接続を第２層配線３２に行うのではなく、半導体基
板１の不純物半導体領域４８に行うこともできる。Further, as shown in FIG.
Connection to the impurity semiconductor region 48 of the semiconductor substrate 1 instead of the connection to the second layer wiring 32.
【０１０９】[0109]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【０１１０】（１）特に工程を増加させることなくフュ
ーズを簡便に形成することができ、半導体集積回路装置
の歩留まりを向上することができる。(1) The fuse can be easily formed without increasing the number of steps, and the yield of the semiconductor integrated circuit device can be improved.
【０１１１】（２）ＣＯＢ構造を有するＤＲＡＭにおい
て、耐腐食性にすぐれた材料、たとえば多結晶シリコン
膜からなるフューズを工程を増加することなく形成する
ことができる。(2) In a DRAM having a COB structure, a material having excellent corrosion resistance, for example, a fuse made of a polycrystalline silicon film can be formed without increasing the number of steps.
【０１１２】（３）耐腐食性にすぐれたフューズを形成
するため、フューズ切断後の保護膜の形成工程を簡略化
し、保護膜形成時の熱負荷を低減できる。(3) Since a fuse having excellent corrosion resistance is formed, the process of forming the protective film after the fuse is cut can be simplified, and the thermal load when forming the protective film can be reduced.
【０１１３】（４）素子特性の劣化を防止できる。(4) Deterioration of element characteristics can be prevented.
【図１】本発明の一実施の形態であるＤＲＡＭの一例を
示した断面図である。FIG. 1 is a sectional view showing an example of a DRAM according to an embodiment of the present invention.
【図２】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。FIG. 2 is a cross-sectional view showing an example of a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図３】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。FIG. 3 is a cross-sectional view showing an example of a manufacturing method of the DRAM of the first embodiment in the order of steps;
【図４】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。FIG. 4 is a cross-sectional view showing one example of a method for manufacturing the DRAM of the first embodiment in the order of steps;
【図５】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。FIG. 5 is a sectional view illustrating an example of a method of manufacturing the DRAM of the first embodiment in the order of steps.
【図６】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。FIG. 6 is a cross-sectional view showing one example of the method of manufacturing the DRAM of the first embodiment in the order of steps;
【図７】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。FIG. 7 is a cross-sectional view showing one example of the method of manufacturing the DRAM of the first embodiment in the order of steps;
【図８】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。FIG. 8 is a cross-sectional view showing one example of the method of manufacturing the DRAM of the first embodiment in the order of steps;
【図９】接続孔および溝の加工パターンの一例を示した
平面図である。FIG. 9 is a plan view showing an example of a processing pattern of a connection hole and a groove.
【図１０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。FIG. 10 is a cross-sectional view showing an example of the method for manufacturing the DRAM of the first embodiment in the order of steps;
【図１１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。FIG. 11 is a cross-sectional view showing one example of the method of manufacturing the DRAM of the first embodiment in the order of steps;
【図１２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。FIG. 12 is a cross-sectional view showing one example of the method for manufacturing the DRAM of the first embodiment in the order of steps;
【図１３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。FIG. 13 is a cross-sectional view showing one example of the method of manufacturing the DRAM of the first embodiment in the order of steps;
【図１４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。FIG. 14 is a cross-sectional view showing one example of the method for manufacturing the DRAM of the first embodiment in the order of steps;
【図１５】本発明の他の実施の形態であるＤＲＡＭの一
例を示した断面図である。FIG. 15 is a sectional view showing an example of a DRAM according to another embodiment of the present invention.
【図１６】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。FIG. 16 is a cross-sectional view showing an example of the method for manufacturing the DRAM of the second embodiment in the order of steps;
【図１７】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。FIG. 17 is a cross-sectional view showing one example of the method of manufacturing the DRAM of the second embodiment in the order of steps;
【図１８】接続孔および溝の加工パターンの一例を示し
た平面図である。FIG. 18 is a plan view showing an example of a processing pattern of connection holes and grooves.
【図１９】本発明のさらに他の実施の形態であるＤＲＡ
Ｍの一例を示した断面図である。FIG. 19 shows a DRA according to still another embodiment of the present invention.
It is sectional drawing which showed an example of M.
【図２０】実施の形態３のＤＲＡＭの製造方法の一例を
示した断面図である。FIG. 20 is a cross-sectional view showing an example of the method for manufacturing the DRAM of the third embodiment.
【図２１】実施の形態３のＤＲＡＭの他の例を示した断
面図である。FIG. 21 is a sectional view showing another example of the DRAM of the third embodiment;
【図２２】本発明の他の実施の形態であるＤＲＡＭの一
例を示した断面図である。FIG. 22 is a sectional view showing an example of a DRAM according to another embodiment of the present invention.
１ 半導体基板 ２、３ ｐ形ウェル ４ ｎ形ウェル ６ ディープウェル ７ 分離領域 ８ 浅溝 ９ シリコン酸化膜 １０ ゲート絶縁膜 １１ ゲート電極 １１ａ 多結晶シリコン膜 １１ｂ 窒化チタン膜 １１ｃ タングステン膜 １２ 不純物半導体領域 １３ キャップ絶縁膜 １４ シリコン窒化膜 １５ 不純物半導体領域 １５ａ 低濃度不純物領域 １５ｂ 高濃度不純物領域 １６ サイドウォールスペーサ １７ 層間絶縁膜 １７ａ ＳＯＧ膜 １７ｂ ＴＥＯＳ酸化膜 １７ｃ ＴＥＯＳ酸化膜 １７ｄ シリコン酸化膜 １８、１９ プラグ ２０ フューズ ２１ 第１層配線 ２１ａ チタン膜 ２１ｂ 窒化チタン膜 ２１ｃ タングステン膜 ２２ チタンシリサイド層 ２３ 接続孔 ２３ｄ シリコン窒化膜 ２４ａ キャップ絶縁膜 ２４ｂ サイドウォールスペーサ ２５ 層間絶縁膜 ２５ａ ＳＯＧ膜 ２５ｂ、２５ｃ ＴＥＯＳ酸化膜 ２６ 絶縁膜 ２７ プラグ ２８ 下部電極 ２９ 容量絶縁膜 ３０ 上部電極 ３１ 絶縁膜 ３２ 第２層配線 ３２ａ チタン膜 ３２ｂ アルミニウム膜 ３２ｃ 窒化チタン膜 ３３ プラグ ３３ａ 接着層 ３３ｂ タングステン膜 ３４ 層間絶縁膜 ３４ａ ＴＥＯＳ酸化膜 ３４ｂ ＳＯＧ膜 ３４ｃ ＴＥＯＳ酸化膜 ３５ 第３層配線 ３６ プラグ ３７ 絶縁膜 ３８ パッシベーション膜 ３９ 開口 ４０ レジストマスク ４１、４４ 接続孔 ４２、４５、４７ 溝 ４３、４６ フューズ ４８ 不純物半導体領域 ＢＬ ビット線 Ｃ キャパシタ Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ Ｑｔ 選択ＭＩＳＦＥＴ ＷＬ ワード線 Reference Signs List 1 semiconductor substrate 2, 3 p-type well 4 n-type well 6 deep well 7 isolation region 8 shallow groove 9 silicon oxide film 10 gate insulating film 11 gate electrode 11a polycrystalline silicon film 11b titanium nitride film 11c tungsten film 12 impurity semiconductor region 13 Cap insulating film 14 Silicon nitride film 15 Impurity semiconductor region 15a Low-concentration impurity region 15b High-concentration impurity region 16 Sidewall spacer 17 Interlayer insulating film 17a SOG film 17b TEOS oxide film 17c TEOS oxide film 17d Silicon oxide film 18, 19 Plug 20 fuse DESCRIPTION OF SYMBOLS 21 First layer wiring 21a Titanium film 21b Titanium nitride film 21c Tungsten film 22 Titanium silicide layer 23 Connection hole 23d Silicon nitride film 24a Cap insulating film 24b Sidewall spacer 25 Interlayer insulation 25a SOG film 25b, 25c TEOS oxide film 26 Insulating film 27 Plug 28 Lower electrode 29 Capacitive insulating film 30 Upper electrode 31 Insulating film 32 Second layer wiring 32a Titanium film 32b Aluminum film 32c Titanium nitride film 33 Plug 33a Adhesive layer 33b Tungsten film 34 interlayer insulating film 34a TEOS oxide film 34b SOG film 34c TEOS oxide film 35 third layer wiring 36 plug 37 insulating film 38 passivation film 39 opening 40 resist mask 41,44 connection hole 42,45,47 groove 43,46 fuse 48 impurity Semiconductor region BL Bit line C Capacitor Qn N-channel MISFET Qp P-channel MISFET Qt Select MISFET WL Word line
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 悟 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Satoru Yamada 2326 Imai, Ome-shi, Tokyo Inside Device Development Center, Hitachi, Ltd.
Claims (10)
ル選択用ＭＩＳＦＥＴが形成され、前記メモリセル選択
用ＭＩＳＦＥＴの上部に下部電極、容量絶縁膜および上
部電極からなる情報蓄積用容量素子が形成された半導体
集積回路装置であって、 前記半導体集積回路装置の周辺回路領域に形成されたフ
ューズが、前記半導体基板の主面に接して前記メモリセ
ル選択用ＭＩＳＦＥＴのソース・ドレイン領域上に形成
された第１のプラグ、または、前記第１のプラグと前記
下部電極とを接続する第２のプラグ、の何れかのプラグ
と同一層に形成され、かつ、同一材料で構成されている
ことを特徴とする半導体集積回路装置。An MISFET for selecting a memory cell of a DRAM is formed on a main surface of a semiconductor substrate, and a capacitor for storing information comprising a lower electrode, a capacitor insulating film and an upper electrode is formed above the MISFET for selecting a memory cell. Wherein a fuse formed in a peripheral circuit region of the semiconductor integrated circuit device is formed on a source / drain region of the memory cell selecting MISFET in contact with a main surface of the semiconductor substrate. The plug is formed in the same layer as one of the first plug or the second plug connecting the first plug and the lower electrode, and is made of the same material. Semiconductor integrated circuit device.
って、 前記フューズは、多結晶シリコン膜からなることを特徴
とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein said fuse is made of a polycrystalline silicon film.
ル選択用ＭＩＳＦＥＴが形成され、前記メモリセル選択
用ＭＩＳＦＥＴの上部に下部電極、容量絶縁膜および上
部電極からなる情報蓄積用容量素子が形成された半導体
集積回路装置であって、 前記半導体集積回路装置の周辺回路領域に形成されたフ
ューズが、前記上部電極と同一層に形成され、かつ、同
一材料で構成されていることを特徴とする半導体集積回
路装置。3. A MISFET for selecting a memory cell of a DRAM is formed on a main surface of a semiconductor substrate, and a capacitor for storing information comprising a lower electrode, a capacitor insulating film and an upper electrode is formed above the MISFET for selecting a memory cell. A semiconductor integrated circuit device, wherein a fuse formed in a peripheral circuit region of the semiconductor integrated circuit device is formed in the same layer as the upper electrode and is made of the same material. Integrated circuit device.
って、 前記フューズは、窒化チタン膜からなることを特徴とす
る半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 3, wherein said fuse is made of a titanium nitride film.
て、（ａ）メモリセル選択用ＭＩＳＦＥＴおよび周辺回
路のＭＩＳＦＥＴが形成された半導体基板上に第１層間
絶縁膜を堆積し、前記メモリセル選択用ＭＩＳＦＥＴの
不純物半導体領域上の前記第１層間絶縁膜に接続孔を開
口すると同時に、周辺回路領域のフューズが形成される
領域に溝を形成する工程、（ｂ）前記接続孔および前記
溝の内面を含む前記第１層間絶縁膜上に多結晶シリコン
膜を堆積する工程、（ｃ）前記接続孔および前記溝以外
の領域の前記多結晶シリコン膜を除去し、前記接続孔内
に多結晶シリコン膜からなるプラグを形成すると同時
に、前記溝内に多結晶シリコン膜からなるフューズを形
成する工程、を含むことを特徴とする半導体集積回路装
置の製造方法。5. A method for manufacturing a semiconductor integrated circuit device, comprising: (a) depositing a first interlayer insulating film on a semiconductor substrate on which a memory cell selecting MISFET and a peripheral circuit MISFET are formed; Forming a connection hole in the first interlayer insulating film on the impurity semiconductor region of the MISFET for use at the same time as forming a groove in a region of the peripheral circuit region where a fuse is formed; (b) inner surfaces of the connection hole and the groove Depositing a polycrystalline silicon film on the first interlayer insulating film including: (c) removing the polycrystalline silicon film in a region other than the connection hole and the groove, and forming a polycrystalline silicon film in the connection hole Forming a plug made of a polycrystalline silicon film in the trench at the same time as forming a plug made of the polycrystalline silicon film.
て、（ａ）メモリセル選択用ＭＩＳＦＥＴおよび周辺回
路のＭＩＳＦＥＴが形成された半導体基板上に第１層間
絶縁膜を堆積し、前記メモリセル選択用ＭＩＳＦＥＴの
不純物半導体領域上の前記第１層間絶縁膜に第１接続孔
を開口し、前記第１接続孔の内面を含む前記第１層間絶
縁膜上に多結晶シリコン膜を堆積した後、前記第１接続
孔以外の領域の前記多結晶シリコン膜を除去して前記第
１接続孔内に第１プラグを形成する工程、（ｂ）前記第
１層間絶縁膜の上層に前記メモリセル選択用ＭＩＳＦＥ
Ｔの一方のソース・ドレイン領域に接続されるビット線
および前記周辺回路のＭＩＳＦＥＴのソース・ドレイン
領域に接続される第１層配線を形成し、前記ビット線お
よび第１層配線を覆う第２層間絶縁膜を堆積する工程、
（ｃ）前記メモリセル選択用ＭＩＳＦＥＴの他方のソー
ス・ドレイン領域に接続される前記第１プラグ上の前記
第２層間絶縁膜に第２接続孔を開口すると同時に、周辺
回路領域のフューズが形成される領域に溝を形成する工
程、（ｄ）前記第２接続孔および前記溝の内面を含む前
記第２層間絶縁膜上に多結晶シリコン膜を堆積する工
程、（ｅ）前記第２接続孔および前記溝以外の領域の前
記多結晶シリコン膜を除去し、前記第２接続孔内に多結
晶シリコン膜からなる第２プラグを形成すると同時に、
前記溝内に多結晶シリコン膜からなるフューズを形成す
る工程、 を含むことを特徴とする半導体集積回路装置の製造方
法。6. A method of manufacturing a semiconductor integrated circuit device, comprising: (a) depositing a first interlayer insulating film on a semiconductor substrate on which a memory cell selecting MISFET and a peripheral circuit MISFET are formed; Forming a first connection hole in the first interlayer insulating film on the impurity semiconductor region of the MISFET for use, and depositing a polycrystalline silicon film on the first interlayer insulating film including an inner surface of the first connection hole; Removing the polycrystalline silicon film in a region other than the first connection hole to form a first plug in the first connection hole; and (b) forming the memory cell selecting MISFE on the first interlayer insulating film.
A bit line connected to one source / drain region of T and a first layer wiring connected to the source / drain region of the MISFET of the peripheral circuit are formed, and a second interlayer covering the bit line and the first layer wiring is formed. Depositing an insulating film,
(C) A second connection hole is opened in the second interlayer insulating film on the first plug connected to the other source / drain region of the memory cell selection MISFET, and at the same time, a fuse in the peripheral circuit region is formed. Forming a groove in a region to be formed, (d) depositing a polycrystalline silicon film on the second interlayer insulating film including the second connection hole and the inner surface of the groove, (e) forming the second connection hole and Removing the polycrystalline silicon film in a region other than the groove and forming a second plug made of a polycrystalline silicon film in the second connection hole;
Forming a fuse made of a polycrystalline silicon film in the trench.
装置の製造方法であって、 前記多結晶シリコン膜の除去は、ＣＭＰ法による前記多
結晶シリコン膜の研磨により行われることを特徴とする
半導体集積回路装置の製造方法。7. The method for manufacturing a semiconductor integrated circuit device according to claim 5, wherein the removal of the polycrystalline silicon film is performed by polishing the polycrystalline silicon film by a CMP method. A method for manufacturing a semiconductor integrated circuit device.
て、（ａ）メモリセル選択用ＭＩＳＦＥＴおよび周辺回
路のＭＩＳＦＥＴが形成された半導体基板の上層に第１
層間絶縁膜を介してビット線および第１層配線を形成
し、前記ビット線および前記第１層配線を覆う第２層間
絶縁膜を堆積する工程、（ｂ）前記第２層間絶縁膜上に
第３層間絶縁膜を堆積し、情報蓄積用容量素子が形成さ
れる領域の前記第３層間絶縁膜に溝を形成する工程、
（ｃ）前記溝の内面にのみ第１導電膜を形成した後、メ
モリセルアレイ領域の前記第３層間絶縁膜を除去して情
報蓄積用容量素子の下部電極を形成する工程、（ｄ）前
記下部電極を覆う容量絶縁膜を形成し、前記容量絶縁膜
上に情報蓄積用容量素子の上部電極となる第２導電膜を
堆積する工程、（ｅ）前記第２導電膜および容量絶縁膜
をパターニングし、情報蓄積用容量素子の上部電極を形
成すると同時に、周辺回路領域にフューズを形成する工
程、を含むことを特徴とする半導体集積回路装置の製造
方法。8. A method of manufacturing a semiconductor integrated circuit device, comprising: (a) forming a first MISFET on a semiconductor substrate on which a memory cell selecting MISFET and a peripheral circuit MISFET are formed;
Forming a bit line and a first layer wiring via an interlayer insulating film, and depositing a second interlayer insulating film covering the bit line and the first layer wiring, (b) forming a second interlayer insulating film on the second interlayer insulating film Depositing a three-layer insulating film and forming a groove in the third interlayer insulating film in a region where the information storage capacitor is formed;
(C) forming a first conductive film only on the inner surface of the groove, removing the third interlayer insulating film in a memory cell array region to form a lower electrode of the information storage capacitor, and (d) forming the lower electrode. Forming a capacitive insulating film covering the electrodes, and depositing a second conductive film serving as an upper electrode of the information storage capacitive element on the capacitive insulating film; (e) patterning the second conductive film and the capacitive insulating film Forming a fuse in the peripheral circuit region at the same time as forming the upper electrode of the information storage capacitance element.
造方法であって、 前記（ｂ）工程において、前記溝の形成と同時に、周辺
回路領域のフューズが形成される領域の前記第３層間絶
縁膜に第２の溝を形成することを特徴とする半導体集積
回路装置の製造方法。9. The method for manufacturing a semiconductor integrated circuit device according to claim 8, wherein in the step (b), the third interlayer in a region where a fuse in a peripheral circuit region is formed simultaneously with the formation of the groove. A method for manufacturing a semiconductor integrated circuit device, wherein a second groove is formed in an insulating film.
導体集積回路装置の製造方法であって、 前記フューズの切断後に形成される保護膜は、低熱負荷
状態で堆積されることを特徴とする半導体集積回路装置
の製造方法。10. The method of manufacturing a semiconductor integrated circuit device according to claim 5, wherein the protection film formed after cutting the fuse is deposited under a low heat load state. A method for manufacturing a semiconductor integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9280157A JPH11121712A (en) | 1997-10-14 | 1997-10-14 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9280157A JPH11121712A (en) | 1997-10-14 | 1997-10-14 | Semiconductor integrated circuit device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121712A true JPH11121712A (en) | 1999-04-30 |
Family
ID=17621118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9280157A Pending JPH11121712A (en) | 1997-10-14 | 1997-10-14 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121712A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010021337A (en) * | 1999-08-18 | 2001-03-15 | 가나이 쓰토무 | A semiconductor integrated circuit device and method of manufacturing the same |
| KR100370130B1 (en) * | 2000-10-06 | 2003-01-30 | 주식회사 하이닉스반도체 | method for manufacturing of semiconductor device |
| KR100376975B1 (en) * | 2000-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| KR100385462B1 (en) * | 2000-06-30 | 2003-05-27 | 주식회사 하이닉스반도체 | A method for forming a capacitor of a semiconductor device |
| JP2007036181A (en) * | 2005-07-22 | 2007-02-08 | Hynix Semiconductor Inc | Method for forming semiconductor device |
| JP2016213293A (en) * | 2015-05-01 | 2016-12-15 | エスアイアイ・セミコンダクタ株式会社 | Semiconductor integrated circuit device |
-
1997
- 1997-10-14 JP JP9280157A patent/JPH11121712A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010021337A (en) * | 1999-08-18 | 2001-03-15 | 가나이 쓰토무 | A semiconductor integrated circuit device and method of manufacturing the same |
| KR100376975B1 (en) * | 2000-06-30 | 2003-03-26 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| KR100385462B1 (en) * | 2000-06-30 | 2003-05-27 | 주식회사 하이닉스반도체 | A method for forming a capacitor of a semiconductor device |
| KR100370130B1 (en) * | 2000-10-06 | 2003-01-30 | 주식회사 하이닉스반도체 | method for manufacturing of semiconductor device |
| JP2007036181A (en) * | 2005-07-22 | 2007-02-08 | Hynix Semiconductor Inc | Method for forming semiconductor device |
| JP2016213293A (en) * | 2015-05-01 | 2016-12-15 | エスアイアイ・セミコンダクタ株式会社 | Semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3701469B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| JP3869128B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| US7375389B2 (en) | Semiconductor device having a capacitor-under-bitline structure and method of manufacturing the same | |
| JP2000156480A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JP2004335553A (en) | Semiconductor device and its manufacturing method | |
| US20050158951A1 (en) | Methods of fabricating semiconductor memory devices including different dielectric layers for the cell transistors and refresh transistors thereof | |
| JP2002289703A (en) | Semiconductor memory and its manufacturing method | |
| US5406102A (en) | Semiconductor device and manufacturing method thereof | |
| JPH11238860A (en) | Semiconductor integrated circuit device and its manufacture | |
| US6900513B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| US7109076B2 (en) | Method of manufacturing semiconductor integrated circuit device, and semiconductor integrated circuit device made by its method | |
| US5930623A (en) | Method of forming a data storage capacitor with a wide electrode area for dynamic random access memory using double spacers | |
| US5854106A (en) | Method of forming a data storage capacitor with a wide electrode area for dynamic random access memory | |
| JPH1079478A (en) | Dynamic ram device and its manufacture | |
| JP2000208729A (en) | Semiconductor device and its manufacture | |
| JPH07202017A (en) | Semiconductor integrated circuit device and its manufacture | |
| JPH09252098A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| US6838320B2 (en) | Method for manufacturing a semiconductor integrated circuit device | |
| US20050230716A1 (en) | Semiconductor integrated circuit equipment and its manufacture method | |
| JPH1187650A (en) | Manufacture of semiconductor integrated circuit device | |
| JPH11121712A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JP3892867B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| US5744388A (en) | Process of making a storage capacitor for dram memory cell | |
| JP4024935B2 (en) | Highly integrated semiconductor memory device and manufacturing method thereof | |
| US6037217A (en) | Method of fabricating a capacitor electrode structure in a dynamic random-access memory device |