JP2001313532A - 歪み補償装置 - Google Patents
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Abstract
(57)【要約】
【課題】 高周波電力増幅手段の歪み補償装置に於い
て、歪み補償用の振幅（利得）補正メモリに格納するデ
ータを周囲温度に対応して更新する場合、更新値を安定
に決定可能な歪み補償装置を提供する。 【解決手段】 携帯電話機等の高周波電力増幅手段１２
の逆歪みデータを周囲温度に対応して更新する際に電力
増幅手段１２の入出力側の包絡線検出信号を検出し、夫
々をデジタル化し、演算手段２０，２１を用いて線形利
得からのずれ量を演算して、振幅補正用メモリ７，７
ａ，７ｂに格納する逆歪みデータを更新する。
て、歪み補償用の振幅（利得）補正メモリに格納するデ
ータを周囲温度に対応して更新する場合、更新値を安定
に決定可能な歪み補償装置を提供する。 【解決手段】 携帯電話機等の高周波電力増幅手段１２
の逆歪みデータを周囲温度に対応して更新する際に電力
増幅手段１２の入出力側の包絡線検出信号を検出し、夫
々をデジタル化し、演算手段２０，２１を用いて線形利
得からのずれ量を演算して、振幅補正用メモリ７，７
ａ，７ｂに格納する逆歪みデータを更新する。
Description
【０００１】
【発明の属する技術分野】本発明は、歪み補償装置、特
に携帯電話機に用いる送信用の高周波電力増幅回路に適
用し得る適応歪み補償装置に関する。
に携帯電話機に用いる送信用の高周波電力増幅回路に適
用し得る適応歪み補償装置に関する。
【０００２】
【従来の技術】近年の通信の高速化、大容量化にともな
い、デジタル無線通信機器における送信電力増幅回路に
求められる線形性は厳しくなりつつあり、これは、同時
に、電力増幅回路の電力効率の向上を妨げる事態を生じ
ている。
い、デジタル無線通信機器における送信電力増幅回路に
求められる線形性は厳しくなりつつあり、これは、同時
に、電力増幅回路の電力効率の向上を妨げる事態を生じ
ている。
【０００３】一方、既に一般市場に多く普及されている
デジタル携帯電話機の連続通話時間は長時間化の一途を
たどっており、新しいデジタル無線通信機器の市場投入
においては、製品競争力の点から、その使用時間を無視
できなくなり、ここに至って、歪み補償の技術を導入し
て、効率の向上を図る動きが活発になりつつある。
デジタル携帯電話機の連続通話時間は長時間化の一途を
たどっており、新しいデジタル無線通信機器の市場投入
においては、製品競争力の点から、その使用時間を無視
できなくなり、ここに至って、歪み補償の技術を導入し
て、効率の向上を図る動きが活発になりつつある。
【０００４】然し、この技術は、その回路規模におい
て、極めて膨大になり、小型軽量を長所とする携帯電話
機においては、実現が厳しいものとなっている。また、
携帯端末の特質上、使用される環境が大きく変動するた
め、歪み補償も、この環境変動に追従する適応歪み補償
とすることが必須であり、小型化とあいまって、極めて
重要な課題となっている。この様な歪み補償装置とし
て、電力増幅回路の歪みと逆特性の補償手段を設けたプ
レディストーションの技術が知られている。
て、極めて膨大になり、小型軽量を長所とする携帯電話
機においては、実現が厳しいものとなっている。また、
携帯端末の特質上、使用される環境が大きく変動するた
め、歪み補償も、この環境変動に追従する適応歪み補償
とすることが必須であり、小型化とあいまって、極めて
重要な課題となっている。この様な歪み補償装置とし
て、電力増幅回路の歪みと逆特性の補償手段を設けたプ
レディストーションの技術が知られている。
【０００５】この様なプレディストーション技術として
は、プレディストーションを適用化したもの、フィード
フォワードを適用化させたものなど幾つかの報告がある
が、この様なプレディストーションに用いる適応歪み補
償装置での分野における従来例を幾つかを以下に説明す
る。
は、プレディストーションを適用化したもの、フィード
フォワードを適用化させたものなど幾つかの報告がある
が、この様なプレディストーションに用いる適応歪み補
償装置での分野における従来例を幾つかを以下に説明す
る。
【０００６】第１の従来構成として、例えば、1992.Eur
opean Microwave Conference.Vol.22,pp.1125-pp.113
0,"Power amplifier Adaptive Linearization Using Pr
edistorion with Polynomial."がある。図１１に、ここ
で紹介されている例のブロック図を示す。
opean Microwave Conference.Vol.22,pp.1125-pp.113
0,"Power amplifier Adaptive Linearization Using Pr
edistorion with Polynomial."がある。図１１に、ここ
で紹介されている例のブロック図を示す。
【０００７】図１１において、歪みを補償すべき電力増
幅回路１２の非線型入出力特性をＶｏｕｔ＝Ａ（Ｖｉ
ｎ）と表した場合、入力ベースバンドの同相及び直交信
号Ｉ，Ｑは、線形化比較回路５０でＡ（Ｖｉｎ）を線形
化する関数Ｈ（Ｉ，Ｑ）を用いて演算を行ない、その結
果Ｉ，Ｑ信号をデジタル−アナログ変換回路（ＤＡＣ）
５１に供給してアナログ化すると同時に高周波帯に変換
し、電力増幅回路１２に入力させる。その出力Ｖｏｕｔ
を検出し、復調回路５２にてベースバンド帯に変換した
Ｉｆ，Ｑｆ信号を得る。ここで、温度変化に対する適応
補償は、線形化比較回路５０は入力信号Ｉ，Ｑと検出信
号Ｉｆ，Ｑｆとを比較し、差分がゼロとなるように線形
化の関数Ｈに含まれる定数を調整する。この差分が正し
くゼロとなるまで、この操作を繰返し、関数Ｈ（Ｉ，
Ｑ）に含まれる定数を最終的に最適な値に決定してい
る。
幅回路１２の非線型入出力特性をＶｏｕｔ＝Ａ（Ｖｉ
ｎ）と表した場合、入力ベースバンドの同相及び直交信
号Ｉ，Ｑは、線形化比較回路５０でＡ（Ｖｉｎ）を線形
化する関数Ｈ（Ｉ，Ｑ）を用いて演算を行ない、その結
果Ｉ，Ｑ信号をデジタル−アナログ変換回路（ＤＡＣ）
５１に供給してアナログ化すると同時に高周波帯に変換
し、電力増幅回路１２に入力させる。その出力Ｖｏｕｔ
を検出し、復調回路５２にてベースバンド帯に変換した
Ｉｆ，Ｑｆ信号を得る。ここで、温度変化に対する適応
補償は、線形化比較回路５０は入力信号Ｉ，Ｑと検出信
号Ｉｆ，Ｑｆとを比較し、差分がゼロとなるように線形
化の関数Ｈに含まれる定数を調整する。この差分が正し
くゼロとなるまで、この操作を繰返し、関数Ｈ（Ｉ，
Ｑ）に含まれる定数を最終的に最適な値に決定してい
る。
【０００８】他の従来構成として、例えば、IEEEE Tran
saction on Vehicalar Technologies,Vol.43,No.2,199
4,May,pp.323-pp.332."Adaptive Linearization Using
Predistortion" がある。図１２に、ここに記載されて
いるブロック図を示す。図１２において、説明を容易に
するために、図１１との対応部分は同一符号を付してい
る。入力信号Ｉ，Ｑに対してメモリ等の変換テーブル５
５をアクセスすることによりデータ変換を行ない、電力
増幅回路１２を線形化し得るデータＩ’，Ｑ’を得、電
力増幅回路１２に入力せしめる。その出力Ｖｏｕｔを検
出し、復調回路５２にてベースバンド帯に変換し信号Ｉ
ｆ．Ｑｆを得る。ここで、温度変化等に対する適応補償
は、入力信号Ｉ，Ｑと復調回路５２からの検出信号Ｉ
ｆ，Ｑｆとを比較し、差分ｅｎがゼロとなるように、変
換テーブル５５をアクセスするアドレスを調整するため
のアドレス生成部５４を有する。そして、この差分ｅｎ
が正しくゼロとなるまで、アドレス生成部５４を繰り返
し調整し、変換テーブル５５内をアクセスするアドレス
値を最適化している。
saction on Vehicalar Technologies,Vol.43,No.2,199
4,May,pp.323-pp.332."Adaptive Linearization Using
Predistortion" がある。図１２に、ここに記載されて
いるブロック図を示す。図１２において、説明を容易に
するために、図１１との対応部分は同一符号を付してい
る。入力信号Ｉ，Ｑに対してメモリ等の変換テーブル５
５をアクセスすることによりデータ変換を行ない、電力
増幅回路１２を線形化し得るデータＩ’，Ｑ’を得、電
力増幅回路１２に入力せしめる。その出力Ｖｏｕｔを検
出し、復調回路５２にてベースバンド帯に変換し信号Ｉ
ｆ．Ｑｆを得る。ここで、温度変化等に対する適応補償
は、入力信号Ｉ，Ｑと復調回路５２からの検出信号Ｉ
ｆ，Ｑｆとを比較し、差分ｅｎがゼロとなるように、変
換テーブル５５をアクセスするアドレスを調整するため
のアドレス生成部５４を有する。そして、この差分ｅｎ
が正しくゼロとなるまで、アドレス生成部５４を繰り返
し調整し、変換テーブル５５内をアクセスするアドレス
値を最適化している。
【０００９】
【発明が解決しようとする課題】以上示した従来構成で
は、線形化関数に含まれる定数あるいは、線形化テーブ
ルをアクセスするアドレスを最適化しているが、いずれ
の例も、帰還ループを用いて繰り返し操作を行なって、
差分を小さくしようとしているが、この帰還ループに
は、電力増幅回路１２の特性を含み、常に安定して最適
値に収束する保証がない、と言う重大な課題を有してい
た。
は、線形化関数に含まれる定数あるいは、線形化テーブ
ルをアクセスするアドレスを最適化しているが、いずれ
の例も、帰還ループを用いて繰り返し操作を行なって、
差分を小さくしようとしているが、この帰還ループに
は、電力増幅回路１２の特性を含み、常に安定して最適
値に収束する保証がない、と言う重大な課題を有してい
た。
【００１０】本発明は叙上の課題を解消するために成さ
れたもので、発明が解決しようとする課題は電力増幅回
路の入出力を検出し、線形利得からのずれを検出して温
度変化に対する適応歪み補償を行なっている。従って、
従来の様に安定して最適値に収束しない課題が解消され
た歪み補償装置が簡単に得られる。
れたもので、発明が解決しようとする課題は電力増幅回
路の入出力を検出し、線形利得からのずれを検出して温
度変化に対する適応歪み補償を行なっている。従って、
従来の様に安定して最適値に収束しない課題が解消され
た歪み補償装置が簡単に得られる。
【００１１】
【課題を解決するための手段】本発明の請求項１に係わ
る発明は包絡線変動を生ずる高周波入力信号の包絡線信
号を検出して、歪みを補償すべき電力増幅手段の振幅特
性を制御するプレディストーションを行なう歪み補償装
置であって、電力増幅手段の入力側及び出力側の包絡線
信号を検出した夫々を演算して線形利得からのずれ量を
得、予め振幅補正する補正値を格納した記憶手段内の歪
み補正用の補正データを演算データに更新して、電力増
幅手段の温度変動に適応させて成ることを特徴とする歪
み補償装置としたものである。
る発明は包絡線変動を生ずる高周波入力信号の包絡線信
号を検出して、歪みを補償すべき電力増幅手段の振幅特
性を制御するプレディストーションを行なう歪み補償装
置であって、電力増幅手段の入力側及び出力側の包絡線
信号を検出した夫々を演算して線形利得からのずれ量を
得、予め振幅補正する補正値を格納した記憶手段内の歪
み補正用の補正データを演算データに更新して、電力増
幅手段の温度変動に適応させて成ることを特徴とする歪
み補償装置としたものである。
【００１２】本発明の請求項２に係わる発明は請求項１
に於いて、記憶手段の前段に設けられ、高周波入力信号
の包絡線信号検出後の第１のデジタルデータ及び電力増
幅手段の出力側の包絡線信号検出後に演算した第２のデ
ジタルデータをアドレスとして入力する第１のマルチプ
レクサと、電力増幅手段の入力側の包絡線信号検出後の
第３のデジタルデータと第２のデジタルデータを演算
し、線形利得からのずれ量を算出した値を記憶手段に切
り換えて書き込む第２のマルチプレクサを具備して成る
ものである。
に於いて、記憶手段の前段に設けられ、高周波入力信号
の包絡線信号検出後の第１のデジタルデータ及び電力増
幅手段の出力側の包絡線信号検出後に演算した第２のデ
ジタルデータをアドレスとして入力する第１のマルチプ
レクサと、電力増幅手段の入力側の包絡線信号検出後の
第３のデジタルデータと第２のデジタルデータを演算
し、線形利得からのずれ量を算出した値を記憶手段に切
り換えて書き込む第２のマルチプレクサを具備して成る
ものである。
【００１３】本発明の請求項３記載の発明は請求項１に
於いて、記憶手段の前段に設けられ、高周波値信号の包
絡線検出後の第１のデジタルデータ及び電力増幅手段の
入力側と出力側の包絡線信号検出後に演算した第２のデ
ジタルデータを複数の記憶手段に切換供給可能とした第
１のマルチプレクサと、電力増幅手段の出力側の包絡線
信号検出後に演算した第３のデジタルデータを複数の記
憶手段に更新データとして書き込まれる第２及び第３の
マルチプレクサを具備して成るものである。
於いて、記憶手段の前段に設けられ、高周波値信号の包
絡線検出後の第１のデジタルデータ及び電力増幅手段の
入力側と出力側の包絡線信号検出後に演算した第２のデ
ジタルデータを複数の記憶手段に切換供給可能とした第
１のマルチプレクサと、電力増幅手段の出力側の包絡線
信号検出後に演算した第３のデジタルデータを複数の記
憶手段に更新データとして書き込まれる第２及び第３の
マルチプレクサを具備して成るものである。
【００１４】
【発明の実施の形態】以下、本発明の送信用高周波電力
増幅回路（以下電力増幅回路と記す）の歪み補償装置を
図面を参照して説明する。図１は本発明の歪み補償装置
の一形態例を示すブロック図である。先ず、図１により
回路の全体的構成を説明する。
増幅回路（以下電力増幅回路と記す）の歪み補償装置を
図面を参照して説明する。図１は本発明の歪み補償装置
の一形態例を示すブロック図である。先ず、図１により
回路の全体的構成を説明する。
【００１５】図１は主に４つの系路から構成される。即
ち、歪み補償される電力増幅回路１２を含む主系路と、
主系路中に配設した利得可変回路１４及び移相回路１５
を制御する利得（振幅）制御系路と、位相を制御する移
相制御系路と、利得制御系路に設けたマルチプレクサ
６，８を切換制御する系路とで構成される。
ち、歪み補償される電力増幅回路１２を含む主系路と、
主系路中に配設した利得可変回路１４及び移相回路１５
を制御する利得（振幅）制御系路と、位相を制御する移
相制御系路と、利得制御系路に設けたマルチプレクサ
６，８を切換制御する系路とで構成される。
【００１６】本発明の主系路は包絡線変動のある高周波
入力信号Ｓ1 を入力端子Ｔinに供給し、通過時間を遅延
させて位相補償制御系路及び振幅補正制御系路との通過
時間タイミングを調整して信号Ｓ20を出力する遅延回路
１３と、この遅延回路１３の出力信号Ｓ20を入力し、制
御端子Ｔｃ1 に第１の低域通過濾波回路（ＬＰＦ1 ）１
１の出力Ｓ11を供給し、ここに加えられる信号電圧に依
存して通過利得が可変される利得可変回路１４と、この
利得可変回路１４の出力信号Ｓ21を入力し、制御端子Ｔ
ｃ2 に第２のＬＰＦ2 ・５の出力信号Ｓ6 を供給し、こ
こに加えられる信号により通過する位相を可変し、その
出力信号Ｓ22を歪みを補正すべき電力増幅回路１２に入
力する移相回路１５とより構成されている。
入力信号Ｓ1 を入力端子Ｔinに供給し、通過時間を遅延
させて位相補償制御系路及び振幅補正制御系路との通過
時間タイミングを調整して信号Ｓ20を出力する遅延回路
１３と、この遅延回路１３の出力信号Ｓ20を入力し、制
御端子Ｔｃ1 に第１の低域通過濾波回路（ＬＰＦ1 ）１
１の出力Ｓ11を供給し、ここに加えられる信号電圧に依
存して通過利得が可変される利得可変回路１４と、この
利得可変回路１４の出力信号Ｓ21を入力し、制御端子Ｔ
ｃ2 に第２のＬＰＦ2 ・５の出力信号Ｓ6 を供給し、こ
こに加えられる信号により通過する位相を可変し、その
出力信号Ｓ22を歪みを補正すべき電力増幅回路１２に入
力する移相回路１５とより構成されている。
【００１７】次の利得制御系路は、包絡線の変動を有す
る高周波入力信号Ｓ1 の一部を入力端子Ｔinに供給し、
その包絡線信号Ｓ2 を検出する第１の包絡線検出回路
（ＤＥＴ1 ）１と、この包絡線信号Ｓ2 をクロックＣＬ
Ｋ２に同期してデジタイズし、デジタル信号Ｓ3 を出力
するアナログ−デジタル変換器回路（ＡＤＣ1 ）２と、
このデジタル信号Ｓ3 を第１のアドレスとして入力し、
アンドゲート制御信号Ｓ 35により、もう一方の入力に加
えられる第２のアドレスを切り換えて出力する第１のマ
ルチプレクサ６と、この第１のマルチプレクサ６の出力
をアドレスとして、振幅補正用として予め格納された逆
歪み補正データで、このアドレスに対応した振幅補正デ
ータＳ7 を出力する第１の振幅補正用メモリ７と、アン
ドゲート制御信号Ｓ35により、この振幅補正データＳ7
を第１の入力とし、信号Ｓ8 として出力する第１の状態
と、第２の入力である第２の演算部２１の演算データＳ
36を信号Ｓ7 として、振幅補正用メモリ７のデータとし
て書き込みする第２の状態を有する第２のマルチプレク
サ８と、ラッチ信号ＬＣに同期して信号Ｓ8 をラッチす
るラッチ回路９と、このラッチ回路９の出力信号Ｓ9 を
アナログ信号Ｓ10に変換する第１のデジタル−アナログ
変換回路（ＤＡＣ1 ）１０と、このアナログ信号Ｓ10の
デジタル雑音を除去し、出力信号Ｓ11を利得可変回路１
４へ出力する第１の低域通過濾波回路（ＬＰＦ1 ）１１
から構成されている。
る高周波入力信号Ｓ1 の一部を入力端子Ｔinに供給し、
その包絡線信号Ｓ2 を検出する第１の包絡線検出回路
（ＤＥＴ1 ）１と、この包絡線信号Ｓ2 をクロックＣＬ
Ｋ２に同期してデジタイズし、デジタル信号Ｓ3 を出力
するアナログ−デジタル変換器回路（ＡＤＣ1 ）２と、
このデジタル信号Ｓ3 を第１のアドレスとして入力し、
アンドゲート制御信号Ｓ 35により、もう一方の入力に加
えられる第２のアドレスを切り換えて出力する第１のマ
ルチプレクサ６と、この第１のマルチプレクサ６の出力
をアドレスとして、振幅補正用として予め格納された逆
歪み補正データで、このアドレスに対応した振幅補正デ
ータＳ7 を出力する第１の振幅補正用メモリ７と、アン
ドゲート制御信号Ｓ35により、この振幅補正データＳ7
を第１の入力とし、信号Ｓ8 として出力する第１の状態
と、第２の入力である第２の演算部２１の演算データＳ
36を信号Ｓ7 として、振幅補正用メモリ７のデータとし
て書き込みする第２の状態を有する第２のマルチプレク
サ８と、ラッチ信号ＬＣに同期して信号Ｓ8 をラッチす
るラッチ回路９と、このラッチ回路９の出力信号Ｓ9 を
アナログ信号Ｓ10に変換する第１のデジタル−アナログ
変換回路（ＤＡＣ1 ）１０と、このアナログ信号Ｓ10の
デジタル雑音を除去し、出力信号Ｓ11を利得可変回路１
４へ出力する第１の低域通過濾波回路（ＬＰＦ1 ）１１
から構成されている。
【００１８】第３の位相制御系路は位相補正用として予
め格納されたデータで、デジタル信号Ｓ3 をアドレスと
したときに、このアドレスに対応した位相補正データＳ
4 を出力する第２の位相補正用メモリ３と、この位相補
正データＳ4 をアナログ信号Ｓ5 に変換する第２のＤＡ
Ｃ2 ・４と、このアナログ信号Ｓ5 のデジタル雑音を除
去し、出力制御信号Ｓ6 を移相回路１５の制御端子Ｔｃ
2 に供給する第２のＬＰＦ2 ・５とより構成されてい
る。
め格納されたデータで、デジタル信号Ｓ3 をアドレスと
したときに、このアドレスに対応した位相補正データＳ
4 を出力する第２の位相補正用メモリ３と、この位相補
正データＳ4 をアナログ信号Ｓ5 に変換する第２のＤＡ
Ｃ2 ・４と、このアナログ信号Ｓ5 のデジタル雑音を除
去し、出力制御信号Ｓ6 を移相回路１５の制御端子Ｔｃ
2 に供給する第２のＬＰＦ2 ・５とより構成されてい
る。
【００１９】第１及び第２のマルチプレクサ６，８を切
換制御する系路は歪みを補正すべき電力増幅回路１２の
出力Ｓ30の包絡線信号Ｓ31を検出する第２の包絡線検出
回路（ＤＥＴ2 ）１８と、包絡線信号Ｓ31をデジタイズ
し、デジタル信号Ｓ32を出力する第２のデジタル−アナ
ログ変換回路ＡＤＣ2 ・１９と、歪みを補正すべき電力
増幅回路１２の線形利得をｇｖとした場合に、信号Ｓ32
に（１／ｇｖ）を乗じる第１の演算を施し、第１の演算
結果Ｓ33を第２のアドレスとして第１のマルチプレクサ
６の第２の入力とする第１の演算部２０と、第１の演算
結果Ｓ33に対して信号Ｓ24を用いて第２の演算を施し、
第２の演算結果である演算データＳ36を第２のマルチプ
レクサ８の第２の入力とし、第２の演算が終了した時点
にその終了を信号Ｓ34にて報知する第２の演算部２１
と、信号Ｓ34とクロック回路２３からのクロック信号Ｃ
ＬＫ2 との論理和をとり出力データＳ35を第１及び第２
のマルチプレクサ６，８の制御端子Ｔｃ3 ，Ｔｃ4 に出
力するアンドゲート回路２２と、電力増幅回路１２の前
段の包絡線信号Ｓ23を検出する第３の包絡線検出部（Ｄ
ＥＴ3 ）１６と、包絡線信号Ｓ23をデジタイズし、デジ
タル信号Ｓ24を出力する第３のＤＡＣ3 ・１７から構成
されている。
換制御する系路は歪みを補正すべき電力増幅回路１２の
出力Ｓ30の包絡線信号Ｓ31を検出する第２の包絡線検出
回路（ＤＥＴ2 ）１８と、包絡線信号Ｓ31をデジタイズ
し、デジタル信号Ｓ32を出力する第２のデジタル−アナ
ログ変換回路ＡＤＣ2 ・１９と、歪みを補正すべき電力
増幅回路１２の線形利得をｇｖとした場合に、信号Ｓ32
に（１／ｇｖ）を乗じる第１の演算を施し、第１の演算
結果Ｓ33を第２のアドレスとして第１のマルチプレクサ
６の第２の入力とする第１の演算部２０と、第１の演算
結果Ｓ33に対して信号Ｓ24を用いて第２の演算を施し、
第２の演算結果である演算データＳ36を第２のマルチプ
レクサ８の第２の入力とし、第２の演算が終了した時点
にその終了を信号Ｓ34にて報知する第２の演算部２１
と、信号Ｓ34とクロック回路２３からのクロック信号Ｃ
ＬＫ2 との論理和をとり出力データＳ35を第１及び第２
のマルチプレクサ６，８の制御端子Ｔｃ3 ，Ｔｃ4 に出
力するアンドゲート回路２２と、電力増幅回路１２の前
段の包絡線信号Ｓ23を検出する第３の包絡線検出部（Ｄ
ＥＴ3 ）１６と、包絡線信号Ｓ23をデジタイズし、デジ
タル信号Ｓ24を出力する第３のＤＡＣ3 ・１７から構成
されている。
【００２０】さらに、第１の振幅補正用メモリ７の読み
出し信号ＭＲ、書き込み信号ＭＷ、ラッチ信号ＬＣ、ク
ロック信号ＣＬＫ1 ，ＣＬＫ2 を出力するクロック部２
３を有する。
出し信号ＭＲ、書き込み信号ＭＷ、ラッチ信号ＬＣ、ク
ロック信号ＣＬＫ1 ，ＣＬＫ2 を出力するクロック部２
３を有する。
【００２１】次に、本発明の歪み補償装置の動作を説明
する。図１に示した様に歪み補償装置は、補償される電
力増幅回路１２を有する主系路と、振幅補正の系路と、
位相補正の系路の３つの信号系路及び振幅補正の系路に
設けたマルチプレクサを切換制御するループから構成さ
れている。
する。図１に示した様に歪み補償装置は、補償される電
力増幅回路１２を有する主系路と、振幅補正の系路と、
位相補正の系路の３つの信号系路及び振幅補正の系路に
設けたマルチプレクサを切換制御するループから構成さ
れている。
【００２２】図１において、歪み補償装置の入力端子Ｔ
inには、携帯電話機に使用されている、帯域制限を受け
たπ／４シフトＱＰＳＫ（Quadrature phase shift key
ing)、あるいは０度のＱＰＳＫ等の直交位相変調信号の
高周波入力信号Ｓ1 が供給される。この高周波入力信号
Ｓ1 は高周波搬送波をベースバンド信号成分で変調し時
間的に緩やかに変動する包絡線成分を含む。
inには、携帯電話機に使用されている、帯域制限を受け
たπ／４シフトＱＰＳＫ（Quadrature phase shift key
ing)、あるいは０度のＱＰＳＫ等の直交位相変調信号の
高周波入力信号Ｓ1 が供給される。この高周波入力信号
Ｓ1 は高周波搬送波をベースバンド信号成分で変調し時
間的に緩やかに変動する包絡線成分を含む。
【００２３】入力端子Ｔinに供給された高周波入力信号
Ｓ1 は、２分割され、主たる電力増幅回路１２の主系路
と、振幅及び位相の補正系路とに入力される。補正系路
に入った高周波入力信号Ｓ1 は包絡線検出回路１によ
り、その包絡線信号Ｓ2 を検出する。
Ｓ1 は、２分割され、主たる電力増幅回路１２の主系路
と、振幅及び位相の補正系路とに入力される。補正系路
に入った高周波入力信号Ｓ1 は包絡線検出回路１によ
り、その包絡線信号Ｓ2 を検出する。
【００２４】包絡線検出回路１で検出された包絡線信号
Ｓ2 はＡＤＣ1 ・２によってデジタルデータに変換され
る。このデジタル化された包絡線信号のデータＳ3 は、
振幅補正系路と位相補正系路とに２分割される。振幅補
正系路に入ったデータＳ3 は第１のマルチプレクサ６の
第１の切換系路を介して信号Ｓ6 をアドレスとして第１
の振幅補正用メモリ７に供給される。この第１の振幅補
正メモリ７には振幅補正用として予め逆歪み補正データ
を格納し、アドレスＳ6 に対応した補正データＳ7 を第
２のマルチプレクサ８を介して出力信号Ｓ8 としてラッ
チ回路９に供給する。
Ｓ2 はＡＤＣ1 ・２によってデジタルデータに変換され
る。このデジタル化された包絡線信号のデータＳ3 は、
振幅補正系路と位相補正系路とに２分割される。振幅補
正系路に入ったデータＳ3 は第１のマルチプレクサ６の
第１の切換系路を介して信号Ｓ6 をアドレスとして第１
の振幅補正用メモリ７に供給される。この第１の振幅補
正メモリ７には振幅補正用として予め逆歪み補正データ
を格納し、アドレスＳ6 に対応した補正データＳ7 を第
２のマルチプレクサ８を介して出力信号Ｓ8 としてラッ
チ回路９に供給する。
【００２５】ラッチ回路９はクロック部２３からのラッ
チ信号ＬＣに基づいてマルチプレクサ８からの出力信号
Ｓ8 をラッチして保持する。
チ信号ＬＣに基づいてマルチプレクサ８からの出力信号
Ｓ8 をラッチして保持する。
【００２６】ラッチ回路９にラッチされた振幅補正デー
タＳ9 は第１のＤＡＣ1 ・１０によりアナログ信号Ｓ10
に変換され第１のＬＰＦ1 ・１１を通過し、雑音除去後
に制御信号Ｓ11となって利得可変回路１４の制御端子Ｔ
ｃ1 に入力され、利得可変回路１４の通過利得（振幅）
が制御される。尚、上述で第１及び第２のマルチプレク
サ６及び８はいずれも第１の切換状態を有し、第１の振
幅補正用メモリ７は第１の読み出し状態にあるものとす
る。
タＳ9 は第１のＤＡＣ1 ・１０によりアナログ信号Ｓ10
に変換され第１のＬＰＦ1 ・１１を通過し、雑音除去後
に制御信号Ｓ11となって利得可変回路１４の制御端子Ｔ
ｃ1 に入力され、利得可変回路１４の通過利得（振幅）
が制御される。尚、上述で第１及び第２のマルチプレク
サ６及び８はいずれも第１の切換状態を有し、第１の振
幅補正用メモリ７は第１の読み出し状態にあるものとす
る。
【００２７】上述の時間関係のタイミングチャートを図
３で説明する。図３（Ａ）は入力端子Ｔinに供給される
包絡線変動を含む高周波入力信号Ｓ1 を示し、点線で示
すサンプリング点でサンプリングが行なわれる。
３で説明する。図３（Ａ）は入力端子Ｔinに供給される
包絡線変動を含む高周波入力信号Ｓ1 を示し、点線で示
すサンプリング点でサンプリングが行なわれる。
【００２８】図３（Ｂ）はクロック部２３から出力され
る基準のクロック信号ＣＫＬ1 を示し、図３（Ｃ）はこ
の基準のクロックＣＫＬ1 を１／２分周したクロックＣ
ＬＫ 2 であり、クロック部２３から出力される。このク
ロック信号ＣＬＫ2 の立ち上り部で図３（Ａ）の様に高
周波入力信号Ｓ1 をサンプリングすることでＡＤＣ1・
２によってアナログ信号をデジタル変換したデジタル信
号Ｓ3 を生成している。
る基準のクロック信号ＣＫＬ1 を示し、図３（Ｃ）はこ
の基準のクロックＣＫＬ1 を１／２分周したクロックＣ
ＬＫ 2 であり、クロック部２３から出力される。このク
ロック信号ＣＬＫ2 の立ち上り部で図３（Ａ）の様に高
周波入力信号Ｓ1 をサンプリングすることでＡＤＣ1・
２によってアナログ信号をデジタル変換したデジタル信
号Ｓ3 を生成している。
【００２９】このＡＤＣ1 ・２からのデジタル信号Ｓ3
が第１の振幅補正用メモリ７のアドレスとして、第１の
状態にある第１のマルチプレクサ６を介して供給される
と、第１の振幅補正用メモリ７から振幅補正されたデー
タＳ7 が図３（Ｄ）の様に出力される。
が第１の振幅補正用メモリ７のアドレスとして、第１の
状態にある第１のマルチプレクサ６を介して供給される
と、第１の振幅補正用メモリ７から振幅補正されたデー
タＳ7 が図３（Ｄ）の様に出力される。
【００３０】この振幅補正データＳ7 は第２のマルチプ
レクサ８を介した信号Ｓ8 とされラッチ信号ＬＣの立ち
上りでサンプリングし、図７（Ｅ）の様にラッチ回路９
でラッチされる。ラッチ回路９のタイミングは基準クロ
ック信号ＣＫＬ1 と１／２分周クロックＣＫＬ2 の立ち
下りからの半周期の論理和で選択されるものである。本
例では通常、１／２分周クロック信号ＣＫＬ2 の立ち上
りに同期して、第１の振幅補正用メモリ７からの読み出
し、ラッチ回路９でのラッチと利得可変回路１４への制
御が繰り返されることになる。
レクサ８を介した信号Ｓ8 とされラッチ信号ＬＣの立ち
上りでサンプリングし、図７（Ｅ）の様にラッチ回路９
でラッチされる。ラッチ回路９のタイミングは基準クロ
ック信号ＣＫＬ1 と１／２分周クロックＣＫＬ2 の立ち
下りからの半周期の論理和で選択されるものである。本
例では通常、１／２分周クロック信号ＣＫＬ2 の立ち上
りに同期して、第１の振幅補正用メモリ７からの読み出
し、ラッチ回路９でのラッチと利得可変回路１４への制
御が繰り返されることになる。
【００３１】位相補正系路に入ったデータＳ3 は、振幅
補正系路と同じ構成の第２の位相補正用メモリ３をアク
セスし、予め位相補正用メモリ３に格納されている逆歪
み位相補正データＳ4 を出力させる。このデータＳ4 は
第２のＤＡＣ2 ・４によりアナログ信号Ｓ5 に変換さ
れ、第２のＬＰＦ2 ・５を通過し、信号Ｓ6 となって位
相回路１５の制御端子Ｔｃ2 に入力される。
補正系路と同じ構成の第２の位相補正用メモリ３をアク
セスし、予め位相補正用メモリ３に格納されている逆歪
み位相補正データＳ4 を出力させる。このデータＳ4 は
第２のＤＡＣ2 ・４によりアナログ信号Ｓ5 に変換さ
れ、第２のＬＰＦ2 ・５を通過し、信号Ｓ6 となって位
相回路１５の制御端子Ｔｃ2 に入力される。
【００３２】高周波入力信号Ｓ1 のもう一方は、主たる
系路に入り、遅延回路１３を通過し、遅延された信号Ｓ
20となる。この信号Ｓ20は、利得可変回路１４に入力さ
れ、その振幅の補正を受け、Ｓ21となった後、移相回路
１５に入り、位相補正を受け、信号Ｓ22となり、歪みを
補正すべき電力増幅回路１２に入力される。ここで、位
相補正系路を進む信号の包絡線信号と、振幅補正系路を
進む信号の包絡線信号は、利得可変回路１４及び移相回
路１５に進む、主系路の包絡線検出信号と時間的に同一
になる必要がある。遅延回路１３は、この時間を同一に
するためのものである。
系路に入り、遅延回路１３を通過し、遅延された信号Ｓ
20となる。この信号Ｓ20は、利得可変回路１４に入力さ
れ、その振幅の補正を受け、Ｓ21となった後、移相回路
１５に入り、位相補正を受け、信号Ｓ22となり、歪みを
補正すべき電力増幅回路１２に入力される。ここで、位
相補正系路を進む信号の包絡線信号と、振幅補正系路を
進む信号の包絡線信号は、利得可変回路１４及び移相回
路１５に進む、主系路の包絡線検出信号と時間的に同一
になる必要がある。遅延回路１３は、この時間を同一に
するためのものである。
【００３３】上述の第１の振幅補正メモリ７について更
に詳述する。先ず高周波入力信号電圧Ｖは、この高周波
入力信号電圧の包絡線電圧をＶｉ（ｔ）とし、高周波信
号の角周波数をωとすれば Ｖ＝Ｖｉ（ｔ)・ｃｏｓ（ωｔ）・・・（１） で表される。
に詳述する。先ず高周波入力信号電圧Ｖは、この高周波
入力信号電圧の包絡線電圧をＶｉ（ｔ）とし、高周波信
号の角周波数をωとすれば Ｖ＝Ｖｉ（ｔ)・ｃｏｓ（ωｔ）・・・（１） で表される。
【００３４】また利得可変回路１４の出力Ｓ21の包絡線
電圧をＶｐｄ（ｔ）とし、この利得可変回路１４の制御
端子Ｔｃ1 に加えられる制御信号Ｓ11の電圧をＶｃ
（ｔ）とすと第１の振幅補正用メモリ７に格納される電
圧はこのＶｃ（ｔ）である。今、利得可変回路１４の利
得Ｇ（ｖｃ）を、変換係数をａとして Ｇ（ｖｃ）＝１＋ａ・Ｖｃ（ｔ）・・・（２） で表したとすると、 Ｖｐｄ（ｔ）＝Ｖｉ（ｔ)・Ｇ（ｖｃ）・・・（３） となっていることから、（３）式を（２）式に代入する
と、 Ｖｐｄ（ｔ）＝Ｖｉ（ｔ)・(１＋ａ・Ｖｃ（ｔ）） となり、これより、 Ｖｃ（ｔ）＝（１／ａ)・(Ｖｐｄ（ｔ）／Ｖｉ（ｔ）−１）・・・（４） が得られる。
電圧をＶｐｄ（ｔ）とし、この利得可変回路１４の制御
端子Ｔｃ1 に加えられる制御信号Ｓ11の電圧をＶｃ
（ｔ）とすと第１の振幅補正用メモリ７に格納される電
圧はこのＶｃ（ｔ）である。今、利得可変回路１４の利
得Ｇ（ｖｃ）を、変換係数をａとして Ｇ（ｖｃ）＝１＋ａ・Ｖｃ（ｔ）・・・（２） で表したとすると、 Ｖｐｄ（ｔ）＝Ｖｉ（ｔ)・Ｇ（ｖｃ）・・・（３） となっていることから、（３）式を（２）式に代入する
と、 Ｖｐｄ（ｔ）＝Ｖｉ（ｔ)・(１＋ａ・Ｖｃ（ｔ）） となり、これより、 Ｖｃ（ｔ）＝（１／ａ)・(Ｖｐｄ（ｔ）／Ｖｉ（ｔ）−１）・・・（４） が得られる。
【００３５】包絡線電圧Ｖｐｄ（ｔ）は、歪みを補正す
べき電力増幅回路１２について、図４の入出力特性を測
定することにより求めることが可能である。よって、そ
の包絡線電圧Ｖｐｄ（ｔ）を用いて上述の（４）式を計
算して得た結果を予め第１の振幅補正用メモリ７に格納
すればよい。
べき電力増幅回路１２について、図４の入出力特性を測
定することにより求めることが可能である。よって、そ
の包絡線電圧Ｖｐｄ（ｔ）を用いて上述の（４）式を計
算して得た結果を予め第１の振幅補正用メモリ７に格納
すればよい。
【００３６】また第２の移相補正用メモリ３に格納され
る移相補正データは、振幅補正データに比べて極めて簡
単である。図５に示す電力増幅回路１２の振幅／位相
（ＡＭ／ＰＭ）特性３５を測定により求め、図５中に示
される位相偏移３４の値の符号を逆にしたものを位相補
正データとして格納すればよい。
る移相補正データは、振幅補正データに比べて極めて簡
単である。図５に示す電力増幅回路１２の振幅／位相
（ＡＭ／ＰＭ）特性３５を測定により求め、図５中に示
される位相偏移３４の値の符号を逆にしたものを位相補
正データとして格納すればよい。
【００３７】上述の様に第１の振幅補正用メモリ７及び
第２の位相補正メモリ３に格納した電力増幅回路１２で
発生する歪みに対し、逆歪みとなる格納歪み成分によっ
て、相殺する様に成されることになる。
第２の位相補正メモリ３に格納した電力増幅回路１２で
発生する歪みに対し、逆歪みとなる格納歪み成分によっ
て、相殺する様に成されることになる。
【００３８】次に第１及び第２のマルチプレクサ６及び
８を切換制御する系路の動作を説明する。
８を切換制御する系路の動作を説明する。
【００３９】歪み補償すべき電力増幅回路１２の出力信
号Ｓ30を第２の包絡線検出回路（ＤＥＴ2 ）１８で検出
した包絡線信号Ｓ31はＡＤＣ2 ・１９でデジタル化され
て、デジタル信号Ｓ32とされた後に、第１の演算部（Ｏ
Ｐ1 ）２０で電力増幅回路１２の線形利得ｇｖに対し
（１／ｇｖ）を乗算する演算が施される。この演算結果
は出力信号Ｓ33となる。
号Ｓ30を第２の包絡線検出回路（ＤＥＴ2 ）１８で検出
した包絡線信号Ｓ31はＡＤＣ2 ・１９でデジタル化され
て、デジタル信号Ｓ32とされた後に、第１の演算部（Ｏ
Ｐ1 ）２０で電力増幅回路１２の線形利得ｇｖに対し
（１／ｇｖ）を乗算する演算が施される。この演算結果
は出力信号Ｓ33となる。
【００４０】上述と同様に電力増幅回路１２の前段の入
力側の信号Ｓ22は第３の包絡線検出回路（ＤＥＴ3 ）１
６で検出し、包絡線信号Ｓ23を第３のＡＤＣ3 ・１７で
デジタル化し、デジタル信号Ｓ24を第２の演算部（ＯＰ
2 ）２１に出力する。
力側の信号Ｓ22は第３の包絡線検出回路（ＤＥＴ3 ）１
６で検出し、包絡線信号Ｓ23を第３のＡＤＣ3 ・１７で
デジタル化し、デジタル信号Ｓ24を第２の演算部（ＯＰ
2 ）２１に出力する。
【００４１】第２の演算部２１では、第１の演算部２０
の演算結果の信号Ｓ33（式（４）のＶｉ（ｔ））とデジ
タル信号Ｓ24（式（４）のＶｐｄ（ｔ））を用いて、前
述した４（式）の演算を行ない、その結果をデータＳ36
として第２のマルチプレクサ８に供給する。又、第２の
演算部２１は演算終了を表すストローブ信号Ｓ34をアン
ドゲート回路２２の一方の入力端子に供給する。
の演算結果の信号Ｓ33（式（４）のＶｉ（ｔ））とデジ
タル信号Ｓ24（式（４）のＶｐｄ（ｔ））を用いて、前
述した４（式）の演算を行ない、その結果をデータＳ36
として第２のマルチプレクサ８に供給する。又、第２の
演算部２１は演算終了を表すストローブ信号Ｓ34をアン
ドゲート回路２２の一方の入力端子に供給する。
【００４２】ストローブ信号Ｓ34はクロック回路２３か
らの基準クロック信号ＣＬＫ1 を１／２分周した分周ク
ロック信号ＣＬＫ2 の立ち下りからの半周期の論理和を
とることでアンドゲート回路２２からは切換信号Ｓ35が
第１及び第２のマルチプレクサ６，８の制御端子Ｔｃ3
及びＴｃ4 に供給される。
らの基準クロック信号ＣＬＫ1 を１／２分周した分周ク
ロック信号ＣＬＫ2 の立ち下りからの半周期の論理和を
とることでアンドゲート回路２２からは切換信号Ｓ35が
第１及び第２のマルチプレクサ６，８の制御端子Ｔｃ3
及びＴｃ4 に供給される。
【００４３】依って、第１及び第２のマルチプレクサ６
及び８は、第１の読み出し状態から第２の書き込み状態
に入れ替わる。
及び８は、第１の読み出し状態から第２の書き込み状態
に入れ替わる。
【００４４】従って、第１の振幅補正用メモリ７に加え
られるアドレスとしては第１の演算部２０から演算信号
Ｓ33が供給され、第１の振幅補正用メモリ７は書き込み
状態となり、第２の演算部２１からの演算信号Ｓ36が第
２のマルチプレクサ８を介して第１の振幅補正用メモリ
７に書き込まれる。
られるアドレスとしては第１の演算部２０から演算信号
Ｓ33が供給され、第１の振幅補正用メモリ７は書き込み
状態となり、第２の演算部２１からの演算信号Ｓ36が第
２のマルチプレクサ８を介して第１の振幅補正用メモリ
７に書き込まれる。
【００４５】又、図３（Ｇ）の様にアンドゲート回路２
２の切換信号Ｓ35の立ち上りで第１及び第２のマルチプ
レクサ６及び８の状態が第２の書き込み状態に切換る
が、この時のアドレスとしては第１の演算部２０から第
１のマルチプレクサ６へ演算信号Ｓ33が供給され、書き
込みデータとしては第２の演算部２１から第２のマルチ
プレクサ８へ演算データＳ36が書き込まれるが、読み出
し信号ＭＲ及び書き込み信号ＭＷは各々、図３（Ｆ）及
び図５（Ｈ）ではローレベルでアクティブとなる図を示
している。
２の切換信号Ｓ35の立ち上りで第１及び第２のマルチプ
レクサ６及び８の状態が第２の書き込み状態に切換る
が、この時のアドレスとしては第１の演算部２０から第
１のマルチプレクサ６へ演算信号Ｓ33が供給され、書き
込みデータとしては第２の演算部２１から第２のマルチ
プレクサ８へ演算データＳ36が書き込まれるが、読み出
し信号ＭＲ及び書き込み信号ＭＷは各々、図３（Ｆ）及
び図５（Ｈ）ではローレベルでアクティブとなる図を示
している。
【００４６】即ち、図３（Ｇ）に示す切換信号Ｓ35がア
クティブ（ハイ）になると、読み出し信号ＭＲは図３
（Ｆ）の様にインアクティブ（ハイ）に、逆に書き込み
信号ＭＷは図３（Ｈ）の様にアクティブ（ロウ）とな
る。尚、図３（Ｇ）点線部分はフラグＦＬが立つ部分を
示す。
クティブ（ハイ）になると、読み出し信号ＭＲは図３
（Ｆ）の様にインアクティブ（ハイ）に、逆に書き込み
信号ＭＷは図３（Ｈ）の様にアクティブ（ロウ）とな
る。尚、図３（Ｇ）点線部分はフラグＦＬが立つ部分を
示す。
【００４７】書き込み信号ＭＷは１／２分周のクロック
信号ＣＫＬ2 と基準クロック信号ＣＬＫ1 の立ち上りか
らの半周期との論理和となっているため、切換信号Ｓ35
の中間時点で立ち上り、この瞬間に図３（Ｊ）の様に書
き込みデータＳ36は第１の振幅補正用メモリ７に書き込
まれる。ここで図３（Ｉ）は書き込みアドレス用の信号
Ｓ33を示している。又、次の１／２分周のクロックＣＬ
Ｋ2 の立ち上りで切換信号Ｓ35はリセットされ、通常の
第１の振幅補正用メモリ７の読み出し動作が再開され
る。
信号ＣＫＬ2 と基準クロック信号ＣＬＫ1 の立ち上りか
らの半周期との論理和となっているため、切換信号Ｓ35
の中間時点で立ち上り、この瞬間に図３（Ｊ）の様に書
き込みデータＳ36は第１の振幅補正用メモリ７に書き込
まれる。ここで図３（Ｉ）は書き込みアドレス用の信号
Ｓ33を示している。又、次の１／２分周のクロックＣＬ
Ｋ2 の立ち上りで切換信号Ｓ35はリセットされ、通常の
第１の振幅補正用メモリ７の読み出し動作が再開され
る。
【００４８】以上示した動作により、第１の振幅補正用
メモリ７に格納される振幅補正データが、温度変動等に
よる電力増幅回路１２の特性変動に追従して変更される
過程を図４を用いて説明する。一般の電力増幅回路１２
に於いては、図４に示す様に、入力電力の増加につれて
出力電力も増加するが、その増幅率は徐々に減じて行
く。即ち利得抑圧を生じており、この特性が原因で歪み
を生ずることになる。
メモリ７に格納される振幅補正データが、温度変動等に
よる電力増幅回路１２の特性変動に追従して変更される
過程を図４を用いて説明する。一般の電力増幅回路１２
に於いては、図４に示す様に、入力電力の増加につれて
出力電力も増加するが、その増幅率は徐々に減じて行
く。即ち利得抑圧を生じており、この特性が原因で歪み
を生ずることになる。
【００４９】図４の実線で示す振幅特性曲線３１におい
て、入力電力が図４のＡ2 の値を示す場合、出力電力は
Ｂ2 の値となるが、電力増幅回路１２の振幅特性が理想
的な直線性の線形利得を示すならば、その出力電力の値
はＢ1 となるはずである。そこで電力増幅回路１２で歪
みを生ずる前の歪みのない入力電力Ａ2 の代りに入力電
力Ａ1 の値を用いれば、その出力電力の値はＢ1 とな
り、予め入力電圧に歪みを付加することで出力電力に振
幅歪みを生じないことになる。
て、入力電力が図４のＡ2 の値を示す場合、出力電力は
Ｂ2 の値となるが、電力増幅回路１２の振幅特性が理想
的な直線性の線形利得を示すならば、その出力電力の値
はＢ1 となるはずである。そこで電力増幅回路１２で歪
みを生ずる前の歪みのない入力電力Ａ2 の代りに入力電
力Ａ1 の値を用いれば、その出力電力の値はＢ1 とな
り、予め入力電圧に歪みを付加することで出力電力に振
幅歪みを生じないことになる。
【００５０】ここでプレディストーションは本来歪みの
ない入力信号Ａ2 を歪みのある入力信号Ａ1 に変換する
ことで入力信号Ａ2 に歪みを付加したことになる点に注
意を要する。この付加された歪みは、電力増幅回路１２
にて発生する歪みと相殺され、結果として歪みが改善す
ると考えられ、電力増幅回路１２で発生する歪みに対し
て、逆歪みとも言うべき歪みとなっている。
ない入力信号Ａ2 を歪みのある入力信号Ａ1 に変換する
ことで入力信号Ａ2 に歪みを付加したことになる点に注
意を要する。この付加された歪みは、電力増幅回路１２
にて発生する歪みと相殺され、結果として歪みが改善す
ると考えられ、電力増幅回路１２で発生する歪みに対し
て、逆歪みとも言うべき歪みとなっている。
【００５１】上述の事を考慮に入れて、今、第１の振幅
補正用メモリ７に予め格納されているデータを図４の一
点鎖線で示す振幅特性曲線３３に対する振幅補償データ
であるとする。
補正用メモリ７に予め格納されているデータを図４の一
点鎖線で示す振幅特性曲線３３に対する振幅補償データ
であるとする。
【００５２】電力増幅回路１２の周囲環境等で振幅特性
曲線３１が図４の実線で示す様に変動したときは、振幅
特性曲線３３で第１の振幅補正用メモリ７に格納した振
幅補正データは正しいものではなく、振幅補償としては
不充分である。ここで、本例では以下の操作を行なう。
曲線３１が図４の実線で示す様に変動したときは、振幅
特性曲線３３で第１の振幅補正用メモリ７に格納した振
幅補正データは正しいものではなく、振幅補償としては
不充分である。ここで、本例では以下の操作を行なう。
【００５３】即ち、電力増幅回路１２の入力電圧Ｓ22が
Ａ1 の値を示した時、この電力増幅回路１２の出力電圧
Ｓ30は値Ｂ1 として得られる。これを電力増幅回路１２
の線形利得ｇｖにて割り算を施すと、図４での入力電力
Ａ1 が得られる。この入力電力Ａ1 とＡ2 の関係は、電
力増幅回路１２の振幅を補償すべきデータとしては、信
号Ｓ22が入力電力Ａ2 のときに入力電力Ａ1 に変換する
ようなものが適していることを示している。従って、こ
の変換が行なわれる様なデータとして（４）式の演算を
行ない、第１の振幅補正用メモリ７に格納し直す。
Ａ1 の値を示した時、この電力増幅回路１２の出力電圧
Ｓ30は値Ｂ1 として得られる。これを電力増幅回路１２
の線形利得ｇｖにて割り算を施すと、図４での入力電力
Ａ1 が得られる。この入力電力Ａ1 とＡ2 の関係は、電
力増幅回路１２の振幅を補償すべきデータとしては、信
号Ｓ22が入力電力Ａ2 のときに入力電力Ａ1 に変換する
ようなものが適していることを示している。従って、こ
の変換が行なわれる様なデータとして（４）式の演算を
行ない、第１の振幅補正用メモリ７に格納し直す。
【００５４】高周波入力信号Ｓ1 の包絡線電圧の発生
は、一般に不規則であるが、一定の確率をもって発生す
るので、ある程度の時間を経過させることにより、必要
な全ての電圧が発生し、その時点で、第１の振幅補正用
メモリ７の中身は全て書き換わることになる。温度変動
等の環境変動は、高周波入力信号Ｓ1 の包絡線変動の時
間に比べると圧倒的にゆっくりなので、すべての電圧が
発生するのに要する時間は十分に短いと言える。結果と
して、温度変動等に対する追従は十分行なえる事にな
る。また、上述のように、第１の振幅補正用メモリ７か
らデータを読み出すタイミングの間に、新規データの書
き込みが行なわれるので、補償データを読み出すタイミ
ングを特別にずらす必要もなく、滑らかな温度変動に対
する適応補償が行なわれる。
は、一般に不規則であるが、一定の確率をもって発生す
るので、ある程度の時間を経過させることにより、必要
な全ての電圧が発生し、その時点で、第１の振幅補正用
メモリ７の中身は全て書き換わることになる。温度変動
等の環境変動は、高周波入力信号Ｓ1 の包絡線変動の時
間に比べると圧倒的にゆっくりなので、すべての電圧が
発生するのに要する時間は十分に短いと言える。結果と
して、温度変動等に対する追従は十分行なえる事にな
る。また、上述のように、第１の振幅補正用メモリ７か
らデータを読み出すタイミングの間に、新規データの書
き込みが行なわれるので、補償データを読み出すタイミ
ングを特別にずらす必要もなく、滑らかな温度変動に対
する適応補償が行なわれる。
【００５５】図２は、本発明の他の形態例を示すブロッ
ク図である。図２は、図１において、振幅補正のデータ
を格納する振幅補正用メモリ７を２組用意し制御信号ｓ
ｃｈにより切換えて使用するものである。以下の説明
は、対応部分には同一符号を付して、図１と異なる部分
のみを記述する。
ク図である。図２は、図１において、振幅補正のデータ
を格納する振幅補正用メモリ７を２組用意し制御信号ｓ
ｃｈにより切換えて使用するものである。以下の説明
は、対応部分には同一符号を付して、図１と異なる部分
のみを記述する。
【００５６】図２の構成はＡＤＣ1 ・２からのデジタル
信号Ｓ3 を第１の入力として一方の端子に入力し、第２
の演算部２１からの演算データＳ36を第２の入力とし
て、他方の入力端子に入力し、第１の入力を出力信号Ｓ
40、第２の入力を出力信号Ｓ41とする第１の状態と、第
１の入力を出力信号Ｓ41、第２の入力を出力信号Ｓ40と
する第２の状態とを制御信号ｓｃｈにより切換えて出力
する第１のマルチプレクサ６ａを有する。
信号Ｓ3 を第１の入力として一方の端子に入力し、第２
の演算部２１からの演算データＳ36を第２の入力とし
て、他方の入力端子に入力し、第１の入力を出力信号Ｓ
40、第２の入力を出力信号Ｓ41とする第１の状態と、第
１の入力を出力信号Ｓ41、第２の入力を出力信号Ｓ40と
する第２の状態とを制御信号ｓｃｈにより切換えて出力
する第１のマルチプレクサ６ａを有する。
【００５７】このマルチプレクサ６ａの出力信号Ｓ40を
アドレスとして、振幅補正用として予め格納されたデー
タで、このアドレスに対応した振幅補正データＳ7 を出
力する第１の振幅補正用メモリ７ａと、制御信号ｓｃｈ
により、この振幅補正データＳ7 を第１の入力とし、信
号Ｓ8 として出力する第１の状態と、アドレス信号Ｓ 33
を信号Ｓ7 として、第１の振幅補正用メモリ７ａに演算
データＳ36を書き込みする第２の状態を有する第２のマ
ルチプレクサ８ａと、ラッチ信号ＬＣに同期して信号Ｓ
8 をラッチするラッチ回路９と、このラッチ回路９の出
力Ｓ9 をアナログ信号Ｓ10に変換する第１のＤＡＣ1 ・
１０と、このアナログ信号Ｓ10のデジタル雑音を除去し
て、利得制御可変回路１１の制御端子Ｔｃ1 にアナログ
制御信号Ｓ11を供給する振幅制御系路を有する。
アドレスとして、振幅補正用として予め格納されたデー
タで、このアドレスに対応した振幅補正データＳ7 を出
力する第１の振幅補正用メモリ７ａと、制御信号ｓｃｈ
により、この振幅補正データＳ7 を第１の入力とし、信
号Ｓ8 として出力する第１の状態と、アドレス信号Ｓ 33
を信号Ｓ7 として、第１の振幅補正用メモリ７ａに演算
データＳ36を書き込みする第２の状態を有する第２のマ
ルチプレクサ８ａと、ラッチ信号ＬＣに同期して信号Ｓ
8 をラッチするラッチ回路９と、このラッチ回路９の出
力Ｓ9 をアナログ信号Ｓ10に変換する第１のＤＡＣ1 ・
１０と、このアナログ信号Ｓ10のデジタル雑音を除去し
て、利得制御可変回路１１の制御端子Ｔｃ1 にアナログ
制御信号Ｓ11を供給する振幅制御系路を有する。
【００５８】更に、歪み補償すべき電力増幅回路１２の
出力信号Ｓ30の包絡線信号Ｓ31から得るデジタル信号Ｓ
32に（１／ｇｖ）を乗じる第１の演算部２０で第１の演
算を施し、第１の演算結果の信号Ｓ33を第２及び第３の
マルチプレクサ８ａ及び８ｂの入力とすると共に第１の
演算部２０で得られた演算データを第２の演算部２１に
供給し、後述する電力増幅回路１２の前段の包絡線検出
信号をデジタル化した信号Ｓ24を用いて演算を施した信
号Ｓ36を第１のマルチプレクサ６ａの第２の入力とする
様に構成されている。
出力信号Ｓ30の包絡線信号Ｓ31から得るデジタル信号Ｓ
32に（１／ｇｖ）を乗じる第１の演算部２０で第１の演
算を施し、第１の演算結果の信号Ｓ33を第２及び第３の
マルチプレクサ８ａ及び８ｂの入力とすると共に第１の
演算部２０で得られた演算データを第２の演算部２１に
供給し、後述する電力増幅回路１２の前段の包絡線検出
信号をデジタル化した信号Ｓ24を用いて演算を施した信
号Ｓ36を第１のマルチプレクサ６ａの第２の入力とする
様に構成されている。
【００５９】又、電力増幅回路１２の前段に供給される
信号Ｓ22の包絡線信号Ｓ23を検出する第３の包絡線検出
回路１６と、包絡線信号Ｓ23をデジタイズし、デジタル
信号Ｓ24を出力する第３のＡＤＣ3 ・１７によって第２
の演算部２１にデジタル信号Ｓ24を供給している。
信号Ｓ22の包絡線信号Ｓ23を検出する第３の包絡線検出
回路１６と、包絡線信号Ｓ23をデジタイズし、デジタル
信号Ｓ24を出力する第３のＡＤＣ3 ・１７によって第２
の演算部２１にデジタル信号Ｓ24を供給している。
【００６０】前記第１のマルチプレクサ６ａの出力Ｓ41
を入力とする第３の振幅補正用メモリ７ｂはデータＳ42
を第３のマルチプレクサ８ｂに出力する。
を入力とする第３の振幅補正用メモリ７ｂはデータＳ42
を第３のマルチプレクサ８ｂに出力する。
【００６１】第３のマルチプレクサ８ｂはデータＳ42を
第１の入力とし、信号Ｓ8 をラッチ回路９に供給する第
１の状態と、第１の演算部２０からの演算信号Ｓ33をア
ドレスとして信号Ｓ42として供給し、第３の振幅補正用
メモリ７ｂに温度変動時の更新データとして第２の演算
部２７からの演算データＳ36を書き込む第２の状態とを
有する。
第１の入力とし、信号Ｓ8 をラッチ回路９に供給する第
１の状態と、第１の演算部２０からの演算信号Ｓ33をア
ドレスとして信号Ｓ42として供給し、第３の振幅補正用
メモリ７ｂに温度変動時の更新データとして第２の演算
部２７からの演算データＳ36を書き込む第２の状態とを
有する。
【００６２】第１の振幅補正用メモリ７ａが読み出し状
態で、第３の振幅補正用メモリ７ｂが書き込み状態であ
る第１の状態と、第３の振幅補正用メモリ７ｂが読み出
し状態で第１の振幅補正用メモリ７ａが書き込み状態で
ある。第２の状態は制御信号ｓｃｈの切換によって行な
われる。
態で、第３の振幅補正用メモリ７ｂが書き込み状態であ
る第１の状態と、第３の振幅補正用メモリ７ｂが読み出
し状態で第１の振幅補正用メモリ７ａが書き込み状態で
ある。第２の状態は制御信号ｓｃｈの切換によって行な
われる。
【００６３】又、クロック部２３から第１及び第３の振
幅補正用メモリ７ａ及び７ｂに夫々読み出し信号ＭＲ1
及びＭＲ2 が、書き込み信号ＭＷ1 及びＭＷ2 が供給さ
れている。
幅補正用メモリ７ａ及び７ｂに夫々読み出し信号ＭＲ1
及びＭＲ2 が、書き込み信号ＭＷ1 及びＭＷ2 が供給さ
れている。
【００６４】上述の回路構成の動作を以下に説明する。
まず、第１及び第３の振幅補正用メモリ７ａ及び７ｂと
マルチプレクサ８ａ及び８ｂは、各々第１の状態にあ
る。このとき、第１の振幅補正用メモリ７ａは、図１に
おける読み出し状態にあり、図１で説明したと同様の動
作を行ない、電力増幅回路１２の振幅歪みの補償動作を
行なっている。
まず、第１及び第３の振幅補正用メモリ７ａ及び７ｂと
マルチプレクサ８ａ及び８ｂは、各々第１の状態にあ
る。このとき、第１の振幅補正用メモリ７ａは、図１に
おける読み出し状態にあり、図１で説明したと同様の動
作を行ない、電力増幅回路１２の振幅歪みの補償動作を
行なっている。
【００６５】一方第３の振幅補正用メモリ７ｂは、この
とき、書き込みの状態にあり、第１の演算部２０の演算
結果Ｓ33が、第３のマルチプレクサ８ｂを介してアドレ
スとして加えられ、第２の演算部２１の演算結果Ｓ
36が、第１のマルチプレクサ６ａを介してデータとして
書き込まれる。制御信号ｓｃｈに変化がないうちは、こ
の動作を繰返しており、第１の振幅補正用メモリ７ａの
データが、電力増幅回路１２の振幅歪みの補償に使われ
続ける。
とき、書き込みの状態にあり、第１の演算部２０の演算
結果Ｓ33が、第３のマルチプレクサ８ｂを介してアドレ
スとして加えられ、第２の演算部２１の演算結果Ｓ
36が、第１のマルチプレクサ６ａを介してデータとして
書き込まれる。制御信号ｓｃｈに変化がないうちは、こ
の動作を繰返しており、第１の振幅補正用メモリ７ａの
データが、電力増幅回路１２の振幅歪みの補償に使われ
続ける。
【００６６】第１の振幅補正用メモリ７ａに格納されて
いるデータは、図４の一点鎖線の振幅特性曲線３３を補
償するデータであるものとすると温度変動等により、電
力増幅回路１２の特性が図４の実線の振幅特性３１に変
化しているとき、第３の振幅補正用メモリ７ｂに書き込
まれるデータは、図１の形態例で説明したとおり、この
実線の振幅特性３１を補償し得るデータとなっている。
いるデータは、図４の一点鎖線の振幅特性曲線３３を補
償するデータであるものとすると温度変動等により、電
力増幅回路１２の特性が図４の実線の振幅特性３１に変
化しているとき、第３の振幅補正用メモリ７ｂに書き込
まれるデータは、図１の形態例で説明したとおり、この
実線の振幅特性３１を補償し得るデータとなっている。
【００６７】即ち、外部からの操作により制御信号ｓｃ
ｈに変化が現れない限り、第３の振幅補正用メモリ７ｂ
に新しいデータが更新蓄積されつづける。制御信号ｓｃ
ｈが変化すると、第１のマルチプレクサ６ａが、第２の
状態になり、第１及び第３の振幅補正用メモリに加えら
れるアドレスが、互いに交換される。同時に、第１及び
第３のマルチプレクサ８ａと８ｂも第２の状態になり、
第１の振幅補正用メモリ７ａは、書き込み状態に、第３
の制御補正用メモリ７ｂは読み出し状態になり、第１の
振幅補正用メモリ７ａに代わって第３の振幅補正用メモ
リ７ｂのデータが新たに電力増幅回路１２の振幅補償に
使われる様になり、第１の振幅補正用メモリ７ｂには、
図４の実線の振幅特性３１を補償するデータが更新され
る。
ｈに変化が現れない限り、第３の振幅補正用メモリ７ｂ
に新しいデータが更新蓄積されつづける。制御信号ｓｃ
ｈが変化すると、第１のマルチプレクサ６ａが、第２の
状態になり、第１及び第３の振幅補正用メモリに加えら
れるアドレスが、互いに交換される。同時に、第１及び
第３のマルチプレクサ８ａと８ｂも第２の状態になり、
第１の振幅補正用メモリ７ａは、書き込み状態に、第３
の制御補正用メモリ７ｂは読み出し状態になり、第１の
振幅補正用メモリ７ａに代わって第３の振幅補正用メモ
リ７ｂのデータが新たに電力増幅回路１２の振幅補償に
使われる様になり、第１の振幅補正用メモリ７ｂには、
図４の実線の振幅特性３１を補償するデータが更新され
る。
【００６８】上述の様に本例では一定の時間、一方のメ
モリには新しい補償データを蓄積し、他方のメモリは電
力増幅回路歪み補償を行なう様になしたので、両メモリ
を適当なタイミングで交換しながら温度変動による適応
歪み補償を行なうことが可能となる。
モリには新しい補償データを蓄積し、他方のメモリは電
力増幅回路歪み補償を行なう様になしたので、両メモリ
を適当なタイミングで交換しながら温度変動による適応
歪み補償を行なうことが可能となる。
【００６９】図６によって、第１の形態例として示した
図７によって作成された振幅補正用メモリに格納された
補償テーブルデータ例を示す。
図７によって作成された振幅補正用メモリに格納された
補償テーブルデータ例を示す。
【００７０】図６で縦軸は変換係数、横軸は電圧（ｖ）
で電力増幅回路１２の周囲温度変化をパラメータとした
データ例であり、曲線３８は室温（２５℃）でのデータ
特性であり、３６は＋８０℃、３７は−２５℃での夫々
のデータ特性を示している。図２で説明した形態例であ
っても、得られる補償テーブルデータは同じものとな
る。
で電力増幅回路１２の周囲温度変化をパラメータとした
データ例であり、曲線３８は室温（２５℃）でのデータ
特性であり、３６は＋８０℃、３７は−２５℃での夫々
のデータ特性を示している。図２で説明した形態例であ
っても、得られる補償テーブルデータは同じものとな
る。
【００７１】次に、本発明の実施に当たり使用できる各
構成要素の具体的回路例を図１及び図２並びに図７乃至
図９によって説明する。図１及び図２で、第１の包絡線
検出回路１及び第２、第３の包絡線検出回路１６，１８
として用い得る回路の一実施例としては、ダイオードＣ
Ｄ1 のアノード端子を入力とし、カソード端子を出力と
し、このカソード端子と接地との間に抵抗Ｒ2 とコンデ
ンサＣ1 とを並列接続する。高周波入力信号Ｓ1 を入力
端子Ｔinに入力すると、包絡線信号のみがコンデンサＣ
1 の両端に現れる。ダイオードＣＤ1 の小信号部分の非
直線性を改善するために、バイアス抵抗Ｒ1 を介してバ
イアス電圧Ｖｂｉａｓを加える。図７は、図１及び図２
の包絡線検出回路１，１６，１８で得られる包絡線電圧
の入力信号Ｓ1 として加えられる高周波入力信号電圧に
対する出力電圧特性である。
構成要素の具体的回路例を図１及び図２並びに図７乃至
図９によって説明する。図１及び図２で、第１の包絡線
検出回路１及び第２、第３の包絡線検出回路１６，１８
として用い得る回路の一実施例としては、ダイオードＣ
Ｄ1 のアノード端子を入力とし、カソード端子を出力と
し、このカソード端子と接地との間に抵抗Ｒ2 とコンデ
ンサＣ1 とを並列接続する。高周波入力信号Ｓ1 を入力
端子Ｔinに入力すると、包絡線信号のみがコンデンサＣ
1 の両端に現れる。ダイオードＣＤ1 の小信号部分の非
直線性を改善するために、バイアス抵抗Ｒ1 を介してバ
イアス電圧Ｖｂｉａｓを加える。図７は、図１及び図２
の包絡線検出回路１，１６，１８で得られる包絡線電圧
の入力信号Ｓ1 として加えられる高周波入力信号電圧に
対する出力電圧特性である。
【００７２】図１及び図２の利得可変回路１４の一実施
例は２重ゲートＦＥＴを用いた例であり、２重ゲートＦ
ＥＴ1 は、ソース接地回路構成としている。第１ゲート
には、入力整合回路１４ａを接続し、高周波信号Ｓ1 を
遅延回路１３を介して遅延信号Ｓ20として入力し、入力
整合回路１４ａを通過して、２重ゲートＦＥＴ1 の第１
のゲートに入力される。２重ゲートＦＥＴ1 のドレイン
には、出力整合回路１４ｂを接続し、制御された高周波
信号Ｓ21が位相回路１５へ出力される。２重ゲートＦＥ
Ｔ1 の第２のゲートには、抵抗Ｒ3 及び、コンデンサＣ
2 を接続し、制御端子Ｔｃ1 を介して、制御電圧Ｖｃ
（Ｓ11）を印加する。２重ゲートＦＥＴ1の相互コンダ
クタンスは、第２ゲートに印加される制御電圧Ｖｃに依
存することを利用して、その利得（振幅）を可変制御す
るものである。
例は２重ゲートＦＥＴを用いた例であり、２重ゲートＦ
ＥＴ1 は、ソース接地回路構成としている。第１ゲート
には、入力整合回路１４ａを接続し、高周波信号Ｓ1 を
遅延回路１３を介して遅延信号Ｓ20として入力し、入力
整合回路１４ａを通過して、２重ゲートＦＥＴ1 の第１
のゲートに入力される。２重ゲートＦＥＴ1 のドレイン
には、出力整合回路１４ｂを接続し、制御された高周波
信号Ｓ21が位相回路１５へ出力される。２重ゲートＦＥ
Ｔ1 の第２のゲートには、抵抗Ｒ3 及び、コンデンサＣ
2 を接続し、制御端子Ｔｃ1 を介して、制御電圧Ｖｃ
（Ｓ11）を印加する。２重ゲートＦＥＴ1の相互コンダ
クタンスは、第２ゲートに印加される制御電圧Ｖｃに依
存することを利用して、その利得（振幅）を可変制御す
るものである。
【００７３】図８は図１及び図２の利得可変回路１４に
適用可能な他の具体的回路構成を示す実施例である。こ
の回路構成では、３つのＰＩＮダイオード、ＰＤ1 ，Ｐ
Ｄ2，ＰＤ3 を用いた例である。ＰＩＮダイオード、Ｐ
Ｄ1 ，ＰＤ2 ，ＰＤ3 は、パイ型減衰回路の構成として
あり、端子Ｔｖｃｃより電圧が印加され、抵抗Ｒ5 ，Ｒ
6 を介してバイアスされる。また、制御端子Ｔｃ1 に供
給される制御電圧Ｖｃは、抵抗Ｒ4 を介して印加され
る。高周波入力信号Ｓ1 は遅延回路９を介して信号Ｓ20
としてコンデンサＣ3 の一方の端子から入力され、コン
デンサＣ4 を介して出力信号Ｓ21として出力される。３
つのＰＩＮダイオード、ＰＤ1 ，ＰＤ2 ，ＰＤ3 により
構成されたパイ型減衰回路の減衰度を、制御電圧Ｖｃに
より制御するものである。
適用可能な他の具体的回路構成を示す実施例である。こ
の回路構成では、３つのＰＩＮダイオード、ＰＤ1 ，Ｐ
Ｄ2，ＰＤ3 を用いた例である。ＰＩＮダイオード、Ｐ
Ｄ1 ，ＰＤ2 ，ＰＤ3 は、パイ型減衰回路の構成として
あり、端子Ｔｖｃｃより電圧が印加され、抵抗Ｒ5 ，Ｒ
6 を介してバイアスされる。また、制御端子Ｔｃ1 に供
給される制御電圧Ｖｃは、抵抗Ｒ4 を介して印加され
る。高周波入力信号Ｓ1 は遅延回路９を介して信号Ｓ20
としてコンデンサＣ3 の一方の端子から入力され、コン
デンサＣ4 を介して出力信号Ｓ21として出力される。３
つのＰＩＮダイオード、ＰＤ1 ，ＰＤ2 ，ＰＤ3 により
構成されたパイ型減衰回路の減衰度を、制御電圧Ｖｃに
より制御するものである。
【００７４】又、図１及び図２の移相回路１５の一実施
例は利得可変回路１４からの出力信号Ｓ21を２つのコイ
ルを直列接続したインダクタンスＬ1 及びＬ2 を介して
出力信号Ｓ22を出力する。インダクタンスＬ1 及びＬ2
の接続点にコンデンサＣ5 とバリキャップダイオード等
の可変容量素子Ｖｃ1 を直列接続したものを接地間に接
続し、コンデンサＣ5 と可変容量素子Ｖｃ1 との接続点
に抵抗Ｒ7 を介して制御端子Ｔｃ2 に接続する。制御端
子Ｔｃ2 に位相補正メモリ３から印加される信号Ｓ6 の
電圧により移相回路１５の入出力端子間を通過する高周
波入力信号Ｓ1の位相は偏移することで図５のＡＭ／Ｐ
Ｍ特性３５は直線化される。
例は利得可変回路１４からの出力信号Ｓ21を２つのコイ
ルを直列接続したインダクタンスＬ1 及びＬ2 を介して
出力信号Ｓ22を出力する。インダクタンスＬ1 及びＬ2
の接続点にコンデンサＣ5 とバリキャップダイオード等
の可変容量素子Ｖｃ1 を直列接続したものを接地間に接
続し、コンデンサＣ5 と可変容量素子Ｖｃ1 との接続点
に抵抗Ｒ7 を介して制御端子Ｔｃ2 に接続する。制御端
子Ｔｃ2 に位相補正メモリ３から印加される信号Ｓ6 の
電圧により移相回路１５の入出力端子間を通過する高周
波入力信号Ｓ1の位相は偏移することで図５のＡＭ／Ｐ
Ｍ特性３５は直線化される。
【００７５】図９は、移相回路１５の特性の一例であ
る。図中には、この移相特性を得る場合の各素子の具体
的定数の例を示す。この定数は周波数に依存して異なる
が、概ね、制御電圧０．５Ｖから３．０Ｖの範囲で、１
０度から４０度の偏移が起こっている。
る。図中には、この移相特性を得る場合の各素子の具体
的定数の例を示す。この定数は周波数に依存して異なる
が、概ね、制御電圧０．５Ｖから３．０Ｖの範囲で、１
０度から４０度の偏移が起こっている。
【００７６】本発明の歪み補償装置による歪み補償効果
の様子を図１０に示す。図１０の曲線４１の信号の種類
は１Ｓ−９５（ＣＤＭＡ−ＯＮＥ）で、コード変調は０
ＱＰＳＫ，１．２２８８Ｍｃｐｓで歪み補正を行なう電
力増幅回路１２に、この信号を入力させたときの歪みの
発生状態を示し、曲線４０は、同一の条件で、本発明の
実施例を適用し、歪み補償が行なわれている様子を示
す。歪みは、メインローブに近接するスペクトラムで、
約６０ｄＢの改善が見られ、また、サイドロープ近傍の
周波数帯域において、ほぼ完全に補償されているのがわ
かる。
の様子を図１０に示す。図１０の曲線４１の信号の種類
は１Ｓ−９５（ＣＤＭＡ−ＯＮＥ）で、コード変調は０
ＱＰＳＫ，１．２２８８Ｍｃｐｓで歪み補正を行なう電
力増幅回路１２に、この信号を入力させたときの歪みの
発生状態を示し、曲線４０は、同一の条件で、本発明の
実施例を適用し、歪み補償が行なわれている様子を示
す。歪みは、メインローブに近接するスペクトラムで、
約６０ｄＢの改善が見られ、また、サイドロープ近傍の
周波数帯域において、ほぼ完全に補償されているのがわ
かる。
【００７７】
【発明の効果】本発明の歪み補償装置によればプレディ
ストーションに必要な逆補正歪みデータを電力増幅回路
の入力側と出力側の包絡線信号を検出し、電力増幅回路
の線形利得からのずれを演算する様にしたので、従来の
様にフィードバックループを用いて温度変化による適応
歪み補償を繰り返して差分を小さくする様にしていない
ので、安定して最適値に収束しない弊害は除かれ、この
繰り返し操作による収束の問題を解決出来て、常に周囲
温度に依存した安定な新しいテーブル値を更新可能な適
応歪み補償を得ることが可能となる効果を有する。
ストーションに必要な逆補正歪みデータを電力増幅回路
の入力側と出力側の包絡線信号を検出し、電力増幅回路
の線形利得からのずれを演算する様にしたので、従来の
様にフィードバックループを用いて温度変化による適応
歪み補償を繰り返して差分を小さくする様にしていない
ので、安定して最適値に収束しない弊害は除かれ、この
繰り返し操作による収束の問題を解決出来て、常に周囲
温度に依存した安定な新しいテーブル値を更新可能な適
応歪み補償を得ることが可能となる効果を有する。
【図１】本発明の歪み補償装置の一形態例を示すブロッ
ク図である。
ク図である。
【図２】本発明の歪み補償装置の他の実施例を示すブロ
ック図である。
ック図である。
【図３】本発明の歪み補償装置のタイムチャートであ
る。
る。
【図４】本発明の歪み補償装置に用いる電力増幅回路の
振幅／振幅（ＡＭ／ＡＭ）特性図である。
振幅／振幅（ＡＭ／ＡＭ）特性図である。
【図５】本発明の歪み補償装置に用いる電力増幅回路の
ＡＭ／ＡＭ及び振幅／位相（ＡＭ／ＰＭ）特性図であ
る。
ＡＭ／ＡＭ及び振幅／位相（ＡＭ／ＰＭ）特性図であ
る。
【図６】本発明の歪み補償装置に用いるメモリの適応補
償データを示す特性データである。
償データを示す特性データである。
【図７】本発明の歪み補償装置に用いる包絡線検出回路
の検出特性図である。
の検出特性図である。
【図８】本発明の歪み補償装置に用いる利得可変回路の
他の回路図である。
他の回路図である。
【図９】本発明の歪み補償装置に用いる移相回路の位相
特性図である。
特性図である。
【図１０】本発明と従来の歪み補償装置に用いる電力増
幅回路のスペクトラム特性比較図である。
幅回路のスペクトラム特性比較図である。
【図１１】従来の歪み補償装置のブロック図である。
【図１２】従来の他の歪み補償装置のブロック図であ
る。
る。
【符号の説明】 １，１６，１８‥‥包絡線検出回路、２，１７，１９‥
‥ＡＤＣ、３‥‥位相補正用メモリ、６，６ａ，８，８
ａ，８ｂ‥‥マルチプレクサ、７，７ａ，７ｂ‥‥振幅
補正用メモリ、１２‥‥電力増幅回路、１３‥‥遅延回
路、１４‥‥利得可変回路、１５‥‥移相回路
‥ＡＤＣ、３‥‥位相補正用メモリ、６，６ａ，８，８
ａ，８ｂ‥‥マルチプレクサ、７，７ａ，７ｂ‥‥振幅
補正用メモリ、１２‥‥電力増幅回路、１３‥‥遅延回
路、１４‥‥利得可変回路、１５‥‥移相回路
フロントページの続き Ｆターム(参考） 5J090 AA01 AA41 CA02 CA21 FA19 GN03 HA13 HA19 HA25 HA29 HA33 KA00 KA15 KA16 KA17 KA23 KA26 KA29 KA33 KA34 KA42 KA55 MA11 SA14 TA01 TA02 TA03 TA06 5J091 AA01 AA41 CA02 CA21 FA19 HA13 HA19 HA25 HA29 HA33 KA00 KA15 KA16 KA17 KA23 KA26 KA29 KA33 KA34 KA42 KA55 MA11 SA14 TA01 TA02 TA03 TA06
Claims (3)
- 【請求項１】 包絡線変動を生ずる高周波入力信号の包
絡線信号を検出して、歪みを補償すべき電力増幅手段の
振幅特性を制御するプレディストーションを行なう歪み
補償装置であって、 上記電力増幅手段の入力側及び出力側の包絡線信号を検
出した夫々を演算して線形利得からのずれ量を得、予め
振幅補正する補正値を格納した記憶手段内の歪み補正用
の補正データを上記演算データに更新して、上記電力増
幅手段の温度変動に適応させて成ることを特徴とする歪
み補償装置。 - 【請求項２】 前記記憶手段の前段に設けられ、前記高
周波入力信号の包絡線信号検出後の第１のデジタルデー
タ及び前記電力増幅手段の出力側の包絡線信号検出後に
演算した第２のデジタルデータをアドレスとして入力す
る第１のマルチプレクサと、 前記電力増幅手段の入力側の包絡線信号検出後の第３の
デジタルデータと上記第２のデジタルデータを演算し、
前記線形利得からのずれ量を演算した値を前記記憶手段
に切り換えて書き込む第２のマルチプレクサを具備して
成ることを特徴とする請求項１記載の歪み補償装置。 - 【請求項３】 前記記憶手段の前段に設けられ、前記高
周波入力信号の包絡線検出後の第１のデジタルデータ及
び前記電力増幅手段の入力側と出力側の包絡線信号検出
後に演算した第２のデジタルデータを複数の記憶手段に
切換供給可能とした第１のマルチプレクサと、 上記電力増幅手段の出力側の包絡線信号検出後に演算し
た第３のデジタルデータを上記複数の記憶手段に前記更
新データとして書き込まれる第２及び第３のマルチプレ
クサを具備して成ることを特徴とする請求項１記載の歪
み補償装置。
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|---|---|---|---|
| JP2000132488A JP2001313532A (ja) | 2000-05-01 | 2000-05-01 | 歪み補償装置 |
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| JP (1) | JP2001313532A (ja) |
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- 2000-05-01 JP JP2000132488A patent/JP2001313532A/ja not_active Abandoned
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2001
- 2001-04-30 EP EP01303962A patent/EP1152525A3/en not_active Withdrawn
- 2001-05-01 US US09/846,651 patent/US6766151B2/en not_active Expired - Fee Related
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| EP1152525A3 (en) | 2006-08-16 |
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