JP2001308536A - Multilayer board and method of its manufacture - Google Patents
Multilayer board and method of its manufactureInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば、多層配線
基板及び半導体素子収納用パッケージなどに適した多層
配線基板およびその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer wiring board suitable for, for example, a multilayer wiring board and a package for accommodating a semiconductor element, and a method of manufacturing the same.
【０００２】[0002]
【従来技術】近年、電子機器は小型化が進んでいるが、
近年携帯情報端末の発達や、コンピューターを持ち運ん
で操作するいわゆるモバイルコンピューティングの普及
によってさらに小型、薄型且つ高精細の多層配線基板が
求められる傾向にある。2. Description of the Related Art In recent years, electronic devices have been reduced in size.
In recent years, with the development of portable information terminals and the spread of so-called mobile computing in which a computer is carried and operated, there is a tendency that a smaller, thinner, and higher-definition multilayer wiring board is required.
【０００３】また、通信機器に代表されるように、高速
動作が求められる電子機器が広く使用されるようになっ
てきた。高速動作が求められるということは、高い周波
数の信号に対し、正確なスイッチングが可能であるなど
多種な要求を含んでいる。そのような電子機器に対応す
るため、高速な動作に適した多層プリント配線板が求め
られている。[0003] Further, electronic devices that require high-speed operation, such as communication devices, have been widely used. The requirement for high-speed operation includes various requirements such as accurate switching of high-frequency signals. In order to cope with such electronic devices, a multilayer printed wiring board suitable for high-speed operation is required.
【０００４】高速な動作を行うためには、配線の長さを
短くし、電気信号の伝播に要する時間を短縮することが
必要である。配線の長さを短縮するために、配線の幅を
細くし、配線の間隙を小さくするという、小型、薄型且
つ高精細の多層配線基板が求められる傾向にある。In order to perform high-speed operation, it is necessary to reduce the length of wiring and shorten the time required for transmitting an electric signal. In order to reduce the length of the wiring, there is a tendency for a small, thin, and high-definition multilayer wiring substrate in which the width of the wiring is reduced and the gap between the wirings is reduced.
【０００５】そのような高密度配線の要求に対応するた
め、ビルドアツプ法と呼ばれる製造方法が用いられてい
る。ビルドアップ法の基本構造としては、ＪＰＣＡ規格
では（１）ベース＋ビルドアップ法、（２）全層ビルド
アップ法の２種類に分類されているが、ベース＋ビルド
アップ法の法が一般に微細な配線が形成可能である。In order to meet such a demand for high-density wiring, a manufacturing method called a build-up method is used. The basic structure of the build-up method is classified into two types in the JPCA standard: (1) base + build-up method and (2) all-layer build-up method. Wiring can be formed.
【０００６】そこで、（１）ベース＋ビルドアップの製
造方法を図５で説明する。ａ）まず、両面銅張ガラスエ
ポキシ基板などの絶縁基板２１の表面に配線回路層２２
やスルーホール導体２３などが形成されたコア基板ａを
用意する。ｂ）このコア基板ａの表面に感光性樹脂を塗
布して感光性絶縁層４５を形成する。ｃ）感光性絶縁層
４５にビアホールパターンを露光現象してビアホール２
６を形成する。ｄ）ビアホール２６が形成された感光性
絶縁層４５の表面全面に銅などのメッキ層２６を施す。
ｅ）メッキ層２６に感光性レジストを塗布し、回路パタ
ーンを露光、現像した後、非レジスト形成部をエッチン
グして回路を形成した後、レジストを除去して配線回路
層２７を作製する。その後、必要に応じて、上記のｂ）
〜ｅ）の工程を繰り返して多層化するものである。Therefore, (1) a base + build-up manufacturing method will be described with reference to FIG. a) First, a wiring circuit layer 22 is formed on the surface of an insulating substrate 21 such as a double-sided copper-clad glass epoxy substrate.
And a core substrate a on which the through-hole conductor 23 and the like are formed. b) A photosensitive resin is applied to the surface of the core substrate a to form a photosensitive insulating layer 45. c) The via hole 2 is formed by exposing a via hole pattern to the photosensitive insulating layer 45.
6 is formed. d) A plating layer 26 such as copper is formed on the entire surface of the photosensitive insulating layer 45 in which the via holes 26 are formed.
e) A photosensitive resist is applied to the plating layer 26, a circuit pattern is exposed and developed, a non-resist forming portion is etched to form a circuit, and the resist is removed to form a wiring circuit layer 27. Then, if necessary, b) above
To e) to form a multilayer.
【０００７】[0007]
【発明が解決しようとする課題】しかし、近年、ビルド
アップ法の普及に伴いその問題も明らかになってきた。
第１の問題は、絶縁層を構成する樹脂の材料特性が劣る
ことである。（１）ベース＋ビルドアップ法では、絶縁
層として感光性エポキシ樹脂などが多用されるが、エポ
キシ樹脂はもともとガラス転移点が低い上に感光性とし
たことで吸水率が増加し、高温高湿放置で絶縁性が低下
するなど信頼性が低下するという問題がある。However, in recent years, the problem has been clarified with the spread of the build-up method.
The first problem is that the resin constituting the insulating layer has poor material properties. (1) In the base + build-up method, a photosensitive epoxy resin or the like is frequently used as an insulating layer. However, the epoxy resin originally has a low glass transition point and is made photosensitive, so that the water absorption rate increases and the temperature and humidity are high. There is a problem that the reliability is lowered, for example, the insulation property is lowered when left unattended.
【０００８】第２の問題は、多層化した時の配線基板表
面の平滑性が劣るという問題である。コア基板表面には
銅箔から形成された配線回路層の厚さ分の凹凸が存在す
る。ビルドアップ法に使用する感光性樹脂は液状のた
め、コア基板表面の凹凸がビルドアップされた多層配線
層表面にまで反映され、完成品の表面にも凹凸が形成さ
れてしまう。そのために、今後主流となると予測されて
いるフリップチップ等のシリコンチップを基板表面にて
直接接続する方法をこのような表面に凹凸のある配線基
板に対しては適用することは不可能であった。[0008] The second problem is that the surface of the wiring board when multilayered is inferior in smoothness. The surface of the core substrate has irregularities corresponding to the thickness of the wiring circuit layer formed of copper foil. Since the photosensitive resin used in the build-up method is liquid, unevenness on the surface of the core substrate is reflected even on the surface of the multilayer wiring layer that has been built up, and unevenness is also formed on the surface of the finished product. Therefore, it is impossible to apply a method of directly connecting a silicon chip such as a flip chip, which is expected to become the mainstream in the future, to a wiring substrate having such an uneven surface. .
【０００９】一方、半導体素子は処理する情報量の増大
につれ、情報（信号）の出し入れを行う端子数が飛躍的
に増大している。このため、シリコンチップに形成され
るパッド数（Ｉ／Ｏパッド）は増大し、シリコンチップ
下面に多数のパッドを形成する必要が生じている。この
ため、シリコンチップのＩ／Ｏパッドの密度は増加し、
パッド間の距離が２００μｍ以下、具体的には、直径が
７５μｍ以下のビアホール導体の形成が必要となる。On the other hand, as the amount of information to be processed increases, the number of terminals for inputting and outputting information (signals) in semiconductor devices has increased dramatically. For this reason, the number of pads (I / O pads) formed on the silicon chip increases, and it becomes necessary to form many pads on the lower surface of the silicon chip. For this reason, the density of the I / O pads of the silicon chip increases,
It is necessary to form a via-hole conductor having a distance between the pads of 200 μm or less, specifically, a diameter of 75 μm or less.
【００１０】しかしながら、従来のビルドアップ法によ
れば、マイクロドリルによりビアホールを形成する場合
はせいぜい直径が０．２ｍｍ程度であり、また、感光性
樹脂を用いて露光、現像して形成する場合でもせいぜい
１００μｍ程度であり、また、レーザー光で形成する場
合も、レーザー光の熱によって入射側が広がるためにビ
ア直径はせいぜい１００μｍであり、直径が７５μｍ以
下のビアホール導体を安定して形成することは非常に難
しいものであった。However, according to the conventional build-up method, when a via hole is formed by a microdrill, the diameter is at most about 0.2 mm, and even when the via hole is formed by exposure and development using a photosensitive resin. When formed by laser light, the via diameter is at most 100 μm because the incident side expands due to the heat of the laser light, and it is extremely difficult to stably form a via-hole conductor having a diameter of 75 μm or less. It was difficult.
【００１１】しかも、従来のビルドアップ法によるビア
ホール導体は、ホール内の内壁にメッキ層が被着形成さ
れているものの、ビアホール導体全体に金属が充填され
ていないために、ビアホール導体を垂直方向に連続的に
接続することが難しいものであった。そのために高密度
配線化を図る上でパターンの設計が制限されてしまうと
いう問題があった。Further, in the conventional via-hole conductor formed by the build-up method, although a plating layer is formed on the inner wall of the hole, the metal is not filled in the entire via-hole conductor. It was difficult to connect continuously. Therefore, there is a problem that the design of a pattern is restricted in achieving high-density wiring.
【００１２】本発明は、上記のような従来のビルドアッ
プ法における課題を解決することを目的とするものであ
り、具体的には、ビア直径が７５μｍ以下の微細なビア
ホール導体を有する高密度配線化された多層配線基板
と、それを容易に製造することのできる多層配線基板
と、その製造方法を提供することを目的とするものであ
る。SUMMARY OF THE INVENTION An object of the present invention is to solve the problems in the conventional build-up method as described above, and specifically, a high-density wiring having a fine via-hole conductor having a via diameter of 75 μm or less. It is an object of the present invention to provide a multi-layered wiring board, a multi-layered wiring board that can be easily manufactured, and a method for manufacturing the same.
【００１３】[0013]
【課題を解決するための手段】本発明の多層配線基板
は、絶縁基板表面に第１の配線回路層が被着形成されて
なるコア基板と、該コア基板の表面に絶縁層と配線層と
が交互に積層形成されてなり前記絶縁層内に異なる配線
層間を接続するためのビアホール導体が形成されてなる
多層配線層と、を具備する多層配線基板であって、前記
ビアホール導体の直径ｒと絶縁層の厚みｔ1とが、ｔ1／
ｒ≦２、ｒ≦７５μｍの関係を満足し、且つ前記ビアホ
ール内にメッキによって析出した金属がホール全体に充
填されていることを特徴とするものである。According to the present invention, there is provided a multilayer wiring board comprising: a core substrate having a first wiring circuit layer formed on the surface of an insulating substrate; and an insulating layer and a wiring layer formed on the surface of the core substrate. And a multilayer wiring layer in which via-hole conductors for connecting different wiring layers in the insulating layer are formed in the insulating layer, and wherein the diameter r of the via-hole conductor is The thickness t 1 of the insulating layer is t 1 /
It is characterized in that the relationship of r ≦ 2 and r ≦ 75 μm is satisfied, and the metal deposited by plating in the via hole is filled in the entire hole.
【００１４】また、かかる配線基板においては、前記多
層配線層内に前記ビアホール導体が垂直方向に２つ以上
連なった連結ビアホール導体を形成することが可能であ
る。また、多層配線層の最表面には前記ビアホール導体
と接続している複数のパッドが形成されており、ビアホ
ール導体の微小化によって、該パッド間の最小距離を２
００μｍ以下とすることができる。In this wiring board, it is possible to form a connecting via-hole conductor in which at least two via-hole conductors are vertically connected in the multilayer wiring layer. Further, a plurality of pads connected to the via hole conductor are formed on the outermost surface of the multilayer wiring layer.
It can be set to 00 μm or less.
【００１５】また、本発明の多層配線基板の製造方法
は、（ａ）絶縁基板表面に第１の配線回路層が被着形成
されてなるコア基板の表面に、熱硬化性樹脂を含有する
軟質の絶縁層を形成する工程と、（ｂ）該絶縁層の表面
に第２の配線回路層を被着形成する工程と、（ｃ）前記
第２の配線層が被着形成された前記絶縁層表面に、少な
くとも２層以上の離型層を被着形成する工程と、（ｄ）
レーザー光の照射によって前記離型層及び前記第２の配
線回路層が被着形成された前記絶縁層を貫通し前記第１
の配線回路層に達するビアホールを形成する工程と、
（ｅ）前記離型層の表面および前記ビアホールの内壁に
メッキ触媒を塗布した後に、最表面側の離型層を除去す
る工程と、（ｆ）前記ビアホールの内壁に無電解メッキ
法によって金属層を形成、充填して、ビアホール導体を
形成する工程と、（ｇ）（ｆ）工程後の前記ビアホール
導体を形成した絶縁層の表面に、熱硬化性樹脂を含有す
る軟質の絶縁層を形成した後、前記（ｂ）〜（ｆ）工程
と同様の工程を施す工程と、を具備することを特徴とす
るものである。Further, the method for manufacturing a multilayer wiring board according to the present invention is characterized in that: (a) a soft substrate containing a thermosetting resin is provided on the surface of a core substrate in which a first wiring circuit layer is formed on an insulating substrate surface; Forming an insulating layer, (b) forming a second wiring circuit layer on the surface of the insulating layer, and (c) forming the insulating layer on the second wiring layer. (C) forming at least two release layers on the surface;
The first layer penetrates the insulating layer on which the release layer and the second wiring circuit layer are formed by laser light irradiation.
Forming a via hole reaching the wiring circuit layer of
(E) applying a plating catalyst to the surface of the release layer and the inner wall of the via hole, and then removing the release layer on the outermost surface; and (f) forming a metal layer on the inner wall of the via hole by electroless plating. Forming a via hole conductor to form a via hole conductor; and forming a soft insulating layer containing a thermosetting resin on the surface of the insulating layer formed with the via hole conductor after the steps (g) and (f). And a step of performing the same steps as the above steps (b) to (f).
【００１６】なお、前記（ａ）工程の絶縁層の厚みｔ1
が、該絶縁層形成されるビア直径ｒに対してｔ1／ｒ≦
２であるが、メッキによるビアホール内への金属の充填
性を高める上で望ましい。The thickness t 1 of the insulating layer in the step (a)
With respect to the via diameter r of the insulating layer, t 1 / r ≦
2, which is desirable in order to enhance the filling property of the metal into the via hole by plating.
【００１７】前記（ｂ）工程において、前記第２の配線
回路層が表面に形成された樹脂フィルムを前記絶縁層の
表面に積層圧着し、加熱することにより、前記第２の配
線回路層を前記絶縁層表面に埋設するとともに、前記絶
縁層を熱硬化してなることによって、多層配線層の平滑
性を高めることができる。In the step (b), a resin film having the second wiring circuit layer formed on the surface thereof is laminated and pressed on the surface of the insulating layer, and heated, so that the second wiring circuit layer is formed. The smoothness of the multilayer wiring layer can be enhanced by burying the insulating layer in the insulating layer and thermally curing the insulating layer.
【００１８】また、前記（ｃ）工程において、少なくと
も前記絶縁層の表面と接する離型層として、前記樹脂フ
ィルムを用いることによって離型層を形成する工程を省
略することができる。In the step (c), the step of forming a release layer by using the resin film as at least a release layer in contact with the surface of the insulating layer can be omitted.
【００１９】また、前記（ｃ）工程の離型層１枚の厚み
ｔ2は、形成されるビア直径ｒに対してｔ2／ｒ1≦２で
あることが適当である。さらに、前記第２の配線回路層
には、レーザー光によるビアホール形成箇所を画像認識
できるパターンを有することが望ましい。そして、前記
多層配線層において、前記ビアホール導体が垂直方向に
２つ以上連なった連結ビアホール導体を形成しているこ
とが望ましい。The thickness t 2 of one release layer in the step (c) is suitably t 2 / r 1 ≦ 2 with respect to the via diameter r to be formed. Further, it is desirable that the second wiring circuit layer has a pattern that allows image recognition of a via hole formation position by laser light. In the multilayer wiring layer, it is preferable that a connection via-hole conductor formed by connecting two or more via-hole conductors in the vertical direction is formed.
【００２０】[0020]
【発明の実施の形態】以下、本発明の多層配線基板の製
造方法を図１、図２に基づいて説明する。 （ａ）まず、絶縁基板１表面に第１の配線回路層２が被
着形成されてなるコア基板３の表面に、熱硬化性樹脂を
含有する軟質の絶縁層４を形成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a multilayer wiring board according to the present invention will be described below with reference to FIGS. (A) First, a soft insulating layer 4 containing a thermosetting resin is formed on the surface of a core substrate 3 in which a first wiring circuit layer 2 is formed on the surface of an insulating substrate 1.
【００２１】ここで用いられるコア基板３は、絶縁基板
１の表面に配線回路層２が形成されたものであればあら
ゆるものが使用できる。例えば、絶縁シートにレーザー
でビアホール加工し、ビアホール内に導電性ペーストを
充填するとともにシート表面に配線回路層を形成したも
のを複数層積層し、硬化してなる全層ビルドアップ基板
や、絶縁基板にドリルでビアホールを形成しその内壁に
銅メッキを形成して配線回路層の接続を行った両面配線
基板やそれを複数層積層してなるＩＶＨ基板等の公知の
プリント配線基板など使用できる。特に、コア基板３内
には、繊維体を含有する絶縁層を有することが望まし
い。As the core substrate 3 used here, any substrate can be used as long as the wiring circuit layer 2 is formed on the surface of the insulating substrate 1. For example, an insulating sheet is processed with a via hole using a laser, a conductive circuit is filled in the via hole, and a wiring circuit layer is formed on the sheet surface. A well-known printed wiring board such as a double-sided wiring board in which a via hole is formed with a drill and copper plating is formed on the inner wall thereof to connect a wiring circuit layer, or an IVH board formed by laminating a plurality of layers, can be used. In particular, it is desirable that the core substrate 3 has an insulating layer containing a fibrous body.
【００２２】また、第１の配線回路層２は、例えば、絶
縁基板１の表面全面に金属箔を接着した後、フォトレジ
スト形成、パターン露光、現像、レジスト除去の工程か
らなるフォトレジスト法に従い形成することができる。The first wiring circuit layer 2 is formed, for example, by adhering a metal foil to the entire surface of the insulating substrate 1 and then forming the photoresist according to a photoresist method comprising steps of photoresist formation, pattern exposure, development, and resist removal. can do.
【００２３】コア基板３の表面に形成される絶縁層４
は、繊維体を含まない熱硬化性樹脂、あるいは熱硬化性
樹脂と無機質フィラーとからなる絶縁性複合材料によっ
て構成することが望ましい。Insulating layer 4 formed on the surface of core substrate 3
Is desirably made of a thermosetting resin containing no fibrous body or an insulating composite material composed of a thermosetting resin and an inorganic filler.
【００２４】この絶縁層４中に繊維体が含まれると、ガ
ラス織布自体の不均一性によって、ビアホールを形成し
た時にビア直径にバラツキが生じやすく、特に、ガラス
織布等の繊維体を含む場合には、多湿中で長期保存する
とガラス繊維と有機樹脂との界面を水分が拡散してマイ
グレーションをもたらす等の弊害が生じるためである。If the insulating layer 4 contains a fibrous body, the via diameter tends to vary when a via hole is formed due to the non-uniformity of the glass woven fabric itself. In this case, when stored for a long time in a high humidity, adverse effects such as migration of water due to diffusion of water at the interface between the glass fiber and the organic resin occur.
【００２５】この絶縁層４の厚みは、上記作用を十分に
発揮させる上で、１０μｍ以上、特に４０μｍ以上であ
ることが望ましく、その厚みが１０μｍよりも薄いと、
この絶縁層４が最表面層となる場合には絶縁層４による
外気中の水分の内部への拡散を十分に抑制することが難
しく、絶縁層間においてマイグレーションが生じるやす
くなる。The thickness of the insulating layer 4 is desirably 10 μm or more, particularly 40 μm or more, in order to sufficiently exhibit the above-mentioned effects. If the thickness is less than 10 μm,
When the insulating layer 4 is the outermost surface layer, it is difficult to sufficiently suppress the diffusion of moisture in the outside air into the inside by the insulating layer 4, and migration easily occurs between the insulating layers.
【００２６】絶縁層４の強度を高めるために、上記有機
樹脂に無機質フィラーを添加することもできる。無機質
フィラーとしては、ＳｉＯ2、Ａｌ2Ｏ3、ＡｌＮ等が好
適に用いられ、フィラーの形状は平均粒径が２０μｍ以
下、特に１０μｍ以下、最適には７μｍ以下の略球状の
粉末が用いられる。また、場合によっては、高誘電率の
フィラーを用いることによって、絶縁層４の誘電率を高
めることも可能である。さらに、有機樹脂と無機質フィ
ラーの体積比率を８５：１５〜１５：８５の比率で適宜
配合することにより、絶縁層４の熱膨張係数を調整する
ことができる。In order to increase the strength of the insulating layer 4, an inorganic filler can be added to the organic resin. As the inorganic filler, SiO 2 , Al 2 O 3 , AlN or the like is preferably used, and the shape of the filler is a substantially spherical powder having an average particle diameter of 20 μm or less, particularly 10 μm or less, and optimally 7 μm or less. In some cases, the dielectric constant of the insulating layer 4 can be increased by using a filler having a high dielectric constant. Furthermore, the thermal expansion coefficient of the insulating layer 4 can be adjusted by appropriately mixing the volume ratio of the organic resin and the inorganic filler in a ratio of 85:15 to 15:85.
【００２７】有機樹脂、または有機樹脂と前記無機フィ
ラーからなる組成物を混錬機や３本ロールなどの手段に
よって充分に混合し、これを圧延法、押し出し法、射出
法、ドクターブレード法などによってシート状に成形し
た後、有機樹脂を半硬化させる。半硬化には、有機樹脂
が熱可塑性樹脂の場合には、加熱下で混合したものを冷
却し、熱硬化性樹脂の場合には、完全硬化するに充分な
温度よりも低い温度に加熱すればよい。The organic resin or the composition comprising the organic resin and the inorganic filler is sufficiently mixed by means of a kneader or a three-roll mill, and this is mixed by a rolling method, an extrusion method, an injection method, a doctor blade method or the like. After being formed into a sheet, the organic resin is semi-cured. For semi-curing, if the organic resin is a thermoplastic resin, cool the mixture mixed under heating, and if it is a thermosetting resin, heat it to a temperature lower than the temperature sufficient for complete curing. Good.
【００２８】このようにして成形された絶縁層４の厚み
ｔ1は、前記厚みに加えて、後の工程で形成されるビア
直径ｒに対してｔ1／ｒ≦２以下であること、更にｔ2／
ｒ1≦１であることが重要である。これは、ｔ1／ｒ＞２
になると、ビアホールを形成するときにテーパが大きく
なり、コア基板３の第１の配線回路層との接続部分が小
さくなり抵抗が大きくなる。そこで、この接続部分を大
きくすると、テーパによって絶縁層の表面側のビア直径
が大きくなってしまい、第１の配線回路層との接続信頼
性を確保するとともに、直径ｒが７５μｍ以下のビアホ
ールを形成することが難しくなるためである。しかも、
ビアホール内へのメッキによる金属の充填性が不十分と
なるためである。 （ｂ）次に、（ａ）によってコア基板３の表面に形成さ
れた絶縁層４の表面に、第２の配線回路層５を形成す
る。配線回路層５は、銅等の低抵抗金属からなる金属箔
や、銅、アルミニウム、金、銀等の低抵抗金属粉末を含
む導体から形成される。低抵抗化の上では、金属箔から
構成されることが望ましい。The thickness t 1 of the insulating layer 4 thus formed is, in addition to the above-mentioned thickness, t 1 / r ≦ 2 or less with respect to the via diameter r formed in a later step. t 2 /
It is important that r 1 ≦ 1. This is because t 1 / r> 2
Then, when the via hole is formed, the taper increases, the connection portion of the core substrate 3 with the first wiring circuit layer decreases, and the resistance increases. Therefore, if this connection portion is enlarged, the diameter of the via on the surface side of the insulating layer becomes large due to the taper, so that the connection reliability with the first wiring circuit layer is ensured, and a via hole having a diameter r of 75 μm or less is formed. It is because it becomes difficult to do. Moreover,
This is because the filling property of the metal by plating into the via hole becomes insufficient. (B) Next, the second wiring circuit layer 5 is formed on the surface of the insulating layer 4 formed on the surface of the core substrate 3 by (a). The wiring circuit layer 5 is formed from a metal foil made of a low-resistance metal such as copper, or a conductor containing a low-resistance metal powder such as copper, aluminum, gold, and silver. From the viewpoint of lowering the resistance, it is desirable to use a metal foil.
【００２９】配線回路層５の形成には、１）銅等の金属
箔を絶縁層４に接着剤で貼り付けた後に、回路パターン
のレジストを形成して酸等によって不要な部分の金属を
エッチング除去する方法、２）予め回路パターンに打ち
抜きした金属箔を貼りつける方法、３）絶縁層４の表面
に導体ペーストを回路パターンにスクリーン印刷する方
法などの手法によって絶縁層４の表面に回路パターンを
被着形成した後、これを加熱加圧する方法、４）配線回
路層５を樹脂フィルム、ガラス板、金属板などの転写板
６表面に一面に金属箔を貼り付け、これをエッチング法
によって回路パターン化して配線回路層５を形成し、そ
して、この配線回路層５が形成された転写板６を絶縁層
４上に位置合わせして重ね合わせ、加熱加圧した後、転
写板６を剥がして配線回路層５を転写する方法等が挙げ
られる。To form the wiring circuit layer 5, 1) After attaching a metal foil such as copper to the insulating layer 4 with an adhesive, a resist of a circuit pattern is formed, and unnecessary metal is etched with an acid or the like. A circuit pattern is formed on the surface of the insulating layer 4 by a method such as a removing method, a method of attaching a metal foil punched in advance to a circuit pattern, and a method of screen printing a conductive paste on the surface of the insulating layer 4. A method of heating and pressurizing the adhered layer, 4) attaching a metal foil to the entire surface of the transfer circuit 6 such as a resin film, a glass plate, a metal plate, etc. on the wiring circuit layer 5 and etching the circuit pattern by etching. To form a wiring circuit layer 5, and the transfer plate 6 on which the wiring circuit layer 5 is formed is positioned and superimposed on the insulating layer 4, heated and pressed, and then the transfer plate 6 is peeled off. A method in which transfer line circuit layer 5 and the like.
【００３０】これらの中でも４）転写法によれば、転写
処理と同時に配線回路層５を絶縁層４の表面に埋設する
ことができ、しかも、配線回路層５の形成を別工程とし
て平行的に行なうことができるために工程の簡略化を図
ることができる。Among them, 4) According to the transfer method, the wiring circuit layer 5 can be embedded on the surface of the insulating layer 4 simultaneously with the transfer process, and the formation of the wiring circuit layer 5 can be performed in a separate step in parallel. Since it can be performed, the process can be simplified.
【００３１】最終的に、配線回路層５は、その表面が絶
縁層４の表面と同一平面となるように絶縁層４の表面に
埋設することが望ましい。Finally, it is desirable that the wiring circuit layer 5 is embedded in the surface of the insulating layer 4 so that the surface thereof is flush with the surface of the insulating layer 4.
【００３２】なお、上記の配線回路層５形成時の加熱加
圧条件としては、絶縁層４の種類により異なるが、絶縁
層４に含まれる有機樹脂の最低粘度温度以下で行うこと
が望ましい。これは、有機樹脂の硬化を進めずに、樹脂
を柔らかくし、配線回路層５を容易に埋め込むためであ
る。The heating and pressurizing conditions for forming the wiring circuit layer 5 vary depending on the type of the insulating layer 4, but it is preferable that the heating and pressing be performed at a temperature equal to or lower than the lowest viscosity temperature of the organic resin contained in the insulating layer 4. This is because the resin is softened and the wiring circuit layer 5 is easily embedded without progressing the curing of the organic resin.
【００３３】このように配線回路層５を絶縁層４の表面
に埋設することによって、多層化時、積層時の配線回路
層５による積層不良を防止できるとともに、多層配線基
板の最表面における平坦度を高めることができる。By embedding the wiring circuit layer 5 in the surface of the insulating layer 4 as described above, it is possible to prevent lamination failure due to the wiring circuit layer 5 during lamination and to make the flatness on the outermost surface of the multilayer wiring board. Can be increased.
【００３４】なお、上記の説明では、絶縁層４表面への
配線回路層５の形成を絶縁層４をコア基板３の表面に形
成した後に行なったが、この配線回路層５の形成は、絶
縁層４をコア基板３の表面に形成する前に形成すること
もできる。In the above description, the wiring circuit layer 5 is formed on the surface of the insulating layer 4 after the insulating layer 4 is formed on the surface of the core substrate 3. It can be formed before the layer 4 is formed on the surface of the core substrate 3.
【００３５】具体的には、前記軟質の絶縁層４の表面に
好適には転写法によって配線回路層５を転写し、絶縁層
４の表面に配線回路層５を埋設した後、その軟質の絶縁
層４をコア基板３に位置合わせして積層し、これを１０
０〜１５０℃、１０〜７０ｋｇ／ｃｍ2好適には、１２
０〜１５０℃、１０〜５０ｋｇ／ｃｍ2、最適には１２
０〜１４０℃、２０〜５０ｋｇ／ｃｍ2で加熱、加圧処
理することにより積層する。 （ｃ）次に、（ａ）、（ｂ）によって、表面に配線回路
層５が形成された絶縁層４の表面に、少なくとも２層以
上の離型層７を形成する。図１では、２枚の離型層７
ａ，７ｂが形成されている。この離型層７ａ，７ｂは、
例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリ
プロピレン、ポリエチレン、ポリカーボネート、アクリ
ル、フッ素系樹脂等の一般にシート状に形成できるもの
が使用でき、特に、ＰＥＴ、ポリエチレン、フッ素系樹
脂が好適に使用できる。この時、離型層７ａの絶縁層４
と接する側には、絶縁層４との密着をよくするために粗
化等の処理を施してもよい。More specifically, the wiring circuit layer 5 is preferably transferred to the surface of the soft insulating layer 4 by a transfer method, and the wiring circuit layer 5 is buried on the surface of the insulating layer 4. Layer 4 is aligned and laminated on core substrate 3 and
0-150 ° C., 10-70 kg / cm 2, preferably 12
0 to 150 ° C, 10 to 50 kg / cm 2 , optimally 12
Lamination is performed by heating and pressurizing at 0 to 140 ° C. and 20 to 50 kg / cm 2 . (C) Next, according to (a) and (b), at least two or more release layers 7 are formed on the surface of the insulating layer 4 on which the wiring circuit layer 5 is formed. In FIG. 1, two release layers 7 are provided.
a, 7b are formed. These release layers 7a and 7b
For example, polyethylene terephthalate (PET), polypropylene, polyethylene, polycarbonate, acrylic, fluororesin and the like, which can be generally formed into a sheet, can be used. In particular, PET, polyethylene, and fluororesin can be suitably used. At this time, the insulating layer 4 of the release layer 7a
May be subjected to a treatment such as roughening in order to improve the adhesion with the insulating layer 4.
【００３６】また、絶縁層４と接する側の離型層７ａと
しては、別途、絶縁層４の表面に形成する以外に、配線
回路層５を絶縁層４の表面に、転写法によって形成する
場合に用いる転写板となる樹脂フィルムをそのまま離型
層７ａとして用いることもできる。The release layer 7a on the side in contact with the insulating layer 4 is not only separately formed on the surface of the insulating layer 4 but also when the wiring circuit layer 5 is formed on the surface of the insulating layer 4 by a transfer method. A resin film serving as a transfer plate used for the above can be used as it is as the release layer 7a.
【００３７】絶縁層４の表面に密着している離型層７ａ
上へ、接着層８を介して離型層７ａを接着する。この離
型層７は、２層以上であればよい。なお、この離型層７
ｂの離型層７ａへの接着力は、離型層７ａの絶縁層４と
の接着力よりも小さくなるように接着層８の接着力を制
御することが望ましい。この接着層８は、アクリル系、
エポキシ系等の通常糊となるもの、及び紫外光を照射す
ることにより粘着性を失うタイプの接着剤が好適に使用
できる。 （ｄ）次に、レーザー光の照射によって離型層７ａ，７
ｂ及び第２の配線回路層５が被着形成された絶縁層４を
貫通し第１の配線回路層２に達するビアホール９を形成
する。レーザー光は図１（ｄ）に示すように、絶縁層４
表面の第２の配線回路層５の一部に触れ、絶縁層４を貫
いて第１の配線回路層２の表面で止まる。第１の配線回
路層２は銅などの金属によって形成されているために、
金属は、絶縁層４よりもレーザー加工されにくいので比
較的容易に適当なビーム強度を選択できる。形成された
ビアホール９は必要に応じて、過マンガン酸処理、プラ
ズマ処理、ホーニング処理等により、加工屑、スミアの
除去が行われる。The release layer 7a in close contact with the surface of the insulating layer 4
The release layer 7a is adhered upward via the adhesive layer 8. The release layer 7 may have two or more layers. Note that this release layer 7
It is desirable to control the adhesive force of the adhesive layer 8 so that the adhesive force of the adhesive layer b to the release layer 7a is smaller than the adhesive force of the release layer 7a to the insulating layer 4. This adhesive layer 8 is made of acrylic,
Epoxy-based adhesives and other adhesives that lose adhesiveness when irradiated with ultraviolet light can be suitably used. (D) Next, the release layers 7a and 7 are irradiated with laser light.
A via hole 9 that penetrates through the insulating layer 4 on which the second wiring circuit layer 5 and the second wiring circuit layer 5 are formed and reaches the first wiring circuit layer 2 is formed. The laser light is applied to the insulating layer 4 as shown in FIG.
It touches a part of the second wiring circuit layer 5 on the surface and penetrates the insulating layer 4 and stops at the surface of the first wiring circuit layer 2. Since the first wiring circuit layer 2 is formed of a metal such as copper,
Since a metal is harder to be laser-processed than the insulating layer 4, an appropriate beam intensity can be selected relatively easily. The formed via holes 9 are subjected to permanganic acid treatment, plasma treatment, honing treatment or the like to remove processing wastes and smears as necessary.
【００３８】特に、ビアホール９形成前に、絶縁層４に
熱硬化処理を施した場合、絶縁層４は０．１％程度収縮
するため第２の配線回路層５の位置もずれる場合があ
る。そこで、レーザーによるビアホール加工時はこの収
縮を補正することが必要となる。このため、第２の配線
回路層５のビアホール形成箇所がパターンにて判別でき
るように、第２の配線回路層５にレーザー光によるビア
ホール形成箇所を画像認識できるパターンを形成してお
くことが望ましい。In particular, when the insulating layer 4 is subjected to a thermosetting treatment before the formation of the via hole 9, the insulating layer 4 shrinks by about 0.1%, so that the position of the second wiring circuit layer 5 may be shifted. Therefore, it is necessary to correct this shrinkage when processing a via hole with a laser. For this reason, it is desirable to form a pattern on the second wiring circuit layer 5 that allows image recognition of the via hole formation position by the laser beam so that the via hole formation position of the second wiring circuit layer 5 can be determined by the pattern. .
【００３９】上記の操作により収縮率の補正を行った場
合でもレーザーは一般に±２０μｍ程度の加工位置のば
らつきを有している。そのために、第２の配線回路層５
とビアホール導体との確実な接続を行うために、第２の
配線回路層５におけるビアホール導体形成箇所を幅広く
形成しておくことが望ましい。具体的には図４に示すよ
うに、レーザービーム径が４０μｍの場合、中央付近に
およそ２０μｍの非導体部を有するＯ字型パターン
（ａ）、Ｕ字型パターン（ｂ）、コ字型パターン（ｃ）
を形成しておくことが望ましい。これによって、レーザ
ービームの位置のばらつきが生じた場合でも、ビアの電
気的接続が確保される。Even when the shrinkage ratio is corrected by the above operation, the laser generally has a variation in the processing position of about ± 20 μm. Therefore, the second wiring circuit layer 5
In order to make a reliable connection between the via hole conductor and the via hole conductor, it is desirable to form the via hole conductor formation portion in the second wiring circuit layer 5 widely. Specifically, as shown in FIG. 4, when the laser beam diameter is 40 μm, an O-shaped pattern (a), a U-shaped pattern (b), and a U-shaped pattern having a non-conductive portion of about 20 μm near the center. (C)
Is desirably formed. As a result, even when the position of the laser beam varies, electrical connection of the via is ensured.
【００４０】但し、ビア径が１００μｍ以上の場合に
は、ビーム位置のばらつき（±２０μｍ）に対して十分
大きいので、このような特殊なパターンを形成する必要
はなく、第２の配線回路層５の任意の配線にビア加工を
行えば良い。 （ｅ）次に、こうして形成されたビアホール９内壁に無
電解メッキを施すために、メッキ触媒１０をビアホール
９内壁へ吸着させる。触媒はＰｄ吸着のような通常行わ
れる公知の物質、方法が使用できる。However, when the via diameter is 100 μm or more, it is sufficiently large with respect to the variation of the beam position (± 20 μm), so that it is not necessary to form such a special pattern. Via processing may be performed on any of the wirings. (E) Next, in order to apply electroless plating to the inner wall of the via hole 9 thus formed, the plating catalyst 10 is adsorbed to the inner wall of the via hole 9. As the catalyst, a conventionally known substance or method such as Pd adsorption can be used.
【００４１】この時、触媒は、ビアホール９の内壁を含
む表面全面に塗布される。そのために、後述のメッキ処
理時には、触媒が塗布された面すべてにメッキが施され
てしまう。At this time, the catalyst is applied to the entire surface including the inner wall of the via hole 9. Therefore, at the time of a plating process described later, plating is applied to all surfaces to which the catalyst has been applied.
【００４２】そこで、本発明によれば、触媒を塗布した
後に、離型層１ａ，１ｂのうち、最表面側の離型層１ｂ
のみを剥離する。その結果、図１（ｅ）に示すように、
離型層１ａおよび絶縁層４に形成されたビアホール９の
内壁にのみに触媒を残存させることができる。Therefore, according to the present invention, after the catalyst is applied, of the release layers 1a and 1b, the release layer 1b on the outermost surface side is used.
Only peel off. As a result, as shown in FIG.
The catalyst can be left only on the inner walls of the via holes 9 formed in the release layer 1a and the insulating layer 4.
【００４３】この時、触媒を絶縁層４のビアホール９内
壁へ均一に付与するために、離型層７ａ，７ｂの全体厚
みがビア直径ｒの４倍以下にするのが望ましい。 （ｆ）その後、触媒が塗布された離型層７ａおよび絶縁
層４のビアホール９の内壁に無電解メッキ法によって金
属層を形成する。At this time, in order to uniformly apply the catalyst to the inner wall of the via hole 9 of the insulating layer 4, it is desirable that the entire thickness of the release layers 7a and 7b be four times or less the via diameter r. (F) Thereafter, a metal layer is formed on the release layer 7a to which the catalyst is applied and the inner wall of the via hole 9 of the insulating layer 4 by an electroless plating method.
【００４４】この際、離型層７ａの厚みｔ2をビア直径
ｒに対してｔ２／ｒ≦２、特に、ｔ２／ｒ≦１とするこ
とによってビアホール９内全体に金属層が析出したビア
ホール導体１１を形成することができる。その後、離型
層７ａを剥離することによって、絶縁層４に対してビア
ホール導体１１および配線回路層５が形成された第１層
目の配線層ａ１を形成することができる。At this time, by setting the thickness t 2 of the release layer 7 a to t 2 / r ≦ 2, particularly t 2 / r ≦ 1, with respect to the via diameter r, the via hole conductor in which the metal layer is deposited in the entire via hole 9 is formed. 11 can be formed. Thereafter, by separating the release layer 7a, the first wiring layer a1 having the via hole conductor 11 and the wiring circuit layer 5 formed on the insulating layer 4 can be formed.
【００４５】その後、この第１層目の配線層ａ１の表面
に、前記（ａ）と同様に、軟質の絶縁層を形成した後、
（ｂ）乃至（ｆ）の工程を施し、これを繰り返すことに
よって、図２に示すように、コア基板３の表面に、配線
層ａ１〜ａ３からなる多層配線層ａが形成された多層配
線基板を作製することができる。Thereafter, a soft insulating layer is formed on the surface of the first wiring layer a1 in the same manner as in the above (a).
By performing the steps (b) to (f) and repeating these steps, as shown in FIG. 2, a multilayer wiring board in which a multilayer wiring layer a including wiring layers a1 to a3 is formed on the surface of the core substrate 3 Can be produced.
【００４６】また、本発明の多層配線基板によれば、ビ
アホール導体の直径を７５μｍ以下と非常に微小化する
ことができるとともに、そのビアホール導体は、ビアホ
ール内壁のみならず、ビアホール内全体にメッキによる
高純度の金属が充填されている。そのために、図４に示
すように、前記多層配線層ａ１〜ａ３内にて、ビアホー
ル導体１１が垂直方向に２つ以上連なった連結ビアホー
ル導体１２を形成することが可能である。Further, according to the multilayer wiring board of the present invention, the diameter of the via-hole conductor can be extremely reduced to 75 μm or less, and the via-hole conductor is formed by plating not only on the inner wall of the via hole but also on the entire inside of the via hole. It is filled with high purity metal. Therefore, as shown in FIG. 4, it is possible to form a connecting via-hole conductor 12 in which two or more via-hole conductors 11 are vertically connected in the multilayer wiring layers a1 to a3.
【００４７】このように、本発明によれば、配線回路層
間を接続するためのビアホール導体をレーザー加工とホ
ール内壁へ金属メッキ層を施すことによって形成してい
るため、絶縁層として従来のビルドアップ法のような感
光性樹脂を用いる必要がなく、絶縁層としてガラス転移
点が高く、吸水率の小さいなどの材料特性に優れた任意
の絶縁材料を選定できる。As described above, according to the present invention, the via hole conductor for connecting between the wiring circuit layers is formed by laser processing and applying a metal plating layer to the inner wall of the hole. There is no need to use a photosensitive resin as in the method, and any insulating material having a high glass transition point and a low water absorption rate and having excellent material properties can be selected as the insulating layer.
【００４８】しかも、ビアホールの形成をレーザー光の
照射によって行うために径が７５μｍ以下、特に５０μ
ｍ以下のビアホール導体を形成でき、シリコンチップの
Ｉ／Ｏパッドの密度が増加しパッド間の距離が２００μ
ｍ以下、特に１５０μｍ以下になった場合でも必要な配
線を形成できる。In addition, since the via hole is formed by irradiating a laser beam, the diameter of the via hole is not more than 75 μm, especially 50 μm.
m or less, and the density of the I / O pads of the silicon chip increases, and the distance between the pads becomes 200 μm.
m or less, particularly 150 μm or less, necessary wiring can be formed.
【００４９】また、ビアホール加工を絶縁層表面への配
線回路層形成後に行なうので、ビルドアップ法のような
煩雑な工程が不要となり、また、レーザー加工時にビア
ホール加工位置の確認や補正が容易に且つ正確にできる
ため、従来±２０μｍ程度であったレーザー加工の位置
精度が±５μｍまで向上し、基板の精度が改善でき配線
密度が向上できる。Further, since the via hole processing is performed after the wiring circuit layer is formed on the surface of the insulating layer, a complicated process such as a build-up method is not required, and the confirmation and correction of the via hole processing position can be easily performed during laser processing. Since the accuracy can be improved, the positional accuracy of the laser processing, which has been about ± 20 μm in the past, can be improved to ± 5 μm, the precision of the substrate can be improved, and the wiring density can be improved.
【００５０】また、金属メッキ層を形成する部分がビア
ホール内のみであるためにメッキ液中に含まれるシアン
やホルマリンなどの有害な薬物の使用量が削減できる
他、ビアホール内への金属の充填性をも高めることがで
きる。Further, since the portion where the metal plating layer is formed is only in the via hole, the amount of harmful chemicals such as cyan and formalin contained in the plating solution can be reduced, and the metal can be filled into the via hole. Can also be increased.
【００５１】[0051]
【実施例】コア基板として、ポリフェニレンエーテル
（ＰＰＥ）系プリプレグを用意した。このプリプレグに
ＣＯ2レーザーでビアホール加工し、次いでビアホール
部に銀を被覆した銅粉９０重量％とオクタノール１０重
量％からなる導電性ペーストを充填した。さらにこのプ
リプレグに、予め樹脂フィルム表面に銅箔をエッチング
して形成した配線回路層を転写させた。そして、このプ
リプレグを３層積層して、２４０℃で３時間熱硬化させ
てコア基板を作製した。EXAMPLE A polyphenylene ether (PPE) prepreg was prepared as a core substrate. The prepreg was subjected to via hole processing with a CO 2 laser, and the via hole was filled with a conductive paste composed of 90% by weight of copper powder coated with silver and 10% by weight of octanol. Further, a wiring circuit layer formed by etching a copper foil on the surface of the resin film in advance was transferred to the prepreg. Then, three layers of this prepreg were laminated and thermally cured at 240 ° C. for 3 hours to produce a core substrate.
【００５２】次に、絶縁層としてＰＰＥ系樹脂を用い、
さらに無機フィラーとして球状シリカを用い、これらを
ＰＰＥ系樹脂：無機フィラーが体積比で５０：５０とな
る組成物を用い、これをドクターブレード法によって厚
さ５０μｍの半硬化状態の絶縁層を作製し、これを前記
コア基板の両面に接着した。Next, a PPE resin is used as the insulating layer,
Further, spherical silica was used as an inorganic filler, and a composition in which the volume ratio of PPE resin: inorganic filler was 50:50 was used, and a 50 μm-thick semi-cured insulating layer was produced by a doctor blade method. This was adhered to both sides of the core substrate.
【００５３】一方、９μｍの厚さの銅箔を接着したＰＥ
Ｔ（ポリエチレンテレフタレート）からなる樹脂フィル
ムの銅箔に対してフォトレジスト法によって表面用配線
回路層および裏面用配線回路層を形成した。On the other hand, PE to which a copper foil having a thickness of 9 μm was bonded.
A wiring circuit layer for the front surface and a wiring circuit layer for the back surface were formed on a copper foil of a resin film made of T (polyethylene terephthalate) by a photoresist method.
【００５４】次に、コア基板の両面に接着された絶縁層
に対して、上記の樹脂フィルムを位置あわせして積層
し、１４０℃、３０ｋｇ／ｃｍ2で加熱加圧し、樹脂フ
ィルムを剥がした。その結果、絶縁層の表面には配線回
路層が転写されており、その配線回路層は絶縁層の表面
に埋設され、表面が同一平面になっていることを確認し
た。なお、配線回路層には、ビアホール導体の形成箇所
に、図４（ａ）のようなＯ型の複数のパッドパターンを
形成した。なお、パッド間の距離は１００μｍとした。Next, the above resin film was positioned and laminated on the insulating layers adhered to both surfaces of the core substrate, and heated and pressed at 140 ° C. and 30 kg / cm 2 to peel off the resin film. As a result, it was confirmed that the wiring circuit layer was transferred to the surface of the insulating layer, and that the wiring circuit layer was buried in the surface of the insulating layer, and the surfaces were flush with each other. In the wiring circuit layer, a plurality of O-type pad patterns as shown in FIG. 4A were formed at positions where via-hole conductors were formed. The distance between the pads was 100 μm.
【００５５】その後、配線回路層が形成された絶縁層の
表面に第１の離型層として表１の厚さのフッ素樹脂系の
透明な離型フィルムを貼り付けた後、真空プレス装置用
いて２０ｋｇ／ｃｍ2の圧力を加えながら２４０℃で１
時間加熱して絶縁層およびコア基板を完全硬化させた。Then, a fluororesin-based transparent release film having a thickness shown in Table 1 was attached as a first release layer to the surface of the insulating layer on which the wiring circuit layer was formed, and then the vacuum release device was used. While applying a pressure of 20 kg / cm 2 ,
Heating was performed for a time to completely cure the insulating layer and the core substrate.
【００５６】そして、更に、片面に接着層を有するフッ
素樹脂系の表１の厚さの離型フィルムを準備し、これを
第２の離型層として前記第１の離型フィルム表面に接着
した。Further, a fluororesin type release film having an adhesive layer on one surface and having a thickness shown in Table 1 was prepared, and this was adhered to the surface of the first release film as a second release layer. .
【００５７】その後、第１、第２の離型層を付けたまま
で、炭酸ガスレーザを用いて絶縁層の表面の配線回路層
に接する所定位置に直径２５μｍ、５０μｍ、７５μｍ
のビアホールをそれぞれ形成した。なお、各ビアホール
導体と接続された次いで、ビアホールを形成した上記基
板を錫−パラジウム水溶液の触媒溶液中に浸漬して離型
フィルム表面およびビアホール内壁に触媒を塗布した
後、最表面側の第２の離型フィルムを第１の離型フィル
ムを残して除去した。Then, with the first and second release layers still attached, a carbon dioxide laser is used to place a 25 μm, 50 μm, 75 μm diameter at a predetermined position on the surface of the insulating layer in contact with the wiring circuit layer.
Were formed respectively. After being connected to each via-hole conductor, the substrate having the via-hole formed thereon was immersed in a catalyst solution of a tin-palladium aqueous solution to apply the catalyst to the surface of the release film and the inner wall of the via-hole. Was removed except for the first release film.
【００５８】その後、この基板を無電解メッキ液中に浸
漬して、ビアホール内のみに２５μｍの厚さで銅を析出
充填して、ビアホール内が銅メッキで充填したビアホー
ル導体を形成した。このビアホール導体形成後に、絶縁
層表面の第１の離型フィルムを除去し、第１の配線層を
形成した。Thereafter, the substrate was immersed in an electroless plating solution, and copper was deposited and filled only in the via hole to a thickness of 25 μm to form a via hole conductor in which the via hole was filled with copper plating. After the formation of the via-hole conductor, the first release film on the surface of the insulating layer was removed to form a first wiring layer.
【００５９】さらに、第１の配線層の上に、再度、絶縁
層形成、配線回路層形成、ビアホール形成、金属メッキ
層形成を繰り返して施し、コア基板の両面にそれぞれ３
層の配線回路層を有する計６層の配線回路層を有する多
層配線基板を形成した。なお、形成した多層配線層中に
ビアホール導体が２つ連結した連結ビアホール導体を形
成した。 （評価）上記方法により多層配線層を形成した多層配線
基板に対して、各ビアホール導体個々の初期抵抗を測定
し、その平均値と、抵抗が１×１０-5Ωｃｍよりも低い
ビアホール導体の比率を求めた。また、連結ビアホール
導体についても初期抵抗を測定した。Further, the formation of an insulating layer, the formation of a wiring circuit layer, the formation of a via hole, and the formation of a metal plating layer are repeatedly performed on the first wiring layer, and three times on each side of the core substrate.
A multilayer wiring board having a total of six wiring circuit layers having two wiring circuit layers was formed. A connected via-hole conductor in which two via-hole conductors were connected was formed in the formed multilayer wiring layer. (Evaluation) The initial resistance of each via-hole conductor was measured for the multilayer wiring board on which the multilayer wiring layer was formed by the above method, and the average value and the ratio of the via-hole conductor having a resistance lower than 1 × 10 −5 Ωcm were measured. I asked. The initial resistance was also measured for the connection via-hole conductor.
【００６０】[0060]
【表１】 [Table 1]
【００６１】その結果、絶縁層の厚みｔ１、ビアホール
導体の直径ｒとは、ｔ１／ｒが２よりも大きい試料Ｎ
ｏ．５、１３では、いずれのメッキによるビアホール内
への金属の充填不良が認められ、連結ビアホール導体の
抵抗も低いものであった。As a result, the thickness t1 of the insulating layer and the diameter r of the via-hole conductor are the same as those of the sample N where t1 / r is larger than 2.
o. In Nos. 5 and 13, poor filling of the metal into the via hole due to any plating was observed, and the resistance of the connecting via hole conductor was low.
【００６２】これに対して、本発明の試料はいずれも低
抵抗のビアホール導体が形成されており、連結ビアホー
ル導体においても低抵抗の信頼性の高いものであった。On the other hand, the samples of the present invention each had a low-resistance via-hole conductor formed therein, and the connection via-hole conductor also had a low-resistance and high reliability.
【００６３】[0063]
【発明の効果】以上詳述したように、本発明によれば、
従来のビルドアップ法などに比較して非常に簡単な工程
にて多層配線層を形成できる他、配線回路層間を接続す
るためのビアホールをレーザー加工とホール内壁へのメ
ッキによって形成することにより、絶縁層に感光性を付
与する必要がなく、ガラス転移点が高く、吸水率の小さ
いなどの材料特性に優れた任意の絶縁材料を選定できる
とともに、直径の小さなビアホール導体をも容易に形成
することができる。また、メッキをビアホール内にのみ
形成するため、基板表面の平坦性に優れる基板を製造で
きる。As described in detail above, according to the present invention,
In addition to forming multilayer wiring layers in a very simple process compared to conventional build-up methods, etc., insulation is achieved by forming via holes for connecting between wiring circuit layers by laser processing and plating on the inner wall of the holes. It is not necessary to impart photosensitivity to the layer, it is possible to select any insulating material with high material properties such as high glass transition point and low water absorption, and it is also easy to form via hole conductor with small diameter. it can. Further, since the plating is formed only in the via holes, a substrate having excellent flatness on the substrate surface can be manufactured.
【図１】本発明の多層配線基板の製造方法の一例を説明
するための工程図である。FIG. 1 is a process diagram for explaining an example of a method for manufacturing a multilayer wiring board of the present invention.
【図２】本発明の多層配線基板の製造方法の一例を説明
するための図１につづく工程図である。FIG. 2 is a process drawing following FIG. 1 for illustrating an example of the method for manufacturing a multilayer wiring board of the present invention.
【図３】本発明の多層配線基板の一例を説明するための
要部拡大断面図である。FIG. 3 is an enlarged sectional view of a main part for explaining an example of the multilayer wiring board of the present invention.
【図４】本発明の多層配線基板におけるビアホール導体
を形成する箇所を示すパターンを説明するための図であ
る。FIG. 4 is a view for explaining a pattern showing a place where a via-hole conductor is formed in the multilayer wiring board of the present invention.
【図５】従来のビルドアップ法による多層配線基板の製
造方法を説明するための工程図である。FIG. 5 is a process chart for explaining a method for manufacturing a multilayer wiring board by a conventional build-up method.
１ 絶縁基板 ２ （第１の）配線回路層 ３ コア基板 ４ 絶縁層 ５ （第２の）配線回路層 ６ 転写体 ７ａ，７ａ 離型層 ９ ビアホール １０ ビアホール導体 ａ１〜ａ３ 配線層 REFERENCE SIGNS LIST 1 insulating substrate 2 (first) wiring circuit layer 3 core substrate 4 insulating layer 5 (second) wiring circuit layer 6 transfer member 7 a, 7 a release layer 9 via hole 10 via hole conductor a1 to a3 wiring layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 3/42 ６４０ Ｈ０１Ｌ 23/12 Ｎ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H05K 3/42 640 H01L 23/12 N
Claims (11)
成されてなるコア基板と、該コア基板の表面に絶縁層と
配線層とが交互に積層形成されてなり前記絶縁層内に異
なる配線層間を接続するためのビアホール導体が形成さ
れてなる多層配線層と、を具備する多層配線基板であっ
て、前記ビアホール導体の直径ｒと絶縁層の厚みｔ1と
が、ｔ1／ｒ≦２、ｒ≦７５μｍの関係を満足し、且つ
前記ビアホール内にメッキによって析出した金属がホー
ル全体に充填されていることを特徴とする多層配線基
板。A core substrate having a first wiring circuit layer adhered to a surface of an insulating substrate, and an insulating layer and a wiring layer alternately formed on the surface of the core substrate. And a multilayer wiring layer formed with a via-hole conductor for connecting different wiring layers, wherein the diameter r of the via-hole conductor and the thickness t 1 of the insulating layer are t 1 / A multilayer wiring board which satisfies the relationship of r ≦ 2 and r ≦ 75 μm, and wherein the metal deposited in the via hole by plating is filled in the entire hole.
導体が垂直方向に２つ以上連なった連結ビアホール導体
を有することを特徴とする請求項１記載の多層配線基
板。2. The multilayer wiring board according to claim 1, wherein in the multilayer wiring layer, the via-hole conductor has a connecting via-hole conductor in which at least two via-hole conductors are connected in a vertical direction.
ル導体と接続する複数のパッドが形成されており、該パ
ッド間の最小距離が２００μｍ以下であることを特徴と
する請求項１または請求項２記載の多層配線基板。3. A plurality of pads connected to the via hole conductor are formed on the outermost surface of the multilayer wiring layer, and a minimum distance between the pads is 200 μm or less. Item 3. The multilayer wiring board according to Item 2.
被着形成してなるコア基板の表面に、熱硬化性樹脂を含
有する軟質の絶縁層を形成する工程と、（ｂ）該絶縁層
の表面に第２の配線回路層を被着形成する工程と、
（ｃ）前記第２の配線回路層が被着形成された前記絶縁
層表面に、少なくとも２層以上の離型層を被着形成する
工程と、（ｄ）レーザー光の照射によって前記離型層及
び前記絶縁層を貫通し、前記第１の配線回路層に達する
ビアホールを形成する工程と、（ｅ）前記離型層の表面
および前記ビアホールの内壁にメッキ触媒を塗布した後
に、最表面側の離型層を除去する工程と、（ｆ）前記ビ
アホールの内壁に無電解メッキ法によって金属層を形
成、充填して、ビアホール導体を形成する工程と、
（ｇ）（ｆ）工程後の前記ビアホール導体を形成した絶
縁層の表面に、熱硬化性樹脂を含有する軟質の絶縁層を
形成した後、前記（ｂ）〜（ｆ）工程と同様の工程を施
す工程と、を具備することを特徴とする多層配線基板の
製造方法。4. A step of: (a) forming a soft insulating layer containing a thermosetting resin on the surface of a core substrate having a first wiring circuit layer formed on the surface of the insulating substrate; Forming a second wiring circuit layer on the surface of the insulating layer;
(C) a step of forming at least two release layers on the surface of the insulating layer on which the second wiring circuit layer is formed, and (d) a step of irradiating a laser beam to the release layer. And forming a via hole penetrating through the insulating layer and reaching the first wiring circuit layer; and (e) applying a plating catalyst to the surface of the release layer and the inner wall of the via hole. (F) forming and filling a metal layer on the inner wall of the via hole by an electroless plating method to form a via hole conductor;
(G) After forming a soft insulating layer containing a thermosetting resin on the surface of the insulating layer on which the via-hole conductor has been formed after the step (f), the steps similar to the steps (b) to (f) are performed. A method of manufacturing a multilayer wiring board.
絶縁層形成されるビア直径ｒに対してｔ1／ｒ≦２であ
ることを特徴とする請求項４記載の多層配線基板の製造
方法。5. The multilayer according to claim 4, wherein the thickness t 1 of the insulating layer in the step (a) is t 1 / r ≦ 2 with respect to the via diameter r of the insulating layer. Manufacturing method of wiring board.
回路層が表面に形成された樹脂フィルムを前記絶縁層の
表面に積層、加熱することにより、前記第２の配線回路
層を前記絶縁層表面に転写、埋設するとともに、前記絶
縁層を熱硬化してなることを特徴とする請求項４または
請求高５記載の多層配線基板の製造方法。6. In the step (b), a resin film having a surface on which the second wiring circuit layer is formed is laminated on the surface of the insulating layer and heated to form the second wiring circuit layer on the surface. 6. The method for manufacturing a multilayer wiring board according to claim 4, wherein the insulating layer is transferred and embedded on the surface of the insulating layer, and the insulating layer is thermally cured.
2が、絶縁層に形成されるビア直径ｒに対してｔ2／ｒ≦
２であることを特徴とする請求項４乃至請求項６のいず
れか記載の多層配線基板の製造方法。7. The thickness t of one release layer in the step (c).
2 is t 2 / r ≦ with respect to the via diameter r formed in the insulating layer.
7. The method for manufacturing a multilayer wiring board according to claim 4, wherein
絶縁層の表面と接する離型層が、前記樹脂フィルムであ
ることを特徴とする請求項４または請求項７記載の多層
配線基板の製造方法。8. The method according to claim 4, wherein in the step (c), at least a release layer in contact with a surface of the insulating layer is the resin film. .
るビアホール形成箇所を画像認識できるパターンを有す
ることを特徴とする請求項４乃至請求項８のいずれか記
載の多層配線基板の製造方法。9. A method for manufacturing a multilayer wiring board according to claim 4, wherein said second wiring circuit layer has a pattern capable of recognizing an image of a via hole formation position by a laser beam. .
ル導体の直径が７５μｍ以下であることを特徴とする請
求項４乃至請求項９のいずれか記載の多層配線基板の製
造方法。10. The method according to claim 4, wherein the diameter of the via-hole conductor in the multilayer wiring layer is 75 μm or less.
ル導体が垂直方向に２つ以上連なった連結ビアホール導
体を形成することを特徴とする請求項４乃至請求項１０
のいずれか記載の多層配線基板の製造方法。11. A connecting via-hole conductor formed by connecting two or more via-hole conductors in the multilayer wiring layer in a vertical direction.
13. The method for manufacturing a multilayer wiring board according to any one of the above.
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100730763B1 (en) * | 2005-12-22 | 2007-06-20 | 프린코 코포레이션 | Substrate with multi-layer interconnection structure and method of manufacturing the same |
| JP2007165497A (en) * | 2005-12-13 | 2007-06-28 | Dainippon Printing Co Ltd | Multilayer wiring board |
| JP2009099649A (en) * | 2007-10-15 | 2009-05-07 | Shinko Electric Ind Co Ltd | Method of manufacturing wiring board |
| WO2009066759A1 (en) * | 2007-11-22 | 2009-05-28 | Ajinomoto Co., Inc. | Process for producing multilayered printed wiring board |
| JP2009260263A (en) * | 2008-03-27 | 2009-11-05 | Kyocer Slc Technologies Corp | Method of manufacturing wiring board |
| JP2010287862A (en) * | 2009-06-15 | 2010-12-24 | C Uyemura & Co Ltd | Method of manufacturing printed circuit board |
| WO2012033152A1 (en) * | 2010-09-10 | 2012-03-15 | 富士フイルム株式会社 | Method for producing multilayer wiring substrate |
| JP2013016847A (en) * | 2012-09-14 | 2013-01-24 | Shinko Electric Ind Co Ltd | Wiring board manufacturing method |
| CN103929903A (en) * | 2013-01-15 | 2014-07-16 | 日本特殊陶业株式会社 | Method for manufacturing wiring substrate |
| CN107251667A (en) * | 2014-11-28 | 2017-10-13 | 英特尔公司 | The manufacture method of multilayer printed-wiring board |
-
2000
- 2000-04-27 JP JP2000127835A patent/JP2001308536A/en active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165497A (en) * | 2005-12-13 | 2007-06-28 | Dainippon Printing Co Ltd | Multilayer wiring board |
| KR100730763B1 (en) * | 2005-12-22 | 2007-06-20 | 프린코 코포레이션 | Substrate with multi-layer interconnection structure and method of manufacturing the same |
| JP2009099649A (en) * | 2007-10-15 | 2009-05-07 | Shinko Electric Ind Co Ltd | Method of manufacturing wiring board |
| KR101841523B1 (en) * | 2007-11-22 | 2018-03-23 | 아지노모토 가부시키가이샤 | Process for producing multilayered printed wiring board |
| KR20180030946A (en) * | 2007-11-22 | 2018-03-26 | 아지노모토 가부시키가이샤 | Process for producing multilayered printed wiring board |
| KR20100094995A (en) * | 2007-11-22 | 2010-08-27 | 아지노모토 가부시키가이샤 | Process for producing multilayered printed wiring board |
| KR101960247B1 (en) * | 2007-11-22 | 2019-03-21 | 아지노모토 가부시키가이샤 | Process for producing multilayered printed wiring board |
| WO2009066759A1 (en) * | 2007-11-22 | 2009-05-28 | Ajinomoto Co., Inc. | Process for producing multilayered printed wiring board |
| KR101601645B1 (en) * | 2007-11-22 | 2016-03-09 | 아지노모토 가부시키가이샤 | Process for producing multilayered printed wiring board |
| JP5588683B2 (en) * | 2007-11-22 | 2014-09-10 | 味の素株式会社 | Manufacturing method of multilayer printed wiring board |
| JP2012209588A (en) * | 2008-03-27 | 2012-10-25 | Kyocer Slc Technologies Corp | Circuit board manufacturing method |
| JP2009260263A (en) * | 2008-03-27 | 2009-11-05 | Kyocer Slc Technologies Corp | Method of manufacturing wiring board |
| JP2010287862A (en) * | 2009-06-15 | 2010-12-24 | C Uyemura & Co Ltd | Method of manufacturing printed circuit board |
| JP2012060031A (en) * | 2010-09-10 | 2012-03-22 | Fujifilm Corp | Manufacturing method for multi-layer wiring board |
| WO2012033152A1 (en) * | 2010-09-10 | 2012-03-15 | 富士フイルム株式会社 | Method for producing multilayer wiring substrate |
| JP2013016847A (en) * | 2012-09-14 | 2013-01-24 | Shinko Electric Ind Co Ltd | Wiring board manufacturing method |
| CN103929903A (en) * | 2013-01-15 | 2014-07-16 | 日本特殊陶业株式会社 | Method for manufacturing wiring substrate |
| CN107251667A (en) * | 2014-11-28 | 2017-10-13 | 英特尔公司 | The manufacture method of multilayer printed-wiring board |
| EP3236721A4 (en) * | 2014-11-28 | 2018-10-10 | Zeon Corporation | Manufacturing method for multi-layer printed circuit board |
| US10568212B2 (en) | 2014-11-28 | 2020-02-18 | Intel Corporation | Manufacturing method for multi-layer printed circuit board |
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