JP2001308319A - Insulated gate compound semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は絶縁ゲート型化合物
半導体装置に関するものであり、特に、高性能化を図る
ために絶縁膜／化合物半導体界面の界面準位密度を低減
するための手段に特徴のある絶縁ゲート型化合物半導体
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate type compound semiconductor device, and more particularly to a means for reducing an interface state density at an insulating film / compound semiconductor interface in order to achieve high performance. The present invention relates to a certain insulated gate compound semiconductor device.
【０００２】[0002]
【従来の技術】従来より、シリコン半導体集積回路装置
等のＳｉデバイスにおいては、ＭＩＳＦＥＴ（Ｍｅｔａ
ｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
ＦＥＴ）、即ち、絶縁ゲート型ＦＥＴが用いられてい
るが、高周波増幅素子或いは超高速集積回路装置を構成
するＧａＡｓ等の化合物半導体を用いた電子デバイスに
おいては界面準位の問題があるため、ＭＥＳＦＥＴ（Ｍ
ｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）やＨ
ＥＭＴ（高電子移動度トランジスタ）等が用いられてい
る。2. Description of the Related Art Conventionally, in a Si device such as a silicon semiconductor integrated circuit device, a MISFET (Meta
l-Insulator-Semiconductor
FET), that is, an insulated gate FET is used. However, in an electronic device using a compound semiconductor such as GaAs which constitutes a high-frequency amplifying element or an ultra-high-speed integrated circuit device, there is a problem of an interface state. (M
et al-Semiconductor FET) or H
EMT (high electron mobility transistor) and the like are used.
【０００３】これは、化合物半導体を用いてＭＯＳＦＥ
Ｔ或いはＭＩＳＦＥＴを構成した場合、絶縁膜／化合物
半導体界面に存在する界面準位に起因して相互コンダク
タンスｇm が低下するなど、良好なデバイス特性が得ら
れないためである。[0003] This is a MOSFE using a compound semiconductor.
Case where the T or MISFET, is because due to the interface state existing in an insulating film / compound semiconductor interfaces such as mutual conductance g m is decreased, no satisfactory device characteristics.
【０００４】ここで、図５を参照して、従来の化合物半
導体を用いたＭＩＳＦＥＴを説明する。 図５参照 図５は、ＭＩＳＦＥＴの概略的断面図であり、半絶縁性
ＧａＡｓ基板３１上に、ＭＯＶＰＥ法（有機金属気相成
長法）を用いてｎ型ＧａＡｓチャネル層３２を成長させ
たのち、プラズマＣＶＤ法を用いてゲート絶縁膜となる
ＳｉＯ2 膜３３を堆積させ、次いで、ゲート電極３４を
マスクとしてＳｉイオンを注入してｎ+型ソース・ドレ
イン領域３５を形成し、最後に、ソース・ドレイン電極
３６を形成する。なお、図における符号３７は酸素イオ
ン注入によって形成した素子分離領域である。Here, a conventional MISFET using a compound semiconductor will be described with reference to FIG. FIG. 5 is a schematic cross-sectional view of a MISFET. After an n-type GaAs channel layer 32 is grown on a semi-insulating GaAs substrate 31 by MOVPE (metal-organic chemical vapor deposition), An SiO 2 film 33 serving as a gate insulating film is deposited using a plasma CVD method, and then Si ions are implanted using the gate electrode 34 as a mask to form an n + -type source / drain region 35. A drain electrode 36 is formed. Reference numeral 37 in the drawing denotes an element isolation region formed by oxygen ion implantation.
【０００５】この様なＭＩＳＦＥＴにおいて、ＳｉＯ2
膜３３の形成前のｎ型ＧａＡｓチャネル層３２の表面に
はＧａＡｓを構成する元素を要素とする自然酸化膜、即
ち、Ｇａ2 Ｏ3 、Ａｓ2 Ｏ3 、或いは、Ａｓ2 Ｏ5 等が
形成されており、これらの自然酸化膜に起因してＳｉＯ
2 ／ＧａＡｓ界面にデバイス特性に影響を与える界面準
位が形成されるという問題がある。In such a MISFET, SiO 2
On the surface of the n-type GaAs channel layer 32 before the formation of the film 33, a natural oxide film having elements constituting GaAs as elements, that is, Ga 2 O 3 , As 2 O 3 , As 2 O 5 or the like is formed. SiO2 due to these natural oxide films
There is a problem that an interface level which affects device characteristics is formed at the 2 / GaAs interface.
【０００６】この様な界面準位の問題を解決するため
に、半導体表面処理やｉｎ ｓｉｔｕでのＭＩＳ構造形
成技術等を駆使しながら良好な絶縁膜／化合物半導体界
面を得る等、これまで様々な試みがなされ、界面準位密
度を低減し良好なＭＩＳＦＥＴ動作を実現した報告があ
る。In order to solve such a problem of the interface state, various methods such as obtaining a good insulating film / compound semiconductor interface while making full use of a semiconductor surface treatment and an in-situ MIS structure forming technique have been used. Attempts have been made to reduce interface state density and achieve good MISFET operation.
【０００７】例えば、ＳｉＯ2 膜を堆積させる前に、Ｇ
ａＡｓ表面の自然酸化膜を除去し、ｄｅｆｅｃｔ−ｆｒ
ｅｅの状態でＳｉＯ2 膜を形成してパッシベーションす
る表面処理技術が知られている。For example, before depositing a SiO 2 film, G
The natural oxide film on the aAs surface is removed, and the defect-fr
A surface treatment technique for forming a SiO 2 film in the state of ee and passivating the same is known.
【０００８】また、ＧａＡｓ表面を大気に晒さないｉｎ
ｓｉｔｕでのＭＩＳ構造形成技術、即ち、超高真空中
においてサーマルクリーニングを行うことによってＧａ
Ａｓ表面を清浄化したのち、同じ反応室において直ちに
ＳｉＯ2 膜を連続形成することによってＳｉＯ2 ／Ｇａ
Ａｓ界面の界面準位密度を低減することも行われてい
る。In addition, the GaAs surface is not exposed to the atmosphere.
The MIS structure forming technique in situ, that is, thermal cleaning in an ultra-high vacuum
Immediately after cleaning the As surface, a SiO 2 film is continuously formed in the same reaction chamber to form SiO 2 / Ga.
Reduction of the interface state density at the As interface has also been performed.
【０００９】さらには、ＧａＡｓ基板上にｎ型ＧａＡｓ
チャネル層を成長させたのち、直ちに、即ち、ａｓ−ｇ
ｒｏｗｎの状態のＧａＡｓ表面にＳｉＯ2 膜を連続形成
することによってＳｉＯ2 ／ＧａＡｓ界面の界面準位密
度を低減することも行われている。Furthermore, an n-type GaAs is formed on a GaAs substrate.
Immediately after growing the channel layer, ie, as-g
It has also been practiced to reduce the interface state density at the SiO 2 / GaAs interface by continuously forming an SiO 2 film on the GaAs surface in the row state.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、上述の
いずれの方法によっても、実験的には良好なデバイス動
作が実現されているが、その実現方法が複雑であり、且
つ、高コストであるため、実際の量産に適用することは
困難であるという問題がある。However, although good device operation has been experimentally realized by any of the above-mentioned methods, the method is complicated and expensive. There is a problem that it is difficult to apply to actual mass production.
【００１１】即ち、実際の量産段階では、各工程をバッ
チ方式で行い各工程を終了したウェハを保管して次の工
程に移ることが普通であるが、上述の方法の場合には、
各ウェハ毎に一連の工程を大気に晒すことなく連続工程
として行わなければならないため、従来のバッチ処理が
できなくなるという問題がある。That is, in the actual mass production stage, it is common that each process is performed in a batch system, and the wafer after each process is stored and moved to the next process.
Since a series of processes must be performed for each wafer as a continuous process without exposing it to the atmosphere, there is a problem that conventional batch processing cannot be performed.
【００１２】したがって、本発明は、量産に適した方法
によって界面準位密度の低減したＭＩＳ構造を形成する
ことを目的とする。Accordingly, an object of the present invention is to form an MIS structure having a reduced interface state density by a method suitable for mass production.
【００１３】[0013]
【課題を解決するための手段】ここで、図１を参照して
本発明における課題を解決するための手段を説明する。
なお、図１は、化合物半導体ＭＩＳＦＥＴの概略的断面
図であり、図において、符号４、５、６、７、及び８
は、夫々、ゲート電極、チャネル領域、ソース・ドレイ
ン領域、ソース・ドレイン電極、及び、素子分離領域を
表す。 図１参照 （１）本発明は、絶縁ゲート型化合物半導体装置におい
て、絶縁膜３と化合物半導体１との界面に、化合物半導
体１の構成元素以外の金属元素を構成要素とする金属酸
化膜２を挿入したことを特徴とする。Here, means for solving the problems in the present invention will be described with reference to FIG.
FIG. 1 is a schematic cross-sectional view of a compound semiconductor MISFET, and reference numerals 4, 5, 6, 7, and 8 in the figure.
Represents a gate electrode, a channel region, a source / drain region, a source / drain electrode, and an element isolation region, respectively. See FIG. 1 (1) In the present invention, in an insulated gate compound semiconductor device, a metal oxide film 2 having a metal element other than a constituent element of the compound semiconductor 1 as a constituent element is provided at an interface between the insulating film 3 and the compound semiconductor 1. It is characterized by being inserted.
【００１４】この様に、絶縁膜３と化合物半導体１との
界面に、化合物半導体１の構成元素以外の金属元素を構
成要素とする金属酸化膜２を挿入することによって、金
属酸化膜２／化合物半導体１界面の界面準位密度を低減
することができ、それによって、良好なデバイス特性を
実現することができる。As described above, by inserting the metal oxide film 2 having a metal element other than the constituent elements of the compound semiconductor 1 at the interface between the insulating film 3 and the compound semiconductor 1, the metal oxide film 2 / compound The interface state density at the interface of the semiconductor 1 can be reduced, and thereby good device characteristics can be realized.
【００１５】（２）また、本発明は、上記（１）におい
て、金属酸化膜２が、化合物半導体１の構成元素の酸化
物の生成エネルギーより絶対値で大きな生成エネルギー
の金属酸化物で構成されることを特徴とする。(2) According to the present invention, in the above (1), the metal oxide film 2 is made of a metal oxide having a generation energy larger in absolute value than the generation energy of the oxide of the constituent element of the compound semiconductor 1. It is characterized by that.
【００１６】この様に、金属酸化膜２として、化合物半
導体１の構成元素の酸化物の生成エネルギーより絶対値
で大きな生成エネルギーの金属酸化物を用いることによ
って、化合物半導体１の表面に存在する自然酸化膜を還
元することができ、それによって、自然酸化膜に起因す
る界面準位密度を低減することができる。As described above, by using a metal oxide having a generation energy larger in absolute value than the generation energy of the oxide of the constituent element of the compound semiconductor 1 as the metal oxide film 2, the natural oxide existing on the surface of the compound semiconductor 1 can be obtained. The oxide film can be reduced, whereby the interface state density due to the native oxide film can be reduced.
【００１７】（３）また、本発明は、上記（２）におい
て、金属酸化物が、ｘを０＜ｘ＜１とした場合、ＴｉＯ
1+x であることを特徴とする。(3) In the present invention, in the above (2), when the metal oxide is such that x is 0 <x <1, TiO
1 + x .
【００１８】この様に、ＴｉＯ1+x （０＜ｘ＜１）を用
いることによって、ＧａＡｓの自然酸化膜であるＧａ2
Ｏ3 、Ａｓ2 Ｏ3 、或いは、Ａｓ2 Ｏ5 より金属酸化物
の生成エネルギーの絶対値が大きくなるので、自然酸化
膜を確実に還元することができる。As described above, by using TiO 1 + x (0 <x <1), Ga 2, which is a natural oxide film of GaAs, is formed.
Since the absolute value of the generation energy of the metal oxide is larger than that of O 3 , As 2 O 3 , or As 2 O 5 , the natural oxide film can be reliably reduced.
【００１９】[0019]
【発明の実施の形態】ここで、図２及び図３を参照して
本発明の第１の実施の形態を製造工程を説明する。な
お、各図は、ＭＩＳＦＥＴの形成過程における概略的断
面図である。 図２（ａ）参照 まず、半絶縁性ＧａＡｓ基板１１上に、ＭＯＶＰＥ法を
用いて、厚さが、例えば、１００ｎｍで、不純物濃度
が、例えば、５×１０17ｃｍ-3のｎ型ＧａＡｓチャネル
層１２を成長させたのち、全面にフォトレジストを塗布
して、露光・現像することによって能動領域に対応する
形状のレジストパターン１３を形成し、次いで、このレ
ジストパターン１３をマスクとして、酸素イオン１４
を、例えば、１５０ｋｅＶの加速エネルギーで、２×１
０12ｃｍ-2のドーズ量でイオン注入することによって、
例えば、深さが、２００ｎｍ以上の素子分離領域１５を
形成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The manufacturing steps of the first embodiment of the present invention will be described with reference to FIGS. Each drawing is a schematic cross-sectional view in the process of forming the MISFET. First, an n-type GaAs channel having a thickness of, for example, 100 nm and an impurity concentration of, for example, 5 × 10 17 cm −3 is formed on a semi-insulating GaAs substrate 11 by MOVPE. After the layer 12 is grown, a photoresist is applied to the entire surface, and is exposed and developed to form a resist pattern 13 having a shape corresponding to the active area. Then, using the resist pattern 13 as a mask, oxygen ions 14 are formed.
At an acceleration energy of 150 keV, for example, 2 × 1
By implanting ions at a dose of 0 12 cm -2 ,
For example, the element isolation region 15 having a depth of 200 nm or more is formed.
【００２０】図２（ｂ）参照 次いで、レジストパターン１３を除去したのち、全面に
真空蒸着法を用いてＴｉ膜１６を堆積させる。このＴｉ
膜１６の堆積工程において、ｎ型ＧａＡｓチャネル層１
２の表面に形成されているＧａ2 Ｏ3 、Ａｓ2 Ｏ3 、或
いは、Ａｓ2 Ｏ5 等の自然酸化膜（図示を省略）はＴｉ
によって還元されるので、自然酸化膜は消滅する。な
お、この場合のＴｉ膜１６の厚さは、次工程で均一なＴ
ｉ酸化膜が形成できる最低膜厚である１ｎｍ以上であれ
ば良く、例えば、３ｎｍのＴｉを堆積させる。Next, after the resist pattern 13 is removed, a Ti film 16 is deposited on the entire surface by vacuum evaporation. This Ti
In the step of depositing the film 16, the n-type GaAs channel layer 1
The natural oxide film (not shown) such as Ga 2 O 3 , As 2 O 3 , or As 2 O 5 formed on the surface of
, The natural oxide film disappears. Note that the thickness of the Ti film 16 in this case is uniform T
It is sufficient that the thickness is 1 nm or more, which is the minimum film thickness that can form an i-oxide film. For example, 3 nm of Ti is deposited.
【００２１】図２（ｃ）参照 次いで、全面を酸素プラズマ１７に晒すことによって、
Ｔｉ膜１６をＴｉリッチのＴｉ酸化膜、即ち、ＴｉＯ
1+x 膜１８に置換する。この場合のＴｉＯ1+x 膜１８
は、Ｔｉ3 Ｏ5 とＴｉ2 Ｏ3 とが主に混合した状態にな
っていると考えられ、したがって、ｘは０＜ｘ＜１の範
囲である。Next, referring to FIG. 2C, the entire surface is exposed to oxygen plasma 17 to
The Ti film 16 is made of a Ti-rich Ti oxide film, that is, TiO.
Replace with 1 + x film 18. In this case, the TiO 1 + x film 18
Is considered to be in a state where Ti 3 O 5 and Ti 2 O 3 are mainly mixed, and therefore, x is in the range of 0 <x <1.
【００２２】このプラズマ酸化工程において、ｎ型Ｇａ
Ａｓチャネル層１２の表面も酸化されてＧａ2 Ｏ3 、Ａ
ｓ2 Ｏ3 、或いは、Ａｓ2 Ｏ5 等の自己酸化膜が形成さ
れても、Ｔｉ3 Ｏ5 或いはＴｉ2 Ｏ3 の生成エネルギー
の絶対値は、Ｇａ2 Ｏ3 、Ａｓ2 Ｏ3 、或いは、Ａｓ2
Ｏ5 の生成エネルギーの絶対値より大きいので、Ｇａ 2
Ｏ3 、Ａｓ2 Ｏ3 、或いは、Ａｓ2 Ｏ5 は、Ｔｉ3 Ｏ5
或いはＴｉ2 Ｏ3 によって直ぐに還元されるので、自然
酸化膜が界面に残存することはない。In this plasma oxidation step, n-type Ga
The surface of the As channel layer 12 is also oxidized to GaTwoOThree, A
sTwoOThreeOr AsTwoOFiveEtc. self-oxidized film is formed
Even ifThreeOFiveOr TiTwoOThreeGeneration energy
Is the absolute value of GaTwoOThree, AsTwoOThreeOr AsTwo
OFiveIs larger than the absolute value of the generation energy of Two
OThree, AsTwoOThreeOr AsTwoOFiveIs TiThreeOFive
Or TiTwoOThreeIs immediately reduced by
The oxide film does not remain at the interface.
【００２３】ここで、表１を参照して、生成エネルギー
ΔＨ〔ｋＪ／ｍｏｌ〕の関係を説明する。Here, with reference to Table 1, the relationship between the generated energy ΔH [kJ / mol] will be described.
【表１】 [Table 1]
【００２４】表１から明らかなように、Ｔｉ3 Ｏ5 の生
成エネルギは−２４５９．４ｋＪ／ｍｏｌであり、ま
た、Ｔｉ2 Ｏ3 の生成エネルギは−１５２０．９ｋＪ／
ｍｏｌであり、Ｇａ2 Ｏ3 （−１０８９．１ｋＪ／ｍｏ
ｌ）、Ａｓ2 Ｏ3 （−１６９ｋＪ／ｍｏｌ）、或いは、
Ａｓ2 Ｏ5 （−９２４．９ｋＪ／ｍｏｌ）の生成エネル
ギーより絶対値で大きいため自然酸化膜はＴｉ3 Ｏ5 或
いはＴｉ2 Ｏ3 によって還元されることになる。なお、
ＴｉＯ2 （−９４４ｋＪ／ｍｏｌ）は、Ｇａ2 Ｏ3 （−
１０８９．１ｋＪ／ｍｏｌ）より生成エネルギーの絶対
値が小さいので、上記の酸化工程において、Ｔｉ膜１６
が完全に酸化されてＴｉＯ2 が形成されないようにする
温度や時間等の条件を設定する必要がある。As is clear from Table 1, the energy of formation of Ti 3 O 5 is −2459.4 kJ / mol, and the energy of formation of Ti 2 O 3 is −1520.9 kJ / mol.
mol, and Ga 2 O 3 (−1089.1 kJ / mo)
l), As 2 O 3 (-169 kJ / mol), or
Since the absolute value is larger than the generation energy of As 2 O 5 (−924.9 kJ / mol), the natural oxide film is reduced by Ti 3 O 5 or Ti 2 O 3 . In addition,
TiO 2 (−944 kJ / mol) is converted to Ga 2 O 3 (−
1089.1 kJ / mol), the absolute value of the generated energy is smaller than that of the Ti film 16 in the oxidation step.
It is necessary to set conditions such as temperature and time so that TiO 2 is not completely oxidized to form TiO 2 .
【００２５】図３（ｄ） 次いで、プラズマＣＶＤ法を用いて、全面に厚さが、例
えば、３０ｎｍのＳｉＯ2 膜１９を堆積させたのち、ス
パッタリング法を用いて、厚さが、例えば、３００ｎｍ
のＷＳｉ2 膜を堆積させ、次いで、レジストパターン２
０をマスクとしてドライエッチングを施すことによって
ＷＳｉ2 ゲート電極２１を形成する。なお、この場合の
ＳｉＯ2 膜１９の膜厚は、ＴｉＯ1+x 膜１８の膜厚を含
めてゲート長等を考慮したスケーリング則で決定される
値であり、３０ｎｍに限られるものではない。Next, an SiO 2 film 19 having a thickness of, for example, 30 nm is deposited on the entire surface by using a plasma CVD method, and then a thickness of, for example, 300 nm is formed by using a sputtering method.
WSi 2 film is deposited, and then the resist pattern 2
The WSi 2 gate electrode 21 is formed by performing dry etching using 0 as a mask. In this case, the thickness of the SiO 2 film 19 is a value determined by a scaling rule in consideration of a gate length and the like, including the thickness of the TiO 1 + x film 18, and is not limited to 30 nm.
【００２６】図３（ｅ）参照 以降は、従来と同様に、ソース・ドレイン領域を画定す
る形状の開口部を有するレジストパターン２２を形成
し、このレジストパターン２２とＷＳｉ2 ゲート電極２
１をマスクとして、例えば、５０ｋｅＶの加速エネルギ
ーで、５×１０12ｃｍ-2のドーズ量でＳｉイオン２３を
イオン注入し、次いで、レジストパターン２２を除去し
たのち、Ｎ2 ガス雰囲気中で、８００℃で３０秒間のＲ
ＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）を行うことによってｎ+ 型ソース・ドレイン領域２
４を形成する。Referring to FIG. 3E, thereafter, a resist pattern 22 having an opening having a shape defining a source / drain region is formed, and the resist pattern 22 and the WSi 2 gate electrode 2 are formed.
1 as a mask, for example, at an acceleration energy of 50 keV, the Si ions 23 are ion implanted at a dose of 5 × 10 12 cm -2, and then, after removing the resist pattern 22, an N 2 gas atmosphere, 800 R at 30 ° C for 30 seconds
TA (Rapid Thermal Annealin)
g) to obtain the n + type source / drain region 2
4 is formed.
【００２７】図３（ｆ）参照 次いで、ソース・ドレイン電極の形成予定領域に対応す
る開口を有する新たに設けたレジストパターン（図示を
省略）をマスクとしてドライエッチングを施すことによ
ってＳｉＯ2 膜１９及びＴｉＯ1+x 膜１８の露出部を除
去してコンタクトホールを形成したのち、真空蒸着法を
用いて、全面に厚さが、例えば、３０ｎｍのＡｕＧｅ
膜、及び、厚さが、例えば、３００ｎｍのＡｕ膜を順次
堆積させ、次いで、レジストパターンを除去してレジス
トパターン上に堆積したＡｕＧｅ膜及びＡｕ膜をリフト
オフする。Next, as shown in FIG. 3F, dry etching is performed using a newly provided resist pattern (not shown) having an opening corresponding to a region where a source / drain electrode is to be formed as a mask, thereby forming the SiO 2 film 19 and After removing the exposed portion of the TiO 1 + x film 18 to form a contact hole, the entire surface is AuGe having a thickness of, for example, 30 nm using a vacuum deposition method.
A film and an Au film having a thickness of, for example, 300 nm are sequentially deposited, and then the resist pattern is removed to lift off the AuGe film and the Au film deposited on the resist pattern.
【００２８】次いで、Ｎ2 ガス雰囲気中で、例えば、３
５０℃において５分間のアロイ化のための熱処理を行
い、オーミック化したＡｕＧｅ／Ａｕ構造のソース・ド
レイン電極２５を形成することによってＭＩＳＦＥＴの
基本構造が完成する。Next, in an N 2 gas atmosphere, for example, 3
A heat treatment for alloying is performed at 50 ° C. for 5 minutes to form an ohmic AuGe / Au structure source / drain electrode 25, thereby completing the basic structure of the MISFET.
【００２９】この様に、本発明の第１の実施の形態にお
いては、まず、Ｔｉ膜を堆積する工程で自然酸化膜を還
元し、且つ、その後のプラズマ酸化工程においても自然
酸化膜の生成エネルギーより絶対値の生成エネルギーを
有するＴｉリッチのＴｉ酸化膜を形成しているので、自
然酸化膜に起因する結晶欠陥を大幅に低減することがで
き、それによって、良好なデバイス特性を得ることが可
能になる。As described above, in the first embodiment of the present invention, first, the natural oxide film is reduced in the step of depositing the Ti film, and the energy generated by the natural oxide film is also reduced in the subsequent plasma oxidation step. Since a Ti-rich Ti oxide film having a generation energy of an absolute value is formed, crystal defects caused by a natural oxide film can be significantly reduced, whereby good device characteristics can be obtained. become.
【００３０】次に、図４を参照して、本発明の第２の実
施の形態の製造工程を説明する。 図４（ａ）参照 まず、上記の第１の実施の形態と全く同様に、半絶縁性
ＧａＡｓ基板１１の表面にｎ型ＧａＡｓチャネル層１２
を形成したのち、能動領域形成予定領域の周囲に素子分
離領域１５を形成する。Next, a manufacturing process according to a second embodiment of the present invention will be described with reference to FIG. Referring to FIG. 4A, an n-type GaAs channel layer 12 is formed on the surface of a semi-insulating GaAs substrate 11 in the same manner as in the first embodiment.
Is formed, an element isolation region 15 is formed around the active region formation planned region.
【００３１】図４（ｂ）参照 次いで、酸素プラズマ雰囲気中でＴｉを蒸着することに
よって、厚さが、例えば、４ｎｍのＴｉＯ1+x 膜２６を
堆積させる。この場合のＴｉＯ1+x 膜２６の組成も、Ｔ
ｉ3 Ｏ5 とＴｉ2 Ｏ3 とが主に混合したＴｉリッチの状
態になるように、即ち、ｘが０＜ｘ＜１となるように、
酸素プラズマ条件を設定する。Referring to FIG. 4B, a TiO 1 + x film 26 having a thickness of, for example, 4 nm is deposited by evaporating Ti in an oxygen plasma atmosphere. In this case, the composition of the TiO 1 + x film 26 is also T
In order to obtain a Ti-rich state in which i 3 O 5 and Ti 2 O 3 are mainly mixed, that is, so that x is 0 <x <1,
Set the oxygen plasma conditions.
【００３２】このＴｉリッチのＴｉＯ1+x 膜２６の堆積
工程及び以降の熱処理工程において、ｎ型ＧａＡｓチャ
ネル層１２の表面に形成されている自然酸化膜は生成エ
ネルギーの差によって還元されることになる。In the deposition step of the Ti-rich TiO 1 + x film 26 and the subsequent heat treatment step, the natural oxide film formed on the surface of the n-type GaAs channel layer 12 is reduced by the difference in generated energy. Become.
【００３３】図４（ｃ）参照 以降は、上記の第１の実施の形態と全く同様に、プラズ
マＣＶＤ法を用いて、全面に厚さが、例えば、３０ｎｍ
のＳｉＯ2 膜１９を堆積させたのち、スパッタリング法
を用いて、厚さが、例えば、３００ｎｍのＷＳｉ2 膜を
堆積させる。以降は図示を省略するが、ＷＳｉ2 ゲート
電極、ｎ+ 型ソース・ドレイン領域、及び、ソース・ド
レイン電極を形成することによってＭＩＳＦＥＴの基本
構造が完成する。Referring to FIG. 4C, thereafter, the thickness is, for example, 30 nm over the entire surface by using the plasma CVD method in the same manner as in the first embodiment.
After depositing the SiO 2 film 19, a WSi 2 film having a thickness of, for example, 300 nm is deposited using a sputtering method. Although not shown hereafter, the basic structure of the MISFET is completed by forming the WSi 2 gate electrode, the n + -type source / drain regions, and the source / drain electrodes.
【００３４】この様に、本発明の第２の実施の形態にお
いては、ＴｉＯ1+x 膜２６を直接堆積させているが、Ｔ
ｉリッチのＴｉＯ1+x 膜２６の生成エネルギーの絶対値
はＧａＡｓの自然酸化膜の生成エネルギーより大きいの
で自然酸化膜を還元することができ、それによって、自
然酸化膜に起因する結晶欠陥を大幅に低減することがで
きるので、良好なデバイス特性を得ることが可能にな
る。As described above, in the second embodiment of the present invention, the TiO 1 + x film 26 is directly deposited.
Since the absolute value of the formation energy of the i-rich TiO 1 + x film 26 is larger than the formation energy of the natural oxide film of GaAs, the natural oxide film can be reduced, thereby greatly reducing the crystal defects caused by the natural oxide film. , It is possible to obtain good device characteristics.
【００３５】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載した構成及び条件に
限られるものではなく、各種の変更が可能である。例え
ば、上記の各実施の形態においては、自然酸化膜を還元
するための金属、或いは、金属酸化膜を構成する金属元
素としてＴｉを用いているが、Ｔｉに限られるものでは
なく、その酸化物がＧａＡｓの酸化物より生成エネルギ
ーの絶対値において大きな金属元素であれば良い。While the embodiments of the present invention have been described above, the present invention is not limited to the configurations and conditions described in the embodiments, and various modifications are possible. For example, in each of the above embodiments, Ti is used as the metal for reducing the natural oxide film or the metal element constituting the metal oxide film. However, the present invention is not limited to Ti. Should be a metal element having a larger absolute value of the generation energy than the GaAs oxide.
【００３６】例えば、上述の表１から明らかなように、
Ｔａ2 Ｏ5 （−２０４６ｋＪ／ｍｏｌ）、Ｐｒ2 Ｏ
3 （−１８０９．６ｋＪ／ｍｏｌ）、ＨｆＯ2 （−１１
４４．７ｋＪ／ｍｏｌ）、及び、ＺｒＯ2 （−１１０
０．６ｋＪ／ｍｏｌ）は、ＧａＡｓの酸化物より生成エ
ネルギーの絶対値において大きいので、金属元素として
Ｔａ、Ｐｒ、Ｈｆ、或いは、Ｚｒを用いても良いもので
ある。なお、Ａｌ2 Ｏ3 （−１６７５．７ｋＪ／ｍｏ
ｌ）は、生成エネルギーの点では問題がないものの、Ａ
ｌの酸化が中まで進行しにくいので上記の第１の実施の
形態の適用する場合には、酸化条件を考慮することが必
要になる。For example, as apparent from Table 1 above,
Ta 2 O 5 (-2046 kJ / mol), Pr 2 O
3 (−1809.6 kJ / mol), HfO 2 (−11
44.7 kJ / mol) and ZrO 2 (−110
(0.6 kJ / mol) is larger in absolute value of the generation energy than the GaAs oxide, so that Ta, Pr, Hf, or Zr may be used as the metal element. In addition, Al 2 O 3 (−1675.7 kJ / mo)
l) is A, although there is no problem in terms of energy generated.
Since the oxidation of 1 does not easily progress to the middle, when applying the first embodiment, it is necessary to consider oxidation conditions.
【００３７】また、上記の第１の実施の形態において
は、堆積させたＴｉ膜を酸化する際に、酸素プラズマを
用いて酸化しているが、この様なプラズマ酸化法に限ら
れるものではなく、他の酸化法を用いても良いものであ
る。例えば、酸素雰囲気中或いは大気中で、１５０℃以
上のより高温において熱処理を行っても良いものであ
る。但し、あまり高温であるとＧａＡｓ表面が熱的にダ
メージを受けるので、６００℃以下にすることが望まし
い。In the first embodiment described above, when oxidizing the deposited Ti film using oxygen plasma, it is oxidized using oxygen plasma. However, the present invention is not limited to such a plasma oxidation method. Alternatively, another oxidation method may be used. For example, the heat treatment may be performed at a higher temperature of 150 ° C. or higher in an oxygen atmosphere or air. However, if the temperature is too high, the GaAs surface is thermally damaged.
【００３８】また、上記の第１及び第２の実施の形態に
おいては、ＴｉＯ1+x 膜を形成した直後に熱処理を行っ
ていないが、熱的エネルギーを与えた方が自然酸化膜の
還元が効果的に行われるので、ＴｉＯ1+x 膜を形成した
直後に６００℃以下の温度で熱処理しても良いものであ
る。In the first and second embodiments, the heat treatment is not performed immediately after the formation of the TiO 1 + x film, but the reduction of the natural oxide film can be achieved by applying thermal energy. Since the heat treatment is performed effectively, the heat treatment may be performed at a temperature of 600 ° C. or less immediately after forming the TiO 1 + x film.
【００３９】また、上記の各実施の形態においては、ゲ
ート絶縁膜をＴｉＯ1+X ／ＳｉＯ2構造で形成している
が、ＴｉＯ1+X 膜のみによってゲート絶縁膜を形成して
も良いものである。In each of the above embodiments, the gate insulating film is formed with the TiO 1 + X / SiO 2 structure, but the gate insulating film may be formed only by the TiO 1 + X film. It is.
【００４０】また、上記の各実施の形態においては、Ｇ
ａＡｓデバイスとして説明しているが、ＧａＡｓに限ら
れるものではなく、各種の化合物半導体、特に、III-Ｖ
族化合物半導体に適用されるのものであり、例えば、Ｉ
ｎＰによってＭＩＳＦＥＴを構成する場合には、Ｉｎ2
Ｏ3 より生成エネルギーの絶対値の大きな金属元素を用
いれば良いものであり、ＩｎＰに対してもＴｉは好適な
金属元素となる。In each of the above embodiments, G
Although described as an aAs device, it is not limited to GaAs, but various compound semiconductors, particularly, III-V
Group semiconductors, for example, I
When a MISFET is constituted by nP, In 2
It is sufficient to use a metal element having an absolute value of the generation energy larger than that of O 3 , and Ti is a suitable metal element for InP.
【００４１】また、上記の各実施の形態においては、ｎ
チャネル型ＭＩＳＦＥＴとして説明しているが、ｐチャ
ネル型ＭＩＳＦＥＴにも適用されるものであり、さらに
は、ＭＩＳＦＥＴに限られるものではなく、ＭＩＳ型ダ
イオードにも適用されるものである。In each of the above embodiments, n
Although described as a channel MISFET, the invention is also applied to a p-channel MISFET, and is not limited to a MISFET, but is also applied to a MIS diode.
【００４２】[0042]
【発明の効果】本発明によれば、化合物半導体の表面に
化合物半導体の酸化物よりエネルギー的に安定な金属酸
化膜を挿入してＭＩＳ構造を構成しているので、量産に
向くバッチ処理が可能な製造方法によって、化合物半導
体の自然酸化膜に起因する界面準位密度を低減すること
ができ、それによって、良好なデバイス特性を得ること
が可能になるので、ＭＩＳ型化合物半導体装置、即ち、
絶縁ゲート型化合物半導体装置の実用化に寄与するとこ
ろが大きい。According to the present invention, a MIS structure is formed by inserting a metal oxide film, which is more energy stable than the oxide of the compound semiconductor, on the surface of the compound semiconductor, so that batch processing suitable for mass production is possible. By the simple manufacturing method, it is possible to reduce the interface state density caused by the natural oxide film of the compound semiconductor, and thereby it is possible to obtain good device characteristics.
This greatly contributes to the practical use of the insulated gate compound semiconductor device.
【図１】本発明の原理的構成の説明図である。FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。FIG. 2 is an explanatory diagram of a manufacturing process partway through the first embodiment of the present invention.
【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。FIG. 3 is an explanatory view of a manufacturing process of the first embodiment of the present invention after FIG. 2;
【図４】本発明の第２の実施の形態の途中までの製造工
程の説明図である。FIG. 4 is an explanatory diagram of a manufacturing process partway through a second embodiment of the present invention.
【図５】従来のＭＩＳ型化合物半導体装置の概略的断面
図である。FIG. 5 is a schematic sectional view of a conventional MIS type compound semiconductor device.
１ 化合物半導体 ２ 金属酸化膜 ３ 絶縁膜 ４ ゲート電極 ５ チャネル領域 ６ ソース・ドレイン領域 ７ ソース・ドレイン電極 ８ 素子分離領域 １１ 半絶縁性ＧａＡｓ基板 １２ ｎ型ＧａＡｓチャネル層 １３ レジストパターン １４ 酸素イオン １５ 素子分離領域 １６ Ｔｉ膜 １７ 酸素プラズマ １８ ＴｉＯ1+x 膜 １９ ＳｉＯ2 膜 ２０ レジストパターン ２１ ＷＳｉ2 ゲート電極 ２２ レジストパターン ２３ Ｓｉイオン ２４ ｎ+ 型ソース・ドレイン領域 ２５ ソース・ドレイン電極 ２６ ＴｉＯ1+x 膜 ２７ ＷＳｉ2 膜 ３１ 半絶縁性ＧａＡｓ基板 ３２ ｎ型ＧａＡｓチャネル層 ３３ ＳｉＯ2 膜 ３４ ゲート電極 ３５ ｎ+ 型ソース・ドレイン領域 ３６ ソース・ドレイン電極 ３７ 素子分離領域REFERENCE SIGNS LIST 1 compound semiconductor 2 metal oxide film 3 insulating film 4 gate electrode 5 channel region 6 source / drain region 7 source / drain electrode 8 element isolation region 11 semi-insulating GaAs substrate 12 n-type GaAs channel layer 13 resist pattern 14 oxygen ion 15 element Isolation region 16 Ti film 17 Oxygen plasma 18 TiO 1 + x film 19 SiO 2 film 20 Resist pattern 21 WSi 2 gate electrode 22 Resist pattern 23 Si ion 24 n + type source / drain region 25 Source / drain electrode 26 TiO 1 + x Film 27 WSi 2 film 31 semi-insulating GaAs substrate 32 n-type GaAs channel layer 33 SiO 2 film 34 gate electrode 35 n + type source / drain region 36 source / drain electrode 37 element isolation region
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA28 CA05 CA09 CA17 DA04 DA12 DA43 DA53 5F040 DA00 DA05 DC03 EB17 EC04 EC09 ED01 ED03 EH02 EK00 FA17 FB04 FC05 FC14 FC25 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F032 AA28 CA05 CA09 CA17 DA04 DA12 DA43 DA53 5F040 DA00 DA05 DC03 EB17 EC04 EC09 ED01 ED03 EH02 EK00 FA17 FB04 FC05 FC14 FC25
Claims (3)
化合物半導体の構成元素以外の金属元素を構成要素とす
る金属酸化膜を挿入したことを特徴とする絶縁ゲート型
化合物半導体装置。1. An insulated gate compound semiconductor device wherein a metal oxide film having a metal element other than a constituent element of the compound semiconductor as a component is inserted at an interface between the insulating film and the compound semiconductor.
構成元素の酸化物の生成エネルギーより絶対値で大きな
生成エネルギーの金属酸化物で構成されることを特徴と
する請求項１記載の絶縁ゲート型化合物半導体装置。2. The insulated gate according to claim 1, wherein said metal oxide film is made of a metal oxide having a generation energy whose absolute value is larger than that of an oxide of a constituent element of said compound semiconductor. Type compound semiconductor device.
た場合、ＴｉＯ1+xであることを特徴とする請求項２記
載の絶縁ゲート型化合物半導体装置。3. The insulated gate compound semiconductor device according to claim 2, wherein said metal oxide is TiO 1 + x when x is 0 <x <1.
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Applications Claiming Priority (1)
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Publications (1)
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- 2000-04-20 JP JP2000118873A patent/JP2001308319A/en not_active Withdrawn
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