JP2001308189A - Semiconductor integrated circuit device and method for routing clock line and recording medium - Google Patents
Semiconductor integrated circuit device and method for routing clock line and recording mediumInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、プロセッサ等に代
表されるクロック信号を必要とする複数の回路を有する
半導体集積回路装置に係わり、複数の回路に供給するク
ロック信号のクロックスキューを改善するクロック配線
方法並びにそのクロック配線方法を実行する記録媒体に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device having a plurality of circuits requiring a clock signal, such as a processor, and more particularly to a clock for improving a clock skew of a clock signal supplied to the plurality of circuits. The present invention relates to a wiring method and a recording medium that executes the clock wiring method.
【０００２】[0002]
【従来の技術】同期式の集積回路は、システム全体のタ
イミングを制御するために、クロック信号を使用する。
このクロック信号は、集積回路の全領域にわたって配置
されているフリップフロップやラッチの様な種々の機能
ブロック、クロック信号を使用するメモリやインターフ
ェースブロック等に伝達しなければならない。同じクロ
ックにより制御されている機能ブロックがクロックドラ
イバから異なる距離に配置されていた場合には、クロッ
ク信号を受け取る時間が異なってしまう。このクロック
信号の到着時刻のばらつきをクロックスキューと言う。2. Description of the Related Art Synchronous integrated circuits use clock signals to control the timing of the entire system.
This clock signal must be transmitted to various functional blocks such as flip-flops and latches arranged over the entire area of the integrated circuit, and to memories and interface blocks that use the clock signal. If the functional blocks controlled by the same clock are arranged at different distances from the clock driver, the time for receiving the clock signal will be different. This variation in the arrival time of the clock signal is called clock skew.
【０００３】クロックスキューの原因は、クロックを分
配するのに用いるクロックバッファ、クロック配線抵抗
（Ｒ）と、容量（Ｃ）による遅延により引き起こされ
る。このクロックスキューは、クロック信号を伝える全
てのクロックバッファ及び配線長を等しく分配すること
により、最小限に抑制することができる。The cause of clock skew is caused by a delay caused by a clock buffer used for distributing a clock, a clock wiring resistance (R), and a capacitance (C). This clock skew can be minimized by equally distributing all clock buffers and wiring lengths that transmit clock signals.
【０００４】しかし、クロック信号を等長で配線したと
しても、クロック配線に隣接及び交差する他の信号配線
等の環境によって、クロック配線の容量が決定するた
め、クロック配線の容量が均一でなく、長距離用クロッ
ク配線と信号配線との間のクロック支線配線を引き出す
ための領域は信号配線層の混雑度により大きな影響を受
ける。すなわち、クロックスキューを最小限に抑えるた
めには、配線抵抗（Ｒ）以外に、クロック配線周りの容
量（Ｃ）を均一にする必要がある。However, even if the clock signal is wired with the same length, the capacitance of the clock wiring is determined by the environment of other signal wiring adjacent to or crossing the clock wiring, so that the capacity of the clock wiring is not uniform. The area for drawing out the clock branch wiring between the long distance clock wiring and the signal wiring is greatly affected by the congestion of the signal wiring layer. That is, in order to minimize the clock skew, it is necessary to equalize the capacitance (C) around the clock wiring in addition to the wiring resistance (R).
【０００５】また、従来のクロック配線方法について簡
単に説明する。図５は、従来のクロック配線方法の処理
手順を示す。また、図６Ａ及び図６Ｂは、従来の半導体
集積回路装置の各構成要素の配置関係を模式的に示す一
例としての平面図及び断面図である。なお、配線パター
ンの設計は、所定のプログラムが記録された記録媒体を
有する情報処理装置により実現される。[0005] A conventional clock wiring method will be briefly described. FIG. 5 shows a processing procedure of a conventional clock wiring method. FIGS. 6A and 6B are a plan view and a cross-sectional view, as an example, schematically showing the arrangement relationship of each component of the conventional semiconductor integrated circuit device. The design of the wiring pattern is realized by an information processing device having a recording medium on which a predetermined program is recorded.
【０００６】先ず、ブロックライブラリ、ネットリスト
が入力される（ステップＳ６１）。次に、長距離用のク
ロック幹線２１２，２１２ａ〜２１２ｃの配線と、電源
線の配線がなされ（ステップＳ６２）、配線が完了する
と、各ブロック（メモリ２０４，機能ブロック２０５，
Ｉ／Ｏバッファ等）が配される（ステップＳ６３）。そ
して、クロック支線２１３ａ〜２１３ｃの配線がなされ
（ステップＳ６４）、クロック支線の配線が完了する
と、一般信号線の配線がなされる（ステップＳ６５）。
なお、図６Ａにおいて２０７で示されるのがパルスジェ
ネレータであり、２０８〜２１１で示されるのがクロッ
クドライバであり、２１４ａ〜２１４ｃで示されるのが
クロック入力端子であり、２１５で示されるのがシール
ド配線である。First, a block library and a net list are input (step S61). Next, the wiring of the clock trunk lines 212, 212a to 212c for long distance and the wiring of the power supply line are made (step S62). When the wiring is completed, each block (the memory 204, the functional block 205,
An I / O buffer or the like is provided (step S63). Then, the wiring of the clock branch lines 213a to 213c is made (step S64). When the wiring of the clock branch line is completed, the wiring of the general signal line is made (step S65).
In FIG. 6A, reference numeral 207 indicates a pulse generator, reference numerals 208 to 211 indicate clock drivers, reference numerals 214a to 214c indicate clock input terminals, and reference numeral 215 indicates a shielded terminal. Wiring.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、従来技
術においては、クロック幹線及びクロック支線の配線容
量を求めて、少ない容量のクロック配線位置等に負荷容
量を人手で調整して、クロック配線の容量を均一にする
作業が必要となる。また、仮にクロック配線に対してシ
ールド配線（図６における２１５参照）を設けることで
クロックスキューを抑制するようにした場合でも、構造
的な制約を受けて十分な効果が得られない箇所が発生す
る問題点があった。However, in the prior art, the wiring capacitance of the clock main line and the clock branch line is determined, and the load capacitance is manually adjusted to the position of the clock wiring with a small capacitance, so that the capacitance of the clock wiring is reduced. Work to make it uniform is required. Even if the clock skew is suppressed by providing a shield wiring (see 215 in FIG. 6) for the clock wiring, there may be places where sufficient effects cannot be obtained due to structural restrictions. There was a problem.
【０００８】本発明は、斯かる問題点を鑑みてなされた
ものであり、その目的とするところは、より効率的かつ
効果的にクロックスキューを抑制することができるクロ
ック配線がなされた半導体集積回路装置及びクロック配
線方法並びにその配線方法を実行する記録媒体を提供す
る点にある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide a semiconductor integrated circuit having a clock wiring capable of suppressing clock skew more efficiently and effectively. An object of the present invention is to provide an apparatus, a clock wiring method, and a recording medium for executing the wiring method.
【０００９】[0009]
【課題を解決するための手段】本発明は、上記課題を解
決すべく、以下に掲げる構成とした。請求項１記載の発
明の要旨は、クロック信号を必要とする複数の回路を有
する半導体集積回路装置であって、パルス発生器及びク
ロックドライバからのクロック幹線と、電源及びグラン
ド線と、前記クロック幹線用のシールド配線と、前記複
数の回路とが配され、前記装置の構成要素のそれぞれの
配置関係が所定ルールを満足しているか否かを判定して
得られた判定結果に応じて、クロック支線とクロック支
線用のシールド配線とが配され、前記クロック支線用の
シールド配線と、電源またはグランド線のどちらか一方
とが交差する領域に両者を接続するための接続手段が配
されたことを特徴とする半導体集積回路装置に存する。
請求項２記載の発明の要旨は、前記クロック幹線用のシ
ールド配線には、クロック支線配線用の複数の指定領域
が含まれ、前記装置の構成要素のそれぞれの配置関係が
前記所定ルールを満足していないと判定される場合に、
前記クロック幹線用のシールド配線に含まれる前記クロ
ック支線配線用の複数の指定領域の所定のものを削除し
て得られた領域に対してクロック支線とクロック支線用
のシールド配線とが配されたことを特徴とする請求項１
記載の半導体集積回路装置に存する。請求項３記載の発
明の要旨は、前記クロック幹線用のシールド配線に含ま
れる前記クロック支線配線用の複数の指定領域のそれぞ
れの形状が矩形をなしていることを特徴とする請求項２
記載の半導体集積回路装置に存する。請求項４記載の発
明の要旨は、前記装置の構成要素のそれぞれの配置関係
が前記所定ルールを満足していないと判定される場合
に、クロック支線を配するための諸データに基づいて前
記クロック幹線用のシールド配線の所定領域を削除して
得られた領域に対してクロック支線とクロック支線用の
シールド配線とが配されたことを特徴とする請求項１記
載の半導体集積回路装置に存する。請求項５記載の発明
の要旨は、前記装置の構成要素のそれぞれの配置関係が
前記所定ルールを満足していないと判定される場合に削
除される前記クロック幹線用のシールド配線の領域の形
状が矩形をなしていることを特徴とする請求項４記載の
半導体集積回路装置に存する。請求項６記載の発明の要
旨は、前記クロック支線を中心として平行に所定の間隔
で以て２本のクロック支線用のシールド配線が配された
ことを特徴とする請求項１〜５記載の半導体集積回路装
置に存する。請求項７記載の発明の要旨は、クロック信
号を必要とする複数の回路を有する半導体集積回路装置
におけるクロック配線方法であって、パルス発生器及び
クロックドライバからクロック幹線を配する第１の工程
と、電源及びグランド線と、前記クロック幹線用のシー
ルド配線とを配する第２の工程と、前記複数の回路を配
する第３の工程と、前記第１、第２及び第３の工程のそ
れぞれにおいてなされた配置結果が所定ルールを満足し
ているか否かを判定する工程と、前記判定する工程の判
定結果に応じて、クロック支線とクロック支線用のシー
ルド配線とを配する第４の工程と、前記クロック支線用
のシールド配線と、電源またはグランド線のどちらか一
方とが交差する領域に両者を接続するための接続手段を
配する第５の工程とを有することを特徴とするクロック
配線方法に存する。請求項８記載の発明の要旨は、前記
第２の工程におけるクロック幹線用のシールド配線に
は、クロック支線配線用の複数の指定領域が含まれ、前
記判定する工程において前記所定ルールを満足していな
いと判定される場合に、前記第４の工程においては、前
記クロック幹線用のシールド配線に含まれる前記クロッ
ク支線配線用の複数の指定領域の所定のものを削除し、
得られた領域に対してクロック支線とクロック支線用の
シールド配線とを配することを特徴とする請求項７記載
のクロック配線方法に存する。請求項９記載の発明の要
旨は、前記第２の工程におけるクロック幹線用のシール
ド配線に含まれる前記クロック支線配線用の複数の指定
領域のそれぞれの形状が矩形をなすことを特徴とする請
求項８記載のクロック配線方法に存する。請求項１０記
載の発明の要旨は、さらに、前記判定する工程の前段階
において、クロック支線を配するための諸データを入力
する工程を有し、前記判定する工程において前記所定ル
ールを満足していないと判定される場合に、前記第４の
工程においては、前記入力する工程により得られた諸デ
ータに基づいて前記クロック幹線用のシールド配線の所
定領域を削除し、得られた領域に対してクロック支線と
クロック支線用のシールド配線とを配することを特徴と
する請求項７記載のクロック配線方法に存する。請求項
１１記載の発明の要旨は、前記判定する工程において前
記所定ルールを満足していないと判定される場合に前記
第４の工程において削除される前記クロック幹線用のシ
ールド配線の領域の形状が矩形をなすことを特徴とする
請求項１０記載のクロック配線方法に存する。請求項１
２記載の発明の要旨は、前記第４の工程においては、ク
ロック支線を中心として平行に所定の間隔で以て２本の
クロック支線用のシールド配線を配することを特徴とす
る請求項７〜１１記載のクロック配線方法に存する。請
求項１３記載の発明の要旨は、請求項７〜１２のいずれ
か１項に記載のクロック配線方法を実行可能なプログラ
ムが記載された記憶媒体に存する。Means for Solving the Problems The present invention has the following constitution in order to solve the above-mentioned problems. The gist of the invention according to claim 1 is a semiconductor integrated circuit device having a plurality of circuits requiring a clock signal, comprising: a clock trunk from a pulse generator and a clock driver; a power and ground line; A plurality of circuits, and a plurality of circuits are arranged, and a clock branch line is provided in accordance with a judgment result obtained by judging whether or not the arrangement relation of each component of the device satisfies a predetermined rule. And a shield line for a clock branch line, and connection means for connecting the shield line for the clock branch line and a power supply or a ground line to each other in a crossing region. Semiconductor integrated circuit device.
The gist of the invention according to claim 2 is that the shield wiring for the clock main line includes a plurality of designated regions for the clock branch wiring, and the arrangement relation of the components of the device satisfies the predetermined rule. If it is determined that
A clock branch line and a shield line for the clock branch line are arranged in an area obtained by deleting a predetermined one of the plurality of designated regions for the clock branch line included in the shield line for the clock main line. Claim 1 characterized by the following:
In the semiconductor integrated circuit device described above. The gist of the invention described in claim 3 is that each of the plurality of designated regions for the clock branch line included in the shield line for the clock main line has a rectangular shape.
In the semiconductor integrated circuit device described above. The gist of the invention according to claim 4 is that, when it is determined that the respective arrangement relations of the constituent elements of the device do not satisfy the predetermined rule, the clock based on various data for arranging a clock branch line. 2. The semiconductor integrated circuit device according to claim 1, wherein a clock branch line and a clock branch branch shield line are arranged in a region obtained by deleting a predetermined region of the trunk line shield line. The gist of the invention according to claim 5 is that the shape of the area of the shield wiring for the clock main line, which is deleted when it is determined that the arrangement relation of the respective components of the device does not satisfy the predetermined rule, is satisfied. The semiconductor integrated circuit device according to claim 4, wherein the semiconductor integrated circuit device has a rectangular shape. The gist of the invention according to claim 6 is that the two shield wirings for the clock branch are arranged at predetermined intervals in parallel with the clock branch as a center. Present in integrated circuit devices. The gist of the present invention is a clock wiring method in a semiconductor integrated circuit device having a plurality of circuits requiring a clock signal, wherein a first step of arranging a clock main line from a pulse generator and a clock driver is provided. A second step of arranging a power supply and a ground line and a shield wiring for the clock main line, a third step of arranging the plurality of circuits, and the first, second and third steps, respectively. Determining whether the arrangement result obtained in (1) satisfies a predetermined rule; and, in accordance with the determination result in the determining step, a fourth step of arranging the clock branch line and the shield line for the clock branch line. A fifth step of arranging connecting means for connecting the shield wiring for the clock branch line and a power supply or a ground line to a region where either of the shield wiring and the power supply line or the ground line intersects. It consists in clock wiring method comprising. The gist of the invention described in claim 8 is that the shield wiring for the clock main line in the second step includes a plurality of designated areas for the clock branch wiring, and satisfies the predetermined rule in the determining step. If it is determined that there is not, in the fourth step, a predetermined one of the plurality of designated regions for the clock branch line included in the shield line for the clock main line is deleted,
The clock wiring method according to claim 7, wherein a clock branch line and a shield wiring for the clock branch line are arranged in the obtained area. The gist of the invention described in claim 9 is that the plurality of designated regions for the clock branch line included in the shield line for the clock trunk line in the second step are rectangular in shape. 8 is a clock wiring method. The gist of the invention according to claim 10 further comprises, before the determining step, a step of inputting various data for arranging clock branch lines, and the determining step satisfies the predetermined rule. When it is determined that there is no clock line, in the fourth step, a predetermined area of the shield wiring for the clock main line is deleted based on various data obtained in the inputting step, and the obtained area is deleted. The clock wiring method according to claim 7, wherein a clock branch line and a shield wiring for the clock branch line are arranged. The gist of the invention according to claim 11 is that, when it is determined in the determining step that the predetermined rule is not satisfied, the shape of the clock trunk line shield wiring region to be deleted in the fourth step is changed. 11. The clock wiring method according to claim 10, wherein the clock wiring is rectangular. Claim 1
The gist of the invention described in claim 2 is that, in the fourth step, two clock branch wiring shield wires are arranged at predetermined intervals in parallel with the clock branch line as a center. 11 is a clock wiring method. The gist of the invention described in claim 13 resides in a storage medium in which a program capable of executing the clock wiring method according to any one of claims 7 to 12 is described.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１１】（第１の実施の形態）図１Ａは、本発明の
第１の実施の形態の各構成要素の配置関係を模式的に示
す平面図である。また、図１Ｂは、図１Ａにおいて一点
鎖線で示されるＡ−Ａ’における断面図である。図１Ａ
及び図１Ｂにおいて１０１が半導体集積回路装置全体を
示す。図１に示すように第１の実施の形態に係わる半導
体集積回路装置１０１は、クロック信号が必要な複数の
回路としてメモリ１０４，機能ブロック１０５，Ｉ／Ｏ
バッファ等を有している。また、図１Ａ及び図１Ｂにお
いて１０７で示されるのがパルスジェネレータであり、
１０８〜１１１で示されるのがクロックドライバであ
り、１１４ａ〜ｃで示されるのがクロック入力端子であ
る。なお、以下の説明においては、便宜上メモリ１０４
及び機能ブロック１０５周辺に注目して説明するが、他
の部分に関しても図面中では省略されているが同様に構
成されているものとする。(First Embodiment) FIG. 1A is a plan view schematically showing the arrangement of components in a first embodiment of the present invention. FIG. 1B is a cross-sectional view taken along the line AA ′ shown by a dashed line in FIG. 1A. FIG. 1A
1B, reference numeral 101 denotes the entire semiconductor integrated circuit device. As shown in FIG. 1, a semiconductor integrated circuit device 101 according to the first embodiment includes a memory 104, a function block 105, and an I / O as a plurality of circuits requiring a clock signal.
It has a buffer and the like. 1A and 1B, a pulse generator is denoted by 107.
Reference numerals 108 to 111 denote clock drivers, and reference numerals 114a to 114c denote clock input terminals. In the following description, the memory 104 is used for convenience.
The following description focuses on the periphery of the functional block 105, and the other parts are omitted in the drawing, but have the same configuration.
【００１２】図１に示すように半導体集積回路装置１０
１には、クロック幹線１１２より下層にあるシールド配
線用の矩形の図形データ１１７ａ、１１７ｂを削除後
に、シールド配線付きクロック支線１１３ａ，１１３ｂ
が引き出され、メモリ１０４及び機能ブロック１０５の
クロック入力端子１１４ａ，１１４ｂに接続されてい
る。As shown in FIG. 1, a semiconductor integrated circuit device 10
In FIG. 1, after removing the rectangular graphic data 117a and 117b for shield wiring below the clock main line 112, the clock branch lines 113a and 113b with shield wiring are removed.
Are connected to the clock input terminals 114a and 114b of the memory 104 and the functional block 105.
【００１３】パルスジェネレータ１０７により出力され
たクロック信号は、遅延のばらつき、すなわちクロック
スキューを抑えるために、分岐地点で等距離に配置した
各クロックドライバ１０８〜１１１を介して長距離用の
クロック幹線１１２に伝えられる。なお、長距離用のク
ロック幹線１１２には、配線容量のばらつきを抑えるた
めに、クロック配線下に電源またはグランドに接続され
たシールド配線１１５が設けられている。The clock signal output from the pulse generator 107 is supplied to the clock trunk line 112 for a long distance via each of the clock drivers 108 to 111 arranged at equal distances at the branch point in order to suppress delay variations, ie, clock skew. Conveyed to. Note that the long-distance clock trunk line 112 is provided with a shield wiring 115 connected to a power supply or a ground below the clock wiring in order to suppress variations in wiring capacitance.
【００１４】シールド配線１１５の下側は、信号配線層
１１８になっている。前述した従来の半導体集積回路装
置では、クロック配線と信号配線間に隙間があるため
（図６Ｂ参照）、クロック配線の容量は、一般信号配線
の混雑度により影響を受けたのに対して、本発明による
半導体集積回路装置１０１では、長距離用のクロック幹
線１１２と信号配線層１１８との間の領域全面にシール
ド配線が施されているため、クロック配線の配線容量
は、一般信号配線の配線混雑度に影響することなく、ク
ロック遅延はどの領域においてもほぼ一定に保たれた状
態となっている。The lower side of the shield wiring 115 is a signal wiring layer 118. In the conventional semiconductor integrated circuit device described above, since there is a gap between the clock wiring and the signal wiring (see FIG. 6B), the capacity of the clock wiring is affected by the congestion degree of the general signal wiring, whereas In the semiconductor integrated circuit device 101 according to the present invention, since the shield wiring is provided on the entire surface between the clock trunk line 112 for long distance and the signal wiring layer 118, the wiring capacity of the clock wiring is reduced due to the congestion of the general signal wiring. The clock delay is kept almost constant in any region without affecting the degree.
【００１５】信号配線層１１８の下側は、トランジスタ
配置領域となっており、内部領域１０２とインターフェ
ース領域１０３とが設けられている。内部領域１０２に
は、クロック入力端子１１４ａを持ったメモリ１０４
や、機能ブロック１０５（クロックバッファやＦＦ、ラ
ッチ等）が、また、インターフェース領域１０３には、
クロック入力端子１１４ｃを持ったインターフェースブ
ロック１０６が任意の場所に配されている。The lower side of the signal wiring layer 118 is a transistor arrangement region, in which an internal region 102 and an interface region 103 are provided. The internal area 102 includes a memory 104 having a clock input terminal 114a.
And the functional block 105 (clock buffer, FF, latch, etc.)
An interface block 106 having a clock input terminal 114c is arranged at an arbitrary position.
【００１６】このように構成されている半導体集積回路
装置１０１に対してさらにクロック幹線１１２に伝えら
れたクロック信号がそれ以降の配線経路において容量の
ばらつきの影響を受けないようにするため、シールド配
線付きクロック支線１１３ａ，１１３ｂが配されてい
る。In order to prevent the clock signal transmitted to the clock trunk line 112 from the semiconductor integrated circuit device 101 having such a structure from being affected by variations in capacitance in the subsequent wiring paths, shield wiring is provided. Provided clock branch lines 113a and 113b are provided.
【００１７】具体的には、メモリ１０４及び機能ブロッ
ク１０５のクロック入力端子１１４ａ，１１４ｂから、
最も近いクロック支線の引き出しが可能なクロック幹線
の座標位置１１２ａ，１１２ｂに向けてシールド配線付
きクロック支線１１３ａ，１１３ｂが引き出される。こ
の時、ショートエラーまたはスペーシングエラーとなっ
てしまう場合は、予めデザインルールを満足するように
作成してあるシールド配線用の矩形の図形データ１１７
ａ，１１７ｂが削除され、得られた領域に対してシール
ド配線付きのクロック支線１１３ａ，１１３ｂが引き出
される。このクロック支線用のシールド配線と、電源ま
たはグランド線とが交差した領域に自動生成された電源
配線ビアが配される。このため、長距離用のクロック幹
線１１２から、各ブロックのクロック入力端子１１４ａ
〜１１４ｃまで、他の信号配線との容量のバラツキがほ
ぼ一様とされてクロックスキューが最小限に抑えられ
る。More specifically, from the clock input terminals 114a and 114b of the memory 104 and the functional block 105,
Clocked branch lines 113a and 113b with shield wiring are drawn out toward the clock trunk line coordinate positions 112a and 112b where the nearest clock branch line can be drawn out. At this time, if a short error or a spacing error occurs, rectangular graphic data 117 for shield wiring, which has been created in advance so as to satisfy the design rule, is used.
a, 117b are deleted, and clock branch lines 113a, 113b with shield wiring are drawn out from the obtained area. A power supply wiring via automatically generated is arranged in a region where the shield wiring for the clock branch line and the power supply or ground line intersect. Therefore, the clock input terminal 114a of each block is connected to the clock trunk 112 for long distance.
To 114c, the variation in capacitance with other signal wiring is almost uniform, and clock skew is minimized.
【００１８】図２Ａ及び図２Ｂは、機能ブロック配置後
の、図１Ａにおける領域Ｂを拡大した平面図及び断面図
であり、シールド配線付きクロック支線１１３ｂが引か
れる前の状態を示している。また、図２Ｃ及び図２Ｄ
も、図１Ａにおける領域Ｂを拡大した平面図及び断面図
であり、シールド配線付きクロック支線１１３ｂが引か
れた状態を示している。この図２Ａ〜図２Ｄを参照して
さらに第１の実施の形態について説明する。FIGS. 2A and 2B are an enlarged plan view and a sectional view of the area B in FIG. 1A after the functional blocks are arranged, and show a state before the clock branch line 113b with shield wiring is drawn. 2C and 2D
FIG. 1A is an enlarged plan view and a sectional view of a region B in FIG. 1A, and shows a state where a clock branch line 113b with shield wiring is drawn. The first embodiment will be further described with reference to FIGS. 2A to 2D.
【００１９】図２Ａ及び図２Ｂに示される状態では、長
距離用のクロック幹線１１２の配線容量のばらつきを抑
えるため、長距離用のクロック幹線１１２の下側には電
源またはグランドのシールド配線１１５が設けられてい
る。シールド配線１１５の下側は、一般の信号配線層１
１８とされており、一般信号の配線が通過しているが、
長距離用のクロック幹線１１２と信号配線層１１８との
間には、シールド配線１１５が配されて完全に分離さ
れ、信号配線との容量の影響がない状態となっている。
この状態で以て、シールド配線１１５には、クロック幹
線１１２と配線引き出しが可能なクロック支線との交点
の座標位置に、クロック配線用のビアを生成した時に、
ショートまたはデザインルールに違反しない削除領域対
象となる複数の矩形の図形データが予め作成されてい
る。In the state shown in FIGS. 2A and 2B, a power supply or ground shield wiring 115 is provided below the long-distance clock main line 112 in order to suppress variations in the wiring capacitance of the long-distance clock main line 112. Is provided. The lower side of the shield wiring 115 is a general signal wiring layer 1.
18 and the general signal wiring passes through,
Between the clock trunk line 112 for long distance and the signal wiring layer 118, a shield wiring 115 is arranged and completely separated, so that there is no influence of the capacitance with the signal wiring.
In this state, when a via for clock wiring is generated in the shield wiring 115 at the coordinate position of the intersection of the clock main line 112 and the clock branch line from which wiring can be drawn,
A plurality of rectangular graphic data to be deleted, which does not violate a short or design rule, are created in advance.
【００２０】そして、図２Ｃ及び図２Ｄに示すように機
能ブロック１０５のクロック入力端子位置１１４ｂに、
シールド配線（１１５ｂ）付きクロック支線１１３ｂが
引かれる。つまり、クロック入力端子１１４ｂをもった
機能ブロック１０５に対して、配線引き出し位置にあた
る矩形の図形データ１１７ｂを削除してクロック配線用
のビア１２３ｂを生成し、シールド配線（１１５ｂ）付
きクロック支線１１３ｂを引き出す。従って、各ブロッ
クのクロック端子にクロック支線を引き出した後の状態
においても、配線引き出し位置に予め作成してある複数
の矩形の図形データの内の所定の図形データ１１７ｂの
みを削除しているため、クロック配線の配線容量が最小
限に抑えられる。なお、このクロック支線用のシールド
配線１１５ｂには、同一の電源またはグランドと交差し
た領域に電源配線用のビア１２５ｂが生成される。な
お、図２Ｃに示すようにクロック支線用の２本のシール
ド配線１１５ｂは、クロック支線１１３ｂを中心として
平行にデザインルールに則る所定の間隔で以て配されて
いる。Then, as shown in FIGS. 2C and 2D, the clock input terminal position 114b of the functional block 105
The clock branch line 113b with the shield wiring (115b) is drawn. That is, for the functional block 105 having the clock input terminal 114b, the rectangular graphic data 117b corresponding to the wiring drawing position is deleted to generate the clock wiring via 123b, and the clock branch line 113b with the shield wiring (115b) is drawn. . Therefore, even after the clock branch line is drawn out to the clock terminal of each block, only the predetermined graphic data 117b of the plurality of rectangular graphic data created in advance at the wiring drawing position is deleted. The wiring capacitance of the clock wiring is minimized. In the shield wiring 115b for the clock branch, a power supply wiring via 125b is generated in a region intersecting the same power supply or ground. As shown in FIG. 2C, the two shield wirings 115b for the clock branch line are arranged at predetermined intervals in accordance with the design rule in parallel with the clock branch line 113b as a center.
【００２１】図３は、上述した第１の実施形態に係わる
クロック配線方法の処理手順を示すフローチャートであ
る。なお、図３においては、ステップＳ１〜ステップＳ
８までの参照符合が付されている。また、実際の配線パ
ターンの設計は、図３に示す処理手順に対応する所定の
プログラムが記録された記録媒体を有し、必要に応じて
記録媒体から所定情報を読み出して特定の処理を実行す
ることが可能な情報処理装置により実現される。FIG. 3 is a flowchart showing a processing procedure of the clock wiring method according to the first embodiment. Note that, in FIG. 3, steps S1 to S
Reference numerals up to 8 are given. Further, the actual wiring pattern design includes a recording medium on which a predetermined program corresponding to the processing procedure shown in FIG. 3 is recorded, and reads out predetermined information from the recording medium as needed to execute a specific process. This is realized by an information processing device capable of performing the operations.
【００２２】先ず、ステップ１において、ブロックライ
ブラリ、ネットリストが入力される。そして、ステップ
２において、長距離用のクロック幹線１１２と、削除用
の矩形の図形データ（図２Ａの１１７ｂ参照）が盛り込
まれているシールド配線１１５が含まれた電源線とが配
される。次に、ステップ３において、メモリ１０４、機
能ブロック１０５、Ｉ／Ｏバッファ等が配され、配置が
完了するとシールド配線付きクロック支線の配線（ステ
ップ４〜ステップ７）に移行する。First, in step 1, a block library and a net list are input. Then, in step 2, a clock trunk line 112 for a long distance and a power supply line including a shield wiring 115 in which rectangular graphic data for deletion (see 117b in FIG. 2A) are included are arranged. Next, in step 3, the memory 104, the functional block 105, the I / O buffer, and the like are arranged. When the arrangement is completed, the process proceeds to the wiring of the clock branch line with shield wiring (steps 4 to 7).
【００２３】シールド配線付きクロック支線の配線にお
いては、先ず、ステップ４において、ショートまたはデ
ザインルールを満足していない箇所が発生しているか否
かの判断がなされ、ショート箇所がなく、かつ、デザイ
ンルールを満足していると判定される場合には、ステッ
プ６に移行し、直接クロック支線が配される。一方、ス
テップ４において、ショート箇所が存在するか、もしく
は、デザインルールを満足していない箇所が存在すると
判定される場合には、ステップ５に移行し、シールド配
線の座標位置に予め盛り込んである所定の矩形の図形デ
ータ（図２Ａの１１７ｂ参照）が削除される。図形デー
タが削除されて、配線領域が確保されると、ステップ６
において、クロック支線が配される。そして、配された
シールド配線付きクロック支線配線のシールド配線（図
２Ｃの１１５ｂ参照）が浮き配線にならないように、ス
テップ７において、電源またはグランド配線と交差した
領域に電源配線用のビア（図２Ｃの１２５ｂ参照）が生
成される。このようにシールド配線付きクロック支線の
配線が完了するとステップ８において、一般信号線の配
線がなされる。In the wiring of the clock branch line with the shield wiring, first, in step 4, it is determined whether or not a short-circuit or a portion not satisfying the design rule has occurred. Is satisfied, the process proceeds to step 6, where a clock branch line is directly arranged. On the other hand, if it is determined in step 4 that there is a short-circuited portion or that there is a portion that does not satisfy the design rules, the process proceeds to step 5 and a predetermined portion included in the coordinate position of the shield wiring in advance. The rectangular graphic data (see 117b in FIG. 2A) is deleted. When the graphic data is deleted and the wiring area is secured, step 6
, A clock branch line is provided. In step 7, a power supply wiring via (FIG. 2C) is provided in a region intersecting the power supply or ground wiring so that the shield wiring (see 115b in FIG. 2C) of the clock branch wiring with the shield wiring provided does not become a floating wiring. 125b) is generated. When the wiring of the clock branch line with the shield wiring is completed in this way, in step 8, the wiring of the general signal line is performed.
【００２４】尚、上述した第１の実施の形態の説明にお
いては、シールド配線１１５のクロック幹線１１２と配
線引き出しが可能なクロック支線との交点の座標位置
に、クロック配線用のビアを生成してもショートまたは
デザインルールに違反しない削除領域対象となる複数の
矩形の図形データが予め作成されている場合について説
明したが、矩形以外の線対称な形状を有する図形データ
を作成するようにしても良い。In the above description of the first embodiment, a clock wiring via is generated at the coordinate position of the intersection of the clock main line 112 of the shield wiring 115 and the clock branch line from which wiring can be extracted. Also, a case has been described in which a plurality of rectangular graphic data to be deleted areas that do not violate the short circuit or the design rule have been created in advance, but graphic data having a line-symmetric shape other than a rectangle may be created. .
【００２５】以上説明したように第１の実施の形態によ
れば、以下に掲げる効果を奏する。その効果は、長距離
用のクロック幹線がシールド配線によって他の一般信号
配線から遮蔽されており、さらに、長距離用のクロック
幹線から各クロック端子に配線させる際には、設計基準
に沿ったシールド配線の所定の図形データの内の所定の
ものを削除して得られた領域に対してシールド配線付き
クロック支線を引き出すため、信号配線との容量の違い
による遅延の影響をより抑えることが可能となる。この
ため、クロック配線は他の信号配線との容量遅延のばら
つき誤差、すなわちクロックスキューを最小限に抑えら
れる。As described above, according to the first embodiment, the following effects can be obtained. The effect is that the long-distance clock trunk is shielded from other general signal wiring by shield wiring, and furthermore, when wiring from the long-distance clock trunk to each clock terminal, shielding in accordance with the design standards Since the clock branch line with the shield wiring is drawn out from the area obtained by deleting a predetermined one of the predetermined graphic data of the wiring, it is possible to further suppress the influence of the delay due to the difference in capacitance from the signal wiring. Become. For this reason, the clock wiring can minimize the variation error of the capacitance delay from other signal wirings, that is, the clock skew.
【００２６】（第２の実施の形態）図４は、本発明の第
２の実施の形態に係わるクロック配線方法の処理手順を
示すフローチャートである。第２の実施の形態に係わる
クロック配線方法は、第１の実施の形態に係わるクロッ
ク配線方法と異なり予めシールド配線１１５に削除用の
矩形の図形データを作成しないで、座標データにより前
述した第１の実施の形態に係わるクロック配線方法の場
合と同様の効果を有するシールド配線付きクロック支線
を配する。なお、前述した第１の実施の形態に係わるク
ロック配線方法と同様の処理を行う工程に関しては、対
応する部分に同一の参照符合を付してその部分の説明を
省略する。(Second Embodiment) FIG. 4 is a flowchart showing a processing procedure of a clock wiring method according to a second embodiment of the present invention. The clock wiring method according to the second embodiment differs from the clock wiring method according to the first embodiment in that the rectangular wiring pattern data for deletion is not created in the shield wiring 115 in advance, and the above-described first wiring method is performed using coordinate data. A clock branch line with shield wiring having the same effect as that of the clock wiring method according to the embodiment is arranged. Regarding the steps for performing the same processes as those of the clock wiring method according to the above-described first embodiment, corresponding portions are denoted by the same reference numerals and description thereof is omitted.
【００２７】先ず、ステップ１において、ブロックライ
ブラリ、ネットリストが入力される。そして、ステップ
４２において、長距離用のクロック幹線と、シールド配
線が含まれた電源線とが配される。次に、ステップ３に
おいて各ブロックが配され、そして、ステップ４３にお
いて、クロック支線の配線に必要な諸データが入力され
る。具体的には、機能ブロック、メモリ、インターフェ
ースブロックのクロック端子に対して接続可能なクロッ
ク幹線の始点座標位置と、Ｘ軸、Ｙ軸方向の繰返し回数
及び間隔と、クロック支線の引き出しのために電源また
はグランド線の削除が必要な場合に配線削除を行う層
と、配線削除するＸ軸，Ｙ軸方向の領域幅とを指定した
クロック配線引き出し位置記述ファイルが予め作成され
て入力される。クロック支線の配線に必要な諸データの
入力が完了するとシールド配線付きクロック支線の配線
（ステップ４４，ステップ４６，ステップ６，ステップ
７）に移行する。First, in step 1, a block library and a net list are input. Then, in step 42, a clock trunk line for a long distance and a power supply line including a shield wiring are arranged. Next, in step 3, each block is arranged, and in step 43, various data necessary for wiring the clock branch line are input. Specifically, the starting point coordinate position of the clock main line connectable to the clock terminals of the functional block, the memory, and the interface block, the number of repetitions and intervals in the X-axis and Y-axis directions, and the power supply for extracting the clock branch line Alternatively, a clock wiring lead-out position description file that specifies the layer from which wiring is to be deleted when the ground line needs to be deleted and the area width in the X-axis and Y-axis directions from which wiring is to be deleted is created and input in advance. When the input of various data necessary for the wiring of the clock branch line is completed, the process proceeds to the wiring of the clock branch line with shield wiring (step 44, step 46, step 6, step 7).
【００２８】シールド配線付きクロック支線の配線に移
行すると、先ず、ステップ４４において、クロック支線
の引き出し位置を記述した記述ファイルのデータに基づ
いて、各ブロックのクロック入力端子位置から最も近い
ファイルの座標位置が求められ、クロック支線配線を引
き出すにあたりデザインルール上スペーシング又は、シ
ョートエラーとなるか否かの判定がなされる。エラーに
ならないと判定される場合には、ステップ６に移行し、
最も近いファイルの座標位置から各クロック端子にクロ
ック支線が引かれる。一方、ステップ４４において、デ
ザインルールでエラーであると判定されてシールド配線
の削除が必要な場合には、ステップ４６に移行し、クロ
ック配線引き出し位置記述ファイルで指定した層のＸ
軸、Ｙ軸方向の所定幅の領域のシールド配線が削除され
る。そして、ステップ６において、クロック支線が配さ
れる。そして、配されたシールド配線付きクロック支線
配線のシールド配線が浮き配線にならないように、ステ
ップ７において、電源またはグランド配線と交差した領
域に電源配線用のビアが生成される。このようにシール
ド配線付きクロック支線の配線が完了するとステップ８
において、一般信号線の配線がなされる。When shifting to the wiring of the clock branch line with shield wiring, first, in step 44, based on the data of the description file describing the drawing position of the clock branch line, the coordinate position of the file closest to the clock input terminal position of each block. Is determined, and it is determined whether or not a spacing error or a short error will occur due to design rules in drawing out the clock branch wiring. When it is determined that no error occurs, the process proceeds to step 6,
A clock branch line is drawn from the nearest file coordinate position to each clock terminal. On the other hand, if it is determined in step 44 that an error has occurred in the design rule and it is necessary to delete the shield wiring, the process proceeds to step 46 in which the X of the layer specified in the clock wiring leading position description file is specified.
The shield wiring in a region having a predetermined width in the axis and Y axis directions is deleted. Then, in step 6, a clock branch line is arranged. Then, in step 7, a power supply wiring via is generated in a region intersecting with the power supply or the ground wiring so that the shield wiring of the clock branch wiring with the shield wiring provided does not become a floating wiring. When the wiring of the clock branch line with the shield wiring is completed in this way, step 8 is executed.
In the above, wiring of general signal lines is performed.
【００２９】以上説明したように第２の実施の形態に係
わるクロック配線方法によれば、前述した第１の実施の
形態と同等の効果を有する半導体集積回路装置を提供す
ることができる。また、クロック配線引き出し位置記述
ファイルが予め作成されて入力されるため、情報処理装
置のソフトウェアの負担を軽減することが可能となる。As described above, according to the clock wiring method according to the second embodiment, it is possible to provide a semiconductor integrated circuit device having the same effect as that of the first embodiment. In addition, since the clock wiring leading position description file is created and input in advance, it is possible to reduce the load on the software of the information processing device.
【００３０】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。また、上記
構成部材の数、位置、形状等は上記実施の形態に限定さ
れず、本発明を実施する上で好適な数、位置、形状等に
することができる。また、各図において、同一構成要素
には同一符合を付している。It should be noted that the present invention is not limited to the above embodiments, and it is obvious that the embodiments can be appropriately modified within the scope of the technical idea of the present invention. Further, the number, position, shape, and the like of the constituent members are not limited to the above-described embodiment, but can be set to numbers, positions, shapes, and the like suitable for carrying out the present invention. In each drawing, the same components are denoted by the same reference numerals.
【００３１】[0031]
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。その効果は、長距離用
のクロック幹線がシールド配線によって他の一般信号配
線から遮蔽されており、さらに、長距離用のクロック幹
線から各クロック端子に配線させる際には、設計基準に
沿ったシールド配線の所定の図形データの内の所定のも
のを削除して得られた領域、もしくは、クロック配線引
き出し位置記述ファイルで指定した層のＸ軸、Ｙ軸方向
の所定幅の領域のシールド配線を削除して得られた領域
に対してシールド配線付きクロック支線を引き出すた
め、信号配線との容量の違いによる遅延の影響をより抑
えることが可能となる。このため、クロック配線は他の
信号配線との容量遅延のばらつき誤差、すなわちクロッ
クスキューを最小限に抑えられる。Since the present invention is configured as described above, the following effects can be obtained. The effect is that the long-distance clock trunk is shielded from other general signal wiring by shield wiring, and furthermore, when wiring from the long-distance clock trunk to each clock terminal, shielding in accordance with the design standards Deletion of the area obtained by deleting a predetermined one of the predetermined graphic data of the wiring, or the shield wiring of the predetermined width in the X-axis and Y-axis directions of the layer specified by the clock wiring drawing position description file Since the clock branch line with the shield wiring is drawn out from the obtained region, it is possible to further suppress the influence of the delay due to the difference in capacitance from the signal wiring. For this reason, the clock wiring can minimize the variation error of the capacitance delay from other signal wirings, that is, the clock skew.
【図１】本発明の第１の実施の形態の構成要素の配置関
係を示す平面図及び断面図である。FIGS. 1A and 1B are a plan view and a cross-sectional view illustrating an arrangement relationship of components according to a first embodiment of the present invention.
【図２】図１における領域Ｂを拡大した平面図及び断面
図である。FIG. 2 is an enlarged plan view and a cross-sectional view of a region B in FIG. 1;
【図３】本発明の第１の実施の形態に係わるクロック配
線方法の処理手順を示すフローチャートである。FIG. 3 is a flowchart illustrating a processing procedure of a clock wiring method according to the first embodiment of the present invention.
【図４】本発明の第２の実施の形態に係わるクロック配
線方法の処理手順を示すフローチャートである。FIG. 4 is a flowchart illustrating a processing procedure of a clock wiring method according to a second embodiment of the present invention.
【図５】従来のクロック配線方法の処理手順を示すフロ
ーチャートである。FIG. 5 is a flowchart showing a processing procedure of a conventional clock wiring method.
【図６】従来の半導体集積回路装置の構成要素の配置関
係を示す平面図及び断面図である。6A and 6B are a plan view and a cross-sectional view illustrating an arrangement relationship of components of a conventional semiconductor integrated circuit device.
１０１・・・半導体集積回路装置 １０２・・・内部領域 １０３・・・インターフェース領域 １０４・・・メモリ １０５・・・機能ブロック １０６・・・インターフェースブロック １０７・・・パルスジェネレータ １０８〜１１１・・・クロックドライバ １１２・・・長距離用のクロック幹線 １１２ａ，１１２ｂ・・・クロック幹線の座標位置 １１３ａ，１１３ｂ・・・シールド配線付きクロック支
線 １１４ａ〜１１４ｃ・・・クロック入力端子 １１５・・・シールド配線 １１５ｂ・・・クロック支線用のシールド配線 １１７ａ，１１７ｂ・・・矩形の図形データ １１８・・・信号配線層 １２３ｂ・・・クロック配線用のビア １２５ｂ・・・電源配線用のビア101: semiconductor integrated circuit device 102: internal area 103: interface area 104: memory 105: functional block 106: interface block 107: pulse generator 108 to 111: clock Driver 112: Clock trunk line for long distance 112a, 112b: Coordinate position of clock trunk line 113a, 113b: Clock branch line with shield wiring 114a to 114c: Clock input terminal 115: Shield wiring 115b ..Shield wiring for clock branch lines 117a, 117b: rectangular graphic data 118: signal wiring layer 123b: via for clock wiring 125b: via for power supply wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｄ Ｈ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 27/04 DH
Claims (13)
有する半導体集積回路装置であって、 パルス発生器及びクロックドライバからのクロック幹線
と、電源及びグランド線と、前記クロック幹線用のシー
ルド配線と、前記複数の回路とが配され、 前記装置の構成要素のそれぞれの配置関係が所定ルール
を満足しているか否かを判定して得られた判定結果に応
じて、クロック支線とクロック支線用のシールド配線と
が配され、 前記クロック支線用のシールド配線と、電源またはグラ
ンド線のどちらか一方とが交差する領域に両者を接続す
るための接続手段が配されたことを特徴とする半導体集
積回路装置。1. A semiconductor integrated circuit device having a plurality of circuits requiring a clock signal, comprising: a clock trunk from a pulse generator and a clock driver; a power and ground line; and a shield wiring for the clock trunk. The plurality of circuits are arranged, and a clock branch line and a clock branch line are provided in accordance with a determination result obtained by determining whether an arrangement relationship of each of the components of the device satisfies a predetermined rule. A semiconductor integrated circuit, wherein a shield wiring is provided, and a connecting means for connecting the shield wiring for the clock branch line and one of a power supply and a ground line to each other is provided. apparatus.
は、クロック支線配線用の複数の指定領域が含まれ、 前記装置の構成要素のそれぞれの配置関係が前記所定ル
ールを満足していないと判定される場合に、前記クロッ
ク幹線用のシールド配線に含まれる前記クロック支線配
線用の複数の指定領域の所定のものを削除して得られた
領域に対してクロック支線とクロック支線用のシールド
配線とが配されたことを特徴とする請求項１記載の半導
体集積回路装置。2. The clock main line shield wiring includes a plurality of designated regions for clock branch wiring, and it is determined that the arrangement relationship of each component of the device does not satisfy the predetermined rule. In this case, the clock branch line and the shield line for the clock branch line are separated from each other by removing a predetermined one of the plurality of designated regions for the clock branch line included in the shield line for the clock trunk line. 2. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is arranged.
まれる前記クロック支線配線用の複数の指定領域のそれ
ぞれの形状が矩形をなしていることを特徴とする請求項
２記載の半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 2, wherein each of the plurality of designated regions for the clock branch line included in the clock main line shield line has a rectangular shape.
係が前記所定ルールを満足していないと判定される場合
に、クロック支線を配するための諸データに基づいて前
記クロック幹線用のシールド配線の所定領域を削除して
得られた領域に対してクロック支線とクロック支線用の
シールド配線とが配されたことを特徴とする請求項１記
載の半導体集積回路装置。4. A shield wiring for a clock main line based on various data for arranging a clock branch line when it is determined that the respective arrangement relations of the components of the device do not satisfy the predetermined rule. 2. The semiconductor integrated circuit device according to claim 1, wherein a clock branch line and a shield line for the clock branch line are arranged in a region obtained by deleting the predetermined region.
係が前記所定ルールを満足していないと判定される場合
に削除される前記クロック幹線用のシールド配線の領域
の形状が矩形をなしていることを特徴とする請求項４記
載の半導体集積回路装置。5. The shape of a region of the shield line for the clock main line, which is deleted when it is determined that the arrangement relation of the components of the device does not satisfy the predetermined rule, has a rectangular shape. 5. The semiconductor integrated circuit device according to claim 4, wherein:
定の間隔で以て２本のクロック支線用のシールド配線が
配されたことを特徴とする請求項１〜５記載の半導体集
積回路装置。6. The semiconductor integrated circuit device according to claim 1, wherein two shield wires for clock branch lines are arranged at predetermined intervals in parallel with the clock branch line as a center.
有する半導体集積回路装置におけるクロック配線方法で
あって、 パルス発生器及びクロックドライバからクロック幹線を
配する第１の工程と、電源及びグランド線と、前記クロ
ック幹線用のシールド配線とを配する第２の工程と、 前記複数の回路を配する第３の工程と、 前記第１、第２及び第３の工程のそれぞれにおいてなさ
れた配置結果が所定ルールを満足しているか否かを判定
する工程と、 前記判定する工程の判定結果に応じて、クロック支線と
クロック支線用のシールド配線とを配する第４の工程と
前記クロック支線用のシールド配線と、電源またはグラ
ンド線のどちらか一方とが交差する領域に両者を接続す
るための接続手段を配する第５の工程とを有することを
特徴とするクロック配線方法。7. A clock wiring method in a semiconductor integrated circuit device having a plurality of circuits requiring a clock signal, comprising: a first step of arranging a clock main line from a pulse generator and a clock driver; and a power supply and a ground line. And a second step of arranging the shield wiring for the clock main line; a third step of arranging the plurality of circuits; and an arrangement result obtained in each of the first, second, and third steps. And a fourth step of arranging a clock branch line and a shield line for the clock branch line in accordance with a result of the determination in the determining step. A fifth step of arranging a connection means for connecting a shield wiring and a power supply or a ground line to a region where one of the power supply and the ground line crosses the other. Lock wiring method.
のシールド配線には、クロック支線配線用の複数の指定
領域が含まれ、 前記判定する工程において前記所定ルールを満足してい
ないと判定される場合に、前記第４の工程においては、
前記クロック幹線用のシールド配線に含まれる前記クロ
ック支線配線用の複数の指定領域の所定のものを削除
し、得られた領域に対してクロック支線とクロック支線
用のシールド配線とを配することを特徴とする請求項７
記載のクロック配線方法。8. The shield wiring for a clock main line in the second step includes a plurality of designated areas for a clock branch line, and it is determined in the determining step that the predetermined rule is not satisfied. In this case, in the fourth step,
Removing a plurality of designated areas for the clock branch wiring included in the shield wiring for the clock trunk, and arranging a clock branch and a shield wiring for the clock branch in the obtained area. Claim 7
Clock wiring method as described.
のシールド配線に含まれる前記クロック支線配線用の複
数の指定領域のそれぞれの形状が矩形をなすことを特徴
とする請求項８記載のクロック配線方法。9. The clock wiring according to claim 8, wherein each of the plurality of designated regions for the clock branch wiring included in the shield wiring for the clock main line in the second step has a rectangular shape. Method.
おいて、クロック支線を配するための諸データを入力す
る工程を有し、 前記判定する工程において前記所定ルールを満足してい
ないと判定される場合に、前記第４の工程においては、
前記入力する工程により得られた諸データに基づいて前
記クロック幹線用のシールド配線の所定領域を削除し、
得られた領域に対してクロック支線とクロック支線用の
シールド配線とを配することを特徴とする請求項７記載
のクロック配線方法。10. The method according to claim 1, further comprising a step of inputting various data for arranging a clock branch line before the determining step, wherein the determining step determines that the predetermined rule is not satisfied. In this case, in the fourth step,
Deleting a predetermined area of the shield wiring for the clock main line based on various data obtained by the inputting step,
8. The clock wiring method according to claim 7, wherein a clock branch line and a shield wiring for the clock branch line are arranged in the obtained area.
ールを満足していないと判定される場合に前記第４の工
程において削除される前記クロック幹線用のシールド配
線の領域の形状が矩形をなすことを特徴とする請求項１
０記載のクロック配線方法。11. The method according to claim 11, wherein, in the determining step, when it is determined that the predetermined rule is not satisfied, the shape of the area of the shield line for the clock main line to be deleted in the fourth step is rectangular. Claim 1.
0. The clock wiring method according to item 0.
支線を中心として平行に所定の間隔で以て２本のクロッ
ク支線用のシールド配線を配することを特徴とする請求
項７〜１１記載のクロック配線方法。12. The method according to claim 7, wherein, in the fourth step, two shield wirings for clock branch lines are arranged at predetermined intervals in parallel with the clock branch lines as a center. Clock wiring method.
のクロック配線方法を実行可能なプログラムが記載され
た記録媒体。13. A recording medium in which a program capable of executing the clock wiring method according to claim 7 is described.
Priority Applications (1)
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