JP2001308108A - Field effect transistor and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電界効果トランジ
スタに関し、特にバイア・ホールを有する電界効果トラ
ンジスタおよびその製造方法に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a field effect transistor, and more particularly to a field effect transistor having via holes and a method of manufacturing the same.
【０００２】[0002]
【従来技術】高周波・高出力用途で使用される電界効果
トランジスタでは、ソース・インダクタンスを低減する
ために、バイア・ホール構造が広く用いられている。こ
の種の電界効果トランジスタは、例えば文献「ＧａＡｓ
電界効果トランジスタの基礎、２１３頁、平成４年（１
９９２年）、電子情報通信学会発行」に開示されるもの
がある。2. Description of the Related Art Via-hole structures are widely used in field-effect transistors used for high-frequency and high-power applications in order to reduce source inductance. This type of field effect transistor is disclosed in, for example, the document “GaAs
Fundamentals of field effect transistors, 213 pages, 1992 (1
992), published by the Institute of Electronics, Information and Communication Engineers.
【０００３】図６に従来のバイア・ホール構造を有する
電界効果トランジスタの断面図を示す。図６において、
ソース・ドレイン領域（図示せず）を有するＧａＡｓ基
板１の表面に、ソース電極２、ゲート電極３およびドレ
イン電極４が形成されている。基板１の裏面にはグラン
ド電極が形成されている。また、基板１の裏面側から表
面側に貫通する孔（バイア・ホール部６）が形成され、
グランド電極５はバイア・ホール６を介してソース電極
に接している。FIG. 6 is a sectional view of a conventional field effect transistor having a via hole structure. In FIG.
A source electrode 2, a gate electrode 3, and a drain electrode 4 are formed on a surface of a GaAs substrate 1 having a source / drain region (not shown). A ground electrode is formed on the back surface of the substrate 1. Further, a hole (via hole portion 6) penetrating from the back side to the front side of the substrate 1 is formed,
The ground electrode 5 is in contact with the source electrode via the via hole 6.
【０００４】この構造の電界効果トランジスタでは、基
板を貫通するようにして形成したバイア・ホール６を介
してソース接地を行うことで、ソース電極２とグランド
電極（アース）５との距離を短くできることから、ソー
ス・インダクタンスを低減することが可能となる。In the field effect transistor having this structure, the distance between the source electrode 2 and the ground electrode (earth) 5 can be shortened by grounding the source via the via hole 6 formed so as to penetrate the substrate. Therefore, the source inductance can be reduced.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記の
ようなバイア・ホール構造では、基板の表面から裏面ま
で貫通する孔を形成するため、通常６００μｍ程度の厚
さを有する基板を、裏面側から研磨するなどして数十μ
ｍ程度まで薄くする必要がある。薄くした基板は機械強
度が弱く、ウェハ割れによる歩留まり低下を招くほか、
ハンドリングが困難となるため、手作業による慎重な作
業が必要となり、作業時間の増加にもつながるという問
題がある。However, in the above-described via hole structure, a substrate having a thickness of about 600 μm is usually polished from the rear surface side to form a hole penetrating from the front surface to the rear surface of the substrate. Dozens of μ
It is necessary to reduce the thickness to about m. Thinned substrates have low mechanical strength, which leads to reduced yield due to wafer cracking.
Since handling becomes difficult, careful manual work is required, which leads to an increase in work time.
【０００６】[0006]
【課題を解決するための手段】本発明によれば、一導電
型の半導体基板と、前記半導体基板上に形成されバッフ
ァ層と、前記バッファ層上に形成され活性領域と絶縁領
域とを有する半導体層と、前記半導体層の前記活性領域
上に形成さた複数の電極と、前記半導体層の表面側から
前記絶縁領域および前記バッファ層を貫通して前記半導
体基板に至るバイア・ホールと、前記バイア・ホールを
介して前記半導体基板と前記複数の電極のいずれかとを
電気的に接続する導電層とを有する電界効果トランジス
タが得られる。According to the present invention, a semiconductor substrate having one conductivity type, a buffer layer formed on the semiconductor substrate, and an active region and an insulating region formed on the buffer layer are provided. A plurality of electrodes formed on the active region of the semiconductor layer; a via hole extending from the surface side of the semiconductor layer through the insulating region and the buffer layer to the semiconductor substrate; -A field effect transistor having a conductive layer that electrically connects the semiconductor substrate and any of the plurality of electrodes via holes is obtained.
【０００７】また、本発明によれば、一導電型の半導体
基板上にバッファ層を形成する工程と、前記バッファ層
上に活性領域と絶縁領域とを有する半導体層を形成する
工程と、前記半導体層の前記活性領域上に複数の電極を
形成する工程と、前記半導体層の表面側から前記絶縁領
域および前記バッファ層を貫通して前記半導体基板に至
るバイア・ホールを形成する工程と、前記バイア・ホー
ルを介して前記半導体基板と前記複数の電極のいずれか
とを電気的に接続する導電層を形成する工程とを有する
電界効果トランジスタの製造方法が得られる。Further, according to the present invention, a step of forming a buffer layer on a semiconductor substrate of one conductivity type, a step of forming a semiconductor layer having an active region and an insulating region on the buffer layer, Forming a plurality of electrodes on the active region of the layer; forming via holes from the surface side of the semiconductor layer through the insulating region and the buffer layer to the semiconductor substrate; Forming a conductive layer that electrically connects the semiconductor substrate and any one of the plurality of electrodes via a hole.
【０００８】[0008]
【発明の実施の形態】以下、図を参照して、本発明の実
施の形態について説明する。尚、図中、各種構成成分の
大きさ、形状および配置関係は、本発明が理解できる程
度に概略的に示してあるに過ぎず、従って、本発明は図
示例に限定されるものではない。Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the sizes, shapes, and arrangements of the various components are only schematically shown to the extent that the present invention can be understood, and therefore, the present invention is not limited to the illustrated examples.
【０００９】「第1の実施の形態」図１を参照して、本
発明の第１の実施の形態における電界効果トランジスタ
の製造方法について説明する。First Embodiment A method for manufacturing a field effect transistor according to a first embodiment of the present invention will be described with reference to FIG.
【００１０】まず、図１（ａ）に示すように、厚さ６０
０μｍのｎ型（Ｓｉドープ、１１０ 19ｃｍ-3）ＧａＡｓ
基板１上に、厚さ１μｍのアンドープＧａＡｓバッファ
層２、ＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＡｓ層により
構成されるＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍ
ｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造薄膜３
を、順次ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐ
ｉｔａｘｙ）法により成長する。ＨＥＭＴ構造部分の膜
厚は一般的に２００ｎｍ以下の厚さとなる。 続いて、
図１（ｂ）に示すように、ゲート電極６、ソース電極５
およびドレイン電極７を有するトランジスタ部分他、配
線やキャパシター（絶縁膜４）等の受動素子部分を形成
する。これらの電極や配線、受動素子を覆うように絶縁
膜４を形成する。[0010] First, as shown in FIG.
0 μm n-type (Si-doped, 110 19cm-3) GaAs
An undoped GaAs buffer having a thickness of 1 μm on a substrate 1
Layer 2, GaAs / AlGaAs / InGaAs layer
HEMT (High Electron M
obiliity Transistor) Structure Thin Film 3
To MBE (Molecular Beam Ep)
It grows by the (itaxy) method. HEMT structure part film
The thickness is generally less than 200 nm. continue,
As shown in FIG. 1B, the gate electrode 6 and the source electrode 5
And a transistor portion having a drain electrode 7
Form passive elements such as wires and capacitors (insulating film 4)
I do. Insulated to cover these electrodes, wiring and passive elements
The film 4 is formed.
【００１１】図１（ｃ）に示すように、絶縁膜４上にホ
トレジスト８を形成し、バイア・ホール９を形成する領
域上のホトレジスト８をホトリソグラフィーにより除去
して、レジストパターンを形成する。次に、ＣＣｌ4を
用いたドライエッチングにより、基板表面側からｎ型Ｇ
ａＡｓ基板１まで到達するようにバイア・ホール９を形
成する。As shown in FIG. 1 (c), a photoresist 8 is formed on the insulating film 4, and the photoresist 8 on a region where a via hole 9 is to be formed is removed by photolithography to form a resist pattern. Next, by dry etching using CCl 4 , the n-type G
Via holes 9 are formed to reach the aAs substrate 1.
【００１２】続いて、図１（ｄ）に示すように、ＡｕＧ
ｅ／Ｎｉ／Ａｕ積層膜を蒸着・リフトオフし、バイア・
ホール９の底部（ｎ型ＧａＡｓ基板１の露出部）にｎ型
ＧａＡｓに対するオーミック性電極１０を形成する。Subsequently, as shown in FIG.
e / Ni / Au laminated film is deposited and lifted off,
An ohmic electrode 10 for n-type GaAs is formed at the bottom of the hole 9 (exposed portion of the n-type GaAs substrate 1).
【００１３】図１（ｅ）に示すように、ソース電極５上
の絶縁膜４にコンタクトホール１１を形成した後、全面
にＴｉ／Ａｕ（厚さ：１００ｎｍ／２００ｎｍ）の積層
膜１２を形成する。続いて、ホトリソグラフィによりレ
ジストパターン（図示せず）を形成した後、電界メッキ
法によりＡｕメッキ層１４を１μｍの厚さに形成する。
レジストパターンを除去した後、不要部分のＴｉ／Ａｕ
積層膜１２をイオンミリング法により除去する。このよ
うにして、ソース電極５とバイア・ホール９の導通を得
る。As shown in FIG. 1E, after a contact hole 11 is formed in the insulating film 4 on the source electrode 5, a laminated film 12 of Ti / Au (thickness: 100 nm / 200 nm) is formed on the entire surface. . Subsequently, after forming a resist pattern (not shown) by photolithography, an Au plating layer 14 is formed to a thickness of 1 μm by electrolytic plating.
After removing the resist pattern, unnecessary portions of Ti / Au
The laminated film 12 is removed by an ion milling method. Thus, conduction between the source electrode 5 and the via hole 9 is obtained.
【００１４】最後に、基板１の裏面にＴｉ／Ａｕ（厚
さ：１００ｎｍ／２００ｎｍ）の積層膜を形成してグラ
ンド電極１３とする。第１の実施の形態では、ｎ型Ｇａ
Ａｓ基板１を、グランド電極１３の一部として利用する
ことになる。Finally, a laminated film of Ti / Au (thickness: 100 nm / 200 nm) is formed on the back surface of the substrate 1 to form a ground electrode 13. In the first embodiment, n-type Ga
The As substrate 1 will be used as a part of the ground electrode 13.
【００１５】基本素子としてＨＥＭＴを例に説明した
が、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）やＨＢＴ（Ｈｅｔｅｒｏ Ｂｉｐｏｌａｒ Ｔｒ
ａｎｓｉｓｔｏｒ）など、あらゆる素子への適応が可能
である。Although the description has been given by taking the HEMT as an example of the basic element, a MESFET (Metal Semiconductor) is used.
to Field Effect Transist
or HBT (Hetero Bipolar Tr)
It can be applied to any device such as an anistor.
【００１６】また、バッファ層として１μｍ厚のアンド
ープＧａＡｓを例に説明したが、ＧａＡｓ／ＡｌＧａＡ
ｓ積層膜などあらゆるバッファ構造に対しても、同様の
バイア・ホール構造を形成することが可能である。ま
た、バイア・ホールのエッチング方法として、ＣＣｌ4
を用いたドライエッチングを例に説明したが、ＢＣｌ3
など他のガスを用いたドライエッチングや、ウェットエ
ッチングによっても同様の工程が可能である。Also, undoped GaAs having a thickness of 1 μm has been described as an example of the buffer layer, but GaAs / AlGaAs is used.
A similar via hole structure can be formed for any buffer structure such as an s laminated film. In addition, as a method of etching a via hole, CCl 4
Has been described as an example dry etching using but, BCl 3
A similar process can be performed by dry etching using another gas or wet etching.
【００１７】また、ソース電極５とバイア・ホール９を
接続する金属として、Ｔｉ／Ａｕの積層膜上に、電界メ
ッキ法により形成した１μｍ厚のＡｕメッキ層を例に説
明したが、金属の種類、膜厚、形成方法はこれに限定さ
れるものではない。Also, as an example of a metal connecting source electrode 5 and via hole 9, a 1 μm thick Au plating layer formed by electrolytic plating on a Ti / Au laminated film has been described. The thickness, film thickness and forming method are not limited to these.
【００１８】使用する基板としてＳｉドープｎ型（１１
０19ｃｍ-3）ＧａＡｓを例に説明した。基板のドーピン
グ量は、抵抗の影響を低減するためには高い方が望まし
く、この濃度、ドーパントに限定されるものではない。As a substrate to be used, a Si-doped n-type (11
0 19 cm −3 ) GaAs has been described as an example. The doping amount of the substrate is preferably high in order to reduce the influence of resistance, and is not limited to this concentration and dopant.
【００１９】以上のように、第１の実施の形態における
電界効果トランジスタでは、ｎ型ＧａＡｓ基板１そのも
のを裏面のグランド電極１３の一部として使用すること
ができる。これにより、バイア・ホール９はＨＥＭＴ構
造部分、および、バッファ層部分を貫通するだけで済む
ため、エッチング深さを浅くすることができ基板薄層化
の必要が無くなる。従って、基板の機械強度を保つこと
でウェハ割れを防止でき、歩留まり向上が期待できる。
また、ハンドリングも容易となることから、作業時間の
短縮も期待できる。As described above, in the field effect transistor according to the first embodiment, the n-type GaAs substrate 1 itself can be used as a part of the ground electrode 13 on the back surface. Thus, the via hole 9 only needs to penetrate the HEMT structure portion and the buffer layer portion, so that the etching depth can be reduced and the substrate need not be thinned. Therefore, wafer cracking can be prevented by maintaining the mechanical strength of the substrate, and an improvement in yield can be expected.
Further, since the handling becomes easy, it is expected that the working time can be shortened.
【００２０】「第２の実施の形態」図２を参照して、本
発明の第２の実施の形態における電界効果トランジスタ
について説明する。[Second Embodiment] A field effect transistor according to a second embodiment of the present invention will be described with reference to FIG.
【００２１】図２において、この電界効果トランジスタ
はｐ型ＧａＡｓ２１を用いている点が第１の実施の形態
と異なる。その他の点は第１の実施の形態と同じであ
り、同一の構成要素には同一の参照符号が付されてい
る。In FIG. 2, this field effect transistor is different from the first embodiment in that p-type GaAs 21 is used. The other points are the same as those of the first embodiment, and the same components are denoted by the same reference numerals.
【００２２】図２において、厚さ６００μｍのｐ型（Ｚ
ｎドープ、１１０19ｃｍ-3）ＧａＡｓ基板２１上に、ア
ンドープＧａＡｓバッファ層２、ＧａＡｓ／ＡｌＧａＡ
ｓ／ＩｎＧａＡｓにより構成されるＨＥＭＴ構造薄膜３
を、順次ＭＢＥ法により成長する。第１の実施の形態と
同様に、ゲート電極６、ソース電極５およびドレイン電
極７を有するトランジスタ部分他、配線やキャパシター
等の受動素子部分を形成した後、基板表面側からｐ型Ｇ
ａＡｓ基板まで到達するようにバイア・ホール９を形成
する。続いて、ＡｕＺｎ／ Ａｕ積層膜を蒸着・リフト
オフし、バイア・ホール９の底部にｐ型ＧａＡｓ基板に
対するオーミック性電極１０を形成する。In FIG. 2, a p-type (Z
n-doped, 110 19 cm -3 ) undoped GaAs buffer layer 2, GaAs / AlGaAs on GaAs substrate 21
HEMT structured thin film 3 composed of s / InGaAs
Are sequentially grown by the MBE method. As in the first embodiment, after forming a transistor portion having a gate electrode 6, a source electrode 5 and a drain electrode 7, and other passive element portions such as wirings and capacitors, the p-type G
Via holes 9 are formed to reach the aAs substrate. Subsequently, the AuZn / Au multilayer film is deposited and lifted off, and an ohmic electrode 10 for the p-type GaAs substrate is formed at the bottom of the via hole 9.
【００２３】以下、第１の実施の形態と同様に、ソース
電極５とバイア・ホール９部分の導通を得るためのＡｕ
／Ｔｉ配線１２およびＡｕメッキ層１４を形成し、基板
２１の裏面にＴｉ／Ａｕの積層膜を形成してグランド電
極１３とする。第２の実施の形態では、ｐ型ＧａＡｓ基
板２１をグランド電極１３の一部として利用することに
なる。Hereinafter, as in the first embodiment, Au for obtaining conduction between the source electrode 5 and the via hole 9 is used.
The / Ti wiring 12 and the Au plating layer 14 are formed, and a Ti / Au laminated film is formed on the back surface of the substrate 21 to form the ground electrode 13. In the second embodiment, the p-type GaAs substrate 21 is used as a part of the ground electrode 13.
【００２４】図３に電界効果トランジスタ部分と基板と
の間のバンドダイアグラムを、第１の実施の形態の場合
と、第２の実施の形態の場合について示す。第１の実施
の形態例では、ｎ型ＧａＡｓ基板を用いているため、ア
ンドープＧａＡｓバッファ層部分のポテンシャルが持ち
上がり、バンドが湾曲したプロファイルとなる。バンド
が湾曲する度合いは、アンドープＧａＡｓバッファ層の
純度に依存し、バンドが大きく湾曲するほど、電界効果
トランジスタのしきい値電圧は浅く、ドレイン電流は少
なくなる。一方、バンドの湾曲が小さいと、電界効果ト
ランジスタのしきい値電圧は深く、ドレイン電流は大き
くなる。アンドープＧａＡｓバッファ層の純度は、ＭＢ
Ｅ成長時の装置の状態に大きく依存する。第２の実施の
形態では、アンドープＧａＡｓバッファ層内のポテンシ
ャルはｐ型ＧａＡｓ基板側に向かって単調増加してお
り、湾曲点を生じないためにバッファ層内の純度の影響
を受けにくく、安定したものとなる。FIG. 3 shows a band diagram between the field effect transistor portion and the substrate in the case of the first embodiment and in the case of the second embodiment. In the first embodiment, since the n-type GaAs substrate is used, the potential of the undoped GaAs buffer layer is raised, and the band has a curved profile. The degree to which the band bends depends on the purity of the undoped GaAs buffer layer. The more the band is bent, the shallower the threshold voltage of the field effect transistor and the lower the drain current. On the other hand, when the band curvature is small, the threshold voltage of the field effect transistor is deep and the drain current is large. The purity of the undoped GaAs buffer layer is MB
It largely depends on the state of the device at the time of E growth. In the second embodiment, the potential in the undoped GaAs buffer layer monotonically increases toward the p-type GaAs substrate side, and is not easily affected by the purity in the buffer layer because no curved point is generated. It will be.
【００２５】本実施例では、使用する基板としてＺｎド
ープｐ型（１１０19ｃｍ-3）ＧａＡｓを例に説明した。
基板のドーピング量は、抵抗の影響を低減するためには
高い方が望ましく、この濃度、ドーパントに限定される
ものではない。In the present embodiment, an example was described in which Zn-doped p-type (110 19 cm -3 ) GaAs was used as a substrate.
The doping amount of the substrate is preferably high in order to reduce the influence of resistance, and is not limited to this concentration and dopant.
【００２６】以上のように、第２の実施の形態ではｐ型
ＧａＡｓ基板２１そのものを裏面のグランド電極１３の
一部として使用することができる。ｐ型基板はｎ型基板
に対し、同一濃度での抵抗率が高くなるため、第２の実
施の形態によれば、第１の実施の形態に比べ電界効果ト
ランジスタ部分と基板との間のポテンシャル分布が安定
しており、電界効果トランジスタ特性の均一性、制御性
を向上することができる。As described above, in the second embodiment, the p-type GaAs substrate 21 itself can be used as a part of the ground electrode 13 on the back surface. Since the p-type substrate has a higher resistivity at the same concentration than the n-type substrate, according to the second embodiment, the potential between the field-effect transistor portion and the substrate is higher than that of the first embodiment. The distribution is stable, and the uniformity and controllability of the field effect transistor characteristics can be improved.
【００２７】「第３の実施の形態」図４を参照して、第
３の実施の形態における、ＧａＡｓ電界効果トランジス
タについて説明する。Third Embodiment A GaAs field effect transistor according to a third embodiment will be described with reference to FIG.
【００２８】図４において、この電界効果トランジスタ
はｎ型ＧａＡｓ１とアンドープＧａＡｓバッファ層３と
の間に、ｎ型ＡｌＧａＡｓエッチングストッパ層２２が
形成されている点が第１の実施の形態と異なる。その他
の点は第１の実施の形態と同じであり、同一の構成要素
には同一の参照符号が付されている。Referring to FIG. 4, this field-effect transistor differs from the first embodiment in that an n-type AlGaAs etching stopper layer 22 is formed between an n-type GaAs 1 and an undoped GaAs buffer layer 3. The other points are the same as those of the first embodiment, and the same components are denoted by the same reference numerals.
【００２９】図４において、厚さ６００μｍのｎ型（Ｓ
ｉドープ、１１０19ｃｍ-3）ＧａＡｓ基板１上に、厚さ
１μｍのｎ型ＡｌＧａＡｓ（Ｓｉドープ、１１０19ｃｍ
-3）エッチングストッパ層２２、厚さ１μｍのアンドー
プＧａＡｓバッファ層２、ＧａＡｓ／ＡｌＧａＡｓ／Ｉ
ｎＧａＡｓ層により構成されるＨＥＭＴ構造薄膜３を、
順次ＭＢＥ法により成長する。In FIG. 4, a 600 μm thick n-type (S
i-doped, 110 19 cm −3 ) n-type AlGaAs (Si-doped, 110 19 cm −3 ) having a thickness of 1 μm on a GaAs substrate 1.
-3 ) Etching stopper layer 22, 1 μm thick undoped GaAs buffer layer 2, GaAs / AlGaAs / I
HEMT structured thin film 3 composed of nGaAs layer,
It grows sequentially by the MBE method.
【００３０】第３の実施の形態では、バイア・ホール９
部分のエッチングを選択エッチングにより行う。選択エ
ッチングは、ＡｌＧａＡｓはエッチングせずに、ＧａＡ
ｓのみがエッチングされるような条件でエッチングを行
うものであり、ＢＣｌ3を用いたドライエッチング、あ
るいは、クエン酸／過酸化水素水を用いたウェットエッ
チングにより行うことができる。In the third embodiment, via holes 9
Partial etching is performed by selective etching. In the selective etching, AlGaAs is not etched and GaAs is etched.
The etching is performed under such a condition that only s is etched, and can be performed by dry etching using BCl 3 or wet etching using citric acid / hydrogen peroxide solution.
【００３１】このように、ｎ型ＧａＡｓ基板１上にｎ型
ＡｌＧａＡｓエッチングストッパ層２２を設けた構造と
なっているため、選択エッチングを用いることで、バイ
ア・ホール９のエッチングを正確にｎ型ＡｌＧａＡｓス
トッパ層で停止することができる。エッチングストッパ
層として用いたＡｌＧａＡｓ層は、ｎ型にドーピングす
ることで、ｎ型ＧａＡｓ基板１と一体のグランド電極１
３の一部として用いることができる。As described above, since the n-type GaAs substrate 1 is provided with the n-type AlGaAs etching stopper layer 22, the selective etching is used to accurately etch the via holes 9 in the n-type AlGaAs. It can be stopped at the stopper layer. The AlGaAs layer used as the etching stopper layer is doped with n-type, thereby forming a ground electrode 1 integrated with the n-type GaAs substrate 1.
3 can be used.
【００３２】以上のように第３の実施の形態では、バイ
ア・ホールのエッチング深さを正確に制御することがで
きる。第１、第２の実施の形態の場合、確実にｎ型また
はｐ型基板にバイア・ホールが到達するようにするた
め、エッチング時にオーバエッチングを行う必要がある
が、それに応じてバイア・ホールが深くなる。バイア・
ホールの内部に配線金属を形成するためには、バイア・
ホールをできるだけ浅く形成する。As described above, in the third embodiment, the etching depth of the via hole can be accurately controlled. In the case of the first and second embodiments, it is necessary to perform over-etching at the time of etching in order to ensure that via holes reach the n-type or p-type substrate. Get deeper. Bahia
In order to form wiring metal inside the hole, the via
The hole is formed as shallow as possible.
【００３３】第３の実施の形態では、バイア・ホールの
深さを正確に制御することができるため、第１および第
２の実施の形態に比べ、バイア・ホール径を微細化する
ことができる。In the third embodiment, since the depth of the via hole can be accurately controlled, the diameter of the via hole can be reduced as compared with the first and second embodiments. .
【００３４】「第４の実施例」図５を参照して、第４の
実施の形態における、電界効果トランジスタについて説
明する。Fourth Embodiment A field effect transistor according to a fourth embodiment will be described with reference to FIG.
【００３５】第４の実施例では、厚さ６００μｍのｎ型
（Ｓｉドープ、１１０19ｃｍ-3）ＧａＡｓ基板１上に、
厚さ１μｍのｐ型ＧａＡｓ層２（Ｂｅドープ、１１０1 9
ｃｍ -3）、厚さ１μｍのｎ型ＡｌＧａＡｓ層３（Ｓｉド
ープ、１１０1 9ｃｍ-3）、厚さ１μｍのアンドープＧａ
Ａｓバッファ層、ＧａＡｓ／ＡｌＧａＡｓ／ＩｎＧａＡ
ｓ層により構成されるＨＥＭＴ構造薄膜５を、順次ＭＢ
Ｅ法により成長する。In the fourth embodiment, a 600 μm thick n-type
(Si-doped, 11019cm-3) On the GaAs substrate 1
1 μm thick p-type GaAs layer 2 (Be-doped, 1101 9
cm -3), 1 μm thick n-type AlGaAs layer 3 (Si
Soup, 1101 9cm-3), 1 μm thick undoped Ga
As buffer layer, GaAs / AlGaAs / InGaAs
The HEMT structure thin film 5 composed of
It grows by E method.
【００３６】第１の実施の形態と同様に、ゲート電極５
８、ソース電極５７およびドレイン電極を有するトラン
ジスタ部分他、配線やキャパシター等の受動素子部分を
形成した後、ソース電極５７のバイア・ホール部５９を
形成する。ソース電極５７のバイア・ホール形成は非選
択エッチングを用い、ｎ型ＧａＡｓ基板５１に到達する
ように形成する。As in the first embodiment, the gate electrode 5
8. After forming a transistor portion having a source electrode 57 and a drain electrode, and a passive element portion such as a wiring and a capacitor, a via hole portion 59 of the source electrode 57 is formed. The via hole of the source electrode 57 is formed by using non-selective etching so as to reach the n-type GaAs substrate 51.
【００３７】バイア・ホール５９内にＡｕＧｅ／Ｎｉ／
Ａｕ積層膜を蒸着・リフトオフして、ｎ型ＧａＡｓ基板
５１に対するオーミック性電極６３を形成した後、ソー
ス電極５７上の絶縁膜５６にコンタクトホール６１を形
成する。以下、第１の実施の形態と同様に、ソース電極
５７とバイア・ホール５９部分の導通を得るためのＴｉ
／Ａｕ積層金属配線６４およびＡｕメッキ層６６を形成
する。In the via hole 59, AuGe / Ni /
After depositing and lifting off the Au laminated film to form an ohmic electrode 63 for the n-type GaAs substrate 51, a contact hole 61 is formed in the insulating film 56 on the source electrode 57. Hereinafter, similarly to the first embodiment, Ti for obtaining conduction between the source electrode 57 and the via hole 59 is used.
/ Au laminated metal wiring 64 and Au plating layer 66 are formed.
【００３８】さらに第４の実施の形態では、ゲート電極
５８とｎ型ＡｌＧａＡｓ層５３との導通を得るためのバ
イア・ホール６０を形成する。このバイア・ホール６０
の形成は、選択エッチングを用いｎ型ＡｌＧａＡｓ層５
３で停止するように形成する。バイア・ホール６０内に
ＡｕＧｅ／Ｎｉ／Ａｕ積層膜を蒸着・リフトオフしてｎ
型ＡｌＧａＡｓに対するオーミック性電極６３を形成す
る。Further, in the fourth embodiment, via holes 60 for obtaining conduction between the gate electrode 58 and the n-type AlGaAs layer 53 are formed. This via hole 60
The n-type AlGaAs layer 5 is formed by using selective etching.
It is formed so as to stop at 3. The AuGe / Ni / Au laminated film is deposited and lifted off in the via hole 60, and n
An ohmic electrode 63 for the type AlGaAs is formed.
【００３９】続いて、ゲート電極５８上の絶縁膜５６に
コンタクトホール６２を形成した後、ゲート電極５８と
バイア・ホール６０部分の導通を得るためのＴｉ／Ａｕ
積層金属配線６４およびＡｕメッキ層６６を形成する。Subsequently, after a contact hole 62 is formed in the insulating film 56 on the gate electrode 58, Ti / Au for obtaining conduction between the gate electrode 58 and the via hole 60 is used.
The laminated metal wiring 64 and the Au plating layer 66 are formed.
【００４０】最後に、ｎ型ＧａＡｓ基板５１の裏面にＴ
ｉ／Ａｕの積層膜を形成しグランド電極６５とする。第
３の実施の形態では、ｎ型ＧａＡｓ基板５１をグランド
電極６５の一部として利用することになる。さらに、ゲ
ート電極５８とグランド電極６５との間に逆方向ｐｎ接
合ダイオードが導入された構造が実現できる。Finally, the back surface of the n-type GaAs substrate 51 is
A laminated film of i / Au is formed to be a ground electrode 65. In the third embodiment, the n-type GaAs substrate 51 is used as a part of the ground electrode 65. Further, a structure in which a reverse pn junction diode is introduced between the gate electrode 58 and the ground electrode 65 can be realized.
【００４１】電界効果トランジスタを用いたデバイスで
は、ゲート電極にサージが入ることで、トランジスタが
破壊されることがある。これを防止するために、ゲート
電極とグランドとの間にダイオードを導入する手法が多
く用いらている。この場合、サージはダイオードを通し
てグランドに抜ける為、トランジスタ部分を静電破壊か
ら保護することができる。しかしながら、基板表面にト
ランジスタと同時にダイオードを配置する必要があるた
め、チップ面積を縮小できないという問題があった。第
４の実施の形態では、バイアホール構造を用いてゲート
電極とグランド電極との間に逆方向ｐｎ接合ダイオード
を形成することで、基板表面にダイオードを形成する必
要が無く、チップ面積を縮小することができる。In a device using a field-effect transistor, a surge may enter the gate electrode and the transistor may be destroyed. In order to prevent this, a method of introducing a diode between the gate electrode and the ground is often used. In this case, since the surge escapes to the ground through the diode, the transistor portion can be protected from electrostatic breakdown. However, since it is necessary to arrange a diode at the same time as a transistor on the substrate surface, there is a problem that the chip area cannot be reduced. In the fourth embodiment, a reverse pn junction diode is formed between a gate electrode and a ground electrode using a via hole structure, so that it is not necessary to form a diode on the substrate surface, and the chip area is reduced. be able to.
【００４２】[0042]
【発明の効果】以上説明したように、本発明によれば、
活性領域と絶縁領域とを有する半導体層の表面側から、
この半導体層の絶縁領域およびバッファ層を貫通して半
導体基板に至るバイア・ホールを形成する。そして、こ
のバイア・ホールを介して半導体基板と半導体層上の電
極とを接続する導電層を形成する。As described above, according to the present invention,
From the surface side of the semiconductor layer having an active region and an insulating region,
Via holes are formed through the insulating region of the semiconductor layer and the buffer layer to reach the semiconductor substrate. Then, a conductive layer for connecting the semiconductor substrate and the electrode on the semiconductor layer through the via hole is formed.
【００４３】本発明によれば、基板を裏面側から研磨す
るなどして薄くする必要がないので、基板の強度を保つ
ことができる。したがって、半導体基板の割れを防止で
き、歩留まりを向上することができる。また、ハンドリ
ングも容易となることから、製造過程での作業時間を短
縮することができる。According to the present invention, it is not necessary to reduce the thickness of the substrate by polishing it from the back surface side, so that the strength of the substrate can be maintained. Therefore, cracking of the semiconductor substrate can be prevented, and the yield can be improved. Further, the handling becomes easy, so that the working time in the manufacturing process can be reduced.
【図１】本発明の第１の実施の形態における電界効果ト
ランジスタの製造工程を示す断面図である。FIG. 1 is a cross-sectional view showing a step of manufacturing a field-effect transistor according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態における電界効果ト
ランジスタを示す断面図である。FIG. 2 is a cross-sectional view illustrating a field-effect transistor according to a second embodiment of the present invention.
【図３】本発明の第１および第２の実施の形態における
電界効果トランジスタのバンドダイアグラムを示すグラ
フである。FIG. 3 is a graph showing a band diagram of a field effect transistor according to the first and second embodiments of the present invention.
【図４】本発明の第３の実施の形態における電界効果ト
ランジスタを示す断面図である。FIG. 4 is a sectional view showing a field-effect transistor according to a third embodiment of the present invention.
【図５】本発明の第４の実施の形態における電界効果ト
ランジスタを示す断面図である。FIG. 5 is a sectional view showing a field-effect transistor according to a fourth embodiment of the present invention.
【図６】従来のバイア・ホール構造を有する電界効果ト
ランジスタの断面図である。FIG. 6 is a cross-sectional view of a conventional field-effect transistor having a via-hole structure.
１ ｎ型ＧａＡｓ基板 ２ アンドープＧａＡｓバッファ層 ３ ＨＥＭＴ構造薄膜 ４ 絶縁膜 ５ ソース電極 ６ ゲート電極 ７ ドレイン電極 ８ ホトレジスト ９ バイア・ホール １０ オーミック電極 １１ コンタクトホール １２ Ｔｉ／Ａｕ配線 １３ グランド電極 １４ Ａｕメッキ層 ２１ ｐ型ＧａＡｓ基板 ２２ ｎ型ＡｌＧａＡｓエッチングストッパ層 Reference Signs List 1 n-type GaAs substrate 2 undoped GaAs buffer layer 3 HEMT structured thin film 4 insulating film 5 source electrode 6 gate electrode 7 drain electrode 8 photoresist 9 via hole 10 ohmic electrode 11 contact hole 12 Ti / Au wiring 13 ground electrode 14 Au plating layer 21 p-type GaAs substrate 22 n-type AlGaAs etching stopper layer
Claims (8)
板上に形成されたバッファ層と、前記バッファ層上に形
成され活性領域と絶縁領域とを有する半導体層と、前記
半導体層の前記活性領域上に形成された複数の電極と、
前記半導体層の表面側から前記絶縁領域および前記バッ
ファ層を貫通して前記半導体基板に至るバイア・ホール
と、前記バイア・ホールを介して前記半導体基板と前記
複数の電極のいずれかとを電気的に接続する導電層とを
有することを特徴とする電界効果トランジスタ。A semiconductor layer of one conductivity type; a buffer layer formed on the semiconductor substrate; a semiconductor layer formed on the buffer layer, having an active region and an insulating region; A plurality of electrodes formed on the region,
A via hole extending from the front surface side of the semiconductor layer to the semiconductor substrate through the insulating region and the buffer layer; and electrically connecting the semiconductor substrate and any of the plurality of electrodes via the via hole. A field-effect transistor having a conductive layer to be connected.
において、前記バッファ層がアンドープの半導体層であ
ることを特徴とする電界効果トランジスタ。2. The field effect transistor according to claim 1, wherein said buffer layer is an undoped semiconductor layer.
において、前記一導電型がｎ型であることを特徴とする
電界効果トランジスタ。3. The field effect transistor according to claim 1, wherein said one conductivity type is n-type.
において、前記一導電型がｐ型であることを特徴とする
電界効果トランジスタ。4. The field effect transistor according to claim 1, wherein said one conductivity type is p-type.
形成する工程と、 前記バッファ層上に活性領域と絶縁領域とを有する半導
体層を形成する工程と、 前記半導体層の前記活性領域上に複数の電極を形成する
工程と、 前記半導体層の表面側から前記絶縁領域および前記バッ
ファ層を貫通して前記半導体基板に至るバイア・ホール
を形成する工程と、 前記バイア・ホールを介して前記半導体基板と前記複数
の電極のいずれかとを電気的に接続する導電層を形成す
る工程とを有することを特徴とする電界効果トランジス
タの製造方法。5. A step of forming a buffer layer on a semiconductor substrate of one conductivity type; a step of forming a semiconductor layer having an active region and an insulating region on the buffer layer; Forming a plurality of electrodes; forming a via hole from the surface of the semiconductor layer to the semiconductor substrate through the insulating region and the buffer layer; and forming the via hole through the via hole. Forming a conductive layer for electrically connecting a semiconductor substrate to any one of the plurality of electrodes.
の製造方法において、前記バッファ層がアンドープの半
導体層であることを特徴とする電界効果トランジスタの
製造方法。6. The method for manufacturing a field-effect transistor according to claim 5, wherein said buffer layer is an undoped semiconductor layer.
の製造方法において、前記一導電型がｎ型であることを
特徴とする電界効果トランジスタの製造方法。7. The method for manufacturing a field-effect transistor according to claim 5, wherein said one conductivity type is n-type.
の製造方法において、前記一導電型がｐ型であることを
特徴とする電界効果トランジスタの製造方法。8. The method for manufacturing a field-effect transistor according to claim 5, wherein said one conductivity type is a p-type.
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