JP2001308067A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 プロセスマージンの減少を防止しつつ、ドラ
イエッチングによってビアホールを形成する際に、下地
構造の状態を制限することにより、反応生成物の堆積や
蓄積、ひいてはエッチング選択比の変動を防止すること
ができる半導体装置の製造方法及び半導体装置を提供す
ることを目的とする。 【解決手段】 半導体基板１上に、第1絶縁膜４、配線
層８、配線層８上に１又は複数の接続孔１０が形成され
た第２絶縁膜９をこの順に有してなり、配線層８は配線
層８と同層又は下層に存在する導電層と接続されておら
ず、配線層８上に配置する接続孔１０の総底面積と配線
層８の上面積との比が１：３００〜１００００に設定さ
れてなる半導体装置。
イエッチングによってビアホールを形成する際に、下地
構造の状態を制限することにより、反応生成物の堆積や
蓄積、ひいてはエッチング選択比の変動を防止すること
ができる半導体装置の製造方法及び半導体装置を提供す
ることを目的とする。 【解決手段】 半導体基板１上に、第1絶縁膜４、配線
層８、配線層８上に１又は複数の接続孔１０が形成され
た第２絶縁膜９をこの順に有してなり、配線層８は配線
層８と同層又は下層に存在する導電層と接続されておら
ず、配線層８上に配置する接続孔１０の総底面積と配線
層８の上面積との比が１：３００〜１００００に設定さ
れてなる半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置に関し、より詳細には、ドライエッチ
ングによる微小スルーホールを形成することを含む半導
体装置及びその製造方法に関する。
法及び半導体装置に関し、より詳細には、ドライエッチ
ングによる微小スルーホールを形成することを含む半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】半導体
プロセスにおける絶縁膜又は導電膜等のドライエッチン
グにおいては、エッチャントであるプラズマの不均一性
によって、ウェハ面内でのイオンの侵入量に差異が生
じ、これによって、ウェハ内で電荷移動が起こって部分
的に非常に高い電位が負荷されるチャージングが問題と
なっている。
プロセスにおける絶縁膜又は導電膜等のドライエッチン
グにおいては、エッチャントであるプラズマの不均一性
によって、ウェハ面内でのイオンの侵入量に差異が生
じ、これによって、ウェハ内で電荷移動が起こって部分
的に非常に高い電位が負荷されるチャージングが問題と
なっている。
【０００３】現状では、よりいっそうの微細加工を達成
するために、ＥＣＲ（エレクトロンサイクロトロン レ
ゾナンス）、ヘリコン、ヘリオスのような低圧（例え
ば、０．０１〜０．１ｍＴｏｒｒ）、かつ高密度のプラ
ズマソースを用いることが一般的になりつつあり、チャ
ージングに関する問題が顕著となっている。
するために、ＥＣＲ（エレクトロンサイクロトロン レ
ゾナンス）、ヘリコン、ヘリオスのような低圧（例え
ば、０．０１〜０．１ｍＴｏｒｒ）、かつ高密度のプラ
ズマソースを用いることが一般的になりつつあり、チャ
ージングに関する問題が顕著となっている。
【０００４】ウェハ内でのチャージングは、一連の工程
で製造されたトランジスタのゲート酸化膜を破壊するこ
とがあり、半導体装置の信頼性を低下させる。
で製造されたトランジスタのゲート酸化膜を破壊するこ
とがあり、半導体装置の信頼性を低下させる。
【０００５】一方、ゲート酸化膜は、半導体装置の微細
化に伴って、よりいっそうの薄膜化が進められており、
チャージアップダメージの問題はより深刻になってい
る。
化に伴って、よりいっそうの薄膜化が進められており、
チャージアップダメージの問題はより深刻になってい
る。
【０００６】このようなことから、ゲート破壊に関し
て、チャージアップダメージの生成のメカニズム、その
低減のための対策等、種々の検討が行われているととも
に、様々なアンテナパターンを用いてＱBD、ＴＤＤＢ
（Time Dependent Dielectric Breakdown）及びホット
キャリア等についての種々の方法で、ゲート破壊の有無
について評価が行われている。そして、これらの結果か
ら、デバイスの設計段階からデザインルール上でアンテ
ナ比に制限を設けてゲート破壊を未然に防ぐ手法が採用
されている。
て、チャージアップダメージの生成のメカニズム、その
低減のための対策等、種々の検討が行われているととも
に、様々なアンテナパターンを用いてＱBD、ＴＤＤＢ
（Time Dependent Dielectric Breakdown）及びホット
キャリア等についての種々の方法で、ゲート破壊の有無
について評価が行われている。そして、これらの結果か
ら、デバイスの設計段階からデザインルール上でアンテ
ナ比に制限を設けてゲート破壊を未然に防ぐ手法が採用
されている。
【０００７】しかし、実際には、チャージアップダメー
ジ自体はあまり改善されておらず、特に、ゲート破壊に
至らない程度のチャージングやフローティングゲートに
蓄積されるチャージングは、問題視されていないのが現
状である。
ジ自体はあまり改善されておらず、特に、ゲート破壊に
至らない程度のチャージングやフローティングゲートに
蓄積されるチャージングは、問題視されていないのが現
状である。
【０００８】ゲート破壊に至らないチャージングは、ド
ライエッチングによって形成したビアホールにおけるコ
ンタクト抵抗を異ならせたり、特定のビアホールを高抵
抗にすることがある。
ライエッチングによって形成したビアホールにおけるコ
ンタクト抵抗を異ならせたり、特定のビアホールを高抵
抗にすることがある。
【０００９】例えば、下地構造がフローティングのメタ
ルによって形成されている場合には、下地構造がフロー
ティングでない場合に比較して、エッチングの際の反応
生成物の堆積や蓄積が顕著になったり、下地構造に対す
る絶縁層のエッチング選択比を変動させることがある。
また、下地構造がフローティングの場合にはメタルの面
積やメタルに蓄積される電荷量に対応して下地構造に対
する絶縁層のエッチング選択比が変動することが知られ
ている。
ルによって形成されている場合には、下地構造がフロー
ティングでない場合に比較して、エッチングの際の反応
生成物の堆積や蓄積が顕著になったり、下地構造に対す
る絶縁層のエッチング選択比を変動させることがある。
また、下地構造がフローティングの場合にはメタルの面
積やメタルに蓄積される電荷量に対応して下地構造に対
する絶縁層のエッチング選択比が変動することが知られ
ている。
【００１０】したがって、絶縁層にコンタクトホールや
ビアホールを形成する場合、下地構造のメタル等がチャ
ージングすると、同一のエッチング条件で同時に複数個
のホールを形成すると、下地構造の種類や大きさによっ
て、絶縁膜のエッチング選択比が大きくなり、一部のホ
ール内部に反応生成物を堆積させることとなり、そのホ
ールにおける導通不良やホール抵抗の高抵抗化をもたら
すこととなる。
ビアホールを形成する場合、下地構造のメタル等がチャ
ージングすると、同一のエッチング条件で同時に複数個
のホールを形成すると、下地構造の種類や大きさによっ
て、絶縁膜のエッチング選択比が大きくなり、一部のホ
ール内部に反応生成物を堆積させることとなり、そのホ
ールにおける導通不良やホール抵抗の高抵抗化をもたら
すこととなる。
【００１１】これに対しては、従来から、堆積性の強い
ガス（例えば、Ｃ4Ｆ8、ＣＨ2Ｆ2等）の量を減少した
り、ＡｒやＨｅ等の希釈ガスの量を増大して、堆積性の
強いガスの分圧を減らすことにより反応物の堆積を減少
させ、下地構造との選択比を低下させる方法が採用され
ていた。
ガス（例えば、Ｃ4Ｆ8、ＣＨ2Ｆ2等）の量を減少した
り、ＡｒやＨｅ等の希釈ガスの量を増大して、堆積性の
強いガスの分圧を減らすことにより反応物の堆積を減少
させ、下地構造との選択比を低下させる方法が採用され
ていた。
【００１２】しかし、そのような方法では、下地構造と
の選択比が低いために、下地構造のオーバーエッチング
によるロス量が増大し、プロセスマージンが小さくなる
という別の問題を招いていた。
の選択比が低いために、下地構造のオーバーエッチング
によるロス量が増大し、プロセスマージンが小さくなる
という別の問題を招いていた。
【００１３】このようなことから、ドライエッチングで
ビアホールやコンタクトホールを形成する場合に、導通
不良やホール抵抗の高抵抗化の原因となる反応性生物の
堆積や蓄積、エッチング選択比の変動等を防止すること
ができる別の方法が必要とされている。
ビアホールやコンタクトホールを形成する場合に、導通
不良やホール抵抗の高抵抗化の原因となる反応性生物の
堆積や蓄積、エッチング選択比の変動等を防止すること
ができる別の方法が必要とされている。
【００１４】本発明は上記課題に鑑みなされたものであ
り、プロセスマージンの減少を防止しつつ、ドライエッ
チングによってビアホールを形成する際に、下地構造の
状態を制限することにより、反応生成物の堆積や蓄積、
ひいてはエッチング選択比の変動を防止することができ
る半導体装置の製造方法及び半導体装置を提供すること
を目的とする。
り、プロセスマージンの減少を防止しつつ、ドライエッ
チングによってビアホールを形成する際に、下地構造の
状態を制限することにより、反応生成物の堆積や蓄積、
ひいてはエッチング選択比の変動を防止することができ
る半導体装置の製造方法及び半導体装置を提供すること
を目的とする。
【００１５】
【課題を解決するための手段】本発明によれば、半導体
基板上に、第1絶縁膜、配線層、該配線層上に１又は複
数の接続孔が形成された第２絶縁膜をこの順に有してな
り、前記配線層は該配線層と同層又は下層に存在する導
電層と接続されておらず、前記配線層上に配置する接続
孔の総底面積と配線層の上面積との比が１：３００〜１
００００に設定されてなる半導体装置が提供される。
基板上に、第1絶縁膜、配線層、該配線層上に１又は複
数の接続孔が形成された第２絶縁膜をこの順に有してな
り、前記配線層は該配線層と同層又は下層に存在する導
電層と接続されておらず、前記配線層上に配置する接続
孔の総底面積と配線層の上面積との比が１：３００〜１
００００に設定されてなる半導体装置が提供される。
【００１６】また、本発明によれば、半導体基板上に第
1絶縁膜を形成し、該第1絶縁膜上に同層又は下層に存在
する導電層と接続されていない電気的に浮遊状態の配線
層を形成し、該配線層上に第２絶縁膜を形成し、前記配
線層上であって前記第２絶縁膜に、前記配線層の上面積
に対して１／３００〜１００００の総底面積となるよう
に１又は複数の接続孔を形成する半導体装置の製造方法
が提供される。
1絶縁膜を形成し、該第1絶縁膜上に同層又は下層に存在
する導電層と接続されていない電気的に浮遊状態の配線
層を形成し、該配線層上に第２絶縁膜を形成し、前記配
線層上であって前記第２絶縁膜に、前記配線層の上面積
に対して１／３００〜１００００の総底面積となるよう
に１又は複数の接続孔を形成する半導体装置の製造方法
が提供される。
【００１７】
【発明の実施の形態】本発明は、同層又は下層に存在す
る導電層と接続されていない配線層を有し、この配線層
上に形成される接続孔が、配線層上に配置する接続孔の
総底面積と配線層の上面積との比が１：３００〜１００
００に設定されてなる半導体装置及びその製造方法であ
る。
る導電層と接続されていない配線層を有し、この配線層
上に形成される接続孔が、配線層上に配置する接続孔の
総底面積と配線層の上面積との比が１：３００〜１００
００に設定されてなる半導体装置及びその製造方法であ
る。
【００１８】本発明において使用することができる半導
体基板は、例えば、シリコン、ゲルマニウム等の元素半
導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等
からなる基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々
の基板を用いることができる。なかでもシリコン基板が
好ましい。また、半導体基板は、その表面にトランジス
タ、キャパシタ等の半導体素子や回路、配線層、素子分
離領域、絶縁膜等が組み合わせられて形成されていても
よい。
体基板は、例えば、シリコン、ゲルマニウム等の元素半
導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等
からなる基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々
の基板を用いることができる。なかでもシリコン基板が
好ましい。また、半導体基板は、その表面にトランジス
タ、キャパシタ等の半導体素子や回路、配線層、素子分
離領域、絶縁膜等が組み合わせられて形成されていても
よい。
【００１９】第１絶縁膜は、通常、ゲート酸化膜、トン
ネル酸化膜、層間絶縁膜、容量絶縁膜等の種々の機能を
発揮し得る絶縁膜を包含するものであり、その材料、膜
厚等は、通常半導体装置において使用されるものであれ
ば特に限定されるものではない。例えば、シリコン酸化
膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：
ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、Ｂ
ＳＧ膜、ＢＰＳＧ膜、ＰＺＴ、ＰＬＺＴ、強誘電体膜又
は反強誘電体膜等の単層膜又は積層膜等が挙げられる。
また、膜厚は、その機能に応じて設定することができ、
例えば、７００〜１１００ｎｍ程度が挙げられる。第１
絶縁膜は、後述するように少なくともその上に形成され
る配線層を電気的に浮遊状態とすることができるように
配置されていてばよく、半導体基板上の略全面に形成さ
れていてもよいし、一部の領域にのみ形成されていても
よい。
ネル酸化膜、層間絶縁膜、容量絶縁膜等の種々の機能を
発揮し得る絶縁膜を包含するものであり、その材料、膜
厚等は、通常半導体装置において使用されるものであれ
ば特に限定されるものではない。例えば、シリコン酸化
膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：
ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、Ｂ
ＳＧ膜、ＢＰＳＧ膜、ＰＺＴ、ＰＬＺＴ、強誘電体膜又
は反強誘電体膜等の単層膜又は積層膜等が挙げられる。
また、膜厚は、その機能に応じて設定することができ、
例えば、７００〜１１００ｎｍ程度が挙げられる。第１
絶縁膜は、後述するように少なくともその上に形成され
る配線層を電気的に浮遊状態とすることができるように
配置されていてばよく、半導体基板上の略全面に形成さ
れていてもよいし、一部の領域にのみ形成されていても
よい。
【００２０】配線層は、この配線層と同じ層又はその下
層に配置する他の配線層や電極等の導電層と接続されて
いない配線層を意味する。ここで、配線層と同じ層と
は、単に半導体基板からの高さが同程度にある層を意味
するものではなく、製造プロセスにおいて同一の工程に
よって形成される層を意味する。また、配線層の下層と
は、製造プロセスにおいて、この配線層よりも先の工程
において形成された層を意味する。具体的には、キャパ
シタの上部電極、ダミー電極、不揮発性トランジスタの
フローティングゲート等が挙げられる。配線層は、導電
性材料により形成されるものであれば特に限定されず、
例えば、アモルファス、単結晶又は多結晶のＮ型又はＰ
型の元素半導体（例えば、シリコン、ゲルマニウム等）
又は化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、ＺｎＳ
ｅ、ＣｓＳ等）；金、白金、銀、銅、アルミニウム、銅
等の金属；チタン、タンタル、タングステン等の高融点
金属；高融点金属とのシリサイド、ポリサイド；ＩＴ
Ｏ、ＳｎＯ2、ＺｎＯ等の透明性導電体等の単層膜又は
積層膜により形成することができる。その膜厚は、その
機能に応じて設定することができ、例えば、４００〜６
００ｎｍ程度が挙げられる。また、配線層の形状は特に
限定されるものではなく、矩形、ストライプ状、島状、
格子状等の種々の形状が挙げられる。配線層は、この配
線層と同層又は下層の導電層と接続されていないものが
少なくとも１つ形成されていてばよく、２つ以上形成さ
れている場合には、他の配線層は、同層又は下層の導電
層と接続されていてもよい。
層に配置する他の配線層や電極等の導電層と接続されて
いない配線層を意味する。ここで、配線層と同じ層と
は、単に半導体基板からの高さが同程度にある層を意味
するものではなく、製造プロセスにおいて同一の工程に
よって形成される層を意味する。また、配線層の下層と
は、製造プロセスにおいて、この配線層よりも先の工程
において形成された層を意味する。具体的には、キャパ
シタの上部電極、ダミー電極、不揮発性トランジスタの
フローティングゲート等が挙げられる。配線層は、導電
性材料により形成されるものであれば特に限定されず、
例えば、アモルファス、単結晶又は多結晶のＮ型又はＰ
型の元素半導体（例えば、シリコン、ゲルマニウム等）
又は化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、ＺｎＳ
ｅ、ＣｓＳ等）；金、白金、銀、銅、アルミニウム、銅
等の金属；チタン、タンタル、タングステン等の高融点
金属；高融点金属とのシリサイド、ポリサイド；ＩＴ
Ｏ、ＳｎＯ2、ＺｎＯ等の透明性導電体等の単層膜又は
積層膜により形成することができる。その膜厚は、その
機能に応じて設定することができ、例えば、４００〜６
００ｎｍ程度が挙げられる。また、配線層の形状は特に
限定されるものではなく、矩形、ストライプ状、島状、
格子状等の種々の形状が挙げられる。配線層は、この配
線層と同層又は下層の導電層と接続されていないものが
少なくとも１つ形成されていてばよく、２つ以上形成さ
れている場合には、他の配線層は、同層又は下層の導電
層と接続されていてもよい。
【００２１】第２絶縁膜は、通常、層間絶縁膜としての
機能を発揮し得る絶縁膜であり、その材料、膜厚等は、
通常半導体装置において使用されるものであれば特に限
定されるものではない。例えば、第１絶縁膜として挙げ
られた材料、膜厚の中から適当なものを選択して用いる
ことができる。なかでも、シリコン酸化膜、ＰＳＧ膜、
ＢＳＧ膜、ＢＰＳＧ膜等による絶縁膜であって、膜厚が
７００〜１１００ｎｍ程度のものが好ましい。第２絶縁
膜は、通常、配線層を含む半導体基板上の略全面に形成
されているが、一部の領域にのみ形成されているもので
もよい。
機能を発揮し得る絶縁膜であり、その材料、膜厚等は、
通常半導体装置において使用されるものであれば特に限
定されるものではない。例えば、第１絶縁膜として挙げ
られた材料、膜厚の中から適当なものを選択して用いる
ことができる。なかでも、シリコン酸化膜、ＰＳＧ膜、
ＢＳＧ膜、ＢＰＳＧ膜等による絶縁膜であって、膜厚が
７００〜１１００ｎｍ程度のものが好ましい。第２絶縁
膜は、通常、配線層を含む半導体基板上の略全面に形成
されているが、一部の領域にのみ形成されているもので
もよい。
【００２２】第２絶縁膜には、接続孔が１又は複数個形
成されており、その少なくとも１個は、上述したような
同層又は下層の導電層と接続されていない配線層の直上
に形成されていることを要する。接続孔が複数個形成さ
れている場合には、そのうちのいくつかが又は接続孔ご
とに接続孔の大きさ及び／又は形状が異なっていてもよ
いが、同一の配線層上に形成される複数の接続孔は、同
じ大きさ及び形状であることが好ましく、接続孔のすべ
ての大きさ及び形状が同一であることがより好ましい。
接続孔の大きさ及び形状は特に限定されるものではない
が、例えば、接続孔の底面積が０．１〜１．０μｍ2程
度、さらに０．１〜０．６μｍ2程度、０．２〜０．５
μｍ2程度、０．３〜０．４μｍ2程度であることが適当
である。また、接続孔のアスペクト比が４程度以下、
３．４程度以下、３．４〜１．０程度、３．０〜１．０
程度、３．０〜２．５程度となるように設定することが
適当である。接続孔の数は、その下層に位置する配線層
のサイズ等によって適宜調整することができるが、例え
ば、１〜１万個程度の範囲が挙げられる。この配線層上
に配置する接続孔は、その総底面積とこの配線層の上面
積との比が１：３００〜１００００程度が適当である。
好ましくは１：４００〜１００００程度、さらに好まし
くは１：４４０〜４０００程度、１：４４０〜１５００
程度である。接続孔の形状は、通常円又はほぼ円である
が、矩形、その他の多角形等であってもよい。なお、接
続孔の個数、接続孔の底面積、配線層の上面積に対する
接続孔の総底面積、アスペクト比等は、上記の範囲内に
おいて適切な組み合わせを選択することにより、さらに
は、第２絶縁膜の適切なエッチング方法及び／又はエッ
チング条件と組み合わせることにより、接続孔の形成の
際に反応生成物等の堆積及び蓄積を有効に防止すること
ができ、この接続孔を介して導電材料が接続される場合
に、コンタクト抵抗の増大や変動等を防止することがで
きる。
成されており、その少なくとも１個は、上述したような
同層又は下層の導電層と接続されていない配線層の直上
に形成されていることを要する。接続孔が複数個形成さ
れている場合には、そのうちのいくつかが又は接続孔ご
とに接続孔の大きさ及び／又は形状が異なっていてもよ
いが、同一の配線層上に形成される複数の接続孔は、同
じ大きさ及び形状であることが好ましく、接続孔のすべ
ての大きさ及び形状が同一であることがより好ましい。
接続孔の大きさ及び形状は特に限定されるものではない
が、例えば、接続孔の底面積が０．１〜１．０μｍ2程
度、さらに０．１〜０．６μｍ2程度、０．２〜０．５
μｍ2程度、０．３〜０．４μｍ2程度であることが適当
である。また、接続孔のアスペクト比が４程度以下、
３．４程度以下、３．４〜１．０程度、３．０〜１．０
程度、３．０〜２．５程度となるように設定することが
適当である。接続孔の数は、その下層に位置する配線層
のサイズ等によって適宜調整することができるが、例え
ば、１〜１万個程度の範囲が挙げられる。この配線層上
に配置する接続孔は、その総底面積とこの配線層の上面
積との比が１：３００〜１００００程度が適当である。
好ましくは１：４００〜１００００程度、さらに好まし
くは１：４４０〜４０００程度、１：４４０〜１５００
程度である。接続孔の形状は、通常円又はほぼ円である
が、矩形、その他の多角形等であってもよい。なお、接
続孔の個数、接続孔の底面積、配線層の上面積に対する
接続孔の総底面積、アスペクト比等は、上記の範囲内に
おいて適切な組み合わせを選択することにより、さらに
は、第２絶縁膜の適切なエッチング方法及び／又はエッ
チング条件と組み合わせることにより、接続孔の形成の
際に反応生成物等の堆積及び蓄積を有効に防止すること
ができ、この接続孔を介して導電材料が接続される場合
に、コンタクト抵抗の増大や変動等を防止することがで
きる。
【００２３】また、本発明の半導体装置の製造方法にお
いては、まず、半導体基板上に第1絶縁膜を形成する。
第１絶縁膜の形成方法は、その材料により異なるが、熱
酸化法、ＣＶＤ法、スパッタリング法、蒸着法等、種々
の方法によって、半導体基板上全面又は一部の領域上に
のみ形成することができる。
いては、まず、半導体基板上に第1絶縁膜を形成する。
第１絶縁膜の形成方法は、その材料により異なるが、熱
酸化法、ＣＶＤ法、スパッタリング法、蒸着法等、種々
の方法によって、半導体基板上全面又は一部の領域上に
のみ形成することができる。
【００２４】次いで、第1絶縁膜上に、同層又は下層に
存在する導電層と接続されていない電気的に浮遊状態の
配線層を形成する。配線層は、例えば、ＣＶＤ法、スパ
ッタリング法、蒸着法等種々の方法によって、第１絶縁
膜上全面に、導電性材料の膜を形成し、その後、公知の
方法、例えばフォトリソグラフィ及びエッチング工程に
よって導電性材料の膜を所望の形状にパターニングする
ことにより形成することができる。なお、ここで電気的
に浮遊状態の配線層とするために、直下に第１絶縁膜し
か形成されていない領域、つまり、コンタクトホールが
形成されていない領域に、配線層が配置するようにパタ
ーニングすることが好ましい。
存在する導電層と接続されていない電気的に浮遊状態の
配線層を形成する。配線層は、例えば、ＣＶＤ法、スパ
ッタリング法、蒸着法等種々の方法によって、第１絶縁
膜上全面に、導電性材料の膜を形成し、その後、公知の
方法、例えばフォトリソグラフィ及びエッチング工程に
よって導電性材料の膜を所望の形状にパターニングする
ことにより形成することができる。なお、ここで電気的
に浮遊状態の配線層とするために、直下に第１絶縁膜し
か形成されていない領域、つまり、コンタクトホールが
形成されていない領域に、配線層が配置するようにパタ
ーニングすることが好ましい。
【００２５】さらに、配線層上に第２絶縁膜を形成す
る。第２絶縁膜は、第１絶縁膜と同様の方法により形成
することができる。
る。第２絶縁膜は、第１絶縁膜と同様の方法により形成
することができる。
【００２６】続いて、配線層上であって前記第２絶縁膜
に１又は複数の接続孔を形成する。接続孔の形成は、公
知の方法、例えば、フォトリソグラフィ及びエッチング
工程により形成することができる。ここでのエッチング
工程は、スパッタリング法、反応性イオンエッチング
法、プラズマエッチング法等のドライエッチング、酸又
はアルカリを用いたウェットエッチングのいずれであっ
てもよいが、ドライエッチングが好ましい。なかでも、
第２絶縁膜とその下に配置する配線層とのエッチング
比、つまり、第２絶縁膜／配線層が１より大きくなるド
ライエッチング法により、好ましくは５より大きい、１
０より大きい、２０より大きいドライエッチング法によ
り、第２絶縁膜に接続孔を形成することが好ましい。こ
のようなエッチングを実現できる方法としては、例え
ば、プラズマエッチング及び反応性イオンエッチング法
が挙げられる。具体的には、エッチャントとしてＣ
2Ｆ6、Ｃ4Ｆ8及びＡｒガスと誘導結合型プラズマエッチ
ング装置とを用いるプラズマエッチング法、エッチャン
トとしてＣ4Ｆ8、ＣＯ、Ａｒ及びＯ2ガスと磁場励起型
反応性イオンエッチング装置とを用いる反応性イオンエ
ッチング法等が挙げられる。なお、接続孔は、配線層の
上面積に対して１／３００〜１００００程度の総底面積
となるように形成することを要する。また、接続孔の底
面積及びアスペクト比は、特に限定されるものではない
が、上記の範囲で形成することが適当である。
に１又は複数の接続孔を形成する。接続孔の形成は、公
知の方法、例えば、フォトリソグラフィ及びエッチング
工程により形成することができる。ここでのエッチング
工程は、スパッタリング法、反応性イオンエッチング
法、プラズマエッチング法等のドライエッチング、酸又
はアルカリを用いたウェットエッチングのいずれであっ
てもよいが、ドライエッチングが好ましい。なかでも、
第２絶縁膜とその下に配置する配線層とのエッチング
比、つまり、第２絶縁膜／配線層が１より大きくなるド
ライエッチング法により、好ましくは５より大きい、１
０より大きい、２０より大きいドライエッチング法によ
り、第２絶縁膜に接続孔を形成することが好ましい。こ
のようなエッチングを実現できる方法としては、例え
ば、プラズマエッチング及び反応性イオンエッチング法
が挙げられる。具体的には、エッチャントとしてＣ
2Ｆ6、Ｃ4Ｆ8及びＡｒガスと誘導結合型プラズマエッチ
ング装置とを用いるプラズマエッチング法、エッチャン
トとしてＣ4Ｆ8、ＣＯ、Ａｒ及びＯ2ガスと磁場励起型
反応性イオンエッチング装置とを用いる反応性イオンエ
ッチング法等が挙げられる。なお、接続孔は、配線層の
上面積に対して１／３００〜１００００程度の総底面積
となるように形成することを要する。また、接続孔の底
面積及びアスペクト比は、特に限定されるものではない
が、上記の範囲で形成することが適当である。
【００２７】また、本発明の方法においては、第２絶縁
膜に、上記のように接続孔を形成した後、公知の方法に
より、コンタクトプラグの形成、さらにプラグ上であっ
て第２絶縁膜上に上層配線層等を形成してもよく、これ
らの一連工程を繰り返すことにより、多層配線構造を実
現することができる。
膜に、上記のように接続孔を形成した後、公知の方法に
より、コンタクトプラグの形成、さらにプラグ上であっ
て第２絶縁膜上に上層配線層等を形成してもよく、これ
らの一連工程を繰り返すことにより、多層配線構造を実
現することができる。
【００２８】試験例１ 本発明の半導体装置の製造方法におけるドライエッチン
グの条件を設定するために、キャパシタ及びビアホール
を形成した。
グの条件を設定するために、キャパシタ及びビアホール
を形成した。
【００２９】まず、図２（ａ）に示すように、素子分離
領域２１が形成されたシリコン基板２０に、イオン注入
によりキャパシタ下部電極として高濃度不純物領域２２
を形成した。なお、高濃度不純物領域２２は、表１に示
す上部電極のサイズよりも縦横２０μｍ程度小さいサイ
ズにそれぞれ形成した。
領域２１が形成されたシリコン基板２０に、イオン注入
によりキャパシタ下部電極として高濃度不純物領域２２
を形成した。なお、高濃度不純物領域２２は、表１に示
す上部電極のサイズよりも縦横２０μｍ程度小さいサイ
ズにそれぞれ形成した。
【００３０】シリコン基板２０上に、キャパシタ絶縁膜
としてシリコン酸化膜２３及びシリコン窒化膜２４を順
次形成し、さらにキャパシタ上部電極として、ＴｉＮ
（１０００Å）／Ｔｉ（５０Å）／Ａｌ−Ｃｕ合金（４
０００Å）／ＴｉＮ（２００Å）／Ｔｉ（３００Å）の
積層膜２５を形成し、フォトリソグラフィ及びエッチン
グ工程により積層膜２５及びシリコン窒化膜２４を、表
１に示す上部電極サイズとなるような６種類のマスクを
用いてそれぞれパターニングして、種々のサイズを有
し、かつ浮遊状態の上部電極を備えるキャパシタを形成
した。
としてシリコン酸化膜２３及びシリコン窒化膜２４を順
次形成し、さらにキャパシタ上部電極として、ＴｉＮ
（１０００Å）／Ｔｉ（５０Å）／Ａｌ−Ｃｕ合金（４
０００Å）／ＴｉＮ（２００Å）／Ｔｉ（３００Å）の
積層膜２５を形成し、フォトリソグラフィ及びエッチン
グ工程により積層膜２５及びシリコン窒化膜２４を、表
１に示す上部電極サイズとなるような６種類のマスクを
用いてそれぞれパターニングして、種々のサイズを有
し、かつ浮遊状態の上部電極を備えるキャパシタを形成
した。
【００３１】得られたキャパシタの容量値を初期容量比
として、Ｃ−Ｖ測定法を用いて測定した。その結果を表
１に示す。
として、Ｃ−Ｖ測定法を用いて測定した。その結果を表
１に示す。
【００３２】得られたキャパシタの上に膜厚１．１μｍ
程度のシリコン酸化膜からなる層間絶縁膜２６を形成し
た。
程度のシリコン酸化膜からなる層間絶縁膜２６を形成し
た。
【００３３】フォトリソグラフィ及びエッチング工程に
より、表１に示す６種類のマスクを用いて、上部電極上
に所定の数のビアホール２７が配置されるように、誘導
結合プラズマエッチング装置又は磁場励起型反応性イオ
ンエッチング装置を用いて、底面の直径が０．３６μｍ
程度のほぼ円柱状のビアホール２７を層間絶縁膜２６に
それぞれ形成した。
より、表１に示す６種類のマスクを用いて、上部電極上
に所定の数のビアホール２７が配置されるように、誘導
結合プラズマエッチング装置又は磁場励起型反応性イオ
ンエッチング装置を用いて、底面の直径が０．３６μｍ
程度のほぼ円柱状のビアホール２７を層間絶縁膜２６に
それぞれ形成した。
【００３４】なお、誘導結合プラズマエッチャーによる
エッチング条件は、ソースパワーが１９００Ｗ、バイア
スパワーが１４００Ｗ、エッチング圧力が５ｍＴｏｒ
ｒ、ガス種及び流量がＣ2Ｆ6：１０ｓｃｃｍ、Ｃ4Ｆ8：
６ｓｃｃｍ及びＡｒ：９５ｓｃｃｍとした。また、磁場
励起型反応性イオンエッチャーによるエッチング条件
は、ソースパワーが１５００Ｗ、エッチング圧力が３０
ｍＴｏｒｒ、ガス種及び流量がＣ4Ｆ8：１２ｓｃｃｍ、
ＣＯ：５０ｓｃｃｍ、Ａｒ：２０００ｓｃｃｍ及び
Ｏ2：５ｓｃｃｍとした。
エッチング条件は、ソースパワーが１９００Ｗ、バイア
スパワーが１４００Ｗ、エッチング圧力が５ｍＴｏｒ
ｒ、ガス種及び流量がＣ2Ｆ6：１０ｓｃｃｍ、Ｃ4Ｆ8：
６ｓｃｃｍ及びＡｒ：９５ｓｃｃｍとした。また、磁場
励起型反応性イオンエッチャーによるエッチング条件
は、ソースパワーが１５００Ｗ、エッチング圧力が３０
ｍＴｏｒｒ、ガス種及び流量がＣ4Ｆ8：１２ｓｃｃｍ、
ＣＯ：５０ｓｃｃｍ、Ａｒ：２０００ｓｃｃｍ及び
Ｏ2：５ｓｃｃｍとした。
【００３５】
【表１】
【００３６】ビアホールを形成するためのドライエッチ
ングにおいて、層間絶縁膜であるシリコン酸化膜とその
下地となるＴｉＮとのエッチングレートを測定した。ま
た、表１から上部電極の面積／ビアホールの底面積を算
出した（表２）。これらの結果から、さらに、層間絶縁
膜であるシリコン酸化膜と、その下地となるＴｉＮとの
エッチングレートの選択比と、上部電極の面積／ビアホ
ールの底面積との関係を、種々のキャパシタにおいて算
出した。その結果を図３に示す。
ングにおいて、層間絶縁膜であるシリコン酸化膜とその
下地となるＴｉＮとのエッチングレートを測定した。ま
た、表１から上部電極の面積／ビアホールの底面積を算
出した（表２）。これらの結果から、さらに、層間絶縁
膜であるシリコン酸化膜と、その下地となるＴｉＮとの
エッチングレートの選択比と、上部電極の面積／ビアホ
ールの底面積との関係を、種々のキャパシタにおいて算
出した。その結果を図３に示す。
【００３７】
【表２】
【００３８】図３によれば、誘導結合プラズマエッチン
グ及び磁場励起型反応性イオンエッチングによって、シ
リコン酸化膜からなる層間絶縁膜にビアホールを形成す
る場合、キャパシタ下部電極の面積が増大するにしたが
って、つまり、上部電極の単位面積あたりのビアホール
の占める面積が減少するにしたがって、下地のＴｉＮと
の選択比が上昇することがわかる。磁場励起型反応性イ
オンエッチング（図３中、●）では、マスク番号１〜４
によるキャパシタにおいて、下地のＴｉＮとの選択比は
４２〜８０程度得られており、誘導結合プラズマエッチ
ング（図３中、□）では、マスク番号１〜４によるキャ
パシタにおいて、２７〜８０程度の選択比が得られてい
る。一方、マスク番号５及び６によるキャパシタでは、
いずれのエッチング装置を用いた場合においても、下地
のＴｉＮとの選択比８０以上が得られているが、エッチ
ング中にビアホール内にポリマーが発生し、ＴｉＮ上に
反応生成物が堆積しているのが観察された。
グ及び磁場励起型反応性イオンエッチングによって、シ
リコン酸化膜からなる層間絶縁膜にビアホールを形成す
る場合、キャパシタ下部電極の面積が増大するにしたが
って、つまり、上部電極の単位面積あたりのビアホール
の占める面積が減少するにしたがって、下地のＴｉＮと
の選択比が上昇することがわかる。磁場励起型反応性イ
オンエッチング（図３中、●）では、マスク番号１〜４
によるキャパシタにおいて、下地のＴｉＮとの選択比は
４２〜８０程度得られており、誘導結合プラズマエッチ
ング（図３中、□）では、マスク番号１〜４によるキャ
パシタにおいて、２７〜８０程度の選択比が得られてい
る。一方、マスク番号５及び６によるキャパシタでは、
いずれのエッチング装置を用いた場合においても、下地
のＴｉＮとの選択比８０以上が得られているが、エッチ
ング中にビアホール内にポリマーが発生し、ＴｉＮ上に
反応生成物が堆積しているのが観察された。
【００３９】このことから、マスク番号１〜４によるキ
ャパシタの構造が下地のＴｉＮとの選択比の点で良好で
あり、マスク番号５及び６は、プロセス上使用できない
ことがわかった。
ャパシタの構造が下地のＴｉＮとの選択比の点で良好で
あり、マスク番号５及び６は、プロセス上使用できない
ことがわかった。
【００４０】なお、キャパシタ上部電極が浮遊状態であ
る上記の試験例に対する比較例として、キャパシタ上部
電極をシリコン基板と接続して浮遊状態でない状態とし
た以外は、上記と同様にして種々のキャパシタ及びビア
ホールを形成し、上記と同様に選択比と上部電極の面積
／ビアホールの底面積との関係を測定したところ、図３
に示すように、磁場励起型反応性イオンエッチング（図
３中、▲）及び誘導結合プラズマエッチング（図３中、
黒四角）のいずれの場合でも、選択比は、キャパシタ上
部電極の面積やビアホールの底面積にかかわらず、２２
〜２５の値で、ほぼ一定であった。その後、図２（ｂ）
に示すように、ビアホール２７を含む層間絶縁膜２６上
にアルミニウム膜２８を形成し、所望の形状にパターニ
ングしてコンタクトプラグ及び配線層を形成した。
る上記の試験例に対する比較例として、キャパシタ上部
電極をシリコン基板と接続して浮遊状態でない状態とし
た以外は、上記と同様にして種々のキャパシタ及びビア
ホールを形成し、上記と同様に選択比と上部電極の面積
／ビアホールの底面積との関係を測定したところ、図３
に示すように、磁場励起型反応性イオンエッチング（図
３中、▲）及び誘導結合プラズマエッチング（図３中、
黒四角）のいずれの場合でも、選択比は、キャパシタ上
部電極の面積やビアホールの底面積にかかわらず、２２
〜２５の値で、ほぼ一定であった。その後、図２（ｂ）
に示すように、ビアホール２７を含む層間絶縁膜２６上
にアルミニウム膜２８を形成し、所望の形状にパターニ
ングしてコンタクトプラグ及び配線層を形成した。
【００４１】試験例２ ビアホールの直径を０．３２μｍ径（アスペクト比：約
３．４）、０．３６μｍ径（アスペクト比：約３．
０）、０．４０μｍ径（アスペクト比：約２．７）とす
る以外は、試験例１と同様のマスクを用い、同様にキャ
パシタ、ビアホール及びコンタクトプラグ及び配線層を
形成した。
３．４）、０．３６μｍ径（アスペクト比：約３．
０）、０．４０μｍ径（アスペクト比：約２．７）とす
る以外は、試験例１と同様のマスクを用い、同様にキャ
パシタ、ビアホール及びコンタクトプラグ及び配線層を
形成した。
【００４２】得られたキャパシタ（ビアホール、コンタ
クトプラグ及び配線層形成後）の容量値を試験例１と同
様に測定し、ビアホール形成前のキャパシタの初期容量
値に対する減少割合を算出した。減少割合は、あらかじ
め測定した各マスク番号におけるキャパシタ初期容量値
からビアホールを形成した後の容量値への減少を百分率
で算出した。その結果を図４及び図５に示す。なお、図
４は、磁場励起型反応性イオンエッチングによってビア
ホールを形成した場合の容量値の減少率を、図５は、誘
導結合プラズマエッチングによってビアホールを形成し
た場合の容量値の減少率を示す。
クトプラグ及び配線層形成後）の容量値を試験例１と同
様に測定し、ビアホール形成前のキャパシタの初期容量
値に対する減少割合を算出した。減少割合は、あらかじ
め測定した各マスク番号におけるキャパシタ初期容量値
からビアホールを形成した後の容量値への減少を百分率
で算出した。その結果を図４及び図５に示す。なお、図
４は、磁場励起型反応性イオンエッチングによってビア
ホールを形成した場合の容量値の減少率を、図５は、誘
導結合プラズマエッチングによってビアホールを形成し
た場合の容量値の減少率を示す。
【００４３】図４によれば、磁場励起型反応性イオンエ
ッチングの場合において、マスク番号１〜４のキャパシ
タでは、ビアホールのアスペクト比が２．７〜３．４の
場合には、キャパシタ容量の減少はなく、エッチング反
応生成物の堆積及び蓄積のないビアホールが形成可能で
あることがわかった。
ッチングの場合において、マスク番号１〜４のキャパシ
タでは、ビアホールのアスペクト比が２．７〜３．４の
場合には、キャパシタ容量の減少はなく、エッチング反
応生成物の堆積及び蓄積のないビアホールが形成可能で
あることがわかった。
【００４４】また、図５によれば、誘導結合プラズマエ
ッチングの場合において、マスク番号１キャパシタで
は、いずれのアスペクト比でも、キャパシタ容量の減少
のない、エッチング反応生成物の堆積及び蓄積のないビ
アホールが形成可能であることがわかった。また、アス
ペクト比が２．７及び３．０の場合には、マスク番号１
〜５のキャパシタにおいても、キャパシタ容量の減少が
ないことがわかった。
ッチングの場合において、マスク番号１キャパシタで
は、いずれのアスペクト比でも、キャパシタ容量の減少
のない、エッチング反応生成物の堆積及び蓄積のないビ
アホールが形成可能であることがわかった。また、アス
ペクト比が２．７及び３．０の場合には、マスク番号１
〜５のキャパシタにおいても、キャパシタ容量の減少が
ないことがわかった。
【００４５】一方、アスペクト比が大きくなる（ビアホ
ールの開口面積が小さくなる）と、容量比の減少率が増
加することがわかった。
ールの開口面積が小さくなる）と、容量比の減少率が増
加することがわかった。
【００４６】このことは、以下のように考えられる。つ
まり、ドライエッチング中における電子シェーディング
効果によって、ビアホールの単位開口面積あたりの電荷
量が増加する。その結果、エッチングが進行して下地の
ＴｉＮが露出した際に、下地のＴｉＮがチャージアップ
され、ＴｉＮ表面に電荷が蓄積され、エッチングの反応
生成物が静電的にＴｉＮ表面に吸着し、ビアホール底部
に反応生成物が堆積及び蓄積が起こる。反応生成物の蓄
積により、キャパシタの下部電極とコンタクトプラグと
の間に反応生成物が介在し、もう一つのキャパシタが直
列に加えられた状態になり、下部電極と配線層との間の
キャパシタ容量が減少する。このため、上部電極とコン
タクトプラグ又は配線層との接触抵抗が大きくなった
り、オープンになったりする。特に、マスク番号６のよ
うに、キャパシタ上部電極の面積が大きく、ビアホール
の底面積が小さいほど、キャパシタ容量の減少が顕著と
なる。
まり、ドライエッチング中における電子シェーディング
効果によって、ビアホールの単位開口面積あたりの電荷
量が増加する。その結果、エッチングが進行して下地の
ＴｉＮが露出した際に、下地のＴｉＮがチャージアップ
され、ＴｉＮ表面に電荷が蓄積され、エッチングの反応
生成物が静電的にＴｉＮ表面に吸着し、ビアホール底部
に反応生成物が堆積及び蓄積が起こる。反応生成物の蓄
積により、キャパシタの下部電極とコンタクトプラグと
の間に反応生成物が介在し、もう一つのキャパシタが直
列に加えられた状態になり、下部電極と配線層との間の
キャパシタ容量が減少する。このため、上部電極とコン
タクトプラグ又は配線層との接触抵抗が大きくなった
り、オープンになったりする。特に、マスク番号６のよ
うに、キャパシタ上部電極の面積が大きく、ビアホール
の底面積が小さいほど、キャパシタ容量の減少が顕著と
なる。
【００４７】以上のことから、上記のようなキャパシタ
上の層間絶縁膜に、磁場励起型反応性イオンエッチング
装置及び誘導結合プラズマエッチング装置を用いてビア
ホールを形成する場合、マスク番号１〜４によるキャパ
シタの構造であり、かつアスペクト比が２．７〜３．０
のビアホールが、キャパシタの容量値の減少が無いか又
は少ないため、良好であることがわかった。
上の層間絶縁膜に、磁場励起型反応性イオンエッチング
装置及び誘導結合プラズマエッチング装置を用いてビア
ホールを形成する場合、マスク番号１〜４によるキャパ
シタの構造であり、かつアスペクト比が２．７〜３．０
のビアホールが、キャパシタの容量値の減少が無いか又
は少ないため、良好であることがわかった。
【００４８】なお、図４から、アスペクト比が２．７の
場合、キャパシタ上部電極の面積／ビアホール面積は、
マスク番号は１〜４では３４５倍〜３０１５倍、すなわ
ち、ビアホール面積／キャパシタ上部電極の面積が、
０．００２８〜０．０００３３である。このような範囲
となるように、キャパシタ上部電極とビアホールとの面
積を設定することにより、ビアホール底部にエッチング
反応生成物が堆積しないドライエッチングを行うことが
できる。
場合、キャパシタ上部電極の面積／ビアホール面積は、
マスク番号は１〜４では３４５倍〜３０１５倍、すなわ
ち、ビアホール面積／キャパシタ上部電極の面積が、
０．００２８〜０．０００３３である。このような範囲
となるように、キャパシタ上部電極とビアホールとの面
積を設定することにより、ビアホール底部にエッチング
反応生成物が堆積しないドライエッチングを行うことが
できる。
【００４９】また、アスペクト比が３．０の場合、キャ
パシタ上部電極の面積／ビアホール面積は、マスク番号
は１〜４では４４８倍〜３９０９倍、すなわち、ビアホ
ール面積／キャパシタ上部電極の面積が、０．００２２
〜０．０００２５である。このような範囲となるよう
に、キャパシタ上部電極とビアホールとの面積を設定す
ることにより、ビアホール底部にエッチング反応生成物
が堆積しないドライエッチングを行うことができる。
パシタ上部電極の面積／ビアホール面積は、マスク番号
は１〜４では４４８倍〜３９０９倍、すなわち、ビアホ
ール面積／キャパシタ上部電極の面積が、０．００２２
〜０．０００２５である。このような範囲となるよう
に、キャパシタ上部電極とビアホールとの面積を設定す
ることにより、ビアホール底部にエッチング反応生成物
が堆積しないドライエッチングを行うことができる。
【００５０】以下に、本発明の半導体装置の製造方法を
示す。
示す。
【００５１】まず、図１（ａ）に示すように、既知の方
法により素子分離膜５を有する半導体基板１上に、ゲー
ト電極２、ソース／ドレイン領域３からなるトランジス
タを形成し、トランジスタ上に第１層間絶縁膜４を形成
する。
法により素子分離膜５を有する半導体基板１上に、ゲー
ト電極２、ソース／ドレイン領域３からなるトランジス
タを形成し、トランジスタ上に第１層間絶縁膜４を形成
する。
【００５２】次に、図１（ｂ）に示すように、ソース／
ドレイン領域３上の第1層間絶縁膜４にコンタクトホー
ルを形成し、その上にタングステンによる第１配線膜６
をスパッタリング等で形成する。
ドレイン領域３上の第1層間絶縁膜４にコンタクトホー
ルを形成し、その上にタングステンによる第１配線膜６
をスパッタリング等で形成する。
【００５３】続いて、図１（ｃ）に示すように、既知の
方法により第1配線膜６を第1層間絶縁膜４の表面が露出
するまでエッチバックして平坦化することにより、ソー
ス／ドレイン領域３に接続するコンタクトプラグ７を形
成する。コンタクトプラグ７が埋め込まれた第1層間絶
縁膜４の上に、アルミニウムによる第２配線膜８をスパ
ッタリング等で形成し、フォトリソグラフィー及びエッ
チング技術によって、第２配線膜８を所定の形状にパタ
ーニングする。得られた第２配線膜８のうち、電気的に
浮遊状態のものを２２０×２２０μｍのサイズとする。
この第２配線膜８上に第２層間絶縁膜９を、膜厚１．１
μｍ程度のシリコン酸化膜により形成する。
方法により第1配線膜６を第1層間絶縁膜４の表面が露出
するまでエッチバックして平坦化することにより、ソー
ス／ドレイン領域３に接続するコンタクトプラグ７を形
成する。コンタクトプラグ７が埋め込まれた第1層間絶
縁膜４の上に、アルミニウムによる第２配線膜８をスパ
ッタリング等で形成し、フォトリソグラフィー及びエッ
チング技術によって、第２配線膜８を所定の形状にパタ
ーニングする。得られた第２配線膜８のうち、電気的に
浮遊状態のものを２２０×２２０μｍのサイズとする。
この第２配線膜８上に第２層間絶縁膜９を、膜厚１．１
μｍ程度のシリコン酸化膜により形成する。
【００５４】次いで、図１（ｄ）に示すように、第２配
線膜８の所定の位置にスルーホール１０を形成するため
に、レジストパターン１１を形成し、これをマスクとし
て用いて、第２層間絶縁膜９に直径０．３６μｍ程度の
スルーホール１０を１０６２個形成する。この際のスル
ーホールの形成は、誘導結合プラズマエッチャーを用
い、エッチング条件は、ソースパワーが１９００Ｗ、バ
イアスパワーが１４００Ｗ、エッチング圧力が５ｍＴｏ
ｒｒ、ガス種及び流量がＣ2Ｆ6：１０ｓｃｃｍ、Ｃ
4Ｆ8：６ｓｃｃｍ及びＡｒ：９５ｓｃｃｍとする。
線膜８の所定の位置にスルーホール１０を形成するため
に、レジストパターン１１を形成し、これをマスクとし
て用いて、第２層間絶縁膜９に直径０．３６μｍ程度の
スルーホール１０を１０６２個形成する。この際のスル
ーホールの形成は、誘導結合プラズマエッチャーを用
い、エッチング条件は、ソースパワーが１９００Ｗ、バ
イアスパワーが１４００Ｗ、エッチング圧力が５ｍＴｏ
ｒｒ、ガス種及び流量がＣ2Ｆ6：１０ｓｃｃｍ、Ｃ
4Ｆ8：６ｓｃｃｍ及びＡｒ：９５ｓｃｃｍとする。
【００５５】その後、図１（ｅ）に示すように、タング
ステン膜をスパッタリング等で形成し、上記と同様にエ
ッチバックすることにより、コンタクトプラグ１２を形
成する。続いて、コンタクトプラグ１２が埋め込まれた
第２層間絶縁膜９の上に、アルミニウム膜をスパッタリ
ング等で形成し、所定の形状にパターニングすることに
より、第３配線膜１３を形成する。
ステン膜をスパッタリング等で形成し、上記と同様にエ
ッチバックすることにより、コンタクトプラグ１２を形
成する。続いて、コンタクトプラグ１２が埋め込まれた
第２層間絶縁膜９の上に、アルミニウム膜をスパッタリ
ング等で形成し、所定の形状にパターニングすることに
より、第３配線膜１３を形成する。
【００５６】このようにして得られた多層配線構造にお
いては、スルーホール内への反応生成物の堆積及び蓄積
がなく、各配線のコンタクト抵抗の上昇は起こらず、良
好な配線構造を得ることができた。
いては、スルーホール内への反応生成物の堆積及び蓄積
がなく、各配線のコンタクト抵抗の上昇は起こらず、良
好な配線構造を得ることができた。
【００５７】
【発明の効果】本発明によれば、配線層上に配置する接
続孔の総底面積と配線層の上面積との比が１：３００〜
１００００に設定されることにより、接続孔の形成の際
に接続孔内への反応生成物等の堆積及び蓄積を有効に防
止することができ、この接続孔を介して導電材料が接続
される場合に、コンタクト抵抗の増大や変動等を防止す
ることができる。
続孔の総底面積と配線層の上面積との比が１：３００〜
１００００に設定されることにより、接続孔の形成の際
に接続孔内への反応生成物等の堆積及び蓄積を有効に防
止することができ、この接続孔を介して導電材料が接続
される場合に、コンタクト抵抗の増大や変動等を防止す
ることができる。
【００５８】特に、接続孔のアスペクト比が４以下、接
続孔の底面積が０．１〜１．０μｍ 2である場合には、
容易にコンタクト抵抗の増大や変動等を防止することが
できる。
続孔の底面積が０．１〜１．０μｍ 2である場合には、
容易にコンタクト抵抗の増大や変動等を防止することが
できる。
【００５９】また、本発明によれば、半導体基板上に第
1絶縁膜を形成し、該第1絶縁膜上に同層又は下層に存在
する導電層と接続されていない電気的に浮遊状態の配線
層を形成し、該配線層上に第２絶縁膜を形成し、前記配
線層上であって前記第２絶縁膜に、前記配線層の上面積
に対して１／３００〜１００００の総底面積となるよう
に１又は複数の接続孔を形成することにより、上記のよ
うにコンタクト抵抗の増大や変動等を防止した半導体装
置を容易に製造することが可能となる。
1絶縁膜を形成し、該第1絶縁膜上に同層又は下層に存在
する導電層と接続されていない電気的に浮遊状態の配線
層を形成し、該配線層上に第２絶縁膜を形成し、前記配
線層上であって前記第２絶縁膜に、前記配線層の上面積
に対して１／３００〜１００００の総底面積となるよう
に１又は複数の接続孔を形成することにより、上記のよ
うにコンタクト抵抗の増大や変動等を防止した半導体装
置を容易に製造することが可能となる。
【００６０】特に、配線層の第２絶縁膜に対するエッチ
ング比が１より大きくなるドライエッチング法により、
第２絶縁膜に接続孔を形成することからなる場合、こと
にエッチャントとしてＣ2Ｆ6、Ｃ4Ｆ8及びＡｒガスを用
いる誘導結合型プラズマエッチング法又はエッチャント
としてＣ4Ｆ8、ＣＯ、Ａｒ及びＯ2ガスを用いる磁場励
起型反応性イオンエッチング法であるドライエッチング
法により第２絶縁膜に接続孔を形成する場合には、接続
孔をエッチングによって形成する際に、下地の配線層に
蓄積される電荷量をコントロールすることができ、接続
孔内での反応生成物の堆積、蓄積を容易に制御すること
ができ、接続孔におけるコンタクト抵抗の増大を防止し
て、デバイスの特性を向上させることができ、信頼性の
高い半導体装置を確実に得ることが可能となる。
ング比が１より大きくなるドライエッチング法により、
第２絶縁膜に接続孔を形成することからなる場合、こと
にエッチャントとしてＣ2Ｆ6、Ｃ4Ｆ8及びＡｒガスを用
いる誘導結合型プラズマエッチング法又はエッチャント
としてＣ4Ｆ8、ＣＯ、Ａｒ及びＯ2ガスを用いる磁場励
起型反応性イオンエッチング法であるドライエッチング
法により第２絶縁膜に接続孔を形成する場合には、接続
孔をエッチングによって形成する際に、下地の配線層に
蓄積される電荷量をコントロールすることができ、接続
孔内での反応生成物の堆積、蓄積を容易に制御すること
ができ、接続孔におけるコンタクト抵抗の増大を防止し
て、デバイスの特性を向上させることができ、信頼性の
高い半導体装置を確実に得ることが可能となる。
【図１】本発明の半導体装置の製造方法の実施例を示す
概略製造工程断面図である。
概略製造工程断面図である。
【図２】本発明の半導体装置の製造方法における接続孔
の形成条件を設定するために用いた容量値測定用キャパ
シタの製造工程断面図である。
の形成条件を設定するために用いた容量値測定用キャパ
シタの製造工程断面図である。
【図３】種々のマスクを用いて接続孔を形成した場合の
選択比と上部電極の面積／ビアホールの底面積との関係
を示した図である。
選択比と上部電極の面積／ビアホールの底面積との関係
を示した図である。
【図４】アスペクト比を変更して、種々のマスクを用い
て、磁場励起型反応性イオンエッチング装置により接続
孔を形成した場合の容量値の減少割合と上部電極の面積
／ビアホールの底面積との関係を示した図である。
て、磁場励起型反応性イオンエッチング装置により接続
孔を形成した場合の容量値の減少割合と上部電極の面積
／ビアホールの底面積との関係を示した図である。
【図５】アスペクト比を変更して、種々のマスクを用い
て、誘導結合プラズマエッチング装置により接続孔を形
成した場合の容量値の減少割合と上部電極の面積／ビア
ホールの底面積との関係を示した図である。
て、誘導結合プラズマエッチング装置により接続孔を形
成した場合の容量値の減少割合と上部電極の面積／ビア
ホールの底面積との関係を示した図である。
１ 半導体基板 ２ ゲート電極 ３ ソース／ドレイン領域 ４ 第１層間絶縁膜（第１絶縁膜） ５ 素子分離膜 ６ 第１配線膜 ７ コンタクトプラグ ８ 第２配線膜（配線層） ９ 第２層間絶縁膜（第２絶縁膜） １０ スルーホール（接続孔） １１ レジストパターン １２ コンタクトプラグ １３ 第３配線膜 ２０ シリコン基板 ２１ 素子分離領域 ２２ 高濃度不純物領域 ２３ シリコン酸化膜 ２４ シリコン窒化膜 ２５ 積層膜 ２６ 層間絶縁膜 ２７ ビアホール ２８ アルミニウム膜
フロントページの続き Ｆターム(参考） 5F004 AA02 AA16 BA08 BA20 DA00 DA02 DA03 DA23 DA26 DB03 EB01 EB08 5F033 HH08 HH09 HH18 HH33 JJ19 KK08 KK19 NN02 PP15 QQ09 QQ12 QQ13 QQ31 RR04 RR06 XX09
Claims (9)
- 【請求項１】 半導体基板上に、第1絶縁膜、配線層、
該配線層上に１又は複数の接続孔が形成された第２絶縁
膜をこの順に有してなり、 前記配線層は該配線層と同層又は下層に存在する導電層
と接続されておらず、前記配線層上に配置する接続孔の
総底面積と配線層の上面積との比が１：３００〜１００
００に設定されてなる半導体装置。 - 【請求項２】 接続孔のアスペクト比が４以下である請
求項１に記載の半導体装置。 - 【請求項３】 接続孔の底面積が０．１〜１．０μｍ2
である請求項１又は２に記載の半導体装置。 - 【請求項４】 半導体基板上に第1絶縁膜を形成し、該
第1絶縁膜上に同層又は下層に存在する導電層と接続さ
れていない電気的に浮遊状態の配線層を形成し、該配線
層上に第２絶縁膜を形成し、前記配線層上であって前記
第２絶縁膜に、前記配線層の上面積に対して１／３００
〜１００００の総底面積となるように１又は複数の接続
孔を形成することを特徴とする半導体装置の製造方法。 - 【請求項５】 接続孔のアスペクト比が４以下となるよ
うに接続孔の底面積又は第２絶縁膜の膜厚を設定する請
求項４に記載の方法。 - 【請求項６】 接続孔の底面積が０．１〜１．０μｍ2
となるように接続孔を形成する請求項４又は５に記載の
方法。 - 【請求項７】 配線層の第２絶縁膜に対するエッチング
比が１より大きくなるドライエッチング法により、第２
絶縁膜に接続孔を形成することからなる請求項４〜７に
記載の方法。 - 【請求項８】 ドライエッチング法が、エッチャントと
してＣ2Ｆ6、Ｃ4Ｆ8及びＡｒガスを用いる誘導結合型プ
ラズマエッチング法である請求項７に記載の方法。 - 【請求項９】 ドライエッチング法が、エッチャントと
してＣ4Ｆ8、ＣＯ、Ａｒ及びＯ2ガスを用いる磁場励起
型反応性イオンエッチング法である請求項７に記載の半
導体装置の製造方法。
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|---|---|---|---|
| JP2000121220A JP3547364B2 (ja) | 2000-04-21 | 2000-04-21 | 半導体装置の製造方法 |
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| KR10-2001-0021082A KR100418644B1 (ko) | 2000-04-21 | 2001-04-19 | 반도체장치 및 그의 제조방법 |
| SG200102361A SG89393A1 (en) | 2000-04-21 | 2001-04-20 | Semiconductor device and process of manufacturing the same |
| DE60134189T DE60134189D1 (de) | 2000-04-21 | 2001-04-20 | Halbleiteranordnung und Herstellungsverfahren |
| EP01303619A EP1148543B1 (en) | 2000-04-21 | 2001-04-20 | Semiconductor device and process of manufacturing the same |
| CNB011212551A CN1201392C (zh) | 2000-04-21 | 2001-04-21 | 半导体器件及其制造方法 |
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| DE (1) | DE60134189D1 (ja) |
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Cited By (2)
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|---|---|---|---|---|
| JP2005252027A (ja) * | 2004-03-04 | 2005-09-15 | Nec Electronics Corp | 多層配線構造の半導体装置 |
| KR100871354B1 (ko) * | 2002-06-28 | 2008-12-02 | 매그나칩 반도체 유한회사 | 금속더미패턴을 이용한 차징손상 감소방법 |
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|---|---|---|---|---|
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| JP2003100899A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4128365B2 (ja) * | 2002-02-07 | 2008-07-30 | 東京エレクトロン株式会社 | エッチング方法及びエッチング装置 |
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