JP2001284376A - Method of manufacturing semiconductor chip - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体チップの製
造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor chip.
【０００２】[0002]
【従来の技術】半導体チップを製造する際には、同じ回
路の半導体素子が多数形成された一枚のシリコンウエハ
面上に導体回路を形成した後、切り分けることにより、
一枚のウエハから多数の半導体チップを製造している。
その製造工程の概要は、以下の通りである。まず、一面
側の所定位置にアルミニウム電極パッドが設けられ、そ
の他の部分が保護膜（パッシベーション膜）で覆われた
ウエハにおいて、その電極パッドが設けられた面上に硬
化前の硬化性樹脂を全面に積層し硬化させる。こうして
ウエハ上に絶縁層を積層しておき、例えばレーザによっ
て電極パッドに連絡するビアホールを形成し、そのビア
ホールを導電性材料で充填することにより、導体回路を
形成する。回路が複雑な場合には、さらに導体回路上に
硬化性樹脂を積層・硬化させ、その第二の絶縁層に、上
記と同様にして導体回路を形成する。このようにして、
硬化性樹脂による絶縁層と、その絶縁層の所定の位置に
設けられたビアホールを利用した導体回路とを交互に形
成することにより、ウエハ面上に半導体チップが形成さ
れる。最後に、各半導体チップを区画するダイシングス
トリートに沿って、ウエハを各チップに切り分けるダイ
シング操作を行うことにより、個々の半導体チップが製
造される。2. Description of the Related Art When a semiconductor chip is manufactured, a conductor circuit is formed on a single silicon wafer surface on which a large number of semiconductor elements having the same circuit are formed, and then the semiconductor circuit is divided.
Many semiconductor chips are manufactured from one wafer.
The outline of the manufacturing process is as follows. First, in a wafer in which an aluminum electrode pad is provided at a predetermined position on one surface and the other portion is covered with a protective film (passivation film), the curable resin before curing is entirely coated on the surface on which the electrode pad is provided. And cured. In this way, an insulating layer is stacked on the wafer, and a via hole that is connected to the electrode pad by, for example, a laser is formed, and the via hole is filled with a conductive material to form a conductive circuit. When the circuit is complicated, a curable resin is further laminated and cured on the conductor circuit, and the conductor circuit is formed on the second insulating layer in the same manner as described above. In this way,
A semiconductor chip is formed on the wafer surface by alternately forming an insulating layer made of a curable resin and a conductor circuit using a via hole provided at a predetermined position in the insulating layer. Finally, individual semiconductor chips are manufactured by performing a dicing operation of cutting a wafer into individual chips along a dicing street that partitions each semiconductor chip.
【０００３】[0003]
【発明が解決しようとする課題】ところで、ウエハ面上
に形成される絶縁層は、ウエハの片面側にのみ積層され
ることに加え、材料として使用される硬化性樹脂は硬化
時に収縮を起こす。このため、硬化性樹脂の硬化反応に
伴い、ウエハが反り変形を起こしてしまうことがあっ
た。このようなウエハの反り量は、例えば直径４インチ
のウエハにおいて、厚さ２０μｍの第一絶縁層を形成し
た場合には、ウエハの中央と端縁部分との間で１００μ
ｍ〜１５０μｍ、厚さ５０μｍ〜７０μｍの第二絶縁層
を形成した場合には、ウエハの中央と端縁部分との間で
４００μｍ〜６００μｍに達する。By the way, the insulating layer formed on the wafer surface is laminated only on one side of the wafer, and the curable resin used as a material shrinks during curing. For this reason, the wafer may be warped and deformed with the curing reaction of the curable resin. When the first insulating layer having a thickness of 20 μm is formed on a wafer having a diameter of 4 inches, for example, the amount of warpage of the wafer is 100 μm between the center and the edge of the wafer.
When a second insulating layer having a thickness of 50 to 70 μm and a thickness of 50 to 70 μm is formed, the thickness reaches 400 to 600 μm between the center and the edge of the wafer.
【０００４】本発明は、上記した事情に鑑みてなされた
ものであり、その目的は、硬化性樹脂を硬化させるとき
のウエハの反り変形を防止することのできる半導体チッ
プの製造方法を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method of manufacturing a semiconductor chip capable of preventing a wafer from being warped when a curable resin is cured. It is in.
【０００５】[0005]
【課題を解決するための手段】上記の課題を解決するた
めに請求項１の発明に係る半導体チップの製造方法は、
半導体素子形成後のウエハ面上に、硬化性樹脂層を設け
てなる半導体チップの製造方法であって、少なくとも、
(a)前記半導体素子形成後のウエハ面上に硬化前の硬化
性樹脂を積層する工程、(b)前記硬化前の硬化性樹脂に
溝部を形成する工程、(c)前記硬化性樹脂を硬化させる
工程、(d)前記ウエハを所定の大きさに切断して前記半
導体チップとする工程を備えることを特徴とする。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor chip.
A method for manufacturing a semiconductor chip comprising a curable resin layer provided on a wafer surface after forming a semiconductor element, at least,
(a) laminating a curable resin before curing on the wafer surface after the formation of the semiconductor element, (b) forming a groove in the curable resin before curing, (c) curing the curable resin And (d) cutting the wafer into a predetermined size to form the semiconductor chips.
【０００６】請求項２の発明は、請求項１に記載の製造
方法であって、前記溝部は、前記ウエハを切断するとき
のダイシングストリートに合わせて設けられていること
を特徴とする。According to a second aspect of the present invention, there is provided the manufacturing method according to the first aspect, wherein the groove is provided along a dicing street when the wafer is cut.
【０００７】[0007]
【発明の作用、および発明の効果】請求項１の発明によ
れば、硬化性樹脂を硬化させる前に、硬化性樹脂に溝部
を形成させておく。このように溝部を形成した後に、硬
化性樹脂を硬化させると、硬化性樹脂の硬化反応に伴っ
て収縮力が発生し、ウエハを反らせようとする。しかし
ながら、そのような収縮力は、溝部を挟んで隣接する２
つの区間において、互いに逆方向に向かうため、収縮力
同士が相殺される。これにより、ウエハ全体では、反り
変形を軽減させることができる。According to the first aspect of the present invention, before the curable resin is cured, a groove is formed in the curable resin. When the curable resin is cured after forming the groove as described above, a contraction force is generated along with the curing reaction of the curable resin, and the wafer tends to be warped. However, such a contraction force is caused by two adjacent grooves.
In the two sections, the contraction forces cancel each other because they go in opposite directions. As a result, the warpage of the entire wafer can be reduced.
【０００８】請求項２の発明によれば、溝部はダイシン
グストリートに合わせて設けられている。このように、
切断部分に合わせてあらかじめ溝部を設けておくことに
より、ダイシング作業を容易に行うことができる。According to the second aspect of the present invention, the groove is provided in accordance with the dicing street. in this way,
By providing grooves in advance in accordance with the cut portions, the dicing operation can be easily performed.
【０００９】[0009]
【発明の実施の形態】以下、本発明の半導体チップ１の
製造方法を具体化した一実施形態について、図１〜図４
を参照しつつ詳細に説明する。この半導体チップ１の製
造方法においては、特にウエハ２面上に硬化性樹脂７を
積層・硬化させて絶縁層１１Ａ，１１Ｂを形成する前の
工程で、ダイシングストリート９に合わせて溝部１０を
形成しておくことが特徴的である。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a method for manufacturing a semiconductor chip 1 according to the present invention will be described below with reference to FIGS.
This will be described in detail with reference to FIG. In the method of manufacturing the semiconductor chip 1, the groove 10 is formed in accordance with the dicing street 9 in a process before the hardening resin 7 is laminated and hardened on the surface of the wafer 2 to form the insulating layers 11A and 11B. It is characteristic to keep.
【００１０】半導体チップ１に使用されるウエハ２は、
シリコン単結晶製で、例えば直径４インチ、厚さ５００
μｍ程度の薄い円盤状に成形されている。このウエハ２
に、例えば一辺１５ｍｍ程度の正方形状の半導体チップ
１が縦横に整列した状態で製造される。このウエハ２の
片面（図１Ａにおいて上面側）には、所定の位置にアル
ミニウムの電極パッド３が設けられており、その他の部
分はパッシベーション膜６によって覆われている。電極
パッド３の表面には、ジンケート処理が施されている。
この処理により、ニッケルめっき層或いは、ニッケルと
銅の複合めっき層の析出を容易にすることが可能とな
る。ジンケート処理としては、例えば、ウエハ２を常温
で１０〜３０秒間、金属塩である酸化亜鉛と還元剤とし
ての水酸化ナトリウムとの混合液中に浸漬することによ
り行うことができる。The wafer 2 used for the semiconductor chip 1 is
Made of silicon single crystal, for example, 4 inches in diameter and 500 in thickness
It is formed in a thin disk shape of about μm. This wafer 2
Then, for example, a semiconductor chip 1 having a square shape with a side of about 15 mm is manufactured in a state of being arranged vertically and horizontally. On one surface (the upper surface side in FIG. 1A) of the wafer 2, an aluminum electrode pad 3 is provided at a predetermined position, and the other portion is covered with a passivation film 6. The surface of the electrode pad 3 is subjected to a zincate treatment.
This treatment makes it possible to easily deposit a nickel plating layer or a composite plating layer of nickel and copper. The zincate treatment can be performed, for example, by immersing the wafer 2 in a mixed solution of zinc oxide as a metal salt and sodium hydroxide as a reducing agent at room temperature for 10 to 30 seconds.
【００１１】次に、ウエハ２をニッケル無電解めっき浴
中に浸漬して、電極バッド３上にニッケルめっき層４を
析出させる。続いて、ウエハ２をニッケル−銅の複合め
っき液に浸漬し、ニッケルめっき層４上に厚さ０．０１
μｍ〜５μｍのニッケルと銅との複合めっき層５を形成
する。Next, the wafer 2 is immersed in a nickel electroless plating bath to deposit a nickel plating layer 4 on the electrode pad 3. Subsequently, the wafer 2 is immersed in a nickel-copper composite plating solution, and a thickness of 0.01 mm is formed on the nickel plating layer 4.
A composite plating layer 5 of nickel and copper having a thickness of 5 μm to 5 μm is formed.
【００１２】次いで、全面に感光性の硬化性樹脂７を塗
布する（図１Ａ）。硬化性樹脂７としては、例えば感光
性のエポキシ樹脂やポリイミド樹脂を使用することがで
きる。次に、露光・現像処理を施すことにより、ダイシ
ングストリート９に整合する位置に、硬化性樹脂７の上
面からパッシベーション膜６に至る溝部１０Ａを形成す
る。また、同時にビアホール８Ａを形成する（図１
Ｂ）。こうして溝部１０Ａとビアホール８Ａを形成した
後に、硬化性樹脂７の硬化反応を行うことで、厚さが約
２０μｍの第一絶縁層１１Ａを形成する。このように、
硬化性樹脂７の硬化反応を行う前に溝部１０Ａを形成し
ておくことで、硬化反応に伴うウエハ２の反り変形を軽
減させることができる。Next, a photosensitive curable resin 7 is applied to the entire surface (FIG. 1A). As the curable resin 7, for example, a photosensitive epoxy resin or a polyimide resin can be used. Next, by performing exposure / development processing, a groove 10 </ b> A extending from the upper surface of the curable resin 7 to the passivation film 6 is formed at a position matching the dicing street 9. At the same time, a via hole 8A is formed (FIG. 1).
B). After forming the groove 10A and the via hole 8A in this manner, a curing reaction of the curable resin 7 is performed to form the first insulating layer 11A having a thickness of about 20 μm. in this way,
By forming the grooves 10A before the curing reaction of the curable resin 7, the warpage of the wafer 2 due to the curing reaction can be reduced.
【００１３】この実施形態では、感光性の硬化性樹脂７
を用いて溝部１０Ａとビアホール８Ａとを同時に形成し
たが、溝部１０Ａのみ形成、硬化した後、炭酸ガスレー
ザを用いてビアホール８Ａを形成することも可能であ
る。なお、ビアホール８Ａを形成した後に、ビアホール
８Ａの内部に残留する樹脂を取り除くためのデスミア処
理を行う。次に、ビアホール８Ａ内に無電解銅めっきを
充填して、ビア１２を形成するとともに、第一絶縁層１
１Ａ上に導体回路１３を形成する（図１Ｃ）。In this embodiment, the photosensitive curable resin 7
Although the groove 10A and the via hole 8A were formed at the same time by using the method described above, it is also possible to form the via hole 8A using a carbon dioxide gas laser after forming and curing only the groove 10A. After forming the via hole 8A, a desmear process is performed to remove the resin remaining inside the via hole 8A. Next, the via holes 8A are filled with electroless copper plating to form the vias 12 and the first insulating layer 1A.
The conductor circuit 13 is formed on 1A (FIG. 1C).
【００１４】次に、第一絶縁層１１Ａ上に、感光性の硬
化性樹脂７を塗布した後に、ダイシングストリート９の
形状に合わせたマスクを施しておき、露光・現像処理を
行って硬化性樹脂７を硬化させる前に、硬化性樹脂７に
パッシベーション膜６に至る溝部１０を形成しておく
（図２Ｄ）。こうして溝部１０を形成した後に、硬化性
樹脂７の硬化反応を行い、厚さ５０μｍ〜７０μｍの第
二絶縁層１１Ｂを形成する。この硬化反応の際には、硬
化性樹脂７の収縮によってウエハ２を反らせようとする
が、そのような収縮力は、溝部１０を挟んで隣接する２
つの区間において、互いに逆方向に向かうため、収縮力
同士が相殺される。このため、ウエハ２全体では、反り
変形を軽減させることができる。特に本実施形態では、
第一絶縁層１１Ａよりも第二絶縁層１１Ｂの方が厚みが
大きいので、硬化反応に伴ってウエハ２を反らせようと
する収縮力が大きくなるため、第二絶縁層１１Ｂを形成
する前に溝部１０を設けておく効果が大きい。Next, after the photosensitive curable resin 7 is applied on the first insulating layer 11A, a mask corresponding to the shape of the dicing street 9 is applied, and the curable resin is exposed and developed. Before hardening 7, a groove 10 reaching the passivation film 6 is formed in the curable resin 7 (FIG. 2D). After forming the groove 10 in this manner, a curing reaction of the curable resin 7 is performed to form the second insulating layer 11B having a thickness of 50 μm to 70 μm. At the time of this curing reaction, the wafer 2 is warped by the contraction of the curable resin 7.
In the two sections, the contraction forces cancel each other because they go in opposite directions. For this reason, the warpage of the entire wafer 2 can be reduced. Particularly in the present embodiment,
Since the thickness of the second insulating layer 11B is larger than that of the first insulating layer 11A, the contraction force for warping the wafer 2 in accordance with the curing reaction becomes large. Therefore, the groove portion is formed before the second insulating layer 11B is formed. The effect of providing 10 is great.
【００１５】さらに、例えば炭酸ガスレーザにより、第
二絶縁層１１Ｂの表面から導体回路１３に至るビアホー
ル８Ｂを形成する（図２Ｅ）。このとき、第二絶縁層１
１Ｂの上面にポリエチレンテレフタレート製の保護フィ
ルム（図示せず）を貼り付けておくことができる。この
ようにＰＥＴフィルムを貼り付けておくことで、ビアホ
ール８Ｂの開口縁がすり鉢状に拡がってしまうことを防
止できる。この後、ビアホール８Ｂ内部に残留する樹脂
を取り除くためのデスミア処理を行う。次に、第二絶縁
層１１Ｂ、ビアホール８Ｂおよび溝部１０の表面に、無
電解めっきにより銅めっき膜１４を形成する（図２
Ｆ）。その後、例えばパラジウム触媒（アトテック製）
を付与することにより、銅めっき膜１４に触媒核を付与
しておく。Further, a via hole 8B extending from the surface of the second insulating layer 11B to the conductor circuit 13 is formed by, for example, a carbon dioxide laser (FIG. 2E). At this time, the second insulating layer 1
A protective film (not shown) made of polyethylene terephthalate can be attached to the upper surface of 1B. By sticking the PET film in this way, it is possible to prevent the opening edge of the via hole 8B from spreading in a mortar shape. Thereafter, a desmear process for removing the resin remaining inside the via hole 8B is performed. Next, a copper plating film 14 is formed on the surfaces of the second insulating layer 11B, the via holes 8B, and the grooves 10 by electroless plating.
F). Then, for example, a palladium catalyst (made by Atotech)
, A catalyst nucleus is provided on the copper plating film 14.
【００１６】次に、この銅めっき膜１４の面上に、例え
ばスピンコートにより感光性のレジスト１５を積層して
おき、所定のパターンをマスクした状態で露光・現像処
理を行うことにより、レジスト１５にビアホール８Ｂと
同心でかつビアホール８Ｂの直径よりも一回り大きな直
径を備えた開口部１５Ａを形成する（図２Ｇ）。Next, a photosensitive resist 15 is laminated on the surface of the copper plating film 14 by, for example, spin coating, and is exposed and developed while a predetermined pattern is masked. An opening 15A concentric with the via hole 8B and having a diameter slightly larger than the diameter of the via hole 8B is formed (FIG. 2G).
【００１７】次に、電解めっきを行うことにより、銅め
っき膜１４上の開口部１５Ａに相当する位置に銅を析出
させ、バンプパッド１６を形成する（図３Ｈ）。次い
で、レジスト１５を剥離し（図３Ｉ）、ライトエッチン
グすることにより銅めっき膜１４を除去する（図３
Ｊ）。次いで、感光性のソルダレジスト１７を全面に塗
布する（図３Ｋ）。ソルダレジスト１７を露光・現像処
理することにより、ソルダレジスト１７にバンプパッド
１６の中央部を開放する開口部１８を設けるとともに、
ダイシングストリート９の上面部分に設けられた溝部１
０を開放する（図４Ｌ）。なお、開口部１８は、半導体
チップ１を他のプリント基板等に接続する際に用いるは
んだバンプ１９を形成するために使用される。Next, by performing electrolytic plating, copper is deposited at a position corresponding to the opening 15A on the copper plating film 14 to form a bump pad 16 (FIG. 3H). Next, the resist 15 is stripped (FIG. 3I), and the copper plating film 14 is removed by light etching (FIG. 3).
J). Next, a photosensitive solder resist 17 is applied on the entire surface (FIG. 3K). By exposing and developing the solder resist 17, an opening 18 that opens the center of the bump pad 16 is provided in the solder resist 17,
Groove 1 provided on the upper surface of dicing street 9
0 is released (FIG. 4L). The opening 18 is used to form a solder bump 19 used when connecting the semiconductor chip 1 to another printed circuit board or the like.
【００１８】最後に、溝部１０およびダイシングストリ
ート９に沿ってウエハ２を切り分けるダイシング操作を
行うことにより、半導体チップ１の製造が完了する（図
４Ｍ）。Finally, by performing a dicing operation for cutting the wafer 2 along the groove 10 and the dicing street 9, the manufacture of the semiconductor chip 1 is completed (FIG. 4M).
【００１９】以上のように、本実施形態によれば、ウエ
ハ２面上に積層した硬化性樹脂７を硬化させる前に、硬
化性樹脂７に溝部１０を形成しておく（図１Ｂおよび図
２Ｄ参照）。このように溝部１０を形成した後に、硬化
性樹脂７を硬化させると、硬化性樹脂７の硬化反応に伴
って、収縮力が発生し、ウエハ２を反らせようとする。
しかしながら、そのような収縮力は、溝部１０を挟んで
隣接する２つの区間において、互いに逆方向に向かうた
め、収縮力同士が相殺される。これにより、ウエハ２全
体では、反り変形を軽減させることができる。As described above, according to the present embodiment, before the curable resin 7 laminated on the surface of the wafer 2 is cured, the groove 10 is formed in the curable resin 7 (FIGS. 1B and 2D). reference). When the curable resin 7 is cured after forming the groove 10 in this manner, a shrinking force is generated along with the curing reaction of the curable resin 7, and the wafer 2 tends to warp.
However, such contraction forces go in opposite directions in two sections adjacent to each other with the groove 10 interposed therebetween, so that the contraction forces cancel each other. Thereby, the warpage of the entire wafer 2 can be reduced.
【００２０】また、溝部１０はダイシングストリート９
に合わせて設けられている。このように、切断部分に合
わせてあらかじめ溝部１０を設けておくことにより、ダ
イシング作業を容易に行うことができる。The groove 10 is provided in the dicing street 9.
It is provided according to. In this manner, by providing the groove 10 in advance in accordance with the cut portion, the dicing operation can be easily performed.
【００２１】なお、本発明は以下のように変形して実施
することもできる。また、本発明の技術的範囲は、これ
らの実施形態によって限定されるものではなく、均等の
範囲にまで及ぶものである。 （１）本実施形態では、溝部１０をダイシングストリー
ト９に合わせて形成したが、本発明によれば、必ずしも
溝部とダイシングストリートとの位置を合わせる必要は
ない。 （２）本実施形態では、溝部１０は第一絶縁層１１Ａ及
び第二絶縁層１１Ｂのいずれについても形成されている
が、本発明によれば、溝部は、少なくともいずれかの絶
縁層に設けられていればよい。なお、本実施形態では、
より厚い側の第二絶縁層１１Ｂにのみ溝部１０を設ける
ようにしてもよい。 また、絶縁層が三層以上に及ぶ場合には、最も厚い（硬
化させるときの収縮力が強い）絶縁層を形成する樹脂を
硬化させる前に溝部を設けておけばよい。なお、そのよ
うな場合にも、勿論全層について溝部を設けるようにし
ておいてもよい。The present invention can be modified and implemented as follows. The technical scope of the present invention is not limited by these embodiments, but extends to an equivalent range. (1) In the present embodiment, the groove 10 is formed so as to match the dicing street 9, but according to the present invention, the position of the groove and the dicing street do not always need to be aligned. (2) In the present embodiment, the groove 10 is formed on both the first insulating layer 11A and the second insulating layer 11B. However, according to the present invention, the groove is provided on at least one of the insulating layers. It should just be. In the present embodiment,
The groove 10 may be provided only on the thicker second insulating layer 11B. In the case where the number of insulating layers is three or more, grooves may be provided before the resin that forms the thickest insulating layer (having a strong shrinkage force upon curing) is cured. In such a case, of course, grooves may be provided for all layers.
【図１】本実施形態における半導体チップの製造方法を
示す図−１ （Ａ）所定位置に設けられたアルミニウムパッド上にニ
ッケルめっき層および複合めっきパッドを形成し、さら
に硬化性樹脂を積層したときの硬化反応前の断面図 （Ｂ）硬化性樹脂に溝部およびビアホールを設けた後に
硬化させて第一絶縁層を形成したときの断面図 （Ｃ）ビアホールを充填し、第一絶縁層上に導体回路を
形成したときの断面図 （Ｄ）第一絶縁層上に硬化性樹脂を積層し、硬化反応前
に溝部を設けたときの断面図FIG. 1 shows a method of manufacturing a semiconductor chip in this embodiment. FIG. 1 (A) When a nickel plating layer and a composite plating pad are formed on an aluminum pad provided at a predetermined position, and a curable resin is further laminated. (B) Cross-section before curing reaction (B) Cross-section when curing and forming a first insulating layer by providing a groove and a via hole in the curable resin (C) Filling via-hole and placing conductor on first insulating layer Sectional view when a circuit is formed (D) Sectional view when a curable resin is laminated on a first insulating layer and a groove is provided before a curing reaction
【図２】本実施形態の半導体チップの製造方法を示す図
−２ （Ｅ）第二絶縁層にビアホールを形成したときの断面図 （Ｆ）第二絶縁層表面に銅めっき膜を形成したときの断
面図 （Ｇ）無電解銅めっき膜上にレジストを設けたときの断
面図 （Ｈ）バンプバッドを形成したときの断面図FIG. 2 shows a method of manufacturing a semiconductor chip of the present embodiment. FIG. 2 (E) Cross-sectional view when a via hole is formed in the second insulating layer. (F) When a copper plating film is formed on the surface of the second insulating layer. (G) Cross-sectional view when a resist is provided on an electroless copper plating film. (H) Cross-sectional view when a bump pad is formed.
【図３】本実施形態の半導体チップの製造方法を示す図
−３ （Ｉ）レジストを剥離したときの断面図 （Ｊ）銅めっき膜を除去したときの断面図 （Ｋ）ソルダレジストを設けたときの断面図 （Ｌ）ソルダレジストに開口部を設けたときの断面図FIG. 3 shows a method of manufacturing a semiconductor chip according to the present embodiment. FIG. 3 (I) Cross-sectional view when resist is removed. (J) Cross-sectional view when copper plating film is removed. (K) Solder resist is provided. (L) Cross-sectional view when an opening is provided in the solder resist
【図４】本実施形態の半導体チップの製造方法を示す図
−４ （Ｍ）ダイシングストリートに沿って切断したときの半
導体チップの断面図FIG. 4 is a view showing a method of manufacturing a semiconductor chip according to the embodiment;
１…半導体チップ ２…ウエハ ７…硬化性樹脂 ９…ダイシングストリート １０，１０Ａ…溝部 DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip 2 ... Wafer 7 ... Curable resin 9 ... Dicing street 10, 10A ... Groove part
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 JJ01 KK07 KK08 KK11 KK12 MM01 PP28 QQ37 QQ54 RR22 SS22 TT03 VV07 5F061 AA01 CA10 CB13 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F033 HH11 JJ01 KK07 KK08 KK11 KK12 MM01 PP28 QQ37 QQ54 RR22 SS22 TT03 VV07 5F061 AA01 CA10 CB13
Claims (2)
性樹脂層を設けてなる半導体チップの製造方法であっ
て、少なくとも、 (a)前記半導体素子形成後のウエハ面上に硬化前の硬化
性樹脂を積層する工程、 (b)前記硬化前の硬化性樹脂に溝部を形成する工程、 (c)前記硬化性樹脂を硬化させる工程、 (d)前記ウエハを所定の大きさに切断して前記半導体チ
ップとする工程を備えることを特徴とする半導体チップ
の製造方法。1. A method of manufacturing a semiconductor chip, comprising: providing a curable resin layer on a wafer surface after a semiconductor element is formed, wherein at least (a) the method comprises: Laminating a curable resin, (b) forming a groove in the curable resin before curing, (c) curing the curable resin, (d) cutting the wafer to a predetermined size. A method for manufacturing a semiconductor chip, comprising:
のダイシングストリートに合わせて設けられていること
を特徴とする請求項１に記載の半導体チップの製造方
法。2. The method according to claim 1, wherein the groove is provided in accordance with a dicing street when the wafer is cut.
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|---|---|---|---|---|
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