JP2001274279A - 多層配線基板 - Google Patents
多層配線基板Info
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Abstract
について、高密度化された半導体素子と効率よく電気的
接続を行ない、積層数の低減を図り、しかも最下層に位
置する信号配線展開部における線路導体間のクロストー
クノイズを低減する。 【解決手段】 半導体素子Dの搭載領域Mの下部に接地
または電源導体層GL/PLと線路配線層CLとから成
る信号配線展開部を具備し、この周囲に、所定の各区分
領域においてそれぞれ平行配線群から成る第1の配線層
L1と、これに直交する平行配線群から成る第2の配線
層L2とから成る平行配線部を具備して成り、半導体素
子Dが信号配線展開部を介して平行配線部の平行配線群
と接続される多層配線基板であって、最下層に位置する
線路配線層CLLとその直上の接地または電源導体層G
L/PLとの間隔h4を他の間隔h3・h2よりも小さ
くした。
Description
用される多層配線基板に関し、より詳細には高速で作動
する半導体素子を搭載する多層配線基板における配線構
造に関するものである。
子が搭載され、電子回路基板等に使用される多層配線基
板においては、内部配線用の配線導体の形成にあたっ
て、アルミナ等のセラミックスから成る絶縁層とタング
ステン(W)等の高融点金属から成る配線導体とを交互
に積層して多層配線基板を形成していた。
用配線導体のうち信号配線は通常ストリップ線路構造と
されており、信号配線として形成された配線導体の上下
に絶縁層を介していわゆるベタパターン形状の広面積の
接地(グランド)層または電源層が形成されていた。
高速化に伴い、比誘電率が10程度であるアルミナセラミ
ックスに代えて比誘電率が3.5〜5と比較的小さいポリ
イミド樹脂やエポキシ樹脂を用いて絶縁層を形成し、こ
の絶縁層上に蒸着法やスパッタリング法等の気相成長法
による薄膜形成技術を用いて銅(Cu)からなる内部配
線用導体層を形成し、フォトリソグラフィ法により微細
なパターンの配線導体を形成して、この絶縁層と配線導
体とを多層化することにより高密度・高機能でかつ半導
体素子の高速作動が可能となる多層配線基板を得ること
も行なわれていた。
として、配線のインピーダンスの低減や信号配線間のク
ロストークの低減等を図り、しかも高密度配線を実現す
るために、各絶縁層の上面に平行配線群を形成し、これ
を互いに直交させて多層化して、各層の配線群のうち所
定の配線同士をビア導体やスルーホール導体等の貫通導
体を介して電気的に接続する構造が提案されている。こ
の平行配線群を有する多層配線基板においては、この多
層配線基板に搭載される半導体素子等の電子部品とこの
多層配線基板が実装される実装ボードとを電気的に接続
するために、多層配線基板内で各平行配線群のうちから
適当な配線を選択し、異なる配線層間における配線同士
の接続はビア導体等の貫通導体を介して行なわれる。
でもMPU(Microprocessing Unit)等の半導体集積回
路に関しては、高速化と高密度化に伴う多ピン化(多入
出力電極化)が進み、動作周波数ではGHz帯のもの
が、またピン(入出力電極)数では2000ピンを超えるよ
うなものが見られるようになっている。
ストリップ線路構造の配線層を有する多層配線基板で
は、多ピン化によるシグナル数の増加に対し、これを信
号配線で展開するための展開層数の増加により配線層の
積層数が大幅に増加してしまい、多層配線基板が厚くか
つ大型となってしまうという問題点があった。また、動
作周波数の高周波化と配線の高密度化により、ストリッ
プ線路構造の信号配線間のクロストークノイズが増加し
てしまうという問題点もあった。
線群を有する多層配線基板によれば、信号配線と電源配
線または接地配線とを同一配線層内に配設することによ
り、多ピン化による積層数の増加に対する影響を小さく
することができるとともに、信号配線間のクロストーク
も抑えることができる。
の増加に伴ってその電極間隔が200μm〜150μm、さら
にはそれ以下と小さくなって、上記の平行配線群を有す
る多層配線基板における通常の配線間隔よりも狭い間隔
となってきており、また、半導体素子の入出力電極の配
置設計も多種多様であるため、従来の直交させた平行配
線群を有する多層配線基板では、このような入出力電極
と平行配線群の対応する信号配線とを電気的に接続する
ことが非常に困難となっており、その優れた電気的特性
を活かしつつ半導体素子を良好に接続させることが困難
であるという問題点があった。
4783号において、直交させた平行配線群を有する多層配
線基板にストリップ線路構造の配線部を導入して、半導
体素子の入出力端子から平行配線群までの間に両者を接
続するストリップ線路部を具備し、これにより端子間隔
と配置設計を平行配線群に適した構成に変更して接続す
る多層配線基板を提案した。
用いる配線基板に採用した場合、その配線導体の層構成
は、例えば次のようなものとされる。すなわち、多層配
線基板の最上面の第1層はMPUをフリップチップ実装
により搭載するためのフリップチップパッド配設層、そ
の直下の第2層はストリップ線路部の上部導体層を兼ね
た広面積の電源または接地導体層、第3層は中央部に配
置された信号配線展開部としてのストリップ線路部を構
成する多数の線路導体とその周囲に配置された平行配線
部を構成する所定の区分領域にそれぞれ中央部から周辺
へ向かう多数の平行配線群とから成る配線導体層、第4
層は中央部に配置されたストリップ線路部を構成する電
源または接地導体層としての下部導体層とその周囲に配
置された平行配線部を構成する前記所定の区分領域でそ
れぞれ第3層の平行配線群と直交するように配設された
平行配線群とから成る配線導体層、第5層は基本的に第
3層と同じ構成の配線導体層、最下面の第6層はこの多
層配線基板を外部電気回路基板に搭載実装するためのL
GA(ランドグリッドアレイ)パッド配設層とされる。
おいては、第3層の中央部の信号配線展開部を構成する
多数の線路導体はその上下に電源または接地導体層が位
置するストリップ線路構造となるのに対し、第5層の中
央部の信号配線展開部を構成する多数の線路導体はその
上部にしか電源または接地導体層を有しない、いわゆる
マイクロストリップ線路に相当するような構造となる。
そのため、第5層の信号配線展開層では、その線路導体
と第4層の電源または接地導体層との電磁気的な結合が
弱くなり、隣接する線路導体間における電磁気的な結合
が強くなってしまい、その結果、第5の信号配線展開層
における線路導体間のクロストークノイズが大きくなっ
てしまうという問題点があった。
であり、その目的は、交互に積層された平行配線群を有
する多層配線基板について、その優れた電気的特性を活
かしつつ高密度化された入出力電極を有する半導体素子
と効率よく電気的接続を行なうことができ、しかも積層
数の低減を図ることができ、さらに、最下層に位置する
信号配線展開部における線路導体間のクロストークノイ
ズを低減できる、半導体素子等を搭載する電子回路基板
等に好適な多層配線基板を提供することにある。
は、複数の絶縁層と配線層とが順次積層されて成り、上
面の中央部に設けられた半導体素子の搭載領域の下部
に、複数の接地または電源導体層と前記半導体素子が第
1の貫通導体群を介して電気的に接続される複数の線路
導体から成る複数の線路配線層とが交互に積層されて成
る信号配線展開部を具備するとともに、この信号配線展
開部の周囲に、前記線路配線層と同一面内に形成され、
前記搭載領域内に交点を有する2〜4本の直線で中心角
が略等しくなるように区分された各区分領域においてそ
れぞれ前記交点側に向かう平行配線群から成る第1の配
線層と、前記接地または電源導体層と同一面内に形成さ
れ、前記各区分領域においてそれぞれ前記第1の配線層
と直交する平行配線群から成る第2の配線層とを第2の
貫通導体群で電気的に接続して成る平行配線部を具備し
て成り、前記半導体素子が前記線路配線層を介して前記
第1の配線層と電気的に接続される多層配線基板であっ
て、最下層に位置する前記線路配線層とその直上の前記
接地または電源導体層との間隔を、他の前記線路配線層
と前記接地または電源導体層との間隔よりも小さくした
ことを特徴とするものである。
おいて、前記第1および第2の配線層の平行配線群は、
それぞれ複数の信号配線と、各信号配線に隣接する電源
配線または接地配線とを有することを特徴とするもので
ある。
子の搭載領域の下部に位置する多層配線基板の内部に、
上記構成の信号配線展開部を具備するとともに、その周
囲に上記構成の平行配線部を具備して成り、搭載される
半導体素子が信号配線展開部の線路配線層を介して平行
配線部の第1の配線層と電気的に接続されるようにした
ことから、狭ピッチで極めて高密度に配設された半導体
素子の入出力電極に接続された配線を信号配線展開部に
おいて線路導体の配線ピッチ(配線間隔)を拡げ、また
信号配線・電源配線・接地配線を再配列して、平行配線
部に適した広ピッチの配線に展開し再配列して接続する
ことができるので、平行配線群が有する優れた電気的特
性を活かしつつ、高密度化された入出力電極を有する半
導体素子と効率よく電気的接続を行なうことができる。
しかも、信号配線展開部により、その線路配線層を複数
積層して設けることにより、半導体素子からの信号配線
・電源配線・接地配線を効率よく再配列してその周囲の
平行配線部との接続に最適な配線に設定して平行配線部
に展開することができるので、半導体素子の高密度化に
対応して多層化を図る場合にも、配線設計を最適化して
その積層数を低減させることが可能となる。
る線路配線層とその直上の接地または電源導体層との間
隔を、他の線路配線層と接地または電源導体層との間隔
よりも小さくしたことから、最下層に位置する線路配線
層とその直上の接地または電源導体層との電磁気的な結
合力を他の線路配線層と接地または電源導体層との結合
力と同程度に強めることができ、その結果、最下層に位
置する線路配線層内における隣接する信号用の線路導体
間の結合を弱めることができて、この層における信号用
の線路導体間のクロストークノイズを低減させることが
できる。
いて添付図面に示す実施例に基づき詳細に説明する。
板の実施の形態の一例を示す各絶縁層毎の平面図であ
り、図1は多層配線基板の最上面に位置する、MPU等
の半導体素子をフリップチップ実装により搭載するため
のフリップチップパッド配設層が形成された第1層目の
絶縁層の上面図、図2はその下に位置する、信号配線展
開部としてのストリップ線路部の上部導体層を兼ねた広
面積の電源または接地導体層が形成された第2層目の絶
縁層の上面図、図3はその下に位置する、中央部に配置
された信号配線展開部としてのストリップ線路部を構成
する多数の線路導体と、その周囲に配置された平行配線
部を構成する所定の区分領域にそれぞれ中央部から周辺
へ向かう多数の平行配線群とから成る第1の配線層とが
形成された第3層目の絶縁層の上面図、図4はその下に
位置する、中央部に配置された信号配線展開部としての
ストリップ線路部を構成する電源または接地導体層とし
ての下部導体層と、その周囲に配置された平行配線部を
構成する前記所定の区分領域でそれぞれ第1の配線層の
平行配線群と直交するように配設された平行配線群とか
ら成る第2の配線層とが形成された第4層目の絶縁層の
上面図、図5はその下に位置する、第3層目の絶縁層と
基本的に同様の構成の配線導体層が形成された第5層目
の絶縁層の上面図、図6は多層配線基板の最下面に位置
し、この多層配線基板を外部電気回路基板に搭載実装す
るためのLGAパッド配設層が形成された第5層目の絶
縁層の下面図を示している。また、図7はこれらを積層
した状態の多層配線基板の部分断面図を示している。
れ第1層目〜第5層目の絶縁層であり、この例では、第
1層目の絶縁層I1は多層配線基板の最上面を構成する
最上層となり、第5層目の絶縁層I5は最下面を構成す
る最下層となっている。また、集積回路素子等の半導体
素子Dが、第1層目の絶縁層I1の上面、すなわちこの
多層配線基板の上面側の表面の中央部に設けられた、フ
リップチップパッドFP等の接続パッドが配設された搭
載領域Mに搭載される。
層I2の上面に配設された、上側導体層としての接地導
体層、CLは同じく第3層目の絶縁層I3の上面に配設
された複数の線路導体Cから成る線路配線層、PLは同
じく第4層目の絶縁層I4の上面に配設された、下側導
体層としての電源導体層、CLLは同じく第5層目の絶
縁層I5の上面に配設された複数の線路導体Cから成
る、最下層に位置する線路配線層であり、これら接地導
体層GL・線路配線層CL・電源導体層PL・線路配線
層CLLにより信号配線展開部が形成されている。
貫通導体群T1を介して多層配線基板表面の搭載領域M
に導出されてそれぞれ対応するフリップチップパッドF
Pに電気的に接続され、これを介して、搭載される半導
体素子Dの各端子電極に電気的に接続される。なお、図
1〜図6中において、第1の貫通導体群T1・T2・T
3のうちの主な貫通導体についてはいずれも丸印で示し
ている。
た接地導体層である。この接地導体層GLは、複数の線
路導体Cから成る線路配線層CLおよび電源導体層PL
とともに信号配線展開部を構成して、半導体素子Dを後
述する第1の配線層L1の平行配線群に効率よく電気的
に接続するための再配列を可能にするとともに、電磁波
ノイズに対するシールド効果をも有するものである。こ
のような接地導体層GLは、多層配線基板において例え
ば第1層目の導体層として、下方に形成される信号配線
展開部および平行配線部の各導体層・各配線層のほぼ全
領域を覆うように、多層配線基板の仕様に応じて適宜形
成される。このような接地導体層GLを形成することに
より、半導体素子Dと第1の配線層L1との間で接地配
線を効率的に接続できるように再配列させることがで
き、また電磁波ノイズに対して良好なシールド効果を有
する多層配線基板を得ることができる。
の下方に形成された、複数の線路導体Cから成る線路配
線層である。この線路配線層CLは、接地導体層GLお
よび電源導体層PLとともに信号配線展開部を構成し
て、半導体素子Dを後述する第1の配線層L1の平行配
線群に効率よく電気的に接続するための再配列を可能に
するものである。この線路配線層CLの各線路導体C
は、前述のように、接地導体層GLとは電気的に絶縁さ
れてこの層を貫通している第1の貫通導体群T1を介し
て、搭載領域Mに搭載される半導体素子Dの対応する各
電極と電気的に接続される。
下方に位置するように形成された、第4の絶縁層I4の
表面に形成された電源導体層である。この電源導体層P
Lは、複数の線路導体Cから成る接地導体層GLおよび
線路配線層CLとともに信号配線展開部を構成して、半
導体素子Dを後述する第1の配線層L1の平行配線群に
効率よく電気的に接続するための再配列を可能にするも
のである。このような電源導体層PLは、多層配線基板
の信号配線展開部の各線路導体Cが配設されるほぼ全領
域を覆うように、多層配線基板の仕様に応じて適宜形成
される。
PLの下方に位置するように形成され、第5層目の絶縁
層I5の上面に配設された複数の線路導体Cから成る、
最下層に位置する線路配線層である。この線路配線層C
LLも、電源導体層PLとともに信号配線展開部を構成
して、半導体素子Dを後述する第1の配線層L1の平行
配線群に効率よく電気的に接続するための再配列を可能
にするものである。この最下層に位置する線路配線層C
LLの各線路導体Cも、接地導体層GLおよび電源導体
層PLとは電気的に絶縁されてこれらの層を貫通してい
る第1の貫通導体群T1を介して、搭載領域Mに搭載さ
れる半導体素子Dの対応する各電極と電気的に接続され
る。
第4および第5の絶縁層I3・I4・I5の上面に形成
された第1および第2の配線層である。また、P1およ
びP2はそれぞれ第1および第2の配線層L1・L2中
の電源配線、G1およびG2はそれぞれ第1および第2
配線層L1・L2中の接地配線、S1およびS2はそれ
ぞれ第1および第2の配線層L1・L2中の信号配線を
示している。
配線S1・S2は、それぞれ異なる信号を伝送するもの
としてもよく、同じ平面に配設された複数の電源配線P
1・P2はそれぞれ異なる電源を供給するものとしても
よい。
1の配線層L1は、各絶縁層I3・I5の中央部に対応
する搭載領域M内に交点を有する、図3・図5中に一点
鎖線で示した2本の直線で中心角が略等しくなるように
区分された各区分領域において、それぞれ交点側すなわ
ち各絶縁層I3・I5の中央部の搭載領域M側に向かう
平行配線群で構成されている。ここでは、略正方形状の
各絶縁層I3・I5の対角線に沿った、交点が搭載領域
M内に位置する2本の直線で中心角が約90度になるよう
に区分された4つの区分領域を設定した場合の例を示し
ている。
L2は、この各区分領域(図4中にも同じく一点鎖線で
示す)においてそれぞれ第1の配線層L1の平行配線群
と直交する平行配線群で構成されている。そして、ここ
では、第2の配線層L2のうち各区分領域の平行配線群
の電源配線P2および接地配線G2が接続されて、略正
方形状の第4の絶縁層I4の各辺に平行な配線を有する
略正方形状の環状配線を形成している場合の例を示して
いる。
に区分領域を設定し、各区分領域においてそれぞれ互い
に直交する平行配線群が形成された積層配線体を具備し
たことにより、第2の配線層L2を構成する平行配線群
の接地配線G2および電源配線P2は第4の絶縁層I4
の中央部を取り囲むようにほぼ環状の配線構造をとるこ
ととなり、これら接地配線G2および電源配線P2を最
適化することにより、外部からの電磁波ノイズの侵入や
外部への不要な電磁波ノイズの放射をシールドする効果
を有するものとなり、配線間のクロストークノイズを低
減させることができるとともに、EMI対策としても効
果を有するものとなる。
線層中の最外周側の環状配線が接地配線G2である場合
には、この環状の接地配線G2により非常に効果的に電
磁波ノイズに対してシールド効果を有するものとなり、
さらに有効なEMI対策を施すことができる。
線部を構成する各区分領域の設定として、上述の例の他
にも、第4の絶縁層I4の中央部に対応する搭載領域M
内に交点を有する、略正方形状の第4の絶縁層I4の辺
のほぼ中央を通る辺に平行な直線に沿った2本の直線で
中心角が約90度になるように区分された4つの区分領域
を設定してもよく、3本の直線で中心角が約60度と略等
しくなるように区分された6つの区分領域を設定しても
よく、さらに、4本の直線で中心角が約45度と略等しく
なるように区分された8つの区分領域を設定してもよ
い。
と同様に、同じ平面上の左右の信号配線S1・S2間の
クロストークノイズを良好に低減することができ、電源
配線P1・P2および接地配線G1・G2のインダクタ
ンスを減少させることができて、電源ノイズおよび接地
ノイズを効果的に低減することができる。また、第2の
配線層L2を構成する平行配線群の配線がそれらが形成
された絶縁層の中央部を取り囲むように環状の配線構造
をとっており、これにより、外部からの電磁波ノイズの
侵入や外部への不要な電磁波ノイズの放射をシールドす
る効果を有し、配線間のクロストークノイズを低減させ
ることができるとともに、EMI対策としても効果を有
する。また、第2の配線層L2を各区分領域の平行配線
群の配線を接続して形成した環状配線を有するものとし
たときには、その環状配線によってその内側の領域につ
いてEMI対策の効果を高めることができ、より有効な
EMI対策を施すことができる。この第2の配線層L2
の最外周側の環状配線を接地配線G2としたときには、
この環状の接地配線G2により非常に効果的に電磁波ノ
イズに対してシールド効果を有するものとなり、さらに
有効なEMI対策を施すことができる。
線群と第2の配線層L2の平行配線群とは、第3および
第4の絶縁層I3・I4に形成された第2の貫通導体群
T2により対応する配線同士が適当な箇所において電気
的に接続されており、これにより各区分領域毎に直交す
る平行配線群が形成された積層配線体である平行配線部
を構成している。
層L1は第3および第5の絶縁層I3・I5上に、すな
わちストリップ線路部の複数の線路導体Cから成る線路
配線層CL・CLLとそれぞれ同一面内に形成されてお
り、例えばそのうちの信号配線S1が信号配線である複
数の線路導体Cのそれぞれとその面内で搭載領域Mの周
辺において接続されている。また、第2の配線層L2は
第4の絶縁層I4上に、すなわち信号配線展開部の電源
導体層PLと同一面内に形成されており、第1の配線層
L1とは第2の貫通導体群T2で電気的に接続されてい
る。これにより、搭載領域Mに搭載される半導体素子D
の各端子電極と平行配線部の第1または第2の配線層L
1・L2とが、信号配線展開部の線路導体Cを介して電
気的に接続されている。
線基板によれば、狭ピッチで極めて高密度に配設された
半導体素子Dの入出力電極に接続された配線を信号配線
展開部において線路導体Cの配線ピッチ(配線間隔)を
拡げ、また信号配線・電源配線・接地配線を再配列し
て、平行配線部に適した広ピッチの配線に展開し再配列
して接続することができるので、平行配線部が有する優
れた電気的特性を活かしつつ高密度化された入出力電極
を有する半導体素子Dと効率よく電気的接続を行なうこ
とができる。しかも、このような信号配線展開部の線路
配線層CL・CLLを信号配線がすべて展開されるまで
複数積層して設け、それぞれに対応した平行配線部を併
設することにより、半導体素子Dからの信号配線・電源
配線・接地配線を効率よく再配列してその周囲の平行配
線部との接続に最適な配線に設定して平行配線部に展開
することができるので、半導体素子Dの高密度化に対応
して多層化を図る場合にも、配線設計を最適化してその
積層数を低減させることが可能となる。
L1・L2は、信号配線S1・S2に電源配線P1・P
2または接地配線G1・G2がそれぞれ隣接するように
配設されている。これにより、同じ絶縁層上の信号配線
S1・S2間を電磁気的に遮断して、同じ平面上の左右
の信号配線S1・S2間のクロストークノイズを良好に
低減することができる。さらに、信号配線S1・S2に
必ず電源配線P1・P2または接地配線G1・G2を隣
接させることで、同じ平面上の電源配線P1・P2と信
号配線S1・S2および接地配線G1・G2と信号配線
S1・S2との相互結合が最大となり、信号配線S1・
S2の電流経路を最短にすることができる。このため、
信号配線S1・S2から電源配線P1・P2および接地
配線G1・G2のインダクタンス値を減少させることが
できる。このインダクタンス値の減少により、電源ノイ
ズおよび接地ノイズを効果的に低減することができる。
との接続は、第2の配線層L2または第1の配線層L1
の各配線から第3の貫通導体群T3を介してそれぞれ電
気的に接続された、第5の絶縁層I5の下面に配設され
たLGAパッドLP等の接続ランドに、それぞれ半田バ
ンプ等の接続導体Bを取着し、これらを外部電気回路の
接続電極に電気的に接続することによって行なわれる。
なお、これら多数のLGAパッドLPのうちLPPは電
源配線P1またはP2が接続された電源用接続ランド
を、LPGは接地配線G1またはG2が接続された接地
用接続ランドを、LPSは信号配線S1またはS2が接
続された信号用接続ランドを示している。また、LGA
パッドLPには、必要に応じて接地導体層GL・電源導
体層PL・線路導体C・フリップチップパッドFP等が
それぞれ貫通導体を介して電気的に接続されることもあ
る。
は、最下層に位置する線路配線層CLLとその直上の接
地または電源導体層、ここでは電源導体層PLとの間隔
(図7中にh4で示す)を、他の線路配線層CLと接地
または電源導体層GL・PLとの間隔(図7中にh2・
h3で示す)よりも小さくしている。このように多層配
線基板内において最下層に位置する線路配線層CLLと
その直上の電源導体層PLとの間隔(h4)を他の線路
配線層CLと接地または電源導体層GL・PLとの間隔
(h2・h3)よりも小さくしたことにより、最下層に
位置する線路配線層CLLとその直上の電源導体層PL
との電磁気的な結合力を他の線路配線層CLと接地また
は電源導体層GL・PLとの結合力と同程度に強めるこ
とができ、その結果、最下層に位置する線路配線層CL
L内における隣接する信号用の線路導体C間の結合を弱
めることができて、この層CLLにおける信号用の線路
導体C間のクロストークノイズを低減させることができ
るものとなる。
LLとその直上の接地または電源導体層GL・PLとの
間隔(h4)を、他の線路配線層CLと接地または電源
導体層GL・PLとの間隔(h2・h3)よりも小さく
する場合、このh4は、隣接する線路導体Cとの電磁気
的な結合を弱めて、直上の接地または電源導体層GL・
PLとの結合を強めるために、線路配線層CLLにおい
て隣接する線路導体C間の配線間隔とほぼ同程度からh
2・h3の90%程度の大きさとすることが好ましい。こ
れにより、線路配線層CLLにおける線路導体Cに対す
る特性インピーダンスのマッチングを信号の高速伝送に
影響ない範囲に保ちながら、隣接する線路導体C間のク
ロストークノイズを低減することが可能となる。
同様の配線構造をさらに多層に積層して多層配線基板を
構成してもよいことはもちろんであるが、その平行配線
部や信号配線展開部の上側または下側にさらに種々の配
線構造の多層配線部を積層して、これらを一体として多
層配線基板を構成することもできる。例えば、平行配線
群を交互に直交させて積層した構成の配線構造、あるい
はストリップ線路構造の配線構造、その他、マイクロス
トリップ線路構造・コプレーナ線路構造等を、多層配線
基板に要求される仕様等に応じて適宜選択して用いるこ
とができる。
による導体層といったものを積層して、電子回路を構成
してもよい。また、チップ抵抗・薄膜抵抗・コイルイン
ダクタ・クロスインダクタ・チップコンデンサ・電解コ
ンデンサといったものを取着して半導体素子収納用パッ
ケージを構成してもよい。
めとする各絶縁層の形状は、図示したような略正方形状
のものに限られるものではなく、長方形状や菱形状・六
角形状・八角形状等の形状であってもよい。
は、第3〜第5の絶縁層I3〜I5の表面に形成するも
のに限られず、信号配線展開部の線路導体Cおよび電源
導体層PLあるいは接地導体層GLとともにそれぞれの
絶縁層I3〜I5の内部に形成したものであってもよ
い。
2上の接地導体層GLと図3に示した第3の絶縁層I3
上の線路配線層CL・第1の配線層L1との間に、同様
の絶縁層の表面に直交格子状の配線導体層により形成さ
れた格子状電源導体層を介在させてもよい。このような
格子状電源導体層は、接地導体層GLと同様に、電源配
線を半導体素子Dから第1の配線層L1の平行配線群に
効率よく電気的に接続するための再配列を可能とするも
のであり、第1の配線層L1中の信号配線S1と第2の
配線層L2中の信号配線S2とのインピーダンスのミス
マッチを低減するために、その形状を格子状とするもの
である。
接地導体層GLならびに電源導体層PLは、いずれも多
層配線基板の仕様に応じ必要に応じて、電源または接地
のどちらに設定してもよい。
には、例えばその表面にMPU・ASIC(Applicatio
n Specific Integrated Circuit)・DSP(Digital S
ignal Processor)のような半導体素子Dが搭載され
る。そして、半導体素子収納用パッケージ等の電子部品
収納用パッケージや電子部品搭載用基板、多数の半導体
集積回路素子が搭載されるいわゆるマルチチップモジュ
ールやマルチチップパッケージ、あるいはマザーボード
等として使用される。これらの半導体素子Dあるいは電
子部品は、例えばいわゆるバンプ電極によりこの多層配
線基板の表面の搭載領域MのフリップチップパッドFP
に実装されて、あるいは接着剤・ろう材等により搭載部
に取着されるとともにボンディングワイヤ等により、第
1の貫通導体T1等を介して信号配線展開部の線路導体
Cと電気的に接続される。
5の絶縁層I3〜I5を始めとする各絶縁層は、例えば
セラミックグリーンシート積層法によって、酸化アルミ
ニウム質焼結体や窒化アルミニウム質焼結体・炭化珪素
質焼結体・窒化珪素質焼結体・ムライト質焼結体・ガラ
スセラミックス等の無機絶縁材料を使用して、あるいは
ポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボル
ネン・ベンゾシクロブテン等の有機絶縁材料を使用し
て、あるいはセラミックス粉末等の無機絶縁物粉末をエ
ポキシ系樹脂等の熱硬化性樹脂で結合して成る複合絶縁
材料などの電気絶縁材料を使用して形成される。
質焼結体から成る場合であれば、酸化アルミニウム・酸
化珪素・酸化カルシウム・酸化マグネシウム等の原料粉
末に適当な有機バインダ・溶剤等を添加混合して泥漿状
となすとともに、これを従来周知のドクターブレード法
を採用してシート状となすことによってセラミックグリ
ーンシートを得て、しかる後、これらのセラミックグリ
ーンシートに適当な打ち抜き加工を施すとともに各平行
配線群および各貫通導体群ならびに導体層となる金属ペ
ーストを所定のパターンに印刷塗布して上下に積層し、
最後にこの積層体を還元雰囲気中、約1600℃の温度で焼
成することによって製作される。
料の特性に応じて、要求される仕様に対応する機械的強
度や電気的特性・貫通導体群の形成の容易さ等の条件を
満たすように適宜設定される。
を構成する平行配線群や接地導体層GL・線路配線層C
L・電源導体層PLおよびその他の配線層ならびに貫通
導体群T1〜T3は、例えばタングステンやモリブデン
・モリブデン−マンガン・銅・銀・銀−パラジウム等の
金属粉末メタライズ、あるいは銅・銀・ニッケル・クロ
ム・チタン・金・ニオブやそれらの合金等の金属材料の
薄膜等により形成すればよい。
ズから成る場合であれば、タングステン粉末に適当な有
機バインダ・溶剤等を添加混合して得た金属ペーストを
絶縁層となるセラミックグリーンシートに所定のパター
ンに印刷塗布し、これをセラミックグリーンシートの積
層体とともに焼成することによって、各絶縁層の上面に
配設される。
ば、例えばスパッタリング法・真空蒸着法またはメッキ
法により金属層を形成した後、フォトリソグラフィ法に
より所定の配線パターンに形成される。
配線群を構成する各配線の幅および配線間の間隔は、使
用する材料の特性に応じて、要求される仕様に対応する
電気的特性や絶縁層I3〜I5への配設の容易さ等の条
件を満たすように適宜設定される。
体Cの厚みは1〜20μm程度とすることが好ましい。こ
の厚みが1μm未満となると配線の抵抗が大きくなるた
め、配線群による半導体素子Dへの良好な電源供給や安
定したグランドの確保・良好な信号の伝搬が困難となる
傾向が見られる。他方、20μmを超えるとその上に積層
される絶縁層による被覆が不十分となって絶縁不良とな
る場合がある。
断面形状が円形のものの他にも楕円形や正方形・長方形
等の矩形、その他の異形状のものを用いてもよい。その
位置や大きさは、使用する材料の特性に応じて、要求さ
れる仕様に対応する電気的特性や絶縁層への形成・配設
の容易さ等の条件を満たすように適宜設定される。
体を用い、平行配線群にタングステンの金属メタライズ
を用いた場合であれば、絶縁層の厚みを200μmとし、
配線の線幅を100μm、配線間の間隔を150μm、貫通導
体の大きさを100μmとすることによって、信号配線の
インピーダンスを50Ωとし、上下の平行配線群間を高周
波信号の反射を抑えつつ電気的に接続することができ
る。
層GLおよび電源導体層PLの厚みや形成範囲、ならび
に線路導体Cの厚みや幅および配線間の間隔は、例えば
上記と同様に、線路配線層CLにおける線路導体Cの線
幅を100μm、線路導体C間ならびに線路導体C−導体
層GL・PL間の間隔(h2・h3)を250μm、線路
導体Cならびに導体層GL・PLの厚みを20μmとし、
第1の貫通導体T1の大きさを100μmとすることによ
って、線路導体Cによる信号配線のインピーダンスを50
Ωとすることができる。
Lの線路導体Cの線幅も100μmとしたときに、この線
路配線層CLLとその直上の電源導体層PLとの間隔
(h4)を250μm〜100μmに設定することにより、線
路配線層CLLの線路導体Cと電源導体層PLとの結合
力を強め、線路導体C間の結合力を弱めることができ、
この線路配線層CLLにおける信号用の線路導体C間の
クロストークノイズを他の線路配線層CLにおけるレベ
ルと同程度に低減させることができる。
定されるものではなく、本発明の要旨を逸脱しない範囲
で種々の変更を加えることは何ら差し支えない。例え
ば、絶縁層を、放熱を考慮した窒化アルミニウム質焼結
体・炭化珪素質焼結体や、低誘電率を考慮したガラスセ
ラミックス質焼結体を用いたものとしてもよい。
素子の搭載領域の下部に位置する多層配線基板の内部
に、上記構成の信号配線展開部を具備するとともに、そ
の周囲に上記構成の平行配線部を具備して成り、搭載さ
れる半導体素子が信号配線展開部の線路配線層を介して
平行配線部の第1の配線層と電気的に接続されるように
したことから、狭ピッチで極めて高密度に配設された半
導体素子の入出力電極に接続された配線を信号配線展開
部において平行配線部に適した広ピッチの配線に展開し
再配列して接続することができるので、平行配線群が有
する優れた電気的特性を活かしつつ、高密度化された入
出力電極を有する半導体素子と効率よく電気的接続を行
なうことができる。しかも、信号配線展開部により、そ
の線路配線層を複数積層して設けることにより、半導体
素子からの信号配線・電源配線・接地配線を効率よく再
配列してその周囲の平行配線部との接続に最適な配線に
設定して所望の平行配線部に展開することができるの
で、半導体素子の高密度化に対応して多層化を図る場合
にも、配線設計を最適化してその積層数を低減させるこ
とが可能となる。
る線路配線層とその直上の接地または電源導体層との間
隔を、他の線路配線層と接地または電源導体層との間隔
よりも小さくしたことから、最下層に位置する線路配線
層とその直上の接地または電源導体層との電磁気的な結
合力を他の線路配線層と接地または電源導体層との結合
力と同程度に強め、最下層に位置する線路配線層内にお
ける隣接する信号用の線路導体間の結合を弱めることが
できて、この層における信号用の線路導体間のクロスト
ークノイズを他の線路配線層におけるレベルと同程度に
低減させることができる。
層された平行配線群を有する多層配線基板について、そ
の優れた電気的特性を活かしつつ高密度化された入出力
電極を有する半導体素子と効率よく電気的接続を行なう
ことができ、しかも積層数の低減を図ることができ、さ
らに、最下層に位置する信号配線展開部における線路導
体間のクロストークノイズを低減できる、半導体素子等
を搭載する電子回路基板等に好適な多層配線基板を提供
することができた。
す、第1層目の絶縁層の上面図である。
す、第2層目の絶縁層の上面図である。
す、第3層目の絶縁層の上面図である。
す、第4層目の絶縁層の上面図である。
す、第5層目の絶縁層の上面図である。
す、第5層目の絶縁層の下面図である。
す、各絶縁層を積層した状態の多層配線基板の部分断面
図である。
または電源導体層との間隔
Claims (2)
- 【請求項1】 複数の絶縁層と配線層とが順次積層され
て成り、上面の中央部に設けられた半導体素子の搭載領
域の下部に、複数の接地または電源導体層と前記半導体
素子が第1の貫通導体群を介して電気的に接続される複
数の線路導体から成る複数の線路配線層とが交互に積層
されて成る信号配線展開部を具備するとともに、該信号
配線展開部の周囲に、前記線路配線層と同一面内に形成
され、前記搭載領域内に交点を有する2〜4本の直線で
中心角が略等しくなるように区分された各区分領域にお
いてそれぞれ前記交点側に向かう平行配線群から成る第
1の配線層と、前記接地または電源導体層と同一面内に
形成され、前記各区分領域においてそれぞれ前記第1の
配線層と直交する平行配線群から成る第2の配線層とを
第2の貫通導体群で電気的に接続して成る平行配線部を
具備して成り、前記半導体素子が前記線路配線層を介し
て前記第1の配線層と電気的に接続される多層配線基板
であって、最下層に位置する前記線路配線層とその直上
の前記接地または電源導体層との間隔を、他の前記線路
配線層と前記接地または電源導体層との間隔よりも小さ
くしたことを特徴とする多層配線基板。 - 【請求項2】 前記第1および第2の配線層の平行配線
群は、それぞれ複数の信号配線と、各信号配線に隣接す
る電源配線または接地配線とを有することを特徴とする
請求項1記載の多層配線基板。
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Application Number | Priority Date | Filing Date | Title |
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JP2000087161A JP3754863B2 (ja) | 2000-03-27 | 2000-03-27 | 多層配線基板 |
Applications Claiming Priority (1)
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JP2001274279A true JP2001274279A (ja) | 2001-10-05 |
JP3754863B2 JP3754863B2 (ja) | 2006-03-15 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004247627A (ja) * | 2003-02-17 | 2004-09-02 | Alps Electric Co Ltd | 表面実装型回路モジュール及びその製造方法 |
JP2012169345A (ja) * | 2011-02-10 | 2012-09-06 | Shinko Electric Ind Co Ltd | 多層配線基板 |
-
2000
- 2000-03-27 JP JP2000087161A patent/JP3754863B2/ja not_active Expired - Fee Related
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