JP2001272946A - Ac type plasma display panel and its driving method - Google Patents
Ac type plasma display panel and its driving methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＡＣ型プラズマデ
ィスプレイパネルの駆動方法に関し、特に、維持電圧を
供給してその後の新たな放電電圧に移行する際のＡＣ型
プラズマディスプレイパネルの駆動方法とこの駆動方法
を用いたＡＣ型プラズマディスプレイパネルに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for driving an AC plasma display panel, and more particularly to a method for driving an AC plasma display panel when a sustain voltage is supplied and a new discharge voltage is applied. The present invention relates to an AC type plasma display panel using a driving method.
【０００２】[0002]
【従来の技術】一般に、プラズマディスプレイパネル
は、薄型構造でちらつきがなく表示コントラスト比が大
きいこと、また、比較的に大画面とすることが可能であ
り、応答速度が速く、自発光型で、蛍光体の利用により
多色発光も可能であることなど、数多くの特徴を有して
いる。このために、近年、コンピュータ関連の表示装置
分野およびカラー画像表示の分野等において、薄型の大
画面表示装置などのいわゆる壁テレビとして、広く利用
されるようになりつつある。2. Description of the Related Art In general, a plasma display panel has a thin structure, has no flicker, has a large display contrast ratio, can have a relatively large screen, has a fast response speed, is a self-luminous type, It has many features, such as the ability to emit multicolor light by using a phosphor. For this reason, in recent years, it has been widely used as a so-called wall television such as a thin large-screen display device in a computer-related display device field and a color image display field.
【０００３】このプラズマディスプレイには、その動作
方式により、電極が誘電体で被覆されて、間接的に交流
放電の状態で動作させるＡＣ型のものと、電極が放電空
間に露出して、直流放電の状態で動作させるＤＣ型のも
のとがある。Depending on the operation method, the plasma display has an AC type in which electrodes are covered with a dielectric material and is indirectly operated in an AC discharge state, and a DC discharge type in which the electrodes are exposed to a discharge space. There is a DC type that operates in the state described above.
【０００４】更に、ＡＣ型には、駆動方式として放電セ
ルのメモリを利用するメモリ動作型と、それを利用しな
いリフレッシュ動作型とがある。なお、プラズマディス
プレイの輝度は、放電回数、即ちパルス電圧の繰り返し
数に比例する。上記のリフレッシュ型の場合は、表示容
量が大きくなると、輝度が低下するため、小表示容量の
プラズマディスプレイに対して主として使用されてい
る。Further, the AC type includes a memory operation type using a memory of a discharge cell as a driving method and a refresh operation type not using the memory. The brightness of the plasma display is proportional to the number of discharges, that is, the number of repetitions of the pulse voltage. The above refresh type is mainly used for a plasma display having a small display capacity, because the brightness decreases as the display capacity increases.
【０００５】図１４は、ＡＣ型プラズマディスプレイの
一つの表示セル構成を例示する断面図である。この表示
セルは、ガラスより成る背面および前面の二つの絶縁基
板１及び２と、絶縁基板２上に形成される透明な走査電
極３及び透明な共通電極４と、電極抵抗値を小さくする
ため走査電極３及び共通電極４に重なるように配置され
るトレース電極５、６と、背面ガラス基板の絶縁基板１
上に、走査電極３及び共通電極４と直交して形成される
データ電極７と、絶縁基板１及び２の空間に、ヘリウ
ム、ネオンおよびキセノン等またはそれらの混合ガスか
ら成る放電ガスが充填される放電ガス空間８と、この放
電ガス空間８を確保するとともに、表示セルを区切るた
めの隔壁９と、上記放電ガスの放電により発生する紫外
線を可視光２５に変換する蛍光体２１と、走査電極３及
び共通電極４を覆う誘電膜２２と、この誘電膜２２を放
電から保護する酸化マグネシウム等から成る保護層２４
と、データ電極７を覆う誘電膜２３とを備えて構成され
る。FIG. 14 is a cross-sectional view illustrating one display cell configuration of an AC type plasma display. This display cell includes two insulating substrates 1 and 2 made of glass, a back surface and a front surface, a transparent scanning electrode 3 and a transparent common electrode 4 formed on the insulating substrate 2, and a scanning device for reducing electrode resistance. Trace electrodes 5 and 6 arranged so as to overlap the electrode 3 and the common electrode 4, and an insulating substrate 1 of a rear glass substrate
A data electrode 7 formed orthogonally to the scanning electrode 3 and the common electrode 4 and a space between the insulating substrates 1 and 2 are filled with a discharge gas composed of helium, neon, xenon, or a mixed gas thereof. A discharge gas space 8; a partition 9 for securing the discharge gas space 8 and separating display cells; a phosphor 21 for converting ultraviolet light generated by the discharge of the discharge gas into visible light 25; And a dielectric film 22 covering the common electrode 4 and a protective layer 24 made of magnesium oxide or the like for protecting the dielectric film 22 from discharge.
And a dielectric film 23 covering the data electrode 7.
【０００６】図１５は本発明にも適用されて駆動される
ＡＣ型プラズマディスプレイパネルの電極配置を模式的
に示したものである。平行に設けられた走査電極Ｓ１〜
Ｓｎと共通電極Ｃ１〜Ｃｎと、それらと直交する方向に
設けられたデータ電極Ｄ１〜Ｄｍとの交点が、発光する
セルとなる。走査電極Ｓ１本と共通電極Ｃ１本とデータ
電極Ｄ１本で１つのセルを構成する。従って１画面全体
のセル数は走査電極及び共通電極ｎ本×データ電極ｍ本
のｎ×ｍ個となる。FIG. 15 schematically shows an electrode arrangement of an AC type plasma display panel which is applied and driven according to the present invention. Scan electrodes S1 provided in parallel
The intersections of Sn, the common electrodes C1 to Cn, and the data electrodes D1 to Dm provided in a direction orthogonal to them form a light emitting cell. One scan electrode S, one common electrode C, and one data electrode D constitute one cell. Accordingly, the number of cells in one entire screen is n × m, ie, n scanning electrodes and common electrodes × m data electrodes.
【０００７】かかる構成におけるプラズマディスプレイ
の書き込み選択型駆動動作については、図１６を参照し
て説明する。各ＳＦは、プライミング期間→アドレス期
間→維持期間→電荷消去期間の４つの期間で構成されて
いる。The write-selection type driving operation of the plasma display having such a configuration will be described with reference to FIG. Each SF includes four periods: a priming period → an address period → a sustain period → a charge erasing period.
【０００８】まず、最初のプライミング期間では、走査
電極に印加されるプライミングパルスＰpr-s、共通電極
側に印加されるプライミングパルスＰpr-cにより、放電
を発生させる。この放電により走査電極と共通電極の電
極間ギャップ近傍の放電空間においてプライミング放電
が発生し、セルの放電を発生させやすくする活性粒子の
生成が行われると同時に、走査電極上に負極性、共通電
極上に正極性の壁電荷が付着する。続いて、電荷調整パ
ルスＰpe-sが印加され、弱放電を発生させることによ
り、走査電極上の負極性壁電荷、共通電極上の正極性壁
電荷を減少させる。First, in the first priming period, a discharge is generated by a priming pulse Ppr-s applied to the scan electrode and a priming pulse Ppr-c applied to the common electrode. This discharge generates a priming discharge in a discharge space in the vicinity of the gap between the scan electrode and the common electrode, thereby generating active particles that facilitate the discharge of the cell. Positive wall charges adhere to the top. Subsequently, a charge adjusting pulse Ppe-s is applied to generate a weak discharge, thereby reducing negative wall charges on the scan electrode and positive wall charges on the common electrode.
【０００９】アドレス期間は、発光させる放電セル選択
の期間であり、走査電極に印加される負極性の走査パル
スＰｗ-sとデータ電極に印加される正極性のデータパル
スＰdにより選択するセルのみで書き込み放電を発生さ
せ、以降の維持期間で発光させる場所のセルの電極に壁
電荷を付着させる。書き込み放電は走査パルスＰｗ-sが
印加された走査電極とデータパルスＰdが印加されたデ
ータ電極の交点でのみ発生する。放電が発生すると、そ
の放電セルには壁電荷が付着する。それに対し放電が発
生しなかった放電セルにおいては、電荷消去後の壁電荷
が少ない状態である。The address period is a period for selecting a discharge cell to emit light, and includes only a cell selected by a negative scan pulse Pw-s applied to the scan electrode and a positive data pulse Pd applied to the data electrode. A write discharge is generated, and a wall charge is attached to an electrode of a cell at a location where light is emitted in a subsequent sustain period. Write discharge occurs only at the intersection of the scan electrode to which the scan pulse Pw-s is applied and the data electrode to which the data pulse Pd is applied. When a discharge occurs, wall charges adhere to the discharge cells. On the other hand, in a discharge cell in which no discharge occurs, the wall charge after charge erasure is small.
【００１０】維持期間は、表示発光のための期間であ
り、共通電極側から開始され、以降走査電極側、共通電
極側に交互に印加される負極性の維持パルスＰsus-s、
Ｐsus-cが走査電極、共通電極に印加される。この際、
アドレス期間で書き込みが行われなかった放電セルの壁
電荷量は非常に少ないので、維持パルスが印加されても
維持放電は発生しない。一方、アドレス期間で書き込み
放電が発生した放電セルにおいては、走査電極に正電
荷、共通電極に負電荷が付着しており、共通電極への負
極性の維持パルス電圧と壁電荷電圧が重畳され、放電開
始電圧を越え、放電が発生する。放電が発生すると、そ
れぞれの電極に印加されている電圧を打ち消すように壁
電荷が配置される。従って共通電極には負電荷、走査電
極には正電荷が付着する。The sustain period is a period for display light emission. The sustain period is started from the common electrode side, and thereafter, a negative sustain pulse Psus-s, which is applied alternately to the scan electrode side and the common electrode side,
Psus-c is applied to the scan electrode and the common electrode. On this occasion,
Since the amount of wall charges of the discharge cells in which writing has not been performed in the address period is very small, no sustain discharge occurs even if a sustain pulse is applied. On the other hand, in a discharge cell in which a write discharge has occurred in the address period, a positive charge is attached to the scan electrode and a negative charge is attached to the common electrode, and a negative sustain pulse voltage and a wall charge voltage are superimposed on the common electrode, Discharge occurs when the voltage exceeds the discharge start voltage. When the discharge occurs, the wall charges are arranged so as to cancel the voltage applied to each electrode. Therefore, negative charges adhere to the common electrode, and positive charges adhere to the scan electrode.
【００１１】次の維持パルスは、走査電極側が正電圧の
パルスであるため、壁電荷との重畳によって、放電空間
に印加される実効的電圧が放電開始電圧を越えて、放電
が発生する。以下同じ事を繰り返して放電が維持され
る。輝度はこの放電の繰り返し回数で決定される。Since the next sustain pulse is a pulse of a positive voltage on the scan electrode side, the effective voltage applied to the discharge space exceeds the discharge start voltage due to the superposition of the wall charges, and a discharge occurs. Hereinafter, the same is repeated to maintain the discharge. The brightness is determined by the number of times of this discharge repetition.
【００１２】電荷消去期間では、走査電極Ｓiに負極性
の維持消去パルスＰse-sを印加し、維持期間で発光して
いた場合に存在する壁電荷を消去し、パネル内の全放電
セルの状態を均一化する。In the charge erasing period, a negative sustaining erasing pulse Pse-s is applied to the scan electrode Si to erase the wall charges existing when the light was emitted in the sustaining period, and the state of all the discharge cells in the panel is changed. Uniform.
【００１３】このように、映像信号に対応して、各ＳＦ
単位で、プライミング期間→アドレス期間→維持期間→
電荷消去期間の４つの期間をそれぞれ繰り返すことによ
り、大画面で高密度画素の表示を維持している。As described above, each SF corresponds to a video signal.
In unit, priming period → address period → maintenance period →
By repeating each of the four charge erasing periods, display of high-density pixels on a large screen is maintained.
【００１４】このシーケンスを動作させるためのプラズ
マディスプレイパネルの駆動回路の構成ブロック図を、
図１７に示す。プラズマディスプレイパネルの水平方向
の端部に走査電極、維持電極の取り出し部があり、この
接続部に駆動回路が接続される。走査電極側の駆動回路
は走査電極１本ずつに走査パルスを出力するための走査
パルスドライバ６６、プライミングパルスを出力するた
めのプライミングドライバ６５、維持パルスを出力する
ための維持ドライバ６２、消去パルスを印加するための
消去ドライバ６３、走査ベースパルスを出力するための
走査ベースドライバ６１、走査電圧を出力するための走
査電圧ドライバ６４から構成され、これら全体として走
査電極ドライバ６０を構成する。FIG. 1 is a block diagram showing a configuration of a driving circuit of a plasma display panel for operating this sequence.
As shown in FIG. At the horizontal end of the plasma display panel, there is a lead-out part for the scanning electrode and the sustain electrode, and a drive circuit is connected to this connection part. The drive circuit on the scan electrode side includes a scan pulse driver 66 for outputting a scan pulse for each scan electrode, a priming driver 65 for outputting a priming pulse, a sustain driver 62 for outputting a sustain pulse, and an erase pulse. It comprises an erase driver 63 for applying, a scan base driver 61 for outputting a scan base pulse, and a scan voltage driver 64 for outputting a scan voltage. These constitute a scan electrode driver 60 as a whole.
【００１５】一方共通電極側の駆動回路の共通電極ドラ
イバ４０は、共通電極全体に維持パルスを印加するため
の維持ドライバ４１から構成されている。プラズマディ
スプレイパネル７０の垂直方向の端部にはデータ電極の
取り出し部があり、この接続部にデータドライバ５０が
接続される。なお本図では、各ドライバをスイッチとし
て表記しているが、これは物理的なスイッチではなく、
トランジスタやＦＥＴなどに代表されるスイッチング素
子で構成しても良い。On the other hand, the common electrode driver 40 of the drive circuit on the common electrode side includes a sustain driver 41 for applying a sustain pulse to the entire common electrode. At the end of the plasma display panel 70 in the vertical direction, there is a data electrode take-out portion, and the data driver 50 is connected to this connection portion. In this figure, each driver is described as a switch, but this is not a physical switch,
It may be constituted by a switching element typified by a transistor or an FET.
【００１６】階調表現は、１つのフレームを複数のサブ
フィールドに分割し、維持パルス数をＳＦ毎に異なら
せ、そのＳＦの組み合わせによって行う。したがって、
各ＳＦの維持パルス数の比を例えば１：２：４：８：１
６：３２：６４：１２８にすると、２５６（＝２8）階
調を表現する。The gradation expression is performed by dividing one frame into a plurality of subfields, changing the number of sustain pulses for each SF, and combining the SFs. Therefore,
The ratio of the number of sustain pulses in each SF is, for example, 1: 2: 4: 8: 1.
When the ratio is 6: 32: 64: 128, 256 (= 2 8 ) gradations are expressed.
【００１７】また、消費電力は、画像の表示面積が大き
く平均輝度レベルが高い場合、極めて増加する。そこ
で、消費電力の増加を抑制するための制御方法が用いら
れている。この制御方法は、「Peak Luminance Enhance
ment」（ＰＬＥ）と呼ぶ。入力された映像信号は、映像
信号処理回路、ＳＦ制御回路でプラズマディスプレイ用
の信号に変換される。変換された信号は、入力信号平均
輝度レベル演算回路に入力され、画面全体の輝度レベル
を演算する。この演算結果を基に維持パルス数制御回路
では、入力信号の平均輝度レベルが低い場合（ＡＰＬ
（Average Peak Brightness Level）：小）、すなわち
表示する面積が狭い場合は維持パルス数を増やして輝度
を上昇させ、逆に平均輝度レベルが高い場合（ＡＰＬ：
大）、すなわち表示する面積が広い場合は維持パルス数
を減らして輝度を制限することで、表示面積が大きい場
合の消費電力を抑えつつ、高いピーク輝度を得られるよ
うに、各ＳＦの維持パルス数をフレーム毎に制御してい
る。The power consumption is extremely increased when the display area of the image is large and the average luminance level is high. Therefore, a control method for suppressing an increase in power consumption has been used. This control method is described in “Peak Luminance Enhance
MENT ”(PLE). The input video signal is converted into a signal for a plasma display by a video signal processing circuit and an SF control circuit. The converted signal is input to an input signal average brightness level calculation circuit, and calculates the brightness level of the entire screen. On the basis of the calculation result, the sustain pulse number control circuit performs the operation when the average luminance level of the input signal is low (APL
(Average Peak Brightness Level): small, that is, when the display area is small, the number of sustain pulses is increased to increase the brightness, and conversely, when the average brightness level is high (APL:
Large), that is, when the display area is large, the number of sustain pulses is reduced to limit the luminance, so that the sustain pulse of each SF can be obtained so as to obtain high peak luminance while suppressing power consumption when the display area is large. The number is controlled for each frame.
【００１８】このようなプラズマディスプレイの駆動方
法では、図１８に示すように、維持期間として、ＡＰＬ
が最低の時の維持パルス数がすべて入るだけの長さが割
り当てられている。すなわち、維持期間中維持期間の残
時間Ｔs-eを、維持パルス数の多いＡＰＬが低い場合に
は、短い期間であっても走査側電極波形と共通側電極波
形として供給し、維持パルス数の少ないＡＰＬが高い場
合には、長い期間、走査側電極波形と共通側電極波形と
して供給し、電荷消去期間はＡＰＬの高低には関係なく
負側に消去パルスを供給して後、一定期間Ｔe-pを供給
している。In such a plasma display driving method, as shown in FIG.
Is assigned a length long enough to contain all the sustain pulses at the time of the minimum. That is, when the APL having a large number of sustain pulses is low, the remaining time Ts-e of the sustain period during the sustain period is supplied as the scan-side electrode waveform and the common-side electrode waveform even during the short period, and the sustain pulse number is reduced. When the small APL is high, it is supplied as a scanning-side electrode waveform and a common-side electrode waveform for a long period. During the charge erasing period, an erasing pulse is supplied to the negative side irrespective of the level of the APL. supplies p.
【００１９】[0019]
【発明が解決しようとする課題】従って、図１９に示す
ように、ＡＰＬが高いとき、すなわち維持パルス数が少
ないときは、維持期間に与えられた期間の終わりに空白
時間が生じ、最終維持パルスから次の電荷消去パルスま
での時間大きくなる。これにより、ＡＰＬの高低によっ
て電荷消去までの時間がかわることになり、均一な電荷
消去の達成が難しかった。Therefore, as shown in FIG. 19, when the APL is high, that is, when the number of sustain pulses is small, a blank time occurs at the end of the sustain period, and the last sustain pulse From the time until the next charge erasing pulse. As a result, the time until charge erasure changes depending on the level of the APL, and it has been difficult to achieve uniform charge erasure.
【００２０】本発明の主な目的は、ＡＣ型プラズマディ
スプレイにおいて、均一な電荷消去により、駆動特性を
良好に保つ駆動方法および駆動回路を提供することであ
る。A main object of the present invention is to provide a driving method and a driving circuit for maintaining good driving characteristics by uniform charge erasure in an AC plasma display.
【００２１】[0021]
【課題を解決するための手段】本発明は、前面基板の内
側に、走査電極Ｓ1〜Ｓnがこの順に互いに水平かつ平行
に配置され、前記前面基板と前記走査電極の間に共通電
極Ｃ1〜Ｃnが配置され、前記前面基板と離間して対向配
置された背面基板に、前記走査電極Ｓ1〜Ｓn及び前記共
通電極Ｃ1〜Ｃn-1と離間して交差するように複数のデー
タ電極Ｄ1〜Ｄmが配置され、前記走査電極Ｓｎ、前記共
通電極Ｃｎと前記データ電極Ｄｍの交点で１セルを構成
しているＡＣ型プラズマディスプレイパネルであって、
１画面を構成する時間である１フレームをサブフィール
ド（以下、ＳＦと称する）に分割し、任意のセルに書込
放電を発生させるために各ＳＦにて少なくとも前記走査
電極に線順次に走査パルスを印加しつつ選択するデータ
電極に前記走査パルスに同期したデータパルスを印加し
て選択した選択セルに書込放電を起こし、壁電荷を形成
するアドレス期間と、前記アドレス期間に選択的に放電
が発生した箇所に維持パルスを供給して維持放電を持続
的に発生させる表示放電を行う維持期間とで駆動するＡ
Ｃ型プラズマディスプレイの駆動方法において、前記維
持期間の終了後に表示を行った前記選択セルに形成され
た壁電荷を消去するために印加する電荷消去パルスを、
前記維持パルスのうちの最終維持パルスの終了後0μｓ
〜200μｓの間に印加することを特徴とする。According to the present invention, scanning electrodes S1 to Sn are arranged horizontally and parallel to each other in this order inside a front substrate, and common electrodes C1 to Cn are provided between the front substrate and the scanning electrodes. Are arranged, and a plurality of data electrodes D1 to Dm are provided on a rear substrate which is opposed to the front substrate so as to be spaced from and intersect with the scan electrodes S1 to Sn and the common electrodes C1 to Cn-1. An AC-type plasma display panel which is arranged, and forms one cell at an intersection of the scan electrode Sn, the common electrode Cn, and the data electrode Dm,
One frame, which is a time constituting one screen, is divided into subfields (hereinafter, referred to as SFs), and scan pulses are applied to at least the scan electrodes in each SF line-sequentially in each SF in order to generate a write discharge in an arbitrary cell. A write pulse is applied to a selected cell by applying a data pulse synchronized with the scan pulse to a selected data electrode while applying voltage, and an address period in which wall charges are formed, and a discharge is selectively generated in the address period. A driving is performed during a sustain period in which a display discharge is performed in which a sustain pulse is supplied to a place where the display has occurred to continuously generate a sustain discharge.
In the method for driving a C-type plasma display, a charge erasing pulse applied to erase the wall charges formed in the selected cell that has performed the display after the end of the sustain period may be:
0 μs after the end of the last sustain pulse among the sustain pulses
It is characterized in that the voltage is applied during ~ 200 μs.
【００２２】また、本発明は、前面基板の内側に、走査
電極Ｓ1〜Ｓnがこの順に互いに水平かつ平行に配置さ
れ、前記前面基板と前記走査電極の間に共通電極Ｃ1〜
Ｃnが配置され、前記前面基板と離間して対向配置され
た背面基板に、前記走査電極Ｓ1〜Ｓn及び前記共通電極
Ｃ1〜Ｃn-1と離間して交差するように複数のデータ電極
Ｄ1〜Ｄmが配置され、前記走査電極Ｓ1〜Ｓｎ、前記共
通電極Ｃ1〜Ｃｎと前記データ電極Ｄ1〜Ｄｍの交点で１
セルを構成し、１画面を構成する時間である１フレーム
をサブフィールド（以下、ＳＦと称する）に分割し、任
意のセルに書込放電を発生させるために各ＳＦにて前記
走査電極と前記共通電極とにプライミングパルスを供給
するプライミング期間と、少なくとも前記走査電極に線
順次に走査パルスを印加しつつ選択する前記データ電極
に前記走査パルスに同期したデータパルスを印加して選
択した選択セルに書込放電を起こし、壁電荷を形成する
アドレス期間と、前記アドレス期間に選択的に放電が発
生した箇所に維持パルスを供給して維持放電を持続的に
発生させる表示放電を行う維持期間と、前記走査電極と
前記共通電極とに維持消去パルスを印加する電荷消去期
間とを順次駆動するＡＣ型プラズマディスプレイにおい
て、前記維持期間に前記走査電極と前記共通電極とに前
記維持パルスを印加する維持ドライバと、前記維持期間
の終了後の前記電荷消去期間に前記放電・表示を行った
前記選択セルに形成された壁電荷を消去する電荷消去パ
ルスを前記走査電極に印加する電荷消去ドライバとを備
え、前記維持パルスのうちの最終維持パルスの終了後0
μｓ〜200μｓの間に前記電荷消去パルスを印加するこ
とを特徴とする。Further, according to the present invention, the scanning electrodes S1 to Sn are arranged horizontally and parallel to each other in this order inside the front substrate, and the common electrodes C1 to Sn are arranged between the front substrate and the scanning electrodes.
A plurality of data electrodes D1 to Dm are arranged on a rear substrate on which Cn is disposed and opposed to the front substrate so as to be separated from and intersect with the scan electrodes S1 to Sn and the common electrodes C1 to Cn-1. Are arranged at the intersections of the scan electrodes S1 to Sn, the common electrodes C1 to Cn and the data electrodes D1 to Dm.
A cell is formed, one frame, which is a time for forming one screen, is divided into subfields (hereinafter, referred to as SF), and the scan electrode and the scan electrode are formed in each SF in order to generate a write discharge in an arbitrary cell. A priming period for supplying a priming pulse to a common electrode and a selected cell selected by applying a data pulse synchronized with the scan pulse to the data electrode selected while applying a scan pulse line-sequentially to at least the scan electrode. An address period in which a write discharge is generated and a wall charge is formed; and a sustain period in which a display discharge for continuously generating a sustain discharge by supplying a sustain pulse to a portion where the discharge is selectively generated in the address period is provided. In an AC type plasma display that sequentially drives a charge erasing period for applying a sustain erasing pulse to the scan electrode and the common electrode, the sustain period A sustain driver that applies the sustain pulse to the scan electrode and the common electrode, and erases a wall charge formed in the selected cell that has performed the discharge / display during the charge erase period after the end of the sustain period. A charge erasing driver for applying a charge erasing pulse to the scan electrode, and after the end of the last sustain pulse of the sustain pulses,
The charge erasing pulse is applied between μs and 200 μs.
【００２３】[0023]
【発明の実施の形態】本発明の実施形態について、図面
を参照しつつ詳細に説明する。Embodiments of the present invention will be described in detail with reference to the drawings.
【００２４】［第１の実施形態］ （１）構成の説明 本発明の第１の実施形態では、維持期間の最終維持パル
スＰsus-cl終了から、電荷消去期間の電荷消去パルスＰ
se-s印加までの間隔Ｔs-eを、0μｓ〜200μｓとするこ
と、好ましくは電荷消去パルスを駆動する電荷消去ドラ
イバ自体の遅延時間〜１００μｓとすることを特徴とす
る。[First Embodiment] (1) Description of Configuration In the first embodiment of the present invention, the charge erasing pulse P in the charge erasing period starts from the end of the last sustain pulse Psus-cl in the sustain period.
The interval Ts-e until the application of se-s is set to 0 μs to 200 μs, preferably, to the delay time of the charge erase driver for driving the charge erase pulse to 100 μs.
【００２５】本発明の第１の実施形態によるＡＣ型プラ
ズマディスプレイの駆動回路の構成は、図１７によって
説明した構成と同様であり、駆動コントローラ３０から
の維持ドライバ６２と電荷消去ドライバ６３へのドライ
バ駆動タイミングが大きく異なっている。The configuration of the drive circuit of the AC type plasma display according to the first embodiment of the present invention is the same as the configuration described with reference to FIG. 17, and the driver from the drive controller 30 to the sustain driver 62 and the charge erasing driver 63 to the driver. The drive timing is significantly different.
【００２６】図１７によれば、プラズマディスプレイパ
ネルの水平方向の端部に走査電極、維持電極の取り出し
部があり、この接続部に駆動回路が接続される。走査電
極側の駆動回路は走査電極１本ずつに走査パルスを出力
するための走査パルスドライバ６６、プライミングパル
スを出力するためのプライミングドライバ６５、維持パ
ルスを出力するための維持ドライバ６２、消去パルスを
印加するための消去ドライバ６３、走査ベースパルスを
出力するための走査ベースドライバ６１、走査電圧を出
力するための走査電圧ドライバ６４から構成され、これ
ら全体として走査電極ドライバ６０を構成する。According to FIG. 17, there is a scan electrode and sustain electrode take-out portion at the horizontal end of the plasma display panel, and a drive circuit is connected to this connection portion. The drive circuit on the scan electrode side includes a scan pulse driver 66 for outputting a scan pulse for each scan electrode, a priming driver 65 for outputting a priming pulse, a sustain driver 62 for outputting a sustain pulse, and an erase pulse. It comprises an erase driver 63 for applying, a scan base driver 61 for outputting a scan base pulse, and a scan voltage driver 64 for outputting a scan voltage. These constitute a scan electrode driver 60 as a whole.
【００２７】一方、共通電極側の駆動回路の共通電極ド
ライバ４０は、共通電極全体に維持パルスを印加するた
めの維持ドライバ４１から構成されている。プラズマデ
ィスプレイパネル７０の垂直方向の端部にはデータ電極
の取り出し部があり、この接続部にデータドライバ５０
が接続される。なお本図では、各ドライバをスイッチと
して表記しているが、これは物理的なスイッチではな
く、トランジスタやＦＥＴなどに代表される素子で構成
しても良い。On the other hand, the common electrode driver 40 of the drive circuit on the common electrode side includes a sustain driver 41 for applying a sustain pulse to the entire common electrode. At a vertical end of the plasma display panel 70, there is a data electrode take-out portion.
Is connected. Although each driver is shown as a switch in this drawing, it may be constituted by an element typified by a transistor or an FET instead of a physical switch.
【００２８】階調表現は、１つのフレームを複数のサブ
フィールドに分割し、維持パルス数をＳＦ毎に異なら
せ、そのＳＦの組み合わせによって行う。したがって、
各ＳＦの維持パルス数の比を例えば１：２：４：８：１
６：３２：６４：１２８にすると、２５６（＝２8）階
調を表現する。The gradation expression is performed by dividing one frame into a plurality of subfields, changing the number of sustain pulses for each SF, and combining the SFs. Therefore,
The ratio of the number of sustain pulses in each SF is, for example, 1: 2: 4: 8: 1.
When the ratio is 6: 32: 64: 128, 256 (= 2 8 ) gradations are expressed.
【００２９】また、プラズマディスプレイパネルの駆動
回路の消費電力は、画像の表示面積が大きく平均輝度レ
ベルが高い場合、極めて増加する。そこで、消費電力の
増加を抑制するための制御方法が用いられている。この
制御方法は、明度ピーク強調方法或いは「Peak Luminan
ce Enhancement」（ＰＬＥ）と呼ぶ。入力された映像信
号は、映像信号処理回路、ＳＦ制御回路でプラズマディ
スプレイ用の信号に変換される。変換された信号は、入
力信号平均輝度レベル演算回路に入力され、画面全体の
輝度レベルを演算する。この演算結果を基に維持パルス
数制御回路では、入力信号の平均輝度レベルが低い場合
（ＡＰＬ（Average Peak Brightness Level）：小）、
すなわち表示する面積が狭い場合は維持パルス数を増や
して輝度を上昇させ、逆に平均輝度レベルが高い場合
（ＡＰＬ：大）、すなわち表示する面積が広い場合は維
持パルス数を減らして輝度を制限することで、表示面積
が大きい場合の消費電力を抑えつつ、高いピーク輝度を
得られるように、各ＳＦの維持パルス数をフレーム毎に
制御している。The power consumption of the driving circuit of the plasma display panel is extremely increased when the image display area is large and the average luminance level is high. Therefore, a control method for suppressing an increase in power consumption has been used. This control method is a brightness peak emphasis method or “Peak Luminan
ce Enhancement ”(PLE). The input video signal is converted into a signal for a plasma display by a video signal processing circuit and an SF control circuit. The converted signal is input to an input signal average brightness level calculation circuit, and calculates the brightness level of the entire screen. In the sustain pulse number control circuit based on the calculation result, when the average luminance level of the input signal is low (APL (Average Peak Brightness Level: small))
That is, when the display area is small, the number of sustain pulses is increased to increase the luminance. Conversely, when the average luminance level is high (APL: large), that is, when the display area is large, the number of sustain pulses is reduced to limit the luminance. By doing so, the number of sustain pulses of each SF is controlled for each frame so that high peak luminance can be obtained while suppressing power consumption when the display area is large.
【００３０】（２）動作の説明 図１は本発明を実施する駆動波形の一例である。図１に
おいて、走査側電極波形は最右側にＧＮＤ−Ｖｓ−Ｖｐ
の電圧が印加され、共通側電極波形はＧＮＤ−Ｖｓの電
圧が印加される。各ＳＦはプライミング期間→アドレス
期間→維持期間→電荷消去期間で構成されており、プラ
イミング期間では、走査電極に正極性のパルスＰpr-s、
共通電極に負極性のパルスＰpr-cを同時に印加し、その
後走査電極に負極性のＰpe-sを印加する。次のアドレス
期間では、負極性のパルスＰbwが常に印加されており、
更に走査電極毎に時間的にずらして印加される負極性の
走査パルスＰｗ-sが印加され、図中の走査電極を発光さ
せる場合には、データ電極に走査パルスと同期した正極
性のデータパルスＰdを印加する。維持期間では、共通
電極に負極性の維持パルスＰsus-c、走査電極に負極性
の維持パルスＰsus-sを交互に印加する。最終維持パル
ス印加後に維持期間を終了し、その後、電荷消去期間で
は走査電極に負極性の維持消去パルスＰse-sを印加す
る。(2) Description of Operation FIG. 1 shows an example of a driving waveform for implementing the present invention. In FIG. 1, the scanning-side electrode waveform is GND-Vs-Vp on the rightmost side.
, And a voltage of GND-Vs is applied to the common-side electrode waveform. Each SF is composed of a priming period → an address period → a sustain period → a charge erasing period. In the priming period, positive polarity pulses Ppr-s,
A negative pulse Ppr-c is applied to the common electrode at the same time, and then a negative Ppe-s is applied to the scan electrode. In the next address period, the pulse Pbw of the negative polarity is always applied,
Further, a negative polarity scan pulse Pw-s, which is applied with a time shift for each scan electrode, is applied. When the scan electrodes in the drawing are caused to emit light, a positive data pulse synchronized with the scan pulse is applied to the data electrodes. Apply Pd. In the sustain period, a negative sustain pulse Psus-c is alternately applied to the common electrode and a negative sustain pulse Psus-s is applied to the scan electrode. After the last sustain pulse is applied, the sustain period ends, and then, during the charge erase period, a negative sustain erase pulse Pse-s is applied to the scan electrode.
【００３１】図２に、走査電極と共通電極への供給電圧
を時系列的に濃い線で示しており、上記駆動の場合の電
荷の移動の様子を模式的に示す。図２（ａ）のように、
プライミング期間の放電において、走査電極Snに正電圧
が印加されて走査電極Sn上に負電荷、共通電極Cnに負電
圧が印加されて共通電極Cn上に正電荷が蓄積される。図
２（ｂ）の電荷調整期間では走査電極Snに負電圧が印加
され共通電極には正電圧が印加されて、蓄積している電
荷が減少し、図２（ｃ）のアドレス期間で、選択された
セルはデータ電極Dと走査電極Sn間で放電が発生し、さ
らに共通電極Cnと走査電極Sn間の面電極間放電も発生す
ることにより、走査電極Sn上に正電荷、共通電極Cn上に
負電荷が蓄積される。図２（ｄ）の第一維持パルスでは
面電極間放電によりアドレス期間で蓄積された電荷の正
負が反転し、以後、維持パルス毎に電極上の電荷が反転
する。最終維持パルス印加後は図２（ｅ）に示すよう
に、走査電極Sn上に負電荷、共通電極Cn側に正電荷が蓄
積される。図２（ｆ）の電荷消去期間の放電により、蓄
積されていた電荷が解放され、またＳＦ先頭のプライミ
ング前の状態へと戻る。FIG. 2 shows the supply voltage to the scanning electrode and the common electrode in chronological order by dark lines, and schematically shows the movement of charges in the case of the above driving. As shown in FIG.
In the discharge during the priming period, a positive voltage is applied to the scan electrode Sn, a negative charge is applied to the scan electrode Sn, and a negative voltage is applied to the common electrode Cn, and a positive charge is accumulated on the common electrode Cn. In the charge adjustment period of FIG. 2B, a negative voltage is applied to the scan electrode Sn and a positive voltage is applied to the common electrode, and the accumulated charge decreases. In the address period of FIG. The discharged cell generates a discharge between the data electrode D and the scan electrode Sn, and also generates a discharge between the surface electrodes between the common electrode Cn and the scan electrode Sn, so that a positive charge is generated on the scan electrode Sn and a discharge is generated on the common electrode Cn. Negative charge is accumulated. In the first sustain pulse of FIG. 2D, the polarity of the charge accumulated in the address period due to the discharge between the surface electrodes is inverted, and thereafter, the charge on the electrode is inverted every sustain pulse. After the application of the final sustain pulse, as shown in FIG. 2E, negative charges are accumulated on the scan electrode Sn and positive charges are accumulated on the common electrode Cn side. The accumulated charges are released by the discharge during the charge erasing period in FIG. 2F, and the SF returns to the state before the priming at the head.
【００３２】図２（ｅ）のように、アドレス期間で選択
されたセルでは、維持期間での放電によって電極上に壁
電荷が付着するが、最終維持パルスによる放電直後は放
電が起こりやすい状態にあるのに対し、同じように壁電
荷が付着していても空白時間の後には放電の発生が遅く
なる。これは、放電直後は放電空間中に存在する励起さ
れた分子や原子が多いのに対し、空白時間の後には励起
状態の分子、原子が減少していることによる。このた
め、最終維持パルスと電荷消去パルスの間隔を小さくし
て、電荷消去を行うと効果的である。As shown in FIG. 2E, in the cell selected in the address period, wall charges adhere to the electrodes due to the discharge in the sustain period, but the discharge is likely to occur immediately after the discharge by the final sustain pulse. On the other hand, even if wall charges are attached in the same manner, the generation of discharge is delayed after the blank time. This is due to the fact that there are many excited molecules and atoms in the discharge space immediately after the discharge, but the number of excited molecules and atoms is reduced after the blank time. Therefore, it is effective to perform charge erasing by reducing the interval between the last sustain pulse and the charge erasing pulse.
【００３３】（３）本実施形態の効果 図３に、最終維持パルスＰsus-cl終了から電荷消去パル
スＰse-s印加までの時間間隔Ts-eと維持電圧Vsの関係を
示す。時間間隔Ts-eが0〜150μｓ付近までは最大維持電
圧を規定するのは、アドレス期間における面電極間電位
差が大きいことにより、非選択セルが放電し、維持期間
も放電することによる誤灯のみである。しかし、時間間
隔Ts-eが150μｓを越えると、維持期間の放電により活
性化した分子、原子が徐々に減少していくため、前記ア
ドレス期間に端を発する誤灯よりも低い維持電圧におい
て、本来弱放電を発生させるべき電荷消去パルスで強放
電が発生し、次のＳＦのプライミング、電荷調整パルス
においても強放電が発生し、維持放電することによる、
誤灯が発生する。(3) Effect of the Present Embodiment FIG. 3 shows the relationship between the time interval Ts-e from the end of the last sustain pulse Psus-cl to the application of the charge erase pulse Pse-s and the sustain voltage Vs. Until the time interval Ts-e is around 0 to 150 μs, the maximum sustaining voltage is defined only by the unselected cells being discharged due to the large potential difference between the surface electrodes in the address period, and also by the erroneous lighting caused by the discharge during the sustain period. It is. However, if the time interval Ts-e exceeds 150 μs, molecules and atoms activated by the discharge during the sustain period gradually decrease, and thus, at a lower sustain voltage than the false light that starts in the address period, the A strong discharge is generated by a charge erasing pulse to generate a weak discharge, a strong discharge is generated also in the next SF priming, and a charge adjustment pulse, and a sustain discharge is performed.
False lighting occurs.
【００３４】その時の電荷の動きを、図４に電荷消去期
間の細かい電圧低下毎の状態図を示す。時刻T1は維持期
間の終了時で電荷消去期間の開始時刻であり図４（ｄ）
にその状態図を示す。活性化分子、原子が多い場合は、
図４（ｄ）〜（ｇ）の左側に示すように、時刻T2におい
て放電が開始し、弱放電をおこすことで、電荷量を減ら
すことができる。しかし活性化した分子、原子が減少す
ると、放電開始が遅くなり、図４（ｄ）〜（ｇ）の右側
に示すように、時刻T3で放電をおこすときには、印加し
ている面電極間電位差電位差が大きくなるために強放電
し、蓄積されている電荷の正負が反転した状態でふたた
び蓄積する。この電荷消去期間に端を発する誤灯の発生
する電圧は、時間間隔Ts-eが大きくなるほど低くなる。
一方、最小維持電圧以下の電圧を印加した場合は、アド
レス期間において選択セルに放電を発生させても、アド
レス期間の面電極間電位差が不十分なため、面電極に付
着する電荷量が少ない。そのため、維持期間において、
放電を発生させるための電荷量が不足し、選択セルでも
維持放電に失敗することがある。従ってＶｓマージンと
しては最小維持電圧以上最大維持電圧以下である。最小
維持電圧はTs-eに依存しないが、最大維持電圧はTs-eが
大きくなるほど低下する。従って、Ts-eを0μｓ〜200μ
ｓに限定することにより、好ましくは電荷消去パルスを
駆動する電荷消去ドライバ６３自体の伝送遅延時間〜１
００μｓと限定することにより、安定した消去が可能で
あり、Ｖｓマージンを確保することができる。FIG. 4 is a state diagram for each minute voltage drop during the charge erasing period. Time T1 is the end of the sustain period and the start time of the charge erasing period, which is shown in FIG.
Figure 3 shows the state diagram. If there are many activated molecules and atoms,
As shown on the left side of FIGS. 4D to 4G, discharge starts at time T2, and the amount of charge can be reduced by causing weak discharge. However, when the number of activated molecules and atoms decreases, the start of discharge is delayed, and as shown on the right side of FIGS. 4D to 4G, when the discharge is caused at time T3, the potential difference between the applied surface electrodes Becomes large, and the electric charge is stored again in a state where the positive and negative of the stored electric charge are inverted. The voltage at which an erroneous lamp starting during the charge erasing period occurs decreases as the time interval Ts-e increases.
On the other hand, when a voltage equal to or lower than the minimum sustain voltage is applied, even if a discharge is generated in the selected cell during the address period, the amount of electric charge adhering to the surface electrode is small because the potential difference between the surface electrodes during the address period is insufficient. Therefore, during the maintenance period,
In some cases, the amount of charge for generating the discharge is insufficient, and the sustain discharge may fail even in the selected cell. Therefore, the Vs margin is not less than the minimum sustain voltage and not more than the maximum sustain voltage. The minimum sustain voltage does not depend on Ts-e, but the maximum sustain voltage decreases as Ts-e increases. Therefore, Ts-e is 0 μs to 200 μs.
s, the transmission delay time of the charge erase driver 63 itself for driving the charge erase pulse is preferably set to 1
By limiting the time to 00 μs, stable erasing is possible and a Vs margin can be secured.
【００３５】［第２の実施形態］本発明による第２の実
施形態は、第１の実施形態に「Peak Luminance Enhance
ment」（ＰＬＥ）と呼ばれる電力制御方法を組み併せる
ものである。ＰＬＥとは、ピーク輝度を拡大しつつ、消
費電力を低減するために、1フレーム毎の各ＳＦの維持
パルス数を制御するものである。[Second Embodiment] A second embodiment according to the present invention is different from the first embodiment in that “Peak Luminance Enhance” is used.
MENT ”(PLE). The PLE controls the number of sustain pulses of each SF per frame in order to reduce power consumption while expanding peak luminance.
【００３６】本実施形態のプラズマディスプレイパネル
の駆動装置による構成ブロック図を、図５に示して説明
する。入力信号平均輝度レベル（ＡＰＬ）を演算し、Ａ
ＰＬが高い場合、維持パルス数制御回路で1フレーム当
りの全維持パルス数は少なく出力し、ＡＰＬが低い場合
は全維持パルス数は多く出力する。ＡＰＬによって１サ
ブフィールド（ＳＦ）中の維持期間の長さが変化する
が、図６に示すようにＡＰＬが高く維持パルス数が減少
した場合も電荷消去パルスは維持期間との間隔を0μｓ
〜200μｓの間に、好ましくは電荷消去パルスを駆動す
る電荷消去ドライバ自体の遅延時間〜１００μｓとする
こと設定することを第２の実施形態の特徴とする。これ
により、ＡＰＬが変化した場合も常に安定した電荷消去
が実現できる。FIG. 5 is a block diagram showing the configuration of the plasma display panel driving apparatus according to the present embodiment. The input signal average luminance level (APL) is calculated, and A
When the PL is high, the sustain pulse number control circuit outputs a small number of all sustain pulses per frame, and when the APL is low, a large number of sustain pulses are output. The length of the sustain period in one subfield (SF) changes depending on the APL. However, even when the APL is high and the number of sustain pulses is reduced as shown in FIG.
The feature of the second embodiment is that the delay time of the charge erase driver itself for driving the charge erase pulse is set to preferably 100 μs between 200 μs and 200 μs. As a result, stable charge erasure can always be realized even when the APL changes.
【００３７】［第３の実施形態］本発明による第３の実
施形態は、上記第２の実施形態において、図７に示すよ
うに、プライミングパルスが鋸歯状波または鈍り波形で
あり、電荷消去パルスとプライミングパルスの両方で電
荷消去を完全に行う場合に、電荷消去パルスとプライミ
ングパルスとの時間間隔Te-pをも0〜200μｓの間に設定
することを特徴とする。このような形態のプライミング
パルスにおいては、前ＳＦが発光した場合、電荷消去パ
ルスで完全に消去できなかった電荷を消去するという機
能を併せ持つ。このプライミングパルスによる消去特性
も第１の実施形態と同様、空間電荷が存在している間に
放電を行う方が良い消去特性を得られる。電荷消去パル
スとプライミングパルスの間隔Te-pとプライミング電圧
Ｖｐの関係を、図８に示す。Third Embodiment A third embodiment according to the present invention is different from the second embodiment in that the priming pulse has a sawtooth wave or a blunt waveform as shown in FIG. In the case where the charge erasing is completely performed using both the charge erasing pulse and the priming pulse, the time interval Te-p between the charge erasing pulse and the priming pulse is also set between 0 and 200 μs. The priming pulse having such a form also has a function of erasing charges that could not be completely erased by the charge erasing pulse when the previous SF emitted light. As with the first embodiment, the erasing characteristic by the priming pulse can be better obtained by discharging while the space charge exists. FIG. 8 shows the relationship between the interval Te-p between the charge erase pulse and the priming pulse and the priming voltage Vp.
【００３８】ここで、最小プライミング電圧とは、全セ
ルにプライミング放電が発生する最小Ｖｐ電圧値、最大
プライミング電圧とは、それ以上のＶｐ電圧を印加する
と、プライミングにおける弱放電時の電荷の蓄積量が多
くなり、Ｐpr-sの立ち下がり時に、蓄積していた電荷に
よる面電極間電位差が放電可能な電位差以上であるため
に強放電が発生する（自己消去放電）ことに起因する誤
灯が発生する上限電圧、最大誤灯電圧とは、プライミン
グにおける弱放電が不十分となり、蓄積される壁電荷量
が不足して、次の電荷調整パルスでの放電開始時の面電
極間電位差が大きくなり、強放電が発生して誤灯につな
がる最大の電圧である。従って、Ｖｐのマージンは図８
中の斜線部となる。Te-pを小さくすることにより、マー
ジンを広く確保することができる。Here, the minimum priming voltage is a minimum Vp voltage value at which priming discharge occurs in all cells, and the maximum priming voltage is a charge accumulation amount during weak discharge in priming when a higher Vp voltage is applied. When the Ppr-s falls, an erroneous lamp is generated because a strong discharge occurs (self-erasing discharge) because the potential difference between the surface electrodes due to the accumulated charge is equal to or larger than the potential difference that can be discharged. With the upper limit voltage, the maximum false lamp voltage, weak discharge in priming becomes insufficient, the amount of accumulated wall charge becomes insufficient, and the potential difference between the surface electrodes at the start of discharge with the next charge adjustment pulse increases, This is the maximum voltage at which strong discharge occurs and leads to erroneous lighting. Therefore, the margin of Vp is
The shaded area in the middle. By reducing Te-p, a wide margin can be secured.
【００３９】［第４の実施形態］本発明による第４の実
施形態は、第３の実施形態において、図９に示すよう
に、電荷調整パルスが鋸歯状波または鈍り波形で弱放電
により電荷を調整する形態の場合、プライミングパルス
から電荷調整パルスまでの時間間隔Tp-peを0〜50μｓに
設定すること、好ましくはプライミングドライバ６５自
体の遅延時間〜２０μｓに設定することを特徴とする。[Fourth Embodiment] In a fourth embodiment according to the present invention, in the third embodiment, as shown in FIG. 9, the charge adjusting pulse has a sawtooth wave or a blunt waveform to generate charges by weak discharge. In the case of the adjustment mode, the time interval Tp-pe from the priming pulse to the charge adjustment pulse is set to 0 to 50 μs, preferably, to the delay time of the priming driver 65 itself to 20 μs.
【００４０】このような形態の電荷調整パルスにおいて
は、プライミングパルスにより電荷を完全に消去した
後、活性化した分子、原子の残っている状態でアドレス
に適した電荷配置を作ることにより、電荷配置のばらつ
きを低減できる。プライミング終了から電荷調整パルス
までの時間Tp-peと維持電圧Ｖｓの関係を図１０に示
す。Tp-peが0〜50μｓ付近では、最大維持電圧以上の電
圧を印加すると、アドレス期間における面電極間電位差
が大きいために、非選択セルにおいても面放電が発生
し、維持放電することによる誤灯が発生する。In the charge adjusting pulse of such a form, after the charge is completely erased by the priming pulse, the charge arrangement suitable for the address is made in a state in which the activated molecules and atoms remain, whereby the charge arrangement is performed. Can be reduced. FIG. 10 shows the relationship between the time Tp-pe from the end of priming to the charge adjustment pulse and the sustain voltage Vs. When Tp-pe is about 0 to 50 μs, when a voltage higher than the maximum sustain voltage is applied, the potential difference between the surface electrodes during the address period is large, so a surface discharge also occurs in the non-selected cells, and an erroneous lamp due to the sustain discharge is generated. Occurs.
【００４１】しかし、時間間隔Tp-peが50μｓを越える
と、プライミング期間にセル内で活性化した分子、原子
が減少していくため、電荷調整パルスにおける放電開始
時の面電極間電位差が大きくなり、前記アドレス期間に
端を発する誤灯よりも低い電圧において、電荷調整パル
スでの強放電が発生、維持期間も放電することにより、
誤灯につながる。一方、最小維持電圧以下では、アドレ
ス期間で選択セルで放電が発生しても、面電極間電位差
が不十分なため、面電極に付着する電荷量が少ない。However, when the time interval Tp-pe exceeds 50 μs, the number of molecules and atoms activated in the cell during the priming period decreases, and the potential difference between the surface electrodes at the start of discharge in the charge adjustment pulse increases. At a voltage lower than the erroneous lamp that starts during the address period, a strong discharge with the charge adjustment pulse occurs, and the sustain period also discharges,
It leads to false light. On the other hand, when the voltage is equal to or lower than the minimum sustain voltage, even if a discharge occurs in the selected cell during the address period, the amount of electric charge adhering to the surface electrode is small because the potential difference between the surface electrodes is insufficient.
【００４２】そのため、維持期間において、放電を発生
させるための電荷量が不足し、選択セルでも維持放電に
失敗することがある。蓄積される電荷量が少ないため、
維持するための電圧が不足する。従って、維持電圧Ｖｓ
のマージンとしては、最小維持電圧以上最大維持電圧以
下である。最小維持電圧はTp-peに依存しないが、最大
維持電圧はTp-peが大きくなるほど低下する。従ってTp-
peを0〜50μｓに限定することで、広いＶｓマージンを
確保できる。For this reason, in the sustain period, the amount of charge for generating the discharge is insufficient, and the sustain discharge may fail even in the selected cell. Because the amount of stored charge is small,
Insufficient voltage to maintain. Therefore, the sustain voltage Vs
Is not less than the minimum sustain voltage and not more than the maximum sustain voltage. The minimum sustain voltage does not depend on Tp-pe, but the maximum sustain voltage decreases as Tp-pe increases. Therefore Tp-
By limiting pe to 0 to 50 μs, a wide Vs margin can be secured.
【００４３】［第５の実施形態］本発明による第５の実
施形態は、第４の実施形態において、電荷調整パルスか
らアドレス期間までの時間間隔を0〜50μｓの間とする
こと、好ましくは走査電圧ドライバ６４自体の伝送遅延
時間〜２０μｓの間とすることを特徴とする。[Fifth Embodiment] In a fifth embodiment according to the present invention, in the fourth embodiment, the time interval from the charge adjustment pulse to the address period is set to 0 to 50 μs, preferably scanning. The transmission delay time of the voltage driver 64 itself is set to 20 μs.
【００４４】本実施形態の電荷調整パルスにより、上記
の通り電荷配置のばらつきを低減した状態で、さらに電
荷調整パルスにおける放電によりセル内の分子、原子が
活性化した状態でアドレスを行うことにより、選択セル
でのアドレスにおける放電が安定して得られる。The address is performed by the charge adjustment pulse of the present embodiment in a state where the variation of the charge arrangement is reduced as described above, and further in a state where the molecules and atoms in the cell are activated by the discharge in the charge adjustment pulse. The discharge at the address in the selected cell is stably obtained.
【００４５】［第６の実施形態］本発明による第６の実
施形態は、第５の実施形態において、図１１に示すよう
に、フィールド中のＳＦ全体の間隔を詰めることを特徴
とする。これは維持期間〜電荷消去期間〜次ＳＦプライ
ミング期間〜電荷調整期間〜アドレス期間〜維持期間、
の各期間の間隔を第１乃至第５の実施形態の如く限定す
ることにより、安定した電荷消去かつ安定したアドレス
放電を可能にする。この際、上述のＰＬＥ制御方法或い
は明度ピーク強調方法を用いることができる。[Sixth Embodiment] A sixth embodiment according to the present invention is characterized in that, as shown in FIG. 11, the whole space between SFs in a field is narrowed as shown in FIG. These are a sustain period, a charge erase period, a next SF priming period, a charge adjustment period, an address period, a sustain period,
Is limited as in the first to fifth embodiments, thereby enabling stable charge erasure and stable address discharge. At this time, the above-described PLE control method or brightness peak emphasis method can be used.
【００４６】本実施形態では、図１９に示した従来例に
おける維持期間の相違による空白期間を削減することに
よりサブフィールドの期間を短縮できる。In this embodiment, the subfield period can be shortened by reducing the blank period due to the difference in the sustain period in the conventional example shown in FIG.
【００４７】特に、映像信号の入力平均輝度レベル（Ａ
ＰＬ）が高いとき、すなわち維持パルス数が少ないとき
は、維持期間に与えられた期間の終わりに空白時間が生
じ、最終維持パルスから次の電荷消去パルスまでの時間
が大きくなる。これにより、ＡＰＬの高低によって、電
荷消去までの時間に誤放電の発生を適度に防止して、均
一な電荷消去により、駆動特性を良好に保つことが可能
となる。また、この空白時間を設けることなくサブフィ
ールドの期間を短縮することができる。In particular, the input average luminance level (A
When PL) is high, that is, when the number of sustain pulses is small, a blank time occurs at the end of the sustain period, and the time from the last sustain pulse to the next charge erase pulse increases. This makes it possible to appropriately prevent the occurrence of erroneous discharge during the time until the charge is erased due to the level of the APL, and to maintain good drive characteristics by uniform charge erasure. Further, the period of the subfield can be reduced without providing this blank time.
【００４８】一方では、この空白期間に、後述の図１２
に示したように、プライミングパルスの後に電荷調整パ
ルスと電荷消去パルスを共通電極に設けて、誤放電を防
止することができる。On the other hand, during this blank period, FIG.
As shown in (1), an erroneous discharge can be prevented by providing a charge adjustment pulse and a charge erase pulse on the common electrode after the priming pulse.
【００４９】［第７の実施形態］本発明による第７の実
施形態として、第６の実施形態において、図１２に示す
ようにフィールド最後のＳＦの最終維持パルス後に電荷
消去パルス、プライミングパルス、電荷調整パルスを第
１乃至第４の実施形態の如く印加し、さらに次フィール
ドの先頭ＳＦのアドレス期間直前にも電荷消去パルス、
プライミングパルス、電荷調整パルスを印加することを
特徴とする。[Seventh Embodiment] As a seventh embodiment according to the present invention, in the sixth embodiment, as shown in FIG. 12, a charge erase pulse, a priming pulse, a charge An adjustment pulse is applied as in the first to fourth embodiments, and a charge erasing pulse is also applied immediately before the address period of the head SF of the next field.
A priming pulse and a charge adjustment pulse are applied.
【００５０】１フィールド後半の各ＡＰＬレベルの状態
図を図１３に示す。ＡＰＬが高い場合、フィールドの最
後に空白時間が出来るが、そこに電荷消去パルス、プラ
イミングパルス、電荷調整パルスを印加する。前半の電
荷消去パルス、プライミングパルス、電荷調整パルスに
より、発光したセルにおける電荷の消去を完全に行い、
さらに放電の起こりやすい電荷配置を実現させる。さら
に後半の電荷消去パルス、プライミングパルス、電荷調
整パルスで放電させることにより、再び分子、原子を活
性化させ、電荷配置を整え直すことができ、それにより
フィールドの先頭ＳＦにおいても安定したアドレス放電
を得ることができる。FIG. 13 shows a state diagram of each APL level in the latter half of one field. When the APL is high, a blank time is formed at the end of the field, and a charge erase pulse, a priming pulse, and a charge adjustment pulse are applied thereto. With the first half charge erasing pulse, priming pulse, and charge adjustment pulse, the charge in the light emitting cell is completely erased,
Further, a charge arrangement in which discharge easily occurs is realized. Further, by discharging with the charge erasing pulse, priming pulse, and charge adjusting pulse in the latter half, the molecules and atoms can be activated again and the charge arrangement can be rearranged, thereby stabilizing the address discharge even in the first SF of the field. Obtainable.
【００５１】なお、上記各実施例におけるＡＣ型プラズ
マディスプレイパネルの駆動方法は、ＡＣ型プラズマデ
ィスプレイパネル自体内に用いることができるので、本
発明によるＡＣ型プラズマディスプレイパネルにおいて
も、同様な駆動方法をそれぞれ用いることができる。Since the driving method of the AC type plasma display panel in each of the above embodiments can be used in the AC type plasma display panel itself, the same driving method is applied to the AC type plasma display panel according to the present invention. Each can be used.
【００５２】[0052]
【発明の効果】本発明は、プラズマディスプレイパネル
の駆動装置或いは方法において、映像信号の入力平均輝
度レベル（ＡＰＬ）が高いとき、すなわち維持パルス数
が少ないときは、維持期間に与えられた期間の終わりに
空白時間が生じ、最終維持パルスから次の電荷消去パル
スまでの時間が大きくなる。これにより、ＡＰＬの高低
によって電荷消去までの時間に誤放電の発生を適度に防
止して、均一な電荷消去により、駆動特性を良好に保つ
ことが可能となる。According to the present invention, when the input average luminance level (APL) of a video signal is high, that is, when the number of sustain pulses is small, the present invention relates to a driving apparatus or method for a plasma display panel. At the end, a blank time occurs, and the time from the last sustain pulse to the next charge erase pulse increases. As a result, it is possible to appropriately prevent the occurrence of erroneous discharge during the time until the charge is erased due to the level of the APL, and to maintain the drive characteristics well by uniform charge erasure.
【図１】本発明の第１の実施形態によるドライブ波形図
である。FIG. 1 is a drive waveform diagram according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態によるドライブ波形に
対応する状態図である。FIG. 2 is a state diagram corresponding to a drive waveform according to the first embodiment of the present invention.
【図３】本発明の第１の実施形態によるドライブ波形に
よる性能領域図である。FIG. 3 is a performance region diagram based on a drive waveform according to the first embodiment of the present invention.
【図４】本発明の第１の実施形態によるドライブ波形図
である。FIG. 4 is a drive waveform diagram according to the first embodiment of the present invention.
【図５】本発明の第２の実施形態による構成ブロック図
である。FIG. 5 is a configuration block diagram according to a second embodiment of the present invention.
【図６】本発明の第２の実施形態によるドライブ波形図
である。FIG. 6 is a drive waveform diagram according to a second embodiment of the present invention.
【図７】本発明の第３の実施形態によるドライブ波形図
である。FIG. 7 is a drive waveform diagram according to a third embodiment of the present invention.
【図８】本発明の第３の実施形態によるドライブ波形に
よる性能領域図である。FIG. 8 is a performance region diagram based on drive waveforms according to a third embodiment of the present invention.
【図９】本発明の第４の実施形態によるドライブ波形図
である。FIG. 9 is a drive waveform diagram according to a fourth embodiment of the present invention.
【図１０】本発明の第４の実施形態によるドライブ波形
図である。FIG. 10 is a drive waveform diagram according to a fourth embodiment of the present invention.
【図１１】本発明の第６の実施形態によるドライブの時
系列図である。FIG. 11 is a time-series diagram of a drive according to a sixth embodiment of the present invention.
【図１２】本発明の第７の実施形態によるドライブ波形
図である。FIG. 12 is a drive waveform diagram according to a seventh embodiment of the present invention.
【図１３】本発明の第６の実施形態によるドライブの時
系列図である。FIG. 13 is a time-series diagram of a drive according to a sixth embodiment of the present invention.
【図１４】従来技術のプラズマディスプレイ画素の構成
図である。FIG. 14 is a configuration diagram of a conventional plasma display pixel.
【図１５】従来技術のプラズマディスプレイパネルの配
線図である。FIG. 15 is a wiring diagram of a conventional plasma display panel.
【図１６】従来技術のプラズマディスプレイへのドライ
ブ波形図である。FIG. 16 is a drive waveform diagram for a conventional plasma display.
【図１７】従来技術及び本発明のプラズマディスプレイ
の駆動構成図である。FIG. 17 is a drive configuration diagram of a plasma display according to the related art and the present invention.
【図１８】従来技術のプラズマディスプレイによるドラ
イブ波形図である。FIG. 18 is a drive waveform diagram by a conventional plasma display.
【図１９】従来技術のプラズマディスプレイによるドラ
イブの時系列図である。FIG. 19 is a time-series diagram of a drive by a conventional plasma display.
１ 背面ガラス基板 ２ 前面ガラス基板 ３ 走査電極 ４ 共通電極 ５ トレース電極 ６ トレース電極 ７ データ電極 ８ 放電ガラス空間 ９ 隔壁 １１ 映像信号 １２ 映像信号処理回路 １３ サブフィールド制御回路 １４ 入力信号平均輝度レベル演算回路 １５ 維持パルス数制御回路 ２０ 映像処理部 ２１ 蛍光体 ２２ 誘電体 ２３ 誘電体 ２５ 可視光 ３０ 駆動コントローラ ４０ 共通電極ドライバ ５０ データ電極ドライバ ６０ 走査電極ドライバ ６１ 走査ベースドライバ ６２ 維持ドライバ ６３ 電荷消去ドライバ ６４ 走査電圧ドライバ ６５ プライミングドライバ ６６ 走査パルスドライバ ７０ プラズマディスプレイパネル REFERENCE SIGNS LIST 1 back glass substrate 2 front glass substrate 3 scanning electrode 4 common electrode 5 trace electrode 6 trace electrode 7 data electrode 8 discharge glass space 9 partition 11 video signal 12 video signal processing circuit 13 subfield control circuit 14 input signal average luminance level calculation circuit Reference Signs List 15 sustain pulse number control circuit 20 image processing unit 21 phosphor 22 dielectric 23 dielectric 25 visible light 30 drive controller 40 common electrode driver 50 data electrode driver 60 scan electrode driver 61 scan base driver 62 sustain driver 63 charge erase driver 64 scanning Voltage driver 65 Priming driver 66 Scan pulse driver 70 Plasma display panel
Claims (11)
この順に互いに水平かつ平行に配置され、前記前面基板
と前記走査電極の間に共通電極Ｃ1〜Ｃnが配置され、前
記前面基板と離間して対向配置された背面基板に、前記
走査電極Ｓ1〜Ｓn及び前記共通電極Ｃ1〜Ｃn-1と離間し
て交差するように複数のデータ電極Ｄ1〜Ｄmが配置さ
れ、前記走査電極Ｓｎ、前記共通電極Ｃｎと前記データ
電極Ｄｍの交点で１セルを構成しているＡＣ型プラズマ
ディスプレイパネルであって、１画面を構成する時間で
ある１フレームをサブフィールド（以下、ＳＦと称す
る）に分割し、任意のセルに書込放電を発生させるため
に各ＳＦにて少なくとも前記走査電極に線順次に走査パ
ルスを印加しつつ選択する前記データ電極に前記走査パ
ルスに同期したデータパルスを印加して選択した選択セ
ルに書込放電を起こし、壁電荷を形成するアドレス期間
と、前記アドレス期間に選択的に放電が発生した箇所に
維持パルスを供給して維持放電を持続的に発生させる表
示放電を行う維持期間とで駆動するＡＣ型プラズマディ
スプレイの駆動方法において、 前記維持期間の終了後に表示を行った前記選択セルに形
成された壁電荷を消去するために印加する電荷消去パル
スを、前記維持パルスのうちの最終維持パルスの終了後
0μｓ〜200μｓの間に印加することを特徴とするＡＣ型
プラズマディスプレイの駆動方法。1. Scan electrodes S1 to Sn are arranged horizontally and parallel to each other in this order inside a front substrate, and common electrodes C1 to Cn are arranged between the front substrate and the scan electrodes. A plurality of data electrodes D1 to Dm are arranged on the back substrate that is spaced apart and opposed to the scan electrodes S1 to Sn and the common electrodes C1 to Cn-1. An AC plasma display panel in which one cell is formed at the intersection of the common electrode Cn and the data electrode Dm, wherein one frame, which is a time for forming one screen, is divided into subfields (hereinafter, referred to as SF). A data pulse synchronized with the scan pulse is applied to the data electrode selected while applying a scan pulse line-sequentially to at least the scan electrode in each SF in order to generate a write discharge in an arbitrary cell. Is applied to cause a write discharge in a selected cell selected to generate a wall charge, and a sustain pulse is supplied to a portion where a discharge is selectively generated in the address period to continuously generate a sustain discharge. A driving method of an AC plasma display driven by a sustain period for performing a display discharge to be performed, wherein a charge erasing pulse applied to erase a wall charge formed in the selected cell which has performed display after the sustain period is applied. After the end of the last sustain pulse of the sustain pulses
A method for driving an AC plasma display, wherein the voltage is applied between 0 μs and 200 μs.
ィスプレイの駆動方法において、前記最終維持パルスの
終了後前記電荷消去パルスの印加開始時間は前記ＡＣ型
プラズマディスプレイパネルに表示する画像の平均輝度
レベルに応じて前記維持パルスの数を変化させた場合
も、前記最終維持パルスから電荷消去パルスまでの間隔
を０〜２００μｓとすることを特徴とするＡＣ型プラズ
マディスプレイの駆動方法。2. The method of driving an AC plasma display according to claim 1, wherein the application start time of the charge erase pulse after the end of the last sustain pulse is an average luminance of an image displayed on the AC plasma display panel. A method for driving an AC plasma display, wherein the interval between the last sustain pulse and the charge erasing pulse is set to 0 to 200 μs even when the number of the sustain pulses is changed according to the level.
ィスプレイの駆動方法において、前記電荷消去パルスの
印加修了後次のサブフィールドのプライミングパルスの
印加開始時間を０〜２００μｓとすることを特徴とする
ＡＣ型プラズマディスプレイの駆動方法。3. The driving method of an AC type plasma display according to claim 1, wherein the application start time of the priming pulse of the next subfield after the completion of the application of the charge erasing pulse is 0 to 200 μs. For driving an AC plasma display.
ィスプレイの駆動方法において、前記プライミングパル
スの印加終了後に供給される電荷調整パルスを、前記プ
ライミングパルスの印加終了後０〜５０μｓに開始する
ことを特徴とするＡＣ型プラズマディスプレイの駆動方
法。4. The method of driving an AC plasma display according to claim 3, wherein the charge adjustment pulse supplied after the application of the priming pulse is started from 0 to 50 μs after the application of the priming pulse. A method for driving an AC type plasma display, comprising:
ィスプレイの駆動方法において、前記電荷調整パルスの
印加修了後に適用されるアドレス期間の開始時間は、前
記電荷調整パルスの印加修了後０〜５０μｓに開始する
ことを特徴とするＡＣ型プラズマディスプレイの駆動方
法。5. The method of driving an AC plasma display according to claim 4, wherein the start time of the address period applied after the completion of the application of the charge adjustment pulse is 0 to 50 μs after the completion of the application of the charge adjustment pulse. A method for driving an AC plasma display.
ＡＣ型プラズマディスプレイの駆動方法において、前記
１フレーム中のサブフィールド期間を前記維持期間を圧
縮して短縮することを特徴とするＡＣ型プラズマディス
プレイの駆動方法。6. The method of driving an AC plasma display according to claim 1, wherein a subfield period in said one frame is shortened by compressing said sustain period. Method of driving a plasma display.
ＡＣ型プラズマディスプレイの駆動方法において、前記
アドレス期間の前にプライミング期間を設け、前記維持
期間の後に電荷消去期間を設けて前記サブフィールド期
間にプライミング期間、アドレス期間、維持期間、電荷
消去期間を順次、プライミングパルス、アドレスパル
ス、維持パルス、電荷消去パルスを印加して繰り返し、
駆動することに加え、前記フィールドの最後に電荷消去
パルス、前記プライミングパルス、電荷調整パルスを印
加することを特徴とするＡＣ型プラズマディスプレイの
駆動方法。7. The method of driving an AC plasma display according to claim 1, wherein a priming period is provided before the address period, and a charge erasing period is provided after the sustain period. A priming period, an address period, a sustaining period, and a charge erasing period are sequentially repeated in the field period by applying a priming pulse, an address pulse, a sustaining pulse, and a charge erasing pulse,
A method for driving an AC type plasma display, comprising applying a charge erase pulse, the priming pulse, and a charge adjustment pulse at the end of the field in addition to driving.
ィスプレイの駆動方法において、さらに次フィールドの
先頭のサブフィールドのアドレス期間前に電荷消去パル
ス、プライミングパルス、電荷調整パルスを印加するこ
とを特徴とするＡＣ型プラズマディスプレイの駆動方
法。8. The method of driving an AC plasma display according to claim 7, further comprising applying a charge erasing pulse, a priming pulse, and a charge adjusting pulse before an address period of a first subfield of the next field. Driving method for an AC type plasma display.
この順に互いに水平かつ平行に配置され、前記前面基板
と前記走査電極の間に共通電極Ｃ1〜Ｃnが配置され、前
記前面基板と離間して対向配置された背面基板に、前記
走査電極Ｓ1〜Ｓn及び前記共通電極Ｃ1〜Ｃn-1と離間し
て交差するように複数のデータ電極Ｄ1〜Ｄmが配置さ
れ、前記走査電極Ｓ1〜Ｓｎ、前記共通電極Ｃ1〜Ｃｎと
前記データ電極Ｄ1〜Ｄｍの交点で１セルを構成し、１
画面を構成する時間である１フレームをサブフィールド
（以下、ＳＦと称する）に分割し、任意のセルに書込放
電を発生させるために各ＳＦにて前記走査電極と前記共
通電極とにプライミングパルスを供給するプライミング
期間と、少なくとも前記走査電極に線順次に走査パルス
を印加しつつ選択する前記データ電極に前記走査パルス
に同期したデータパルスを印加して選択した選択セルに
書込放電を起こし、壁電荷を形成するアドレス期間と、
前記アドレス期間に選択的に放電が発生した箇所に維持
パルスを供給して維持放電を持続的に発生させる表示放
電を行う維持期間と、前記走査電極と前記共通電極とに
維持消去パルスを印加する電荷消去期間とを順次駆動す
るＡＣ型プラズマディスプレイにおいて、 前記維持期間に前記走査電極と前記共通電極とに前記維
持パルスを印加する維持ドライバと、前記維持期間の終
了後の前記電荷消去期間に前記放電・表示を行った前記
選択セルに形成された壁電荷を消去する電荷消去パルス
を前記走査電極に印加する電荷消去ドライバとを備え、
前記維持パルスのうちの最終維持パルスの終了後0μｓ
〜200μｓの間に前記電荷消去パルスを印加することを
特徴とするＡＣ型プラズマディスプレイ。9. Inside the front substrate, scan electrodes S1 to Sn are arranged horizontally and parallel to each other in this order, and common electrodes C1 to Cn are arranged between the front substrate and the scan electrodes. A plurality of data electrodes D1 to Dm are arranged on the back substrate that is spaced apart and opposed to the scan electrodes S1 to Sn and the common electrodes C1 to Cn-1. Sn, one cell is formed at the intersection of the common electrodes C1 to Cn and the data electrodes D1 to Dm.
One frame, which is a time constituting a screen, is divided into subfields (hereinafter, referred to as SF), and a priming pulse is applied to the scan electrode and the common electrode in each SF in order to generate a write discharge in an arbitrary cell. A priming period for supplying, and applying a data pulse synchronized with the scan pulse to the selected data electrode while applying a scan pulse line-sequentially to at least the scan electrode to cause a write discharge in a selected cell selected, An address period for forming wall charges,
Applying a sustain pulse to a portion where a discharge is selectively generated during the address period to perform a display discharge for continuously generating a sustain discharge; and applying a sustain erase pulse to the scan electrode and the common electrode. An AC plasma display that sequentially drives a charge erasing period; a sustain driver that applies the sustain pulse to the scan electrode and the common electrode during the sustain period; A charge erasing driver that applies a charge erasing pulse for erasing wall charges formed in the selected cell that has performed discharge / display to the scan electrode,
0 μs after the end of the last sustain pulse among the sustain pulses
An AC-type plasma display, wherein the charge erasing pulse is applied for a period of up to 200 μs.
ディスプレイにおいて、更に前記プライミング期間に前
記走査電極と前記共通電極とに前記プライミングパルス
を印加するプライミングドライバを備え、前記プライミ
ングドライバは、前記電荷消去パルスの印加修了後０〜
２００μｓに次のサブフィールドの前記プライミングパ
ルスを印加・開始することを特徴とするＡＣ型プラズマ
ディスプレイ。10. The AC-type plasma display according to claim 9, further comprising a priming driver for applying said priming pulse to said scan electrode and said common electrode during said priming period, wherein said priming driver comprises said priming driver. 0 after completion of erase pulse application
An AC-type plasma display, wherein the priming pulse of the next subfield is applied and started at 200 μs.
マディスプレイにおいて、前記プライミングパルスの印
加終了後に供給される電荷調整パルスを、前記プライミ
ングパルスの印加終了後０〜５０μｓに開始することを
特徴とするＡＣ型プラズマディスプレイ。11. The AC plasma display according to claim 10, wherein the charge adjustment pulse supplied after the application of the priming pulse is started from 0 to 50 μs after the application of the priming pulse. AC plasma display.
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