JP2001267894A - Voltage comparison circuit - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、入力信号電圧を予
定の閾値電圧と比較し、その結果を電圧比較出力として
出力するようになされた電圧比較回路に関する。The present invention relates to a voltage comparison circuit for comparing an input signal voltage with a predetermined threshold voltage and outputting the result as a voltage comparison output.
【0002】[0002]
【従来の技術】従来、図7を伴って次に述べる電圧比較
回路が提案されている(参考文献:K.Maezawa
and T.Mizutani,“A New Re
sonant Tunneling Logic Ga
te Employing Monostable−B
istable Transition,”Jpn.
J.Appl.Phys.vol.32,pp.42−
44,1993)。すなわち、1個の2端子負性抵抗素
子D1を有する第1の負性抵抗素子回路B1と、同じく
1個の2端子負性抵抗素子D2を有する第2の負性抵抗
素子回路B2とが直列に接続されている直列負性抵抗素
子回路Gと、ドレインを直列負性抵抗素子回路Gの第1
及び第2の負性抵抗素子回路B1及びB2の接続中点P
に接続し、ソースを直列負性抵抗素子回路Gの負性抵抗
素子回路B2側の一端に接続している電界効果トランジ
スタMとを有する。2. Description of the Related Art A voltage comparison circuit described below with reference to FIG. 7 has been proposed (reference: K. Maezawa).
and T. Mizutani, “A New Re
sonant Tunneling Logic Ga
te Employing Monostable-B
isable Transition, "Jpn.
J. Appl. Phys. vol. 32, pp. 42-
44, 1993). That is, a first negative resistance element circuit B1 having one two-terminal negative resistance element D1 and a second negative resistance element circuit B2 also having one two-terminal negative resistance element D2 are connected in series. And a drain connected to the first negative terminal of the series negative resistance element circuit G.
Connection point P between the second negative resistance element circuits B1 and B2
And a field-effect transistor M having a source connected to one end of the series negative resistance element circuit G on the side of the negative resistance element circuit B2.
【0003】そして、直列負性抵抗素子回路Gの負性抵
抗素子回路B1側の一端が、低電圧VL で意味づけられ
た2値表示の「0」と高電圧VH で意味づけられた2値
表示の「1」とを順次交互にとることを繰り返すクロッ
ク信号電圧Vcを出力するクロック信号電圧源端Ecに
接続され、直列負性抵抗素子回路Gの負性抵抗素子回路
B2側の他端が、定電圧V1を出力する定電圧源端E1
に接続され、それによって、直列負性抵抗素子回路Gの
両端間にクロック信号電圧Vcが印加されるようになさ
れている。[0003] One end of the negative resistance element circuit B1 side of the series negative resistance element circuit G has been implicated as a "0" correlated obtained binary display meanings at a low voltage V L at a high voltage V H It is connected to a clock signal voltage source terminal Ec that outputs a clock signal voltage Vc that repeats alternately taking binary display “1” sequentially, and the other of the series negative resistance element circuit G on the negative resistance element circuit B2 side The end is a constant voltage source end E1 that outputs a constant voltage V1.
, Whereby the clock signal voltage Vc is applied across the series negative resistance element circuit G.
【0004】また、電界効果トランジスタMのゲート
が、入力信号電圧Viが得られる信号入力端INに接続
され、さらに、直列負性抵抗素子回路Gの負性抵抗素子
回路B1及びB2の接続中点Pから、出力端OUTが導
出されている。A gate of the field effect transistor M is connected to a signal input terminal IN from which an input signal voltage Vi is obtained, and a connection midpoint between the negative resistance element circuits B1 and B2 of the series negative resistance element circuit G. An output terminal OUT is derived from P.
【0005】この場合、負性抵抗素子回路B1の2端子
負性抵抗素子D1、及び負性抵抗素子回路B2の2端子
負性抵抗素子D2は、図8に示すような、N字型の電流
−電圧特性を有する。すなわち、電流を零値から正方向
に増加させれば、それに応じて電圧が零値から正方向に
高くなる電圧値になるが、その電流がピーク電流値IP
に達すれば、電圧がそのときの電圧値Vp からそれに比
し高い電圧値Vq に転移し、また、その状態から電流を
増加させれば、これに応じて電圧が電圧値Vq から正方
向に高くなる電圧値になり、さらに、その状態から電流
を減少させれば、それに応じて電圧が負方向に低くなる
電圧値になるが、その電流がバレー電流値Ir に達すれ
ば、電圧がそのときの電圧値Vr からそれに比し低い電
圧値Vs に転移し、また、その状態から電流を減少させ
れば、それに応じて電圧がそのときの電圧値から負方向
に低くなる電圧値になる、という特性を有する。In this case, the two-terminal negative resistance element D1 of the negative resistance element circuit B1 and the two-terminal negative resistance element D2 of the negative resistance element circuit B2 have an N-shaped current as shown in FIG. -It has voltage characteristics. That is, by increasing the current from zero value in a positive direction, but the voltage is a voltage value higher in the positive direction from zero value in response thereto, the current is the peak current value I P
Once you reach the voltage is transferred to the higher voltage value V q than the voltage value V p to it at that time, also, by increasing the current from that state, a positive voltage from the voltage value V q accordingly becomes a voltage value that is higher in the direction, further, if reducing the current from that state, becomes a voltage value the voltage drops in the negative direction accordingly, if reached its current to valley current value I r, voltage There was transferred to a low voltage value V s than the voltage value V r to it at that time, also, the voltage when caused to decrease the current from that state, decreases from the voltage value at that time is a voltage in the negative direction accordingly Value.
【0006】従って、いま、2端子負性抵抗素子D1の
電流−電圧特性上でみたピーク電流値IP をIP1とし、
電圧値VP 、Vq 、Vr 及びVs をそれぞれVP1、
Vq1、Vr1及びVs1とし、電流値Ir をIr1とすると
き、2端子負性抵抗素子D1及びそれを有するだけの負
性抵抗素子回路B1は、図9に示すような、電流−電圧
特性を有する。Accordingly, the peak current value I P seen from the current-voltage characteristics of the two-terminal negative resistance element D1 is defined as I P1 ,
The voltage values V P , V q , V r, and V s are represented by V P1 ,
And V q1, V r1 and V s1, when the current value I r and I r1, negative resistance element circuit B1 only with a two-terminal negative-resistance elements D1, it is as shown in FIG. 9, the current -It has voltage characteristics.
【0007】また、2端子負性抵抗素子D2の電流−電
圧特性上でみたピーク電流値IP をIP2とし、電圧値V
P 、Vq 、Vr 及びVs をそれぞれVP2、Vq2、Vr2及
びVs2とし、電流値Ir をIr2とするとき、2端子負性
抵抗素子D2及びそれを有するだけの負性抵抗素子回路
B2は、図10に示すような、電流−電圧特性を有す
る。ただし、この場合、ピーク電流値IP2が、2端子負
性抵抗素子D1のピーク電流値IP1よりも小さい(IP1
>IP2)とする。The peak current value I P seen from the current-voltage characteristics of the two-terminal negative resistance element D 2 is defined as I P2 , and the voltage value V
P, V q, the V r and V s and V P2, V q2, V r2 and V s2, respectively, when the current value I r and I r2, negative only has two terminals and the negative resistance element D2 which The resistive element circuit B2 has a current-voltage characteristic as shown in FIG. However, in this case, the peak current value I P2 is smaller than the peak current value I P1 of the two-terminal negative resistance element D1 (I P1
> IP2 ).
【0008】さらに、電界効果トランジスタMは、例え
ばn型とするが、この場合、電界効果トランジスタM
は、負性抵抗素子回路B1及びB2接続中点P及び定電
圧源端E1を通って、ドレイン電流を、ゲートに印加さ
れる入力信号電圧Viが正方向に高くなるのに応じてド
レイン電流値を大きくする特性を有する。Further, the field effect transistor M is, for example, an n-type. In this case, the field effect transistor M
Passes through the midpoint P between the connection of the negative resistance element circuits B1 and B2 and the constant voltage source terminal E1, and changes the drain current as the input signal voltage Vi applied to the gate increases in the positive direction. Has the property of increasing
【0009】また、負性抵抗素子回路B2と電界効果ト
ランジスタMとの並列回路を複合回路Cとするとき、そ
の複合回路Cは、負性抵抗素子回路B1及びB2の接続
中点P及び定電圧源端E1を通って、2端子負性抵抗素
子D2に流れる電流と電界効果トランジスタMのドレイ
ン電流とを合わせた電流を流す特性を有する。When a parallel circuit of the negative resistance element circuit B2 and the field-effect transistor M is used as a composite circuit C, the composite circuit C includes a connection point P between the negative resistance element circuits B1 and B2 and a constant voltage. It has a characteristic of flowing a current that is the sum of the current flowing through the two-terminal negative resistance element D2 and the drain current of the field-effect transistor M through the source terminal E1.
【0010】従って、複合回路Cは、2端子負性抵抗素
子D2の電流−電圧特性でみたピーク電流値IP2、電圧
値VP2、Vq2、Vr2及びVs2、電流値Ir2に対応する値
を、それぞれピーク電流値IP2′、電圧値VP2′、
Vq2′、Vr2′及びVs2′、電流値Ir2′とするとき、
図11に示すように、電界効果トランジスタMのゲート
に印加される入力信号電圧Viに応じてピーク電流値I
p2′が変化する、N字型の電流−電圧特性を有する。Accordingly, the composite circuit C corresponds to the peak current value I P2 , the voltage values V P2 , V q2 , V r2 and V s2 , and the current value I r2 as seen from the current-voltage characteristics of the two-terminal negative resistance element D2. Are respectively set to the peak current value I P2 ′, the voltage value V P2 ′,
When V q2 ′, V r2 ′ and V s2 ′, and a current value I r2 ′,
As shown in FIG. 11, the peak current I depends on the input signal voltage Vi applied to the gate of the field effect transistor M.
It has an N-shaped current-voltage characteristic in which p2 'changes.
【0011】以上が、従来提案されている電圧比較回路
の構成である。このような構成を有する従来の電圧比較
回路によれば、次に述べるようにして、入力信号電圧V
iを予定の閾値電圧(これをVT とする)と比較し、そ
の結果を電圧比較出力として出力する。ここで、閾値電
圧VT は、2端子負性抵抗素子D1のピーク電流値IP1
と2端子負性抵抗素子D2のピーク電流値IP2とが等し
い(IP1=IP2)ときの入力信号電圧Viの値としてい
る。The above is the configuration of the conventionally proposed voltage comparison circuit. According to the conventional voltage comparison circuit having such a configuration, the input signal voltage V
The i is compared with a threshold voltage of the plan (referred to as V T), and outputs the result as a voltage comparison output. Here, the threshold voltage V T is the peak current value I P1 of the two-terminal negative resistance element D1.
And the peak value I P2 of the two-terminal negative resistance element D2 is equal to the input signal voltage Vi (I P1 = I P2 ).
【0012】まず、入力信号電圧Viが閾値電圧VT よ
りも低い(Vi<VT )場合を説明する。この場合、複
合回路Cのピーク電流値Ip2′が、負性抵抗素子回路B
1のピーク電流値Ip1より小である(Ip2′<Ip1)。
このため、クロック信号電圧Vcがとる2値表示の
「0」に意味づけられた低い電圧値VL と2値表示の
「1」に意味づけられた高い電圧値VH とを適当な値に
選定しておけば、出力端OUTに、クロック信号電圧V
cが2値表示の「0」をとるか「1」をとるかに応じ
て、2値表示の「0」または「1」をとる出力電圧が得
られるが、この状況を次に詳細に説明する。[0012] First, the case where the input signal voltage Vi is lower than the threshold voltage V T (Vi <V T) . In this case, the peak current value I p2 ′ of the composite circuit C is
1 is smaller than the peak current value I p1 (I p2 ′ <I p1 ).
Therefore, the clock signal voltage Vc low voltage is implicated in "0" binary display of taking the value V L and a high voltage V H which is implicated in the "1" in the binary display at an appropriate value If selected, the clock signal voltage V is applied to the output terminal OUT.
Depending on whether c takes "0" or "1" in binary display, an output voltage having "0" or "1" in binary display is obtained. This situation will be described in detail below. I do.
【0013】図7に示す従来の電圧比較回路は、クロッ
ク信号電圧Vcを用いて、入力信号電圧Viの、閾値電
圧VT と比較された電圧比較出力を、出力端OUTに出
力する機能を有するが、クロック信号電圧Vcが、現時
点をtとし、順次の時点を、t1、t2、t3、t4、
t5、t6、t7とするとき、図13及び図15に示す
ように、時点t1から時点t3までの間(t1<t<t
3)、低電圧値VL から高電圧値VH まで時間とともに
高くなる電圧値をとり、次で、時点t3から時点t4ま
での間(t3<t<t4)、高電圧値VH を保ち、時点
t4から時点t6までの間(t4<t<t6)、高電圧
値VH から低電圧値VL まで時間とともに低くなる電圧
値をとり、時点t6から時点t7までの間(t6<t<
t7)、低電圧値VL を保ち、以下、同様のことを繰り
返すとする。[0013] conventional voltage comparator circuit shown in FIG. 7 has, by using the clock signal voltage Vc, the input signal voltage Vi, the comparison voltage comparison output and the threshold voltage V T, the function of outputting to the output terminal OUT Is the clock signal voltage Vc, the current time is t, and the sequential time points are t1, t2, t3, t4,
At times t5, t6, and t7, as shown in FIGS. 13 and 15, from time t1 to time t3 (t1 <t <t
3), it takes the higher becomes the voltage value with time from a low voltage value V L to a high voltage V H, in the following, during the period from time point t3 to time point t4 (t3 <t <t4) , keeping the high voltage V H From the time point t4 to the time point t6 (t4 <t <t6), a voltage value that decreases with time from the high voltage value VH to the low voltage value VL is taken, and from the time point t6 to the time point t7 (t6 <t6). <
t7) It is assumed that the low voltage value VL is maintained and the same is repeated hereafter.
【0014】一方、負性抵抗素子回路B1は、複合回路
Cの負荷回路として機能する。このため、図12に示す
ように、複合回路Cの図11に示す電流−電圧特性を曲
線H2で表している図上に、負性抵抗素子回路B1の図
9に示す電流−電圧特性を表している曲線を、点線で示
すように、負荷線H1として、複合回路Cの電流−電圧
特性を表している曲線H2と交叉して書き表すことがで
きる。On the other hand, the negative resistance element circuit B1 functions as a load circuit of the composite circuit C. For this reason, as shown in FIG. 12, the current-voltage characteristic shown in FIG. 9 of the negative resistance element circuit B1 is shown on the graph showing the current-voltage characteristic shown in FIG. Can be written as a load line H1 as shown by a dotted line, intersecting with a curve H2 representing the current-voltage characteristic of the composite circuit C.
【0015】従って、複合回路Cのピーク電流値Ip2′
が、負性抵抗素子回路B1のピーク電流値Ip1より小で
ある(IP2′<IP1)とした場合、出力端OUTに得ら
れる出力電圧が、次に述べる電圧値をとって得られる。Therefore, the peak current value I p2 ′ of the composite circuit C
Is smaller than the peak current value I p1 of the negative resistance element circuit B1 (I P2 ′ <I P1 ), the output voltage obtained at the output terminal OUT is obtained by taking the following voltage value. .
【0016】すなわち、時点t1から時点t2までの間
(t1<t<t2)、負荷線H1が曲線H2と交叉する
交点Qが、図12Aに示すように、電圧値VL2′の位置
から電圧値VP2′の位置に向けて時間とともに移動し、
よって、出力端OUTに得られる出力電圧が、図13B
に示すように、電圧値VL2′から電圧値VP2′に向けて
時間とともに高くなる電圧値をとる。[0016] That is, during the period from time t1 to time t2 (t1 <t <t2) , the intersection point Q of the load lines H1 to intersect the curve H2 is, as shown in FIG. 12A, the voltage from the position of the voltage value V L2 ' Moving over time towards the position of value V P2 ′,
Therefore, the output voltage obtained at the output terminal OUT is as shown in FIG.
As shown in FIG. 7, the voltage value increases with time from the voltage value V L2 ′ toward the voltage value V P2 ′.
【0017】また、時点t2に達すれば(t=t2)、
交点Qが、図12Bに示すように、電圧値VP2′の位置
から電圧値VA1の位置に転移し、よって、出力端OUT
に得られる出力電圧が、図13Bに示すように、電圧値
VP2′から電圧値VA1に転移する。When the time t2 is reached (t = t2),
As shown in FIG. 12B, the intersection Q shifts from the position of the voltage value V P2 ′ to the position of the voltage value V A1 , and thus the output terminal OUT
As shown in FIG. 13B, the output voltage obtained in the step (b) changes from the voltage value V P2 ′ to the voltage value V A1 .
【0018】さらに、時点t2から時点t3までの間に
おいて(t2<t<t3)、交点Qが、図12Cに示す
ように、電圧値VA1の位置から電圧値VH2′の位置まで
時間とともに移動し、よって、出力端OUTに得られる
出力電圧が、図13Bに示すように、電圧値VA1から電
圧値VH2′まで高くなる電圧値をとる。Further, between the time point t2 and the time point t3 (t2 <t <t3), as shown in FIG. 12C, the intersection point Q is moved from the position of the voltage value V A1 to the position of the voltage value V H2 ′ with time. As a result, the output voltage obtained at the output terminal OUT takes a voltage value that increases from the voltage value V A1 to the voltage value V H2 ′ as shown in FIG. 13B.
【0019】さらに、時点t3から時点t4までの間に
おいて(t3<t<t4)、交点Qが動かず、このた
め、出力端OUTに得られる出力電圧が電圧値VH2′を
保つ。Further, from the time point t3 to the time point t4 (t3 <t <t4), the intersection point Q does not move, so that the output voltage obtained at the output terminal OUT maintains the voltage value V H2 ′.
【0020】また、時点t4から時点t5までの間にお
いて(t4<t<t5)、交点Qが、電圧値VH2′の位
置から電圧値VA2の位置に向けて移動し、よって、出力
端OUTに得られる出力電圧が、図13Bに示すよう
に、電圧値VH2′から電圧値VA2に向けて時間とともに
低くなる電圧値をとる。Between the time point t4 and the time point t5 (t4 <t <t5), the intersection Q moves from the position of the voltage value V H2 ′ to the position of the voltage value V A2 , so that the output terminal As shown in FIG. 13B, the output voltage obtained at OUT takes a voltage value that decreases with time from the voltage value V H2 ′ toward the voltage value A A2 .
【0021】さらに、時点t5に達すれば(t=t
5)、交点Qが、図12Dに示すように、電圧値VA2の
位置から電圧値VA3の位置に転移し、よって、出力端O
UTに得られる出力電圧が、図13Bに示すように、電
圧値VA2から電圧値VA3に転移する。When the time t5 is reached (t = t
5) As shown in FIG. 12D, the intersection Q shifts from the position of the voltage value VA2 to the position of the voltage value VA3 , and thus the output terminal O
Output voltage obtained at the UT, as shown in FIG. 13B, transitions from voltage V A2 to the voltage value V A3.
【0022】また、時点t5から時点t6までの間にお
いて(t5<t<t6)、交点Qが、図12Eに示すよ
うに、電圧値VA3の位置から電圧値VL2′の位置まで時
間とともに移動し、よって、出力端OUTに得られる出
力電圧が、図13Bに示すように、電圧値VA3から電圧
値VL2′まで低くなる電圧値をとる。Between the time point t5 and the time point t6 (t5 <t <t6), as shown in FIG. 12E, the intersection Q moves from the position of the voltage value V A3 to the position of the voltage value V L2 ′ with time. As a result, the output voltage obtained at the output terminal OUT takes a voltage value that decreases from the voltage value VA3 to the voltage value VL2 ', as shown in FIG. 13B.
【0023】さらに、時点t6から後では(t6<t<
t7)、交点Qが動かず、よって、出力端OUTに得ら
れる出力電圧が、図13Bに示すように、電圧値VL2′
を保つ。Further, after time t6, (t6 <t <
t7) The intersection Q does not move, so that the output voltage obtained at the output terminal OUT has the voltage value V L2 ′ as shown in FIG. 13B.
Keep.
【0024】以上のことから、図7に示す従来の電圧比
較回路の場合、入力信号電圧Viが、図16Aに示すよ
うに、閾値電圧VT よりも低い電圧値から、閾値電圧V
T よりも高い電圧値まで、時間とともに高くなる電圧値
をとる場合、入力信号電圧Viが閾値電圧VT よりも低
い電圧値(Vi<VT )である区間において、クロック
信号電圧Vcが、図16Bに示すように、2値表示の
「0」をとるか「1」をとるかに応じて、2値表示で
「0」または「1」をとる出力電圧が、出力端OUT
に、図16Cに示すように、図12及び図13を伴って
上述した電圧値をとって得られる。From the above, in the case of the conventional voltage comparison circuit shown in FIG. 7, the input signal voltage Vi changes from the voltage value lower than the threshold voltage V T to the threshold voltage V T as shown in FIG.
To a higher voltage value than T, when taking the voltage value increases with time, the input signal voltage Vi voltage value lower than the threshold voltage V T (Vi <V T) at which period, the clock signal voltage Vc, Fig. As shown in FIG. 16B, the output voltage that takes on “0” or “1” in binary display depends on whether it takes “0” or “1” in binary display.
Then, as shown in FIG. 16C, it is obtained by taking the voltage values described above with reference to FIGS.
【0025】次に、入力信号電圧Viが閾値電圧VT よ
りも高い(Vi>VT )場合を説明する。この場合、複
合回路Cのピーク電流値Ip2′が、負性抵抗素子回路B
1のピーク電流値Ip1より大である。このため、[発明
が解決しようとする課題]において詳細に説明するが、
出力端OUTに、クロック信号電圧Vcが2値表示の
「0」をとるか「1」をとるかにかかわらず、2値表示
の「0」しかとらない出力電圧が得られる。Next, the case where the input signal voltage Vi is higher than the threshold voltage V T (Vi> V T ) will be described. In this case, the peak current value I p2 ′ of the composite circuit C is
1 is larger than the peak current value I p1 . For this reason, it will be described in detail in [Problems to be Solved by the Invention],
At the output terminal OUT, an output voltage that takes only binary display “0” is obtained regardless of whether the clock signal voltage Vc takes binary display “0” or “1”.
【0026】以上のことから、図7に示す従来の電圧比
較回路によれば、入力信号電圧Viが閾値電圧VT より
も低い電圧値を有する場合(Vi>VT )、クロック信
号電圧Vcが2値表示の「0」をとるか「1」をとるか
に応じて、2値表示の「0」または「1」をとる出力電
圧が、出力端OUTに得られ、また、入力信号電圧Vi
が閾値電圧VT よりも高い電圧値を有する場合(Vi>
VT )、クロック信号電圧Vcが2値表示の「0」をと
るか「1」をとるかにかかわらず、2値表示の「0」を
とる出力電圧が、出力端OUTに得られる、という入力
信号電圧Viの閾値電圧VT と比較された電圧比較出力
を出力する機能が得られる。As described above, according to the conventional voltage comparison circuit shown in FIG. 7, when the input signal voltage Vi has a voltage value lower than the threshold voltage V T (Vi> V T ), the clock signal voltage Vc becomes An output voltage that takes on a binary display “0” or “1” is obtained at the output terminal OUT depending on whether the binary display takes “0” or “1”, and the input signal voltage Vi
Has a voltage value higher than the threshold voltage V T (Vi>
V T ), an output voltage that takes a binary value “0” is obtained at the output terminal OUT regardless of whether the clock signal voltage Vc takes a binary value “0” or “1”. function of outputting a comparison voltage comparison output and the threshold voltage V T of the input signal voltage Vi is obtained.
【0027】[0027]
【発明が解決しようとする課題】図7に示す従来の電圧
比較回路において、入力信号電圧Viが閾値電圧VT よ
りも高く(Vi>VT )、複合回路Cのピーク電流値I
p2′が、負性抵抗素子回路B1のピーク電流値Ip1より
大である(Ip2′>Ip1)場合、出力端OUTに得られ
る出力電圧が、次に述べる電圧値をとって得られる。In the conventional voltage comparison circuit shown in FIG. 7, the input signal voltage Vi is higher than the threshold voltage V T (Vi> V T ), and the peak current I
p2 'is greater than the peak current value I p1 of the negative resistance element circuit B1 (I p2'> I p1 ) case, the output voltage obtained at the output terminal OUT is obtained by taking the described below voltage value .
【0028】すなわち、時点t1から時点t2までの間
(t1<t<t2)、負荷線H1が曲線H2と交叉する
交点Qが、図14Aに示すように、電圧値VL2′の位置
から電圧値VB1の位置に向けて時間とともに移動し、よ
って、出力端OUTに得られる出力電圧が、図15Bに
示すように、電圧値VL2′から電圧値VB1に向けて時間
とともに高くなる電圧値をとる。That is, from the time point t1 to the time point t2 (t1 <t <t2), the intersection Q where the load line H1 intersects the curve H2 is, as shown in FIG. 14A, the voltage from the position of the voltage value V L2 ′. The voltage that moves with time toward the position of the value V B1 , so that the output voltage obtained at the output terminal OUT increases with time from the voltage value V L2 ′ toward the voltage value V B1 as shown in FIG. 15B. Take a value.
【0029】また、時点t2に達すれば(t=t2)、
交点Qが、図14Bに示すように、電圧値VB1の位置か
ら電圧値VB2の位置に転移し、よって、出力端OUTに
得られる出力電圧が、図15Bに示すように、電圧値V
B1から電圧値VB2に転移する。When time t2 is reached (t = t2),
The intersection Q shifts from the position of the voltage value V B1 to the position of the voltage value V B2 as shown in FIG. 14B, so that the output voltage obtained at the output terminal OUT becomes the voltage value V V as shown in FIG.
The voltage transitions from B1 to the voltage value VB2 .
【0030】さらに、時点t2から時点t3までの間に
おいて(t2<t<t3)、交点Qが、図14Cに示す
ように、電圧値VB2の位置から電圧値VB3の位置まで時
間とともに移動し、このため、出力端OUTに得られる
出力電圧が、図15Bに示すように、電圧値VB2から電
圧値VB3まで高くなる電圧値をとる。Further, between the time point t2 and the time point t3 (t2 <t <t3), the intersection Q moves from the position of the voltage value V B2 to the position of the voltage value V B3 with time as shown in FIG. 14C. Therefore, as shown in FIG. 15B, the output voltage obtained at the output terminal OUT takes a voltage value that increases from the voltage value V B2 to the voltage value V B3 .
【0031】さらに、時点t3から時点t4までの間に
おいて(t3<t<t4)、交点Qが動かず、このた
め、出力端OUTに得られる出力電圧が電圧値VB3を保
つ。Further, between the time point t3 and the time point t4 (t3 <t <t4), the intersection point Q does not move, so that the output voltage obtained at the output terminal OUT maintains the voltage value V B3 .
【0032】また、時点t4から時点t5までの間(t
4<t<t5)、交点Qが、電圧値VB3の位置から電圧
値VB4の位置に向けて移動し、よって、出力端OUTに
得られる出力電圧が、図15Bに示すように、電圧値V
B3から電圧値VB4に向けて時間とともに低くなる電圧値
をとる。In addition, from time t4 to time t5 (t
4 <t <t5), the intersection point Q moves from the position of the voltage value V B3 toward the position of the voltage value V B4 , so that the output voltage obtained at the output terminal OUT becomes the voltage as shown in FIG. Value V
The voltage value decreases with time from B3 toward the voltage value VB4 .
【0033】さらに、時点t5に達すれば(t=t
5)、交点Qが、図14Dに示すように、電圧値VB4の
位置から電圧値VB5の位置に転移し、よって、出力端O
UTに得られる出力電圧が、図15Bに示すように、電
圧値VB4から電圧値VB5に転移する。Further, when time t5 is reached (t = t
5) As shown in FIG. 14D, the intersection Q shifts from the position of the voltage value V B4 to the position of the voltage value V B5 , so that the output terminal O
The output voltage obtained at the UT transitions from the voltage value V B4 to the voltage value V B5 as shown in FIG. 15B.
【0034】また、時点t5から時点t6までの間(t
5<t<t6)において、交点Qが、図14Eに示すよ
うに、電圧値VB5の位置から電圧値VL2′の位置まで時
間とともに移動し、よって、出力端OUTに得られる出
力電圧が、図15Bに示すように、電圧値VB5から電圧
値VH2′まで低くなる電圧値をとる。Also, between time t5 and time t6 (t
At 5 <t <t6), the intersection Q moves with time from the position of the voltage value V B5 to the position of the voltage value V L2 ′ as shown in FIG. 14E, so that the output voltage obtained at the output terminal OUT becomes 15B, the voltage value decreases from the voltage value V B5 to the voltage value V H2 ′.
【0035】さらに、時点t6から後では(t6<t<
t7)、交点Qが動かず、よって、出力端OUTに得ら
れる出力電圧が、図15Bに示すように、電圧値VL2′
を保つ。Further, after time t6, (t6 <t <
t7) The intersection Q does not move, and thus the output voltage obtained at the output terminal OUT becomes the voltage value V L2 ′ as shown in FIG. 15B.
Keep.
【0036】以上のことから、図7に示す従来の電圧比
較回路の場合、入力信号電圧Viが、図16Aに示すよ
うに、閾値電圧VT よりも高い電圧値(Vi>VT )で
ある区間において、クロック信号電圧Vcが、図16B
に示すように、2値表示の「0」をとるか「1」をとる
かにかかわらず、2値表示の「0」しかとらない出力電
圧が、出力端OUTに、図16Cに示すように、図14
及び図15を伴って上述した電圧値をとって得られる。From the above, in the case of the conventional voltage comparison circuit shown in FIG. 7, the input signal voltage Vi has a voltage value higher than the threshold voltage V T (Vi> V T ) as shown in FIG. 16A. In the section, the clock signal voltage Vc is
As shown in FIG. 16C, an output voltage that takes only binary display “0” regardless of whether it takes binary display “0” or “1” is applied to the output terminal OUT as shown in FIG. 16C. , FIG.
And the voltage value described above with reference to FIG.
【0037】このため、とくに、入力信号電圧Viが閾
値電圧VT よりも高い電圧値である区間において、2値
表示で「0」しかとらない出力電圧が、高電圧値VH 従
って2値表示の「1」とみなされるおそれを有する、ス
パイクを伴っているものとしてしか得られない、という
欠点を有していた。よって、本発明は、上述した欠点を
有しない、新規な電圧比較回路を提案せんとするもので
ある。For this reason, especially in the section where the input signal voltage Vi is higher than the threshold voltage V T , the output voltage which can take only “0” in the binary display becomes the high voltage value V H and therefore the binary display. However, it has a drawback that it can be regarded as "1", and can only be obtained with a spike. Therefore, the present invention proposes a novel voltage comparison circuit that does not have the above-mentioned disadvantages.
【0038】[0038]
【課題を解決するための手段】本願第1番目の発明によ
る電圧比較回路は、(A)1個の2端子負性抵抗素子ま
たは直列に接続された複数n個の2端子負性抵抗素子を
有する第1の負性抵抗素子回路と、その第1の負性抵抗
素子回路が2端子負性抵抗素子を1個有するか複数n個
有するかに応じて1個の2端子負性抵抗素子または直列
に接続された複数n個の2端子負性抵抗素子を有する第
2の負性抵抗素子回路とが直列に接続されている第1の
直列負性抵抗素子回路と、ドレインを上記第1の直列負
性抵抗素子回路の第1及び第2の負性抵抗素子回路の接
続中点に接続し、ソースを上記第1の直列負性抵抗素子
回路の一端または定電圧が与えられる電源端に接続して
いる電界効果トランジスタとを有し、上記第1の直列負
性抵抗素子回路の両端間に2値表示で「0」及び「1」
をとることを繰り返すクロック信号電圧が印加されるよ
うになされ、上記電界効果トランジスタのゲートに入力
信号電圧が印加されるようになされ、上記第1の直列負
性抵抗素子回路の第1及び第2の負性抵抗素子回路の接
続中点を第1の出力電圧が出力される第1の出力端とす
るようになされた第1の電圧出力回路と、(B)上記第
1及び第2の負性抵抗素子回路が2端子負性抵抗素子を
1個有するか複数n個有するかに応じて1個の2端子負
性抵抗素子または直列に接続された複数n個の2端子負
性抵抗素子を有する第3の負性抵抗素子回路と、その第
3の負性抵抗素子回路が2端子負性抵抗素子を1個有す
るか複数n個有するかに応じて1個の2端子負性抵抗素
子または直列に接続された複数n個の2端子負性抵抗素
子を有する第4の負性抵抗素子回路とが直列に接続され
ている第2の直列負性抵抗素子回路を有し、その第2の
直列負性抵抗素子回路の両端間に上記クロック信号電圧
が印加されるようになされ、上記第2の直列負性抵抗素
子回路の第3及び第4の負性抵抗素子回路の接続中点を
第2の出力電圧が出力される第2の出力端とするように
なされた第2の電圧出力回路と、(C)上記第1の電圧
出力回路の第1の出力端から出力される第1の出力電圧
と上記第2の電圧出力回路の第2の出力端から出力され
る第2の出力電圧とを入力し、両者の差電圧を出力する
ようになされた差動回路とを有し、そして、(D)上記
差動回路から出力される差電圧を、上記入力信号電圧の
予定の閾値電圧と比較された電圧比較出力として出力す
るようになされている。According to a first aspect of the present invention, there is provided a voltage comparison circuit comprising: (A) one two-terminal negative resistance element or a plurality of n two-terminal negative resistance elements connected in series; A first two-terminal negative resistance element circuit, and one two-terminal negative resistance element depending on whether the first negative resistance element circuit has one or a plurality of n two-terminal negative resistance elements. A first series negative resistance element circuit in which a second negative resistance element circuit having a plurality of n two-terminal negative resistance elements connected in series and a drain connected to the first series negative resistance element circuit; The series negative resistance element circuit is connected to a connection midpoint between the first and second negative resistance element circuits, and the source is connected to one end of the first series negative resistance element circuit or a power supply terminal to which a constant voltage is applied. And a field-effect transistor that is connected to the first series negative resistance element circuit. In binary display between the end "0" and "1"
And the input signal voltage is applied to the gate of the field effect transistor, and the first and second series negative resistance element circuits of the first series are connected to each other. A first voltage output circuit configured such that a connection point of the negative resistance element circuit is a first output terminal from which a first output voltage is output; and (B) the first and second negative output circuits. One two-terminal negative resistance element or a plurality of n two-terminal negative resistance elements connected in series depending on whether the negative resistance element circuit has one two-terminal negative resistance element or plural n-terminal negative resistance elements A third two-terminal negative resistance element circuit and one two-terminal negative resistance element depending on whether the third negative resistance element circuit has one or a plurality of n two-terminal negative resistance elements. A fourth device having a plurality of n two-terminal negative resistance elements connected in series A second series negative resistance element circuit connected in series with the negative resistance element circuit, and the clock signal voltage is applied across both ends of the second series negative resistance element circuit. A second output terminal from which a second output voltage is output, wherein a connection midpoint between the third and fourth negative resistance element circuits of the second series negative resistance element circuit is a second output terminal; (C) a first output voltage output from a first output terminal of the first voltage output circuit and a second output voltage output from a second output terminal of the second voltage output circuit. And a differential circuit configured to receive the output voltage of the input signal voltage and a differential circuit configured to receive the output voltage of the input signal voltage. The voltage is output as a voltage comparison output that is compared with a predetermined threshold voltage.
【0039】本願第2番目の発明による電圧比較回路
は、(A)1個の2端子負性抵抗素子または直列に接続
された複数n個の2端子負性抵抗素子を有する第1の負
性抵抗素子回路と、その第1の負性抵抗素子回路が2端
子負性抵抗素子を1個有するか複数n個有するかに応じ
て1個の2端子負性抵抗素子または直列に接続された複
数n個の2端子負性抵抗素子を有する第2の負性抵抗素
子回路とが直列に接続されている第1の直列負性抵抗素
子回路と、ドレインを上記第1の直列負性抵抗素子回路
の第1及び第2の負性抵抗素子回路の接続中点に接続
し、ソースを上記第1の直列負性抵抗素子回路の一端ま
たは定電圧が与える電源端に接続している第1の電界効
果トランジスタとを有し、上記第1の直列負性抵抗素子
回路の両端間に2値表示で「0」及び「1」をとること
を繰り返すクロック信号電圧が印加されるようになさ
れ、上記第1の電界効果トランジスタのゲートに入力信
号電圧が印加されるようになされ、上記第1の直列負性
抵抗素子回路の第1及び第2の負性抵抗素子回路の接続
中点を第1の出力電圧が出力される第1の出力端とする
ようになされた第1の電圧出力回路と、(B)上記第1
及び第2の負性抵抗素子回路が2端子負性抵抗素子を1
個有するか複数n個有するかに応じて1個の2端子負性
抵抗素子または直列に接続された複数n個の2端子負性
抵抗素子を有する第3の負性抵抗素子回路と、その第3
の負性抵抗素子回路が2端子負性抵抗素子を1個有する
か複数n個有するかに応じて1個の2端子負性抵抗素子
または直列に接続された複数n個の2端子負性抵抗素子
を有する第4の負性抵抗素子回路とが直列に接続されて
いる第2の直列負性抵抗素子回路と、ドレインを上記第
2の直列負性抵抗素子回路の第3及び第4の負性抵抗素
子回路の接続中点に接続し、ソースを上記第2の直列負
性抵抗素子回路の一端または定電圧が与えられる電源端
に接続している第2の電界効果トランジスタとを有し、
上記第2の直列負性抵抗素子回路の両端間に上記クロッ
ク信号電圧が印加されるようになされ、上記第2の電界
効果トランジスタのゲートに上記入力信号電圧が印加さ
れるようになされ、上記第2の直列負性抵抗素子回路の
第3及び第4の負性抵抗素子回路の接続中点を第2の出
力電圧が出力される第2の出力端とするようになされた
第2の電圧出力回路と、(C)上記第1の電圧出力回路
の第1の出力端から出力される第1の出力電圧と上記第
2の電圧出力回路の第2の出力端から出力される第2の
出力電圧とを入力し、両者の差電圧を出力するようにな
された差動回路とを有し、そして、(D)上記差動回路
から出力される差電圧を、上記入力信号電圧の予定の閾
値電圧と比較された電圧比較出力として出力するように
なされている。The voltage comparison circuit according to the second aspect of the present invention includes: (A) a first negative terminal having one two-terminal negative resistance element or a plurality of n two-terminal negative resistance elements connected in series; A two-terminal negative resistance element or a plurality of serially connected negative resistance elements depending on whether the first negative resistance element circuit has one or two n-terminal negative resistance elements. a first series negative resistance element circuit in which a second negative resistance element circuit having n two-terminal negative resistance elements is connected in series, and a drain connected to the first series negative resistance element circuit A first electric field connected to a connection midpoint between the first and second negative resistance element circuits, and a source connected to one end of the first series negative resistance element circuit or a power supply terminal supplied with a constant voltage. Effect transistor, and a binary table between both ends of the first series negative resistance element circuit. A clock signal voltage that repeats "0" and "1" is applied, and an input signal voltage is applied to the gate of the first field-effect transistor. A first voltage output circuit configured to set a connection midpoint between the first and second negative resistance element circuits of the negative resistance element circuit as a first output terminal from which a first output voltage is output; (B) The first
And the second negative resistance element circuit sets the two-terminal negative resistance element to one.
A third two-terminal negative resistance element circuit having one two-terminal negative resistance element or a plurality of n two-terminal negative resistance elements connected in series, depending on whether there are n or two or more n terminals; 3
One two-terminal negative resistance element or a plurality of n two-terminal negative resistance elements connected in series, depending on whether the negative resistance element circuit has one or two or more two-terminal negative resistance elements. A second series negative resistance element circuit in which a fourth negative resistance element circuit having an element is connected in series; and a drain connected to the third and fourth negative resistance circuits of the second series negative resistance element circuit. A second field-effect transistor connected to a connection midpoint of the negative resistance element circuit, and having a source connected to one end of the second series negative resistance element circuit or a power supply end to which a constant voltage is applied,
The clock signal voltage is applied between both ends of the second series negative resistance element circuit, and the input signal voltage is applied to a gate of the second field effect transistor. A second voltage output, wherein a connection point between the third and fourth negative resistance element circuits of the two series negative resistance element circuits is set as a second output terminal from which a second output voltage is output. A circuit; (C) a first output voltage output from a first output terminal of the first voltage output circuit and a second output output from a second output terminal of the second voltage output circuit. And a differential circuit configured to receive a differential voltage between the input signal voltage and the differential signal output from the differential circuit. The voltage is output as a voltage comparison output compared with the voltage.
【0040】なお、上述した本願第1番目の発明による
電圧比較回路、及び本願第2番目の発明による電圧比較
回路において、上記第1の直列負性抵抗素子回路の第1
及び第2の負性抵抗素子回路、及び上記第2の直列負性
抵抗素子回路の第3及び第4の負性抵抗素子回路が有す
る2端子負性抵抗素子が複数n個であることによって、
上記第1の電圧出力回路から出力される第1の出力電
圧、及び上記第2の電圧出力回路から出力される第2の
出力電圧が、(n+1)値をとるようになされている。In the above-described voltage comparison circuit according to the first invention of the present application and the voltage comparison circuit according to the second invention of the present application, the first of the first series negative resistance element circuits
And the second negative resistance element circuit, and the third series and fourth negative resistance element circuits of the second series negative resistance element circuit have a plurality of n two-terminal negative resistance elements,
The first output voltage output from the first voltage output circuit and the second output voltage output from the second voltage output circuit take an (n + 1) value.
【0041】[0041]
【発明の実施の形態1】次に、図1を伴って、本発明に
よる電圧比較回路の第1の実施の形態を述べよう。図1
において、図7との対応部分には同一符号を付し、詳細
説明を省略する。First Embodiment Next, a first embodiment of a voltage comparison circuit according to the present invention will be described with reference to FIG. FIG.
In FIG. 7, parts corresponding to those in FIG. 7 are denoted by the same reference numerals, and detailed description is omitted.
【0042】図1に示す本発明による電圧比較回路は、
第1の電圧出力回路U1と、第2の電圧出力回路U2
と、差動回路Fとを有する。この場合、電圧出力回路U
1は、図7に示す従来の電圧比較回路で述べたと同様
に、2端子負性抵抗素子D1を有する負性抵抗素子回路
B1と、2端子負性抵抗素子D2を有する負性抵抗素子
回路B2とが直列に接続されている直列負性抵抗素子回
路Gと、同様に接続されている電界効果トランジスタM
とを有する。The voltage comparison circuit according to the present invention shown in FIG.
A first voltage output circuit U1 and a second voltage output circuit U2
And a differential circuit F. In this case, the voltage output circuit U
1 is a negative resistance element circuit B1 having a two-terminal negative resistance element D1 and a negative resistance element circuit B2 having a two-terminal negative resistance element D2, as described in the conventional voltage comparison circuit shown in FIG. Are connected in series, and a field-effect transistor M connected in the same manner
And
【0043】そして、図7に示す従来の電圧比較回路で
述べたと同様に、直列負性抵抗素子回路Gの一端がクロ
ック信号電圧源端Ecに接続され、他端が定電圧源端E
1に接続され、また、電界効果トランジスタMのゲート
が信号入力端INに接続され、負性抵抗素子回路B1及
びB2の接続中点Pから出力端OUT(ただし、以下O
UT1とする)が導出されている。この場合、2端子負
性抵抗素子D1及びそれを有するだけの負性抵抗素子回
路B1も、図7に示す従来の電圧比較回路の場合と同様
の、図9に示すような電流−電圧特性を有する。As in the case of the conventional voltage comparison circuit shown in FIG. 7, one end of the series negative resistance element circuit G is connected to the clock signal voltage source terminal Ec, and the other end is connected to the constant voltage source terminal Ec.
1, the gate of the field effect transistor M is connected to the signal input terminal IN, and the output terminal OUT (hereinafter referred to as O) from the connection point P between the negative resistance element circuits B1 and B2.
UT1) is derived. In this case, the two-terminal negative resistance element D1 and the negative resistance element circuit B1 having only the same have the current-voltage characteristics shown in FIG. 9 similar to those of the conventional voltage comparison circuit shown in FIG. Have.
【0044】また、2端子負性抵抗素子D2及びそれを
有するだけの負性抵抗素子回路B2も、図7に示す従来
の電圧比較回路の場合と同様の、図10に示すような電
流−電圧特性を有する。さらに、電界効果トランジスタ
Mも、図7に示す従来の電圧比較回路の場合と同様の特
性を有する。また、負性抵抗素子回路B2と電界効果ト
ランジスタMとの並列回路でなる複合回路Cも、図7に
示す従来の電圧比較回路の場合と同様の、図11に示す
ような電流−電圧特性を有する。Further, the two-terminal negative resistance element D2 and the negative resistance element circuit B2 having only the two-terminal negative resistance element D2 have the same current-voltage as that of the conventional voltage comparison circuit shown in FIG. Has characteristics. Further, the field effect transistor M has the same characteristics as those of the conventional voltage comparison circuit shown in FIG. Further, the composite circuit C, which is a parallel circuit of the negative resistance element circuit B2 and the field effect transistor M, also has a current-voltage characteristic as shown in FIG. Have.
【0045】さらに、電圧出力回路U2は、1個の2端
子負性抵抗素子D3を有する第3の負性抵抗素子回路B
3と、同じく1個の2端子負性抵抗素子D4を有する第
4の負性抵抗素子回路B4とが直列に接続されている第
2の直列負性抵抗素子回路G2を有する。Further, the voltage output circuit U2 includes a third negative resistance element circuit B having one two-terminal negative resistance element D3.
3 and a second series negative resistance element circuit G2 in which a fourth negative resistance element circuit B4 also having one two-terminal negative resistance element D4 is connected in series.
【0046】そして、直列負性抵抗素子回路G2の負性
抵抗素子回路B3側の一端が、クロック信号電圧源端E
cに接続され、負性抵抗素子回路B4側の他端が、定電
圧源端E1に接続され、また、負性抵抗素子回路B3及
びB4の接続中点P2から出力端OUT2が導出されて
いる。この場合、2端子負性抵抗素子D3及びD4、及
びそれをそれぞれ有するだけの負性抵抗素子回路B3及
びB4は、2端子負性抵抗素子D1及びD2と同様の電
流−電圧特性を有するが、それらのピーク電流値をそれ
ぞれIP3及びIP4とするとき、IP3<IP4の関係を有す
る。One end of the series negative resistance element circuit G2 on the negative resistance element circuit B3 side is connected to the clock signal voltage source end E.
c, the other end on the side of the negative resistance element circuit B4 is connected to the constant voltage source terminal E1, and the output terminal OUT2 is derived from a connection point P2 between the negative resistance element circuits B3 and B4. . In this case, the two-terminal negative resistance elements D3 and D4, and the negative resistance element circuits B3 and B4 having only the same have current-voltage characteristics similar to those of the two-terminal negative resistance elements D1 and D2. When their peak current values are I P3 and I P4 , respectively, there is a relationship of I P3 <I P4 .
【0047】さらに、差動回路Fは、それ自体は公知の
種々の構成を有するものとし得るが、図示のように、例
えば、2個の電界効果トランジスタQ1及びQ2を有
し、それらのソースがそれらに共通の定電流回路Hを通
じて、定電圧源端E2に接続され、電界効果トランジス
タQ1及びQ2のドレインが、それぞれ負荷抵抗R1及
びR2を通じて、電圧源端EFに接続されている。Further, the differential circuit F may have various configurations known per se. As shown in the figure, for example, the differential circuit F has two field effect transistors Q1 and Q2, and their sources are They are connected to a constant voltage source terminal E2 through a common constant current circuit H, and the drains of the field effect transistors Q1 and Q2 are connected to the voltage source terminal EF through load resistors R1 and R2, respectively.
【0048】そして、電界効果トランジスタQ1及びQ
2のゲートが、電圧出力回路U1の出力端OUT1及び
電圧出力回路U2の出力端OUT2にそれぞれ接続さ
れ、また、電界効果トランジスタQ2のドレインと負荷
抵抗R2との接続中点から、出力端OUTが導出されて
いる。この場合、差動回路Fは、電圧出力回路U1の出
力端OUT1から出力される出力電圧と電圧出力回路U
2の出力端OUT2から出力される出力電圧とを入力と
し、両者の差電圧を、出力端OUTに出力する特性を有
する。Then, the field effect transistors Q1 and Q
2 are connected to the output terminal OUT1 of the voltage output circuit U1 and the output terminal OUT2 of the voltage output circuit U2, respectively, and the output terminal OUT is connected to the middle point between the drain of the field effect transistor Q2 and the load resistor R2. Derived. In this case, the differential circuit F includes an output voltage output from the output terminal OUT1 of the voltage output circuit U1 and the voltage output circuit U1.
2 has an output voltage output from the second output terminal OUT2, and has a characteristic that a difference voltage between the two is output to the output terminal OUT.
【0049】以上が、本発明による電圧比較回路の第1
の実施の形態の構成である。このような構成を有する本
発明による電圧比較回路によれば、電圧出力回路U1
が、図7に示す従来の電圧比較回路と同様の構成を有す
る。The above is the first of the voltage comparison circuits according to the present invention.
It is a configuration of the embodiment. According to the voltage comparison circuit of the present invention having such a configuration, the voltage output circuit U1
However, it has the same configuration as the conventional voltage comparison circuit shown in FIG.
【0050】このため、詳細説明は省略するが、クロッ
ク信号電圧Vcが、図7に示す従来の電圧比較回路の場
合で述べたと同様に、図2Bに示すような電圧値をとる
とするとき、入力信号電圧Viが、図2Aに示すよう
に、閾値電圧VT よりも低い電圧値から、閾値電圧VT
よりも高い電圧値まで、時間とともに高くなる電圧値を
とる場合、入力信号電圧Viが閾値電圧VT よりも低い
区間において、クロック信号電圧Vcが2値表示の
「0」をとるか「1」をとるかに応じて、2値表示で
「0」または「1」をとる出力電圧が、出力端OUT1
に、図2Cに示すような、図16Cに示すと同様の電圧
値をとって得られる。For this reason, although detailed description is omitted, assuming that the clock signal voltage Vc takes a voltage value as shown in FIG. 2B as in the case of the conventional voltage comparison circuit shown in FIG. the input signal voltage Vi is, as shown in FIG. 2A, a voltage value lower than the threshold voltage V T, the threshold voltage V T
If the input signal voltage Vi is lower than the threshold voltage V T , the clock signal voltage Vc takes a binary value of “0” or “1” when the input signal voltage Vi is lower than the threshold voltage VT. , The output voltage which takes "0" or "1" in binary display is output terminal OUT1.
Then, as shown in FIG. 2C, a voltage value similar to that shown in FIG. 16C is obtained.
【0051】また、入力信号電圧Viが閾値電圧VT よ
りも高い電圧値である区間において、クロック信号電圧
Vcが2値表示で「0」をとるか「1」をとるかにかか
わらず、2値表示の「0」しかとらない出力電圧が、出
力端OUT1に、図2Cに示すような、図16Cに示す
と同様の電圧値をとって得られる。In a section where the input signal voltage Vi is higher than the threshold voltage V T , regardless of whether the clock signal voltage Vc takes “0” or “1” in binary display, An output voltage that can only take the value “0” in the value display is obtained at the output terminal OUT1 by taking the same voltage value as shown in FIG. 16C as shown in FIG. 2C.
【0052】また、電圧出力回路U2が、電圧出力回路
U1において、その電界効果トランジスタMが省略され
ている構成を有し、且つ負性抵抗素子回路B3のピーク
電流値IP3が、負性抵抗素子回路B4のピーク電流値I
P4よりも常に小であるという構成を有する。The voltage output circuit U2 has a configuration in which the field-effect transistor M is omitted from the voltage output circuit U1, and the peak current value I P3 of the negative resistance element circuit B3 is changed to the negative resistance. Peak current value I of the element circuit B4
It has a configuration that is always smaller than P4 .
【0053】このため、詳細説明は省略するが、入力信
号電圧Viが閾値電圧VT よりも低い区間においても、
また入力信号電圧Viが閾値電圧VT よりも高い区間に
おいても、クロック信号電圧Vcが2値表示で「0」を
とるか「1」をとるかにかかわらず、2値表示の「0」
しかとらない出力電圧が、出力端OUT2に、図2Dに
示すように、電圧出力回路U1で入力電圧Viが閾値電
圧VT よりも高い区間で得られると同様の電圧値をとっ
て得られる。[0053] Thus, although not a detailed description, also in the input signal voltage Vi is lower interval than the threshold voltage V T,
Also in addition the input signal voltage Vi is higher section than the threshold voltage V T, regardless of whether the clock signal voltage Vc takes a "1" or take "0" in binary display, display of a binary "0"
Only the output voltage does not take the, to the output terminal OUT2, as shown in FIG. 2D, obtained by taking the same voltage value when obtained in high period than the input voltage Vi is the threshold voltage V T at the voltage output circuit U1.
【0054】さらに、差動回路Fが、図2Cに示すよう
な出力電圧と図2Dに示すような出力電圧とを入力とし
て、差動動作を行う。このため、入力信号電圧Viが閾
値電圧VT よりも高い電圧値である区間において、クロ
ック信号電圧Vcが2値表示の「0」をとるか「1」を
とるかに応じて、2値表示で「0」または「1」をとる
出力電圧が、出力端OUTに、図2Eに示すような、図
16Cに示すのとほとんど同様の、スパイクを伴わない
電圧値をとって得られる。Further, the differential circuit F performs a differential operation by using the output voltage as shown in FIG. 2C and the output voltage as shown in FIG. 2D as inputs. For this reason, in the section where the input signal voltage Vi is a voltage value higher than the threshold voltage V T , the binary display is performed according to whether the clock signal voltage Vc takes “0” or “1” in binary display. The output voltage which takes "0" or "1" at the output terminal OUT is obtained by taking a voltage value without spikes as shown in FIG. 2E, almost similar to that shown in FIG. 16C.
【0055】また、入力電圧Viが閾値電圧VT より高
い区間において、クロック信号電圧Vcが2値表示で
「0」をとるか「1」をとるかにかかわらず、2値表示
の「0」しかとらない出力電圧が、出力端OUTに、図
16Cに示すようなスパイクを伴わない電圧値をとって
得られる。[0055] Further, in the high input voltage Vi is higher than the threshold voltage V T interval, regardless of whether the clock signal voltage Vc takes a "1" or take "0" in binary display, display of a binary "0" The output voltage that can be obtained is obtained at the output terminal OUT by taking a voltage value without spikes as shown in FIG. 16C.
【0056】以上のことから、図1に示す本発明による
電圧比較回路によれば、図7に示す従来の電圧比較回路
の前述した欠点を伴うことなしに、入力電圧Viの閾値
電圧VT と比較された電圧比較出力を、容易に得ること
ができる。As described above, according to the voltage comparison circuit of the present invention shown in FIG. 1, the threshold voltage V T of the input voltage Vi can be reduced without the disadvantages of the conventional voltage comparison circuit shown in FIG. The compared voltage comparison output can be easily obtained.
【0057】[0057]
【発明の実施の形態2】次に、図3を伴って、本発明に
よる電圧比較回路の第2の実施の形態を述べよう。図3
において、図1との対応部分には同一符号を付し、詳細
説明を省略する。Second Embodiment Next, a second embodiment of a voltage comparison circuit according to the present invention will be described with reference to FIG. FIG.
In the figure, the same reference numerals are given to parts corresponding to those in FIG. 1 and detailed description is omitted.
【0058】図3に示す本発明による電圧比較回路は、
電圧出力回路U2が、直列負性抵抗素子回路G2を有す
る外、ドレインを負性抵抗素子回路B3及びB4の接続
中点P2に接続し、ソースを直列負性抵抗素子回路G2
の負性抵抗素子回路B4側の一端に接続している電界効
果トランジスタM2を有し、そして、その電界効果トラ
ンジスタM2のゲートが信号入力端INに接続されてい
ることを除いて、図1に示す本発明による電圧比較回路
の場合と同様の構成を有する。The voltage comparison circuit according to the present invention shown in FIG.
The voltage output circuit U2 includes a series negative resistance element circuit G2, a drain is connected to a connection point P2 between the negative resistance element circuits B3 and B4, and a source is connected to the series negative resistance element circuit G2.
1 except that the field effect transistor M2 is connected to one end of the negative resistance element circuit B4 side, and the gate of the field effect transistor M2 is connected to the signal input terminal IN. It has a configuration similar to that of the voltage comparison circuit according to the present invention shown.
【0059】従って、電圧出力回路U2が、電圧出力回
路U1と同様に、入力信号電圧Viを予定の閾値電圧
(これをVT2とする)と比較し、その結果を電圧比較出
力として出力する。ただし、この場合、負性抵抗素子回
路B3のピーク電流値IP3と負性抵抗素子回路B4のピ
ーク電流値IP4とが、閾値電圧VT2が電圧出力回路U1
の閾値電圧VT とは異なる値、すなわち、例えば閾値電
圧VT よりも小さな値をとるように、選定されている。Therefore, like the voltage output circuit U1, the voltage output circuit U2 compares the input signal voltage Vi with a predetermined threshold voltage (referred to as VT2 ) and outputs the result as a voltage comparison output. However, in this case, the peak current value I P3 of the negative resistance element circuit B3 and the peak current value I P4 of the negative resistance element circuit B4 correspond to the threshold voltage V T2 and the voltage output circuit U1.
A value different from the threshold voltage V T, i.e., to take a smaller value than, for example, the threshold voltage V T, are selected.
【0060】以上が、本発明による電圧比較回路の第2
の実施の形態の構成である。このような構成を有する本
発明による電圧比較回路によれば、電圧出力回路U1
が、図1に示す本発明による電圧比較回路の場合と同様
の構成を有する。The above is the description of the second embodiment of the voltage comparison circuit according to the present invention.
It is a configuration of the embodiment. According to the voltage comparison circuit of the present invention having such a configuration, the voltage output circuit U1
Has the same configuration as the voltage comparison circuit according to the present invention shown in FIG.
【0061】このため、詳細説明は省略するが、クロッ
ク信号電圧Vcが、図1に示す本発明による電圧比較回
路の場合で述べたと同様に、図2Bに示すと同じ図4B
に示すような電圧値をとるとするとき、入力信号電圧V
iが、図2Aに示すと同様の図4Aに示すように、閾値
電圧VT よりも低い電圧値から、閾値電圧VT よりも高
い電圧値まで、時間とともに高くなる電圧値をとる場
合、入力信号電圧Viが閾値電圧VT よりも低い区間に
おいて、クロック信号電圧Vcが2値表示の「0」をと
るか「1」をとるかに応じて、2値表示で「0」または
「1」をとる出力電圧が、出力端OUT1に、図2Cに
示すと同様の図4Cに示すように、同様の電圧値をとっ
て得られる。For this reason, although the detailed description is omitted, the clock signal voltage Vc is the same as that shown in FIG. 2B as shown in FIG.
When the voltage value as shown in FIG.
i, as shown in the same FIG. 4A to that shown in Figure 2A, the voltage value lower than the threshold voltage V T, to a higher voltage value than the threshold voltage V T, if taking the voltage value increases with time, input In a section where the signal voltage Vi is lower than the threshold voltage V T , the binary display is “0” or “1” depending on whether the clock signal voltage Vc takes “0” or “1” in binary display. Is obtained at the output terminal OUT1 with the same voltage value as shown in FIG. 4C similar to that shown in FIG. 2C.
【0062】また、電圧出力回路U2が、電圧出力回路
U1の閾値電圧VT より小である閾値電圧VT2を有する
ことを除いて、電圧出力回路U1と同様の構成を有す
る。このため、詳細説明は省略するが、入力信号電圧V
iが閾値電圧VT2よりも低い電圧値(Vi<VT2)であ
る区間において、クロック信号電圧Vcが2値表示の
「0」をとるか「1」をとるかに応じて、2値表示で
「0」または「1」をとる出力電圧が、出力端OUT2
に、図2Dに示すように、出力端T1に入力信号電圧V
iが閾値電圧VT よりも低い区間において図2Cに示す
ように得られるのと同様の電圧値をとって得られる。[0062] Further, the voltage output circuit U2, except that it has a threshold voltage V T2 is smaller than the threshold voltage V T of the voltage output circuit U1, has the same configuration as the voltage output circuit U1. For this reason, although detailed description is omitted, the input signal voltage V
In a section where i is a voltage value lower than the threshold voltage V T2 (Vi <V T2 ), binary display is performed according to whether the clock signal voltage Vc takes binary display “0” or “1”. Is "0" or "1" at the output terminal OUT2.
In addition, as shown in FIG. 2D, the input signal voltage V
In a section in which i is lower than the threshold voltage V T, it is obtained by taking a voltage value similar to that obtained as shown in FIG. 2C.
【0063】また、入力信号電圧Viが閾値電圧VT2よ
りも高い電圧値(Vi>VT2)である区間において、ク
ロック信号電圧Vcが2値表示で「0」をとるか「1」
をとるかにかかわらず、2値表示の「0」しかとらない
出力電圧が、出力端OUT2に、図4Cに示すように、
出力端T1に入力信号電圧Viが閾値電圧VT よりも高
い区間において図2Cに示すように得られるのと同様の
電圧値をとって得られる。In a section where the input signal voltage Vi is a voltage value higher than the threshold voltage V T2 (Vi> V T2 ), the clock signal voltage Vc takes “0” in binary display or “1”.
4C, an output voltage that takes only binary display “0” is applied to the output terminal OUT2 as shown in FIG. 4C.
Obtained by taking the same voltage value and that obtained as shown in FIG. 2C in the input signal voltage Vi is higher section than the threshold voltage V T to the output terminal T1.
【0064】さらに、差動回路Fが、図2Cに示すよう
な出力電圧と図2Dに示すような出力電圧とを入力とし
て、差動動作を行う。このため、入力電圧Viが閾値電
圧VT2より低い電圧値(Vi<VT2)である区間におい
て、クロック信号電圧Vcが2値表示で「0」をとるか
「1」をとるかにかかわらず、2値表示の「0」しかと
らない出力電圧が、出力端OUTに、図16Cに示すよ
うなスパイクを伴わない電圧値をとって得られる。Further, the differential circuit F performs a differential operation by using the output voltage as shown in FIG. 2C and the output voltage as shown in FIG. 2D as inputs. Therefore, the segment input voltage Vi is a voltage value lower than the threshold voltage V T2 (Vi <V T2) , regardless of whether the clock signal voltage Vc takes a "1" or take "0" in the binary display An output voltage that can take only binary “0” is obtained at the output terminal OUT by using a voltage value without spikes as shown in FIG. 16C.
【0065】また、入力信号電圧Viが閾値電圧VT2よ
りも高いが閾値電圧VT よりも低い電圧値(VT2<Vi
<VT )である区間において、クロック信号電圧Vcが
2値表示の「0」をとるか「1」をとるかに応じて、2
値表示で「0」または「1」をとる出力電圧が、出力端
OUTに、図2Eに示すような、図16Cに示すのとほ
とんど同様の、スパイクを伴わない電圧値をとって得ら
れる。In addition, a voltage value where the input signal voltage Vi is higher than the threshold voltage V T2 but lower than the threshold voltage V T (V T2 <Vi
<V T ), depending on whether the clock signal voltage Vc takes “0” or “1” in binary display,
An output voltage having a value of “0” or “1” is obtained at the output terminal OUT by a voltage value without spikes, almost similar to that shown in FIG. 16C, as shown in FIG. 2E.
【0066】さらに、入力電圧Viが閾値電圧VT より
高い電圧値(Vi>VT )である区間において、クロッ
ク信号電圧Vcが2値表示で「0」をとるか「1」をと
るかにかかわらず、2値表示の「0」しかとらない出力
電圧が、出力端OUTに、図16Cに示すようなスパイ
クを伴わない電圧値をとって得られる。Further, in a section where the input voltage Vi is a voltage value higher than the threshold voltage V T (Vi> V T ), it is determined whether the clock signal voltage Vc takes “0” or “1” in binary display. Regardless, an output voltage that only takes "0" in binary display can be obtained at the output terminal OUT by using a voltage value without spikes as shown in FIG. 16C.
【0067】以上のことから、図3に示す本発明による
電圧比較回路によれば、入力電圧Viの2個の閾値電圧
VT 及びVT2と比較されたリテラルな電圧比較出力を、
図1に示す本発明による電圧比較回路の場合と同様に、
スパイクを伴うことなしに、容易に得ることができる。[0067] From the foregoing, according to the voltage comparator circuit according to the present invention shown in FIG. 3, the two comparison literal voltage comparator output to a threshold voltage V T and V T2 of the input voltage Vi,
As in the case of the voltage comparison circuit according to the present invention shown in FIG.
It can be easily obtained without spikes.
【0068】[0068]
【発明の実施の形態3】次に、図5を伴って、本発明に
よる電圧比較回路の第3の実施の形態を述べよう。図5
において、図3との対応部分には同一符号を付し、詳細
説明を省略する。Third Embodiment Next, a third embodiment of the voltage comparison circuit according to the present invention will be described with reference to FIG. FIG.
In FIG. 7, the same reference numerals are given to the portions corresponding to those in FIG. 3, and detailed description is omitted.
【0069】図5に示す本発明による電圧比較回路は、
次の事項を除いて、図3に示す本発明による電圧比較回
路の場合と同様の構成を有する。すなわち、電界効果ト
ランジスタMのソースが、直列負性抵抗素子回路Gの一
端に接続されているのに代え、定電圧源端E1に対応し
ている、他の定電圧源端E1′に接続されている。The voltage comparison circuit according to the present invention shown in FIG.
Except for the following, it has the same configuration as that of the voltage comparison circuit according to the present invention shown in FIG. That is, instead of the source of the field effect transistor M being connected to one end of the series negative resistance element circuit G, it is connected to another constant voltage source terminal E1 'corresponding to the constant voltage source terminal E1. ing.
【0070】また、電圧出力回路U1及びU2の出力電
圧を、レベルシフト回路SH1及びSH2を介して、差
動回路Fに供給されるようになされている。この場合、
レベルシフト回路SH1及びSH2は、それ自体は公知
の種々の構成を有するものとし得る。例えば、レベルシ
フト回路SH1を、電圧源ES1及びES1′間に、電
界効果トランジスタQ11、ダイオードd11及びd1
2、電界効果トランジスタQ12がそれらの順に直列に
接続され、電界効果トランジスタQ11のゲートが電圧
出力回路U1の出力端OUT1に接続され、電界効果ト
ランジスタQ12のゲートが制御電圧源端ECNに接続
され、ダイオードd11及び電界効果トランジスタQ1
2の接続中点が差動回路Fの電界効果トランジスタQ1
のゲートに接続されている構成とし得る。The output voltages of the voltage output circuits U1 and U2 are supplied to the differential circuit F via the level shift circuits SH1 and SH2. in this case,
The level shift circuits SH1 and SH2 may have various configurations known per se. For example, the level shift circuit SH1 is connected between the voltage sources ES1 and ES1 'by a field effect transistor Q11, diodes d11 and d1.
2. The field effect transistor Q12 is connected in series in that order, the gate of the field effect transistor Q11 is connected to the output terminal OUT1 of the voltage output circuit U1, the gate of the field effect transistor Q12 is connected to the control voltage source terminal ECN, Diode d11 and field effect transistor Q1
2 is connected to the field effect transistor Q1 of the differential circuit F
May be configured to be connected to the gate.
【0071】また、レベルシフト回路SH2も、レベル
シフト回路SH1と同様に、電圧源ES2及びES2′
間に、電界効果トランジスタQ21、ダイオードd21
及びd22、電界効果トランジスタQ22がそれらの順
に直列に接続され、電界効果トランジスタQ21のゲー
トが電圧出力回路U2の出力端OUT2に接続され、電
界効果トランジスタQ22のゲートが制御電圧源端EC
Nに接続され、ダイオードd21及び電界効果トランジ
スタQ22の接続中点が差動回路Fの電界効果トランジ
スタQ2のゲートに接続されている構成とし得る。The level shift circuit SH2 also has the voltage sources ES2 and ES2 ', like the level shift circuit SH1.
Field effect transistor Q21, diode d21
And d22, the field effect transistor Q22 is connected in series in that order, the gate of the field effect transistor Q21 is connected to the output terminal OUT2 of the voltage output circuit U2, and the gate of the field effect transistor Q22 is connected to the control voltage source terminal EC.
N, and a connection midpoint between the diode d21 and the field effect transistor Q22 may be connected to the gate of the field effect transistor Q2 of the differential circuit F.
【0072】以上が、本発明による電圧比較回路の第3
の実施の形態の構成である。このような構成を有する本
発明による電圧比較回路によれば、上述した事項を除い
て、図3に示す本発明による電圧比較回路の場合と同様
の構成を有する。The above is the third example of the voltage comparison circuit according to the present invention.
It is a configuration of the embodiment. The voltage comparison circuit according to the present invention having such a configuration has the same configuration as that of the voltage comparison circuit according to the present invention shown in FIG.
【0073】このため、詳細説明は省略するが、図3に
示す本発明による電圧比較回路の場合と同様の作用・効
果が得られる。ただし、この場合、負性抵抗素子回路B
1及びB2の接続中点から定電圧源端E1及びE1′に
それぞれ流れる電流の和が、図1に示す本発明による電
圧比較回路の場合において負性抵抗素子回路B1及びB
2の接続中点から定電圧源端E1に流れる電流に対応し
ている。Therefore, although detailed description is omitted, the same operation and effect as in the case of the voltage comparison circuit according to the present invention shown in FIG. 3 can be obtained. However, in this case, the negative resistance element circuit B
In the case of the voltage comparison circuit according to the present invention shown in FIG.
2 corresponds to a current flowing from the connection middle point to the constant voltage source terminal E1.
【0074】また、負性抵抗素子回路B3及びB4の接
続中点P2から定電圧源端E1及びE1′に流れる電流
の和が、図1に示す本発明による電圧比較回路の場合に
おいて負性抵抗素子回路B3及びB4の接続中点から定
電圧源端E1に流れる電流に対応している。The sum of the currents flowing from the connection point P2 between the negative resistance element circuits B3 and B4 to the constant voltage source terminals E1 and E1 'is equal to the negative resistance in the voltage comparison circuit according to the present invention shown in FIG. This corresponds to the current flowing from the connection point between the element circuits B3 and B4 to the constant voltage source terminal E1.
【0075】さらに、出力端OUT1及びOUT2にそ
れぞれ得られる出力電圧を、差動回路Fに、その差動動
作が効果的に行われるように、レベルシフトして供給す
ることができる。Further, the output voltages obtained at the output terminals OUT1 and OUT2 can be supplied to the differential circuit F in a level-shifted manner so that the differential operation is effectively performed.
【0076】[0076]
【発明の実施の形態4】次に、図6を伴って、本発明に
よる電圧比較回路の第4の実施の形態を述べよう。図6
において、図1との対応部分には同一符号を付し、詳細
説明を省略する。Fourth Embodiment Next, a fourth embodiment of the voltage comparison circuit according to the present invention will be described with reference to FIG. FIG.
In the figure, the same reference numerals are given to parts corresponding to those in FIG. 1 and detailed description is omitted.
【0077】図6に示す本発明による電圧比較回路は、
負性抵抗素子回路B1、B2、B3、及びB4が、それ
ぞれ1個の2端子負性抵抗素子D1、D2、D3、及び
D4を有するのに代え、直列に接続された2個の2端子
負性抵抗素子D11及びD12、D21及びD22、D
31及びD32、及びD41及びD42をそれぞれ有す
ることを除いて、図1に示す本発明による電圧比較回路
の場合と同様の構成を有する。The voltage comparison circuit according to the present invention shown in FIG.
Each of the negative resistance element circuits B1, B2, B3, and B4 has one two-terminal negative resistance element D1, D2, D3, and D4, and two two-terminal negative resistance elements connected in series. Resistive elements D11 and D12, D21 and D22, D
It has the same configuration as that of the voltage comparison circuit according to the present invention shown in FIG. 1 except that it has D31 and D32, and D41 and D42, respectively.
【0078】ただし、この場合、2端子負性抵抗素子D
11及びD12が、互いに異なる電圧の位置でピーク電
流値を有する電流−電圧特性を有し、よって、負性抵抗
素子回路B1が、2個のピーク電流値を有する電流−電
圧特性を有する。同様に、2端子負性抵抗素子D21及
びD22、D31及びD32、及びD41及びD42の
それぞれが、互いに異なる電圧の位置でピーク電流値を
有する電流−電圧特性を有し、よって、負性抵抗素子回
路B2、B3、及びB4のそれぞれも、2個のピーク電
流値を有する電流−電圧特性を有する。However, in this case, the two-terminal negative resistance element D
11 and D12 have current-voltage characteristics having peak current values at different voltage positions, and therefore, the negative resistance element circuit B1 has current-voltage characteristics having two peak current values. Similarly, each of the two-terminal negative resistance elements D21 and D22, D31 and D32, and D41 and D42 has a current-voltage characteristic having a peak current value at a voltage position different from each other. Each of the circuits B2, B3, and B4 also has a current-voltage characteristic having two peak current values.
【0079】以上が、本発明による電圧比較回路の第4
の実施の形態の構成である。このような構成を有する本
発明による電圧比較回路によれば、それが、上述した事
項を除いて、図1に示す本発明による電圧比較回路の場
合と同様の構成を有する。The above is the fourth example of the voltage comparison circuit according to the present invention.
It is a configuration of the embodiment. According to the voltage comparison circuit according to the present invention having such a configuration, it has the same configuration as that of the voltage comparison circuit according to the present invention shown in FIG.
【0080】このため、詳細説明は省略するが、3値を
とる出力電圧が、出力端OUTに、スパイクを伴わない
電圧値をとって、電圧比較出力として得られることは、
明らかである。For this reason, although a detailed description is omitted, it is understood that an output voltage having a ternary value can be obtained as a voltage comparison output by taking a voltage value without a spike at the output terminal OUT.
it is obvious.
【0081】なお、上述においては、本発明のわずかな
実施の形態を示したに過ぎず、本発明の精神を脱するこ
となしに種々の変型変更をなし得る。例えば、図1に示
す本発明による電圧比較回路において、直列負性抵抗素
子回路U1及びU2の一端をそれらに共通の定電圧源端
E1に接続するのに代え、互いに異なる定電圧の得られ
る定電圧源端に接続した構成とし、図1に示す本発明に
よる電圧比較回路で述べたと同様の作用・効果を得るよ
うにすることもできる。In the above, only a few embodiments of the present invention have been shown, and various modifications can be made without departing from the spirit of the present invention. For example, in the voltage comparison circuit according to the present invention shown in FIG. 1, instead of connecting one ends of the series negative resistance element circuits U1 and U2 to a constant voltage source terminal E1 common to them, a constant voltage that can obtain mutually different constant voltages is used. A configuration connected to the voltage source terminal may be employed to obtain the same operation and effect as described in the voltage comparison circuit according to the present invention shown in FIG.
【0082】また、図1に示す本発明による電圧比較回
路において、図5に示す本発明による電圧比較回路の場
合に準じて、電界効果トランジスタMのソースを定電圧
源端E1′に接続した構成とし、図1に示す本発明によ
る電圧比較回路の場合と同様の作用・効果を、図5に示
す本発明による電圧比較回路で述べた特徴を以って得る
ようにすることもできる。In the voltage comparison circuit according to the present invention shown in FIG. 1, the source of the field effect transistor M is connected to the constant voltage source terminal E1 'according to the voltage comparison circuit according to the present invention shown in FIG. The same operation and effect as those of the voltage comparison circuit according to the present invention shown in FIG. 1 can be obtained with the features described in the voltage comparison circuit according to the present invention shown in FIG.
【0083】さらに、図3に示す本発明による電圧比較
回路において、図5に示す本発明による電圧比較回路の
場合に準じて、電界効果トランジスタM及びM2のソー
スを定電圧源端E1とは異なる定電圧源端に接続した構
成として、図3に示す本発明による電圧比較回路で述べ
たと同様の作用・効果を得るようにすることもできる。Further, in the voltage comparison circuit according to the present invention shown in FIG. 3, the sources of the field effect transistors M and M2 are different from the constant voltage source terminal E1 according to the case of the voltage comparison circuit according to the present invention shown in FIG. As a configuration connected to the constant voltage source terminal, the same operation and effect as described in the voltage comparison circuit according to the present invention shown in FIG. 3 can be obtained.
【0084】また、図5に示す本発明による電圧比較回
路において、図1に示す本発明による電圧比較回路の場
合に準じて、電界効果トランジスタM及びM2のソース
を定電圧源端E1に接続した構成とすることもできる。In the voltage comparison circuit according to the present invention shown in FIG. 5, the sources of the field effect transistors M and M2 are connected to the constant voltage source terminal E1 according to the case of the voltage comparison circuit according to the present invention shown in FIG. It can also be configured.
【0085】さらに、図1、図3、図5及び図6に示す
本発明による電圧比較回路のそれぞれにおいて、負性抵
抗素子回路B1〜B4のそれぞれを、直列に接続された
複数n個の2端子負性抵抗素子を有するものとし、(n
+1)値をとる出力電圧を、出力端OUTに、電圧比較
出力として出力するようにすることもできる。Further, in each of the voltage comparison circuits according to the present invention shown in FIGS. 1, 3, 5, and 6, each of the negative resistance element circuits B1 to B4 is connected to a plurality of n 2 (N)
+1) An output voltage having a value may be output to the output terminal OUT as a voltage comparison output.
【0086】また、上述においては、電界効果トランジ
スタが直列負性抵抗素子回路のクロック信号電圧源端V
c側とは反対側の負性抵抗素子回路側に接続されている
場合について述べたが、電界効果トランジスタが直列負
性抵抗素子回路のクロック信号電圧源端Vc側に、上述
したのに準じて接続して、同様の作用・効果を得るよう
にすることもできる。Further, in the above description, the field effect transistor is connected to the clock signal voltage source terminal V of the series negative resistance element circuit.
Although the case where the negative resistance element circuit side opposite to the c side is connected has been described, the field effect transistor is connected to the clock signal voltage source terminal Vc side of the series negative resistance element circuit in the same manner as described above. By connecting them, the same operation and effect can be obtained.
【0087】[0087]
【発明の効果】本発明による電圧比較回路によれば、入
力信号電圧の、閾値電圧と比較された電圧比較出力を、
スパイクを伴うことなしに、容易に得ることができる。According to the voltage comparison circuit of the present invention, the voltage comparison output of the input signal voltage compared with the threshold voltage is
It can be easily obtained without spikes.
【図1】本発明による電圧比較回路の第1の実施の形態
を示す接続図である。FIG. 1 is a connection diagram showing a first embodiment of a voltage comparison circuit according to the present invention.
【図2】図1に示す本発明による電圧比較回路の説明に
供する電圧波形図である。FIG. 2 is a voltage waveform diagram for explaining the voltage comparison circuit according to the present invention shown in FIG. 1;
【図3】本発明による電圧比較回路の第2の実施の形態
を示す接続図である。FIG. 3 is a connection diagram showing a voltage comparison circuit according to a second embodiment of the present invention.
【図4】図3に示す本発明による電圧比較回路の説明に
供する電圧波形図である。FIG. 4 is a voltage waveform diagram for explaining the voltage comparison circuit according to the present invention shown in FIG. 3;
【図5】本発明による電圧比較回路の第3の実施の形態
を示す接続図である。FIG. 5 is a connection diagram showing a third embodiment of the voltage comparison circuit according to the present invention.
【図6】本発明による電圧比較回路の第4の実施の形態
を示す接続図である。FIG. 6 is a connection diagram showing a fourth embodiment of the voltage comparison circuit according to the present invention.
【図7】従来の電圧比較回路を示す接続図である。FIG. 7 is a connection diagram showing a conventional voltage comparison circuit.
【図8】本発明による電圧比較回路及び従来の電圧比較
回路の説明に供する2端子負性抵抗素子の電流−電圧特
性を示す図である。FIG. 8 is a diagram showing current-voltage characteristics of a two-terminal negative resistance element for describing a voltage comparison circuit according to the present invention and a conventional voltage comparison circuit.
【図9】本発明による電圧比較回路及び従来の電圧比較
回路の説明に供する2端子負性抵抗素子、負性抵抗素子
回路及び複合回路の電流−電圧特性を示す図である。FIG. 9 is a diagram showing current-voltage characteristics of a two-terminal negative resistance element, a negative resistance element circuit, and a composite circuit for describing a voltage comparison circuit according to the present invention and a conventional voltage comparison circuit.
【図10】本発明による電圧比較回路及び従来の電圧比
較回路の説明に供する2端子負性抵抗素子及び負性抵抗
素子回路の電流−電圧特性を示す図である。FIG. 10 is a diagram showing current-voltage characteristics of a two-terminal negative resistance element and a negative resistance element circuit for describing a voltage comparison circuit according to the present invention and a conventional voltage comparison circuit.
【図11】本発明による電圧比較回路及び従来の電圧比
較回路の説明に供する複合回路の電流−電圧特性を示す
図である。FIG. 11 is a diagram showing current-voltage characteristics of a composite circuit for describing a voltage comparison circuit according to the present invention and a conventional voltage comparison circuit.
【図12】本発明による電圧比較回路及び従来の電圧比
較回路の動作の説明に供する電流−電圧特性曲線を示す
図である。FIG. 12 is a diagram showing a current-voltage characteristic curve for explaining the operations of the voltage comparison circuit according to the present invention and the conventional voltage comparison circuit.
【図13】本発明による電圧比較回路及び従来の電圧比
較回路の動作の説明に供する電圧波形図である。FIG. 13 is a voltage waveform chart for explaining the operations of the voltage comparison circuit according to the present invention and the conventional voltage comparison circuit.
【図14】本発明による電圧比較回路及び従来の電圧比
較回路の動作の説明に供する電流−電圧特性曲線を示す
図である。FIG. 14 is a diagram showing a current-voltage characteristic curve for explaining the operations of the voltage comparison circuit according to the present invention and the conventional voltage comparison circuit.
【図15】本発明による電圧比較回路及び従来の電圧比
較回路の動作の説明に供する電圧波形図である。FIG. 15 is a voltage waveform chart for explaining the operations of the voltage comparison circuit according to the present invention and the conventional voltage comparison circuit.
【図16】従来の電圧比較回路の動作の説明に供する電
圧波形図である。FIG. 16 is a voltage waveform diagram for explaining the operation of a conventional voltage comparison circuit.
B1〜B4 負性抵抗素子回路 C 複合回路 D1〜D4、D11、D12、D21、D22、D3
1、D32、D41、D42 2端子負性抵抗
素子 E1、E2 定電圧源端 Ec クロック信号電圧源端 ECN 制御電圧源端 EF 電圧源端 F 差動回路 G、G2 直列負性抵抗素子回路 H 定電流回路 M 電界効果トランジスタ IN 信号入力端 OUT、OUT1、OUT2出力端 Q1、Q2、Q11、Q12、Q21、Q22電界効果
トランジスタ R1、R2 負荷抵抗 SH1、SH2 レベルシフト回路 U1、U2 電圧出力回路B1 to B4 Negative resistance element circuit C Composite circuit D1 to D4, D11, D12, D21, D22, D3
1, D32, D41, D42 Two-terminal negative resistance element E1, E2 Constant voltage source terminal Ec Clock signal voltage source terminal ECN Control voltage source terminal EF Voltage source terminal F Differential circuit G, G2 Series negative resistance element circuit H Constant Current circuit M Field effect transistor IN Signal input terminal OUT, OUT1, OUT2 output terminal Q1, Q2, Q11, Q12, Q21, Q22 Field effect transistor R1, R2 Load resistance SH1, SH2 Level shift circuit U1, U2 Voltage output circuit
Claims (5)
続された複数n個の2端子負性抵抗素子を有する第1の
負性抵抗素子回路と、その第1の負性抵抗素子回路が2
端子負性抵抗素子を1個有するか複数n個有するかに応
じて1個の2端子負性抵抗素子または直列に接続された
複数n個の2端子負性抵抗素子を有する第2の負性抵抗
素子回路とが直列に接続されている第1の直列負性抵抗
素子回路と、ドレインを上記第1の直列負性抵抗素子回
路の第1及び第2の負性抵抗素子回路の接続中点に接続
し、ソースを上記第1の直列負性抵抗素子回路の一端ま
たは定電圧が与えられる電源端に接続している電界効果
トランジスタとを有し、上記第1の直列負性抵抗素子回
路の両端間に2値表示で「0」及び「1」をとることを
繰り返すクロック信号電圧が印加されるようになされ、
上記電界効果トランジスタのゲートに入力信号電圧が印
加されるようになされ、上記第1の直列負性抵抗素子回
路の第1及び第2の負性抵抗素子回路の接続中点を第1
の出力電圧が出力される第1の出力端とするようになさ
れた第1の電圧出力回路と、 上記第1及び第2の負性抵抗素子回路が2端子負性抵抗
素子を1個有するか複数n個有するかに応じて1個の2
端子負性抵抗素子または直列に接続された複数n個の2
端子負性抵抗素子を有する第3の負性抵抗素子回路と、
その第3の負性抵抗素子回路が2端子負性抵抗素子を1
個有するか複数n個有するかに応じて1個の2端子負性
抵抗素子または直列に接続された複数n個の2端子負性
抵抗素子を有する第4の負性抵抗素子回路とが直列に接
続されている第2の直列負性抵抗素子回路を有し、その
第2の直列負性抵抗素子回路の両端間に上記クロック信
号電圧が印加されるようになされ、上記第2の直列負性
抵抗素子回路の第3及び第4の負性抵抗素子回路の接続
中点を第2の出力電圧が出力される第2の出力端とする
ようになされた第2の電圧出力回路と、 上記第1の電圧出力回路の第1の出力端から出力される
第1の出力電圧と上記第2の電圧出力回路の第2の出力
端から出力される第2の出力電圧とを入力し、両者の差
電圧を出力するようになされた差動回路とを有し、 上記差動回路から出力される差電圧を、上記入力信号電
圧の予定の閾値電圧と比較された電圧比較出力として出
力するようになされていることを特徴とする電圧比較回
路。1. A first negative resistance element circuit having one two-terminal negative resistance element or a plurality of n two-terminal negative resistance elements connected in series, and the first negative resistance element Circuit 2
A second negative terminal having one two-terminal negative resistive element or a plurality of n two-terminal negative resistive elements connected in series depending on whether it has one terminal negative resistive element or a plurality of n negative resistive elements A first series negative resistance element circuit in which a resistance element circuit is connected in series; and a drain connecting point between the first and second negative resistance element circuits of the first series negative resistance element circuit. And a source connected to one end of the first series negative resistance element circuit or a power supply terminal to which a constant voltage is supplied, and a source of the first series negative resistance element circuit. A clock signal voltage that repeatedly takes “0” and “1” in binary display is applied between both ends,
An input signal voltage is applied to a gate of the field effect transistor, and a connection point between the first and second negative resistance element circuits of the first series negative resistance element circuit is set to a first point.
A first voltage output circuit configured to serve as a first output terminal from which the output voltage is output, and whether the first and second negative resistance element circuits have one two-terminal negative resistance element. One 2 depending on whether there are a plurality of n
Terminal negative resistance element or a plurality of n 2 connected in series
A third negative resistance element circuit having a terminal negative resistance element;
The third negative resistance element circuit has a two-terminal negative resistance element of one.
And a fourth negative resistance element circuit having a plurality of n two-terminal negative resistance elements connected in series, or a plurality of n negative resistance elements connected in series, depending on whether or not there are n or more n. A second series negative resistance element circuit connected thereto, wherein the clock signal voltage is applied across both ends of the second series negative resistance element circuit; A second voltage output circuit configured to set a connection point between the third and fourth negative resistance element circuits of the resistance element circuit as a second output terminal from which a second output voltage is output; A first output voltage output from a first output terminal of the first voltage output circuit and a second output voltage output from a second output terminal of the second voltage output circuit; And a differential circuit configured to output a differential voltage, wherein the differential voltage is output from the differential circuit. , The voltage comparator circuit, characterized in that it is designed to output as a voltage comparison output which is compared to a threshold voltage of the appointment of the input signal voltage.
続された複数n個の2端子負性抵抗素子を有する第1の
負性抵抗素子回路と、その第1の負性抵抗素子回路が2
端子負性抵抗素子を1個有するか複数n個有するかに応
じて1個の2端子負性抵抗素子または直列に接続された
複数n個の2端子負性抵抗素子を有する第2の負性抵抗
素子回路とが直列に接続されている第1の直列負性抵抗
素子回路と、ドレインを上記第1の直列負性抵抗素子回
路の第1及び第2の負性抵抗素子回路の接続中点に接続
し、ソースを上記第1の直列負性抵抗素子回路の一端ま
たは定電圧が与える電源端に接続している第1の電界効
果トランジスタとを有し、上記第1の直列負性抵抗素子
回路の両端間に2値表示で「0」及び「1」をとること
を繰り返すクロック信号電圧が印加されるようになさ
れ、上記第1の電界効果トランジスタのゲートに入力信
号電圧が印加されるようになされ、上記第1の直列負性
抵抗素子回路の第1及び第2の負性抵抗素子回路の接続
中点を第1の出力電圧が出力される第1の出力端とする
ようになされた第1の電圧出力回路と、 上記第1及び第2の負性抵抗素子回路が2端子負性抵抗
素子を1個有するか複数n個有するかに応じて1個の2
端子負性抵抗素子または直列に接続された複数n個の2
端子負性抵抗素子を有する第3の負性抵抗素子回路と、
その第3の負性抵抗素子回路が2端子負性抵抗素子を1
個有するか複数n個有するかに応じて1個の2端子負性
抵抗素子または直列に接続された複数n個の2端子負性
抵抗素子を有する第4の負性抵抗素子回路とが直列に接
続されている第2の直列負性抵抗素子回路と、ドレイン
を上記第2の直列負性抵抗素子回路の第3及び第4の負
性抵抗素子回路の接続中点に接続し、ソースを上記第2
の直列負性抵抗素子回路の一端または定電圧が与えられ
る電源端に接続している第2の電界効果トランジスタと
を有し、上記第2の直列負性抵抗素子回路の両端間に上
記クロック信号電圧が印加されるようになされ、上記第
2の電界効果トランジスタのゲートに上記入力信号電圧
が印加されるようになされ、上記第2の直列負性抵抗素
子回路の第3及び第4の負性抵抗素子回路の接続中点を
第2の出力電圧が出力される第2の出力端とするように
なされた第2の電圧出力回路と、 上記第1の電圧出力回路の第1の出力端から出力される
第1の出力電圧と上記第2の電圧出力回路の第2の出力
端から出力される第2の出力電圧とを入力し、両者の差
電圧を出力するようになされた差動回路とを有し、 上記差動回路から出力される差電圧を、上記入力信号電
圧の予定の閾値電圧と比較された電圧比較出力として出
力するようになされていることを特徴とする電圧比較回
路。2. A first negative resistance element circuit having one two-terminal negative resistance element or a plurality of n two-terminal negative resistance elements connected in series, and the first negative resistance element. Circuit 2
A second negative terminal having one two-terminal negative resistive element or a plurality of n two-terminal negative resistive elements connected in series depending on whether it has one terminal negative resistive element or a plurality of n negative resistive elements A first series negative resistance element circuit in which a resistance element circuit is connected in series; and a drain connecting point between the first and second negative resistance element circuits of the first series negative resistance element circuit. And a first field-effect transistor having a source connected to one end of the first series negative resistance element circuit or a power supply end to which a constant voltage is applied, and the first series negative resistance element A clock signal voltage that repeatedly takes "0" and "1" in binary display is applied between both ends of the circuit, and an input signal voltage is applied to the gate of the first field effect transistor. And the first series negative resistance element circuit A first voltage output circuit configured to set a connection midpoint between the first and second negative resistance element circuits as a first output terminal from which a first output voltage is output; One 2 terminal negative resistance element depending on whether the circuit has one or two n-terminal negative resistance elements.
Terminal negative resistance element or a plurality of n 2 connected in series
A third negative resistance element circuit having a terminal negative resistance element;
The third negative resistance element circuit has a two-terminal negative resistance element of one.
And a fourth negative resistance element circuit having a plurality of n two-terminal negative resistance elements connected in series, or a plurality of n negative resistance elements connected in series, depending on whether or not there are n or more n. A connected second series negative resistance element circuit, a drain connected to a connection midpoint of the third and fourth negative resistance element circuits of the second series negative resistance element circuit, and a source connected to the second series negative resistance element circuit. Second
A second field-effect transistor connected to one end of the series negative resistance element circuit or a power supply terminal to which a constant voltage is supplied, and the clock signal is connected between both ends of the second series negative resistance element circuit. A voltage is applied, and the input signal voltage is applied to the gate of the second field effect transistor. The third and fourth negative resistances of the second series negative resistance element circuit A second voltage output circuit configured to set a connection middle point of the resistance element circuit as a second output terminal from which a second output voltage is output; and from a first output terminal of the first voltage output circuit. A differential circuit configured to input a first output voltage to be output and a second output voltage output from a second output terminal of the second voltage output circuit, and output a difference voltage between the two. And the difference voltage output from the differential circuit is Voltage comparator circuit, characterized in that it is designed to output as the comparison voltage comparison output and the threshold voltage of the appointment of the input signal voltage.
路において、 上記第1の直列負性抵抗素子回路の第1及び第2の負性
抵抗素子回路、及び上記第2の直列負性抵抗素子回路の
第3及び第4の負性抵抗素子回路が有する2端子負性抵
抗素子が複数n個であることによって、上記第1の電圧
出力回路から出力される第1の出力電圧、及び上記第2
の電圧出力回路から出力される第2の出力電圧が、(n
+1)値をとることを特徴とする電圧比較回路。3. The voltage comparison circuit according to claim 1, wherein the first and second negative resistance element circuits of the first series negative resistance element circuit and the second series negative resistance element are connected to each other. The first and second output voltage output from the first voltage output circuit, because the third and fourth negative resistance element circuits of the resistance element circuit have a plurality of n two-terminal negative resistance elements, The second
The second output voltage output from the voltage output circuit of (n) is (n
+1) A voltage comparison circuit that takes a value.
路において、 上記第1の直列負性抵抗素子回路の第1及び第2の負性
抵抗素子回路、及び上記第2の直列負性抵抗素子回路の
第3及び第4の負性抵抗素子回路が有する2端子負性抵
抗素子が1個であることによって、上記第1の電圧出力
回路から出力される第1の出力電圧、及び上記第2の電
圧出力回路から出力される第2の出力電圧が、2値をと
ることを特徴とする電圧比較回路。4. The voltage comparison circuit according to claim 1, wherein the first and second negative resistance element circuits of the first series negative resistance element circuit and the second series negative resistance element are connected to each other. Since the third and fourth negative resistance element circuits of the resistance element circuit have one two-terminal negative resistance element, the first output voltage output from the first voltage output circuit; A voltage comparison circuit, wherein the second output voltage output from the second voltage output circuit takes two values.
路において、 上記第1の直列負性抵抗素子回路の第1及び第2の負性
抵抗素子回路、及び上記第2の直列負性抵抗素子回路の
3及び第4の負性抵抗素子回路が有する2端子負性抵抗
素子が複数n個であるとする、そのnが2であることに
よって、上記第1の電圧出力回路から出力される第1の
出力電圧、及び上記第2の電圧出力回路から出力される
第2の出力電圧が、3値をとることを特徴とする電圧比
較回路。5. The voltage comparison circuit according to claim 1, wherein the first and second negative resistance element circuits of the first series negative resistance element circuit and the second series negative resistance element are connected to each other. It is assumed that a plurality of n two-terminal negative resistance elements included in the third and fourth negative resistance element circuits of the resistance element circuit are provided. When n is 2, the two-terminal negative resistance element is output from the first voltage output circuit. A first output voltage and a second output voltage output from the second voltage output circuit take three values.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000076356A JP3546166B2 (en) | 2000-03-14 | 2000-03-14 | Voltage comparison circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000076356A JP3546166B2 (en) | 2000-03-14 | 2000-03-14 | Voltage comparison circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001267894A true JP2001267894A (en) | 2001-09-28 |
JP3546166B2 JP3546166B2 (en) | 2004-07-21 |
Family
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Application Number | Title | Priority Date | Filing Date |
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