JP2001267566A - 多層誘電体スタックおよびその方法 - Google Patents

多層誘電体スタックおよびその方法

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Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタおよび集積回路構造に用
いることができる高誘電体材料および挿入材料の交互の
層を有する多層誘電体スタックを提供すること。 【解決手段】 多層誘電体スタックを含むＩＣのための
集積回路（ＩＣ）構造は、ａ）第１の誘電体材料を含
み、半導体基板を覆う第１の誘電体層と、ｂ）第２の誘
電体材料を含み、第１の誘電体層を覆う第２の誘電体層
と、ｃ）第１の誘電体材料を含み、第１および第２の誘
電体層を覆う第３の誘電体層と、ｄ）誘電体スタックを
覆う電極とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に大規模集
積回路（ＬＳＩ）製造プロセスに関し、より詳細には、
多層誘電体スタック、およびそのようなスタックを有す
るトランジスタを製造するための方法に関する。
【０００２】
【従来の技術】現在のＶＬＳＩ技術は、ＭＯＳデバイス
のゲート誘電体としてＳｉＯ2を用いる。デバイス寸法
が縮小され続けるにつれ、ゲートとチャネル領域間で同
一のキャパシタンスを維持するために、ＳｉＯ2層の厚
さも減少しなければならない。将来には、２ナノメート
ル（ｎｍ）未満の厚さが予想される。しかしながら、そ
のようなＳｉＯ2膜ではトンネル電流を無視できなくな
る為、代替の材料を考慮する必要がある。高誘電率を有
する材料では、ゲート誘電体層を逆に厚くすることがで
きるので、トンネル電流問題を改善できる。これらの、
いわゆるｈｉｇｈ−ｋ誘電体膜は、本明細書において、
二酸化シリコンを凌ぐ高誘電率を有するものとして定義
される。典型的には、二酸化シリコンは、約４の比誘電
率を有するが、約１０を超える比誘電率を有するゲート
誘電体材料を用いることが望ましい。
【０００３】
【発明が解決しようとする課題】上記のｈｉｇｈ−ｋ誘
電体に関する一般的な問題の一つは、通常の集積回路製
造条件を用いていかに均一な膜を成長させるかというこ
とである。現在の常法を用いた場合には、膜の表面の平
坦性が大きく低下する。表面の平坦性の低下により、誘
電体膜に隣接するチャネル領域に不均一な電界を生じ
る。そのような膜は、ＭＯＳＦＥＴデバイスのゲート誘
電体として不適切である。
【０００４】高いトンネル電流のために、１．５ｎｍよ
りも薄いＳｉＯ2膜は、一般的にＣＭＯＳデバイスのゲ
ート誘電体として使用できない。現在、ＳｉＯ2をＴｉ
Ｏ2およびＴａ2Ｏ5に置き換えるための研究における多
大な努力が、最大の関心を呼んでいる。堆積後の高温ア
ニーリング界面に副成されるＳｉＯ2層は、酸化物換算
膜厚（ＥＯＴ）：１．５ｎｍを有するｈｉｇｈ−ｋ膜の
実現を非常に困難にしている。
【０００５】
【課題を解決するための手段】全体的な性能を劣化させ
たり、またはトンネル電流を増加させることなく、酸化
物薄膜に関する問題を改善する代替誘電体が用いられれ
ば有利である。
【０００６】ＭＯＳトランジスタのゲート電極とその下
のチャネル領域との間の絶縁バリアとして、ｈｉｇｈ−
ｋ誘電体膜が用いられ得れば有利である。
【０００７】ｈｉｇｈ−ｋ誘電体膜が、低減された表面
平坦性および低リーク電流を有して形成され得れば有利
である。これらの特性を有する高誘電率材料が、集積回
路のゲート誘電体および格納キャパシタに用いられ得れ
ば有利である。
【０００８】本発明によるＭＯＳトランジスタは、ａ）
ゲート電極と、ｂ）該ゲート電極の下に上面を有するチ
ャネル領域と、ｃ）第１の誘電体材料を含む第１の誘電
体層、第２の誘電体材料を含む第２の誘電体層、および
該第１の誘電体材料を含む第３の誘電体層を含み、該ゲ
ート電極と該チャネル領域の上面との間に挿入させたゲ
ート誘電体スタックとを含み、これにより上記目的を達
成する。
【０００９】本発明によル多層誘電体スタックを含むＩ
Ｃのための集積回路（ＩＣ）構造は、ａ）第１の誘電体
材料を含み、半導体基板を覆う第１の誘電体層と、ｂ）
第２の誘電体材料を含み、該第１の誘電体層を覆う第２
の誘電体層と、ｃ）該第１の誘電体材料を含み、該第１
および第２の誘電体層を覆う第３の誘電体層と、ｄ）該
誘電体スタックを覆う電極とを含み、これにより上記目
的を達成する。
【００１０】前記第１の誘電体材料は、ＺｒＯ2、Ｈｆ
Ｏ2、ＴｉＯ2、およびＴａ2Ｏ5からなる群から選択さ
れ、前記第２の誘電体材料は、Ａｌ2Ｏ3、ＡｌＮ、Ｓｉ
Ｎ、Ｓｉ3Ｎ4、およびＳｉＯ2からなる群から選択され
てもよい。
【００１１】前記第１の誘電体材料は、Ａｌ2Ｏ3、Ａｌ
Ｎ、ＳｉＮ、Ｓｉ3Ｎ4、およびＳｉＯ2からなる群から
選択され、前記第２の誘電体材料は、ＺｒＯ2、Ｈｆ
Ｏ2、ＴｉＯ2、およびＴａ2Ｏ5からなる群から選択され
てもよい。
【００１２】前記第１の誘電体層は、５０オングストロ
ーム未満の厚さであってもよい。
【００１３】前記第１の誘電体層は、約２〜５オングス
トロームの厚さであってもよい。
【００１４】前記第２の誘電体層は、５０オングストロ
ーム未満の厚さであってもよい。
【００１５】前記第２の誘電体層は、約２〜５オングス
トロームの厚さであってもよい。
【００１６】前記第１の誘電体層と前記半導体基板との
間に挿入された酸化バリアをさらに含んでもよい。
【００１７】前記酸化バリアが、窒化シリコンおよび酸
窒化シリコンからなる群から選択される材料で構成され
てもよい。
【００１８】前記半導体基板と前記電極との間に、複数
の前記第１の誘電体材料および前記第２の誘電体材料の
複数の交互の層が挿入されてもよい。
【００１９】前記複数の交互の層は、約２０〜２００オ
ングストロームの厚さの合計厚さを有してもよい。
【００２０】本発明による誘電体スタックを形成する方
法は、ａ）半導体基板の上面に第１の誘電体層を形成す
る工程と、ｂ）該第１の誘電体層の上に第２の誘電体層
を形成する工程と、ｃ）該第２の誘電体層の上に、第３
の誘電体層を形成する工程であって、該第３の誘電体層
は、該第１の誘電体材料と同じ誘電体材料を含む、工程
とを含み、これにより上記目的を達成する。
【００２１】前記半導体基板を摂氏約４００度から９０
０度の間の温度でアニーリングし前記誘電体スタックを
改質する工程をさらに含んでもよい。
【００２２】前記誘電体スタック上に電極層を堆積する
工程と、該電極層およびその下の該誘電体スタックをパ
ターニングして、所望の集積回路構造を形成する工程と
をさらに含んでもよい。
【００２３】前記第１の誘電体層を形成する工程は、単
原子層堆積法を用いて、前記第１の誘電体材料を堆積し
てもよい。
【００２４】前記第２の誘電体層を形成する工程は、単
原子層堆積法を用いて、前記第２の誘電体材料を堆積し
てもよい。
【００２５】前記第１の誘電体層を形成する工程は、単
原子層堆積法を用いて、前記第１の誘電体材料の第１の
前駆体を堆積してもよい。
【００２６】前記第１の前駆体を酸化して、前記第１の
誘電体材料を形成する工程をさらに含んでもよい。
【００２７】前記第１の前駆体は、自己制限的に形成さ
れた単分子層として堆積されてもよい。
【００２８】前記第１の前駆体は、ＺｒＣｌ4、ジルコ
ニウムイソプロポキシド（以下Ｚｒ（ｉＯＰｒ）4と記
す）、およびジルコニウムテトラメチルヘプタンジオネ
ート（以下Ｚｒ（ｔｍｈｄ）4と記す）からなる群から
選択されてもよい。
【００２９】前記第１の誘電体層を形成する工程は、所
定の時間、第１のターゲットのスパッタリングを用い、
前記第２の誘電体層を形成する工程は、所定の時間、第
２のターゲットのパルススパッタリングを用いてもよ
い。
【００３０】前記第１のターゲットおよび前記第２のタ
ーゲットのスパッタリングの前記時間は、シャッターに
より制御されてもよい。
【００３１】スパッタリングが酸化雰囲気で実行されて
もよい。
【００３２】前記第１の誘電体層を形成する工程は、所
定の時間、第１のターゲット材料の蒸着を用い、前記第
２の誘電体層を形成する工程は、所定の時間、第２のタ
ーゲット材料の蒸着を用いてもよい。
【００３３】前記第１のターゲットおよび前記第２のタ
ーゲットの蒸着の時間は、シャッターにより制御されて
もよい。
【００３４】従って、ＳｉＯ2を凌ぐ高誘電率を有する
ｈｉｇｈ−ｋ材料と挿入材料とで交互に構成される多層
誘電体スタックが提供される。ｈｉｇｈ−ｋ材料は、酸
化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、
酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ
2Ｏ5）、およびバリウムストロンチウムチタン酸化物
（（Ｂａ，Ｓｒ）ＴｉＯ3）から選択され、好ましく
は、酸化ジルコニウムまたは酸化ハフニウムである。挿
入材料は、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミ
ニウム（ＡｌＮ）、窒化シリコン（ＳｉＮまたはＳｉ3
Ｎ4）、または二酸化シリコン（ＳｉＯ2）から選択さ
れ、好ましくは、酸化アルミニウム、窒化アルミニウ
ム、または窒化シリコンである。
【００３５】好ましくは、ｈｉｇｈ−ｋ材料と挿入材料
との交互の層は、集積回路における従来技術の二酸化シ
リコン誘電体層に取って代わる。それぞれの層は、好ま
しくは厚さ５０オングストローム未満である。挿入材料
と接するｈｉｇｈ−ｋ材料の薄層は、挿入材料によって
膜の結晶化が抑制される。多層は、トンネル電流を低減
し、これにより、より優れたデバイス性能を可能にす
る。全体の高さは変えずに、追加の層がトンネル電流を
低減する。所与の高さを有するスタックの全キャパシタ
ンスは、挿入材料およびｈｉｇｈ−ｋ材料の両方の誘電
率に非常に依存する。所望の全厚に対する層の数は、各
層で得られる最小厚さおよび所望のデバイス特性により
限定される。
【００３６】さらに、半導体基板上の誘電体材料からな
る第１の層と、第１の層上の誘電体材料からなる第２の
層と、第２の層上の第１の層と同じ材料で構成された第
３の層とを有する多層誘電体スタック、および誘電体ス
タック上の電極と含むＩＣのための集積回路（ＩＣ）構
造も提供される。誘電体スタックの構成材料は上述した
とおりである。誘電体スタックの全厚は、好ましくは、
２０〜２００オングストロームの間である。
【００３７】本発明の別の実施形態では、集積回路構造
は、ゲート電極と、上面がゲート電極の下に重なるチャ
ネル領域と、第１の誘電体材料を含む第１の誘電体層、
第２の誘電体材料を含む第２の誘電体層、および第１の
誘電体層と同じ材料を含む第３の誘電体層を含み、ゲー
ト電極とチャネル領域の上面との間に挿入されたゲート
誘電体スタックとを含むＭＯＳトランジスタである。
【００３８】本発明のいくつかの局面は、シリコン基板
と誘電体スタックとの間に挿入され、誘電体スタックの
下にあるシリコン基板に酸素が移動するのを防ぐ酸化バ
リアをさらに含む。界面材料は、窒化アルミニウム、窒
化シリコン、および酸窒化シリコンからなる群から選択
される。
【００３９】上面を有する半導体基板上へのＩＣの形成
において、半導体基板上に多層誘電体スタックを形成す
るための方法が提供される。この方法は、 ａ）第１の誘電体層を半導体基板の上面に形成する工程
と、 ｂ）第２の誘電体層を第１の誘電体層の上に形成する工
程と、 ｃ）第３の誘電体層を第２の誘電体層の上に形成する工
程であって、第３の誘電体層は第１の誘電体材料と同一
の誘電体材料を含む、工程と、を含む。
【００４０】好ましくは、各誘電体層は前駆体の単原子
層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶＤ）（とき
にパルスＣＶＤとも称される）と、所望の酸化材料を形
成するためのその後の前駆体の酸化とにより形成され
る。単原子層堆積法（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶ
Ｄ）が好ましいが、各誘電体層を堆積するその他の方法
は、スパッタリングや蒸着を含む。
【００４１】複数の誘電体層の堆積に続いて、誘電体ス
タック全体が好適には、摂氏約４００〜９００度の間の
温度でアニーリングされ、スタック、層間の界面、およ
び基板との界面が改質される。
【００４２】続く処理は、ＩＣの形成を完了するために
実行され得、電極層を堆積する工程と電極層とその下の
複数の誘電体層をパターンニングする工程とを含み、多
層誘電体スタック構造を形成する。
【００４３】
【発明の実施の形態】以下、例示目的である図面（倍率
は一定ではない）を参照して、図１は、一般的な従来技
術による集積回路のＭＯＳトランジスタゲート構造１０
を示す。ＭＯＳトランジスタゲート構造１０は、半導体
基板１２上のチャネル領域１５を含む活性領域１４の上
に形成されている。ＭＯＳトランジスタゲート構造１０
は、一定の幅を備えるチャネル領域１５の上に位置する
二酸化シリコン誘電体層１６を有する。電極１８は、典
型的にはドープされたポリシリコンであり、誘電体層１
６の上に形成され、ゲート構造１０が完成される。
【００４４】完成されたＭＯＳトランジスタは、図１お
よび他のいくつかの図に示されるソース領域２１、ドレ
イン領域２３、および電界絶縁領域２７も含む。しか
し、これらの特徴は当業者に周知であるので、さらに説
明または明示しない。以下の説明において、このＭＯＳ
トランジスタゲート構造１０に類似する構造は、本発明
が誘電体材料を用いる他のデバイス構造に適用可能であ
ることを強調するために、しばしば集積回路構造と呼ば
れる。
【００４５】ＩＣデバイスの寸法を縮小し続けるにつ
れ、二酸化シリコン誘電体層１６の厚さも、同じキャパ
シタンスレベルおよびデバイス全体の他の特性を維持す
るためにより薄くしなければならない。ＩＣデバイスの
「寸法」とは、一般的に、チャネル領域１５の長さを言
う。その長さは、図１に示すように、一般的に、ゲート
電極１８の長さに等しい。この長さが縮小し続けるにつ
れ、チャネル領域の面積も減少する。キャパシタンスを
維持するためには、二酸化シリコン層の厚さも減少しな
ければならない。二酸化シリコン誘電体層の必要な厚さ
が非常に薄くなる（約２０オングストローム）と、一般
的に、高いトンネル電流の発生により代替材料の使用を
必要とする。代替材料は、二酸化シリコンに対して高誘
電率を有するために、「ｈｉｇｈ−ｋ」材料と呼ばれ
る。ｈｉｇｈ−ｋ材料のための現在の候補は、酸化チタ
ン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハ
フニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、お
よびバリウムストロンチウムチタン酸化物（（Ｂａ，Ｓ
ｒ）ＴｉＯ3）である。残念ながら、これらの材料は、
通常の成膜プロセス条件または後続するプロセス温度に
おいて多結晶構造を成長する傾向にある。これらの多結
晶構造は、リーク電流の増加に関係してきた。
【００４６】本発明は、ｈｉｇｈ−ｋ材料および挿入材
料の交互の層を用いることにより、これらの問題に取り
組む。挿入材料は好ましくは非晶質である。薄いｈｉｇ
ｈ−ｋ層を分離する薄い挿入層は、ｈｉｇｈ−ｋ層内で
の多結晶構造の形成を低減または排除する。挿入材料は
非晶質なので、隣接層内の結晶化の量もさらに低減する
傾向にある。また、薄いｈｉｇｈ−ｋ層を有することに
より、発生し得る任意の結晶化は、比較的小さな結晶構
造を形成する。非晶質の挿入材料が好ましいが、単結晶
材料または小さな多結晶構造を有する材料も、本発明の
範囲内である。
【００４７】以下、図２を参照して、半導体基板１１２
の活性領域１１４上に集積回路構造１１０が形成され
る。集積回路構造は、図１に示す二酸化シリコン誘電体
層１６に取って代わる多層誘電体スタック１１６を有す
る。多層誘電体スタックは、活性領域１１４の上に挿入
層１３０を有し、挿入層１３０の上にｈｉｇｈ−ｋ層１
４０を有する。挿入層１３０は、酸化アルミニウム（Ａ
ｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン
（ＳｉＮまたはＳｉ3Ｎ4）、または二酸化シリコン（Ｓ
ｉＯ2）で構成されるが、好ましくは、酸化アルミニウ
ムである。挿入層１３０は、厚さ５０オングストローム
未満である。ｈｉｇｈ−ｋ層１４０は、ｈｉｇｈ−ｋ誘
電体材料で構成される。ｈｉｇｈ−ｋ誘電体材料は、酸
化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、
酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ
2Ｏ5）、またはバリウムストロンチウムチタン酸化物
（（Ｂａ，Ｓｒ）ＴｉＯ3）であるが、好ましくはＺｒ
Ｏ2、またはＨｆＯ2である。第２の挿入層１５０はｈｉ
ｇｈ−ｋ層１４０上にあり、好ましくは、挿入層１３０
と同一の材料で構成される。本発明の好適な実施形態で
は、例えば、Ａｌ2Ｏ3／ＺｒＯ2／Ａｌ2Ｏ3／ＺｒＯ2／
Ａｌ2Ｏ3／ＺｒＯ2のように層が繰り返す。
【００４８】図３に示すように、層の数またはパターン
が何度も繰返し得る。それぞれの追加の層は、多層誘電
体スタックのトンネル電流を低減する傾向にあるが、同
時に全体のキャパシタンスを低減する。低いトンネル電
流で、高いキャパシタンスを有することが望ましいの
で、ＩＣデバイスの所望の性能に基づき、平衡が好適に
決定される。また、ｈｉｇｈ−ｋ層１４０を挿入層１３
０よりも先に堆積するというように、材料の順序を逆に
することも可能である。
【００４９】偶数の層を上述したが、最上層として特別
の層を備えることもまた、本発明の範囲内である。最上
層は、電極１１８に良好な界面を設けるように選択され
得る。
【００５０】挿入層１３０は、好ましくは、酸化バリア
として機能し、その下のシリコンを保護する材料から選
択される。挿入層１３０が酸化バリアとして機能しない
場合、すなわちさもなくばｈｉｇｈ−ｋ層１４０がその
下のシリコン基板に接触している場合、酸化バリア１７
０は、図４に示すように、半導体基板１１２と多層誘電
体スタック１１６との間に設けられる。本発明で必要と
する厚さにおいて、酸化バリアとして機能する材料は、
酸化アルミニウム、窒化シリコン、および酸窒化シリコ
ンを含む。
【００５１】図５は、本発明による多層誘電体スタック
２１６を備える集積回路デバイスの製造の中間段階の実
施形態を示す。複数のｈｉｇｈ−ｋ材料２３０および挿
入材料２４０の層が、ウェハ２１２全体に交互に堆積さ
れ、多層誘電体スタック２１６を形成している。次に、
電極層２１８もウェハ全体に堆積される。電極層２１８
とその下の多層誘電体スタック２１６は、パターニング
されてからエッチングされ、図２に示す集積回路構造を
製造する。所望の接合または他の構造を製造するために
さらなるプロセスが実行され得る。
【００５２】また、本発明の多層誘電体スタックは、新
規な置き換えゲート製造法と組み合わせて用いるのにも
適している。置き換えゲートは、後に実質的に除去され
る予備ゲート構造の形成を含む。予備ゲート構造が除去
された後には、予備ゲート構造が存在した箇所に開口部
が残される。次に、最終的なゲートがこの開口に形成さ
れ得る。図６は、置き換えゲートの形成における中間段
階での半導体基板を示す。予備ゲート構造は、すでに除
去されており、プレーナ材料３１１により囲まれた開口
部３００を形成している。プレーナ材料３１１は、好ま
しくは二酸化シリコンまたは窒化シリコンである。
【００５３】図７は、置き換えゲートを形成するための
開口部を有する半導体基板３１２上に、挿入材料３３０
およびｈｉｇｈ−ｋ材料３４０の交互の層で形成される
多層誘電体スタック層３１６と電極層３１８とが堆積さ
れたその後の段階を示す。図８に示す構造を製造するた
めには、多層誘電体スタック層３１６および電極層３１
８が、化学機械研磨または他の適切なプロセスにより、
それらがプレーナ材料３１１上にある領域から除去され
得る。
【００５４】図８は、置き換えゲート構造に適用された
本発明を示す。多層誘電体スタック４１６は、活性領域
４１４上にある。多層誘電体スタック４１６の形成中
に、多層壁４２２および４２４も形成される。電極４１
８は好ましくは金属であり、多層壁４２２と４２４との
間で多層誘電体スタック４１６上にある。
【００５５】本発明の方法における工程を図９に模式的
に示す。第１の工程５１０は、半導体基板を提供する工
程である。本発明の別の実施形態では、半導体基板上に
酸化バリアも提供される。
【００５６】工程５２０は、酸化アルミニウム（Ａｌ2
Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン
（ＳｉＮまたはＳｉ3Ｎ4）、または二酸化シリコン（Ｓ
ｉＯ2）などの挿入材料、あるいは酸化チタン（Ｔｉ
Ｏ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム
（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、またはバリ
ウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3）などのｈｉｇｈ−ｋ材料からなる５０Å未満の薄
層を堆積する工程である。ｈｉｇｈ−ｋ材料は、好まし
くはＺｒＯ2、またはＨｆＯ2である。好ましくは、３５
オングストローム以下の薄層が堆積される。２０オング
ストローム以下のさらに薄い層が望ましい。
【００５７】工程５３０は、５０Å未満のｈｉｇｈ−ｋ
材料または挿入材料のうち、工程５２０で堆積されなか
った材料を堆積する。好ましくは、３５オングストロー
ム以下の薄層が堆積される。２０オングストローム以下
のさらに薄い層が望ましい。
【００５８】本発明の好適な実施形態では、基板上に極
薄層の材料を堆積するのに、単原子層堆積法（Ａｔｏｍ
ｉｃ Ｌａｙｅｒ ＣＶＤ）（「パルスＣＶＤ」または
「原子層エピタクシ」とも呼ばれる）が用いられる。単
原子層堆積法（ＡｔｏｍｉｃＬａｙｅｒ ＣＶＤ）は、
化学吸着として知られる化学現象を用いる。化学吸着で
は、気相の材料がそれを飽和させる表面に吸着し、単分
子層を形成する。たいていの従来の堆積技術は、物理吸
着プロセスを用いる。物理吸着プロセスでは、純粋に統
計的な表面カバレッジで多層堆積領域を形成する。化学
吸着の利点を生かすことで、厚さおよび組成が極めて均
質な膜を成長させ得る。例えば、この方法では、第１の
単分子層を形成するために、塩化ジルコニウム（ＺｒＣ
ｌ4）を用いてＺｒＣｌ4系をパージし、次いで表面を水
蒸気（Ｈ2Ｏ）に曝すことにより、シリコン上に酸化ジ
ルコニウム膜を報告されているように成長する。酸化ジ
ルコニウム層を形成するための他の前駆体は、ジルコニ
ウムプロポキシド（Ｚｒ（ｉＯＰｒ）4）およびジルコ
ニウムテトラメチルヘプタンジオネート（Ｚｒ（ｔｍｈ
ｄ）4）を含む。化学吸着は、所与の気体−固体の組み
合わせに対し、非常に限られた範囲の温度および圧力で
起こる。例えば、酸化ジルコニウムは、ＺｒＣｌ4およ
びＨ2Ｏを用いて摂氏３００度の温度で、シリコン基板
上に報告されているように堆積されてきた。そのプロセ
スは単分子層を形成するので、さらなる単分子層を加え
ることにより、酸化ジルコニウムのより厚い層が形成さ
れる。いったん所望の厚さのｈｉｇｈ−ｋ材料が堆積さ
れたら、一つ以上の単分子層を所望の厚さに達するまで
堆積することにより、挿入材料の層を形成し得る。例え
ば、Ａｌ2Ｏ3を生成するために、水素化ジメチルアルミ
ニウム（ＤＭＡＨ）およびＨ2Ｏが用いられる。選択し
た前駆体に関する化学吸着を利用するためには、過度の
実験を行わずに一般的なプロセスが最適化されなければ
ならない。この堆積スキームの重要な局面は、次の成分
を導入する前に、その前の成分を十分に除去すること
と、ｈｉｇｈ−ｋ材料および挿入材料により異なり得る
温度および圧力を制御する能力とである。単原子層堆積
法（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶＤ）により、１０
オングストローム以下の厚さの層、好ましくは、約２〜
５オングストロームの間の厚さの層を形成することを可
能にする。そのような超薄原子層の半導体基板上への堆
積を達成するための実用的な装置は現存しないが、原子
層堆積が実行可能であるという実験的堆積は実施されて
いる。
【００５９】従来のシステムを用いた別の堆積技術は、
ターゲットをスパッタリングして、ｈｉｇｈ−ｋまたは
挿入材料の薄層を堆積することである。高純度金属の２
つのスパッタリングターゲットが用いられる。例えば、
一つのターゲットがジルコニウムで、一つのターゲット
がアルミニウムである。それぞれのターゲットは、堆積
時間を制御するための各自のシャッターを有する。ウェ
ハを用意し、堆積チャンバ内に配置する。次に、このウ
ェハを室温〜摂氏５００度の間の温度に加熱する。次
に、アルゴン（Ａｒ）および酸素（Ｏ2）の混合物が堆
積チャンバに導入される。チャンバ内に約５００Ｗ〜５
ｋＷの間のスパッタリング出力によりプラズマが生成さ
れる。アルミニウムターゲットのシャッターは、好まし
くは、約１〜１０秒の時間開き、ウェハ上にアルミニウ
ムを堆積し、その後閉じる。アルミニウムターゲットの
シャッターが閉じた後、ジルコニウムシャッターが約１
〜２０秒の時間開き、ウェハを上にジルコニウムを堆積
し、その後閉じる。チャンバ内に存在する酸素により、
ターゲット材料のウェハ上への堆積と同時に堆積された
ターゲット材料の酸化物を形成し、それぞれＡｌ2Ｏ3お
よびＺｒＯ2を生成する。その後、所望によりこの工程
が繰り返され、Ａｌ2Ｏ3／ＺｒＯ2／Ａｌ2Ｏ3／ＺｒＯ2
／Ａｌ2Ｏ3／ＺｒＯ2のような多層誘電体スタックが形
成される。
【００６０】本発明の堆積方法の別のさらなる実施形態
では、薄層を堆積するためにターゲットからの蒸着法が
用いられる。基本的なプロセスは、スパッタリングに関
して上述した説明と実質的に同一だが、プラズマにター
ゲットを曝す代わりに、摂氏約１，０００〜２，０００
度の間の温度でターゲットを加熱する点が異なる。上述
のように、堆積時間を制御し、ターゲット間を交互にす
るためにシャッターが用いられ得る。
【００６１】上述の例では、挿入層は、ｈｉｇｈ−ｋ層
よりも前に堆積されるが、ｈｉｇｈ−ｋ層を最初に堆積
することも本発明の範囲内である。また、最初の層と最
後の層が同一の材料となり得るか、または最後の層がま
ったく異なる材料になり得るように、奇数の層を形成す
ることも本発明の範囲内である。
【００６２】工程５４０は、所望の数の層が堆積される
まで、工程５２０および５３０の繰返しを提供する。各
層の堆積は、シャッター、または他の手段を利用して、
堆積時間を制御することにより制御され得る。
【００６３】工程５５０は、アルゴン、窒素、または窒
素および水素の混合物を含む不活性ガス雰囲気または酸
素、水蒸気、一酸化二窒素または亜酸化窒素を含む酸化
雰囲気のいずれかで、多層誘電体スタックをアニーリン
グする工程である。アニーリングは、好ましくは、ｈｉ
ｇｈ−ｋ層および挿入層、ならびに様々な層間の界面お
よびその下のシリコンとの界面を改善するために、摂氏
４００度〜９００度に上昇された温度で実施される。
【００６４】工程５６０は、電極の堆積と電極およびそ
の下の多層誘電体スタックのパターニングを行う。パタ
ーニングは、所望により従来のパターニングプロセスま
たは置き換えゲートプロセスのいずれかを用い得る。
【００６５】本発明は、トランジスタのゲート誘電体と
して二酸化シリコンを置き換えることに特によく適して
いるが、キャパシタ、強誘電体メモリデバイス、または
他の種類の集積回路用の誘電体としても利用できる。
【００６６】さらなる実施形態が本発明の範囲で可能で
ある。例示的実施形態から明白なように、本発明は、い
くつかの異なる集積回路構造に関する様々な構成で実施
され得る。本発明の範囲内で本方法の他の変形が、当業
者により行われ得る。従って、上述の開示および説明
は、例示目的のみであって、本発明の限定を意図してい
ない。本発明は特許請求の範囲により規定される。
【００６７】
【発明の効果】上述したように、ｈｉｇｈ−ｋ材料およ
び挿入材料の交互の層を有する多層誘電体スタックが提
供される。挿入材料の存在およびｈｉｇｈ−ｋ材料層の
薄さは、比較的高いアニーリング温度であっても、ｈｉ
ｇｈ−ｋ材料が結晶化する影響を低減または排除する。
ｈｉｇｈ−ｋ誘電体層は、好ましくはジルコニウムまた
はハフニウムの金属酸化物である。挿入層は、好ましく
は非晶質の酸化アルミニウム、窒化アルミニウム、また
は窒化シリコンである。この層が、個々の層内で結晶化
により形成されるグレインバウンダリーの貫通成長を抑
制するので、全体的なトンネル電流が低減される。ま
た、上述の多層誘電体スタックを形成するための所望の
材料を堆積する方法として、単原子層堆積法、スパッタ
リング、および蒸着が提供される。
【図面の簡単な説明】
【図１】二酸化シリコン誘電体層を有する集積回路構造
（従来技術）を示す模式断面図。
【図２】多層誘電体スタックを有する集積回路構造を示
す模式断面図。
【図３】多層誘電体スタックの層数が異なり得ることを
示す模式断面図。
【図４】シリコン基板と多層誘電体スタックとの間に挿
入された酸化バリアを示す模式断面図。
【図５】複数の誘電体層および電極層の堆積に続く中間
段階を示す模式断面図。
【図６】置き換えゲート法を用いた、本発明によるデバ
イスの形成の中間段階を示す模式断面図であって、予備
ゲートの除去後の構造を示す図。
【図７】置き換えゲート法を用いた、本発明によるデバ
イスの形成の中間段階を示す模式断面図であって、多層
誘電体材料および電極材料層を堆積した後の構造を示す
図。
【図８】余分な材料を除去するためのプレーナプロセス
後の図７のデバイスを示す模式断面図。
【図９】本発明の方法の工程をまとめたフローチャー
ト。
【符号の説明】
１１０ 集積回路構造 １１２、３１２ 半導体基板 １１４、４１４ 活性領域 １１６、２１６、３１６、４１６ 多層誘電体スタック １１８ 電極 １３０ 挿入層 １４０ ｈｉｇｈ−ｋ層 １５０ 第２の挿入層 １７０ 酸化バリア ２１８、３１８、４１８ 電極層 ２３０、３４０ ｈｉｇｈ−ｋ材料 ２４０、３３０ 挿入材料 ３００ 開口部 ３１１ プレーナ材料 ４２２ 多層壁

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 ａ）ゲート電極と、 ｂ）該ゲート電極の下に上面を有するチャネル領域と、 ｃ）第１の誘電体材料を含む第１の誘電体層、第２の誘
    電体材料を含む第２の誘電体層、および該第１の誘電体
    材料を含む第３の誘電体層を含み、該ゲート電極と該チ
    ャネル領域の上面との間に挿入させたゲート誘電体スタ
    ックと、を含むＭＯＳトランジスタ。
  2. 【請求項２】 多層誘電体スタックを含むＩＣのための
    集積回路（ＩＣ）構造であって、該構造は、 ａ）第１の誘電体材料を含み、半導体基板を覆う第１の
    誘電体層と、 ｂ）第２の誘電体材料を含み、該第１の誘電体層を覆う
    第２の誘電体層と、 ｃ）該第１の誘電体材料を含み、該第１および第２の誘
    電体層を覆う第３の誘電体層と、 ｄ）該誘電体スタックを覆う電極と、を含む、ＩＣ構
    造。
  3. 【請求項３】 前記第１の誘電体材料は、ＺｒＯ2、Ｈ
    ｆＯ2、ＴｉＯ2、およびＴａ2Ｏ5からなる群から選択さ
    れ、前記第２の誘電体材料は、Ａｌ2Ｏ3、ＡｌＮ、Ｓｉ
    Ｎ、Ｓｉ3Ｎ4、およびＳｉＯ2からなる群から選択され
    る、請求項２に記載の集積回路構造。
  4. 【請求項４】 前記第１の誘電体材料は、Ａｌ2Ｏ3、Ａ
    ｌＮ、ＳｉＮ、Ｓｉ 3Ｎ4、およびＳｉＯ2からなる群か
    ら選択され、前記第２の誘電体材料は、ＺｒＯ2、Ｈｆ
    Ｏ2、ＴｉＯ2、およびＴａ2Ｏ5からなる群から選択され
    る、請求項２に記載の集積回路構造。
  5. 【請求項５】 前記第１の誘電体層は、５０オングスト
    ローム未満の厚さである、請求項２に記載の集積回路構
    造。
  6. 【請求項６】 前記第１の誘電体層は、約２〜５オング
    ストロームの厚さである、請求項２に記載の集積回路構
    造。
  7. 【請求項７】 前記第２の誘電体層は、５０オングスト
    ローム未満の厚さである、請求項２に記載の集積回路構
    造。
  8. 【請求項８】 前記第２の誘電体層は、約２〜５オング
    ストロームの厚さである、請求項２に記載の集積回路構
    造。
  9. 【請求項９】 前記第１の誘電体層と前記半導体基板と
    の間に挿入された酸化バリアをさらに含む、請求項２に
    記載の集積回路構造。
  10. 【請求項１０】 前記酸化バリアが、窒化シリコンおよ
    び酸窒化シリコンからなる群から選択される材料で構成
    される、請求項９に記載の集積回路構造。
  11. 【請求項１１】 前記半導体基板と前記電極との間に、
    複数の前記第１の誘電体材料および前記第２の誘電体材
    料の複数の交互の層が挿入された、請求項２に記載の集
    積回路構造。
  12. 【請求項１２】 前記複数の交互の層は、約２０〜２０
    ０オングストロームの厚さの合計厚さを有する、請求項
    １１に記載の集積回路構造。
  13. 【請求項１３】 ａ）半導体基板の上面に第１の誘電体
    層を形成する工程と、 ｂ）該第１の誘電体層の上に第
    ２の誘電体層を形成する工程と、 ｃ）該第２の誘電体層の上に、第３の誘電体層を形成す
    る工程であって、該第３の誘電体層は、該第１の誘電体
    材料と同じ誘電体材料を含む、工程と、を含む、誘電体
    スタックを形成する方法。
  14. 【請求項１４】 前記半導体基板を摂氏約４００度から
    ９００度の間の温度でアニーリングし前記誘電体スタッ
    クを改質する工程をさらに含む、請求項１３に記載の方
    法。
  15. 【請求項１５】 前記誘電体スタック上に電極層を堆積
    する工程と、該電極層およびその下の該誘電体スタック
    をパターニングして、所望の集積回路構造を形成する工
    程と、をさらに含む、請求項１４に記載の方法。
  16. 【請求項１６】 前記第１の誘電体層を形成する工程
    は、単原子層堆積法を用いて、前記第１の誘電体材料を
    堆積する、請求項１３に記載の方法。
  17. 【請求項１７】 前記第２の誘電体層を形成する工程
    は、単原子層堆積法を用いて、前記第２の誘電体材料を
    堆積する、請求項１３に記載の方法。
  18. 【請求項１８】 前記第１の誘電体層を形成する工程
    は、単原子層堆積法を用いて、前記第１の誘電体材料の
    第１の前駆体を堆積する、請求項１３に記載の方法。
  19. 【請求項１９】 前記第１の前駆体を酸化して、前記第
    １の誘電体材料を形成する工程をさらに含む、請求項１
    ８に記載の方法。
  20. 【請求項２０】 前記第１の前駆体は、自己制限的に形
    成された単分子層として堆積される、請求項１８に記載
    の方法。
  21. 【請求項２１】 前記第１の前駆体は、ＺｒＣｌ4、ジ
    ルコニウムイソプロポキシド（以下Ｚｒ（ｉＯＰｒ）4
    と記す）、およびジルコニウムテトラメチルヘプタンジ
    オネート（以下Ｚｒ（ｔｍｈｄ）4と記す）からなる群
    から選択される、請求項１８に記載の方法。
  22. 【請求項２２】 前記第１の誘電体層を形成する工程
    は、所定の時間、第１のターゲットのスパッタリングを
    用い、前記第２の誘電体層を形成する工程は、所定の時
    間、第２のターゲットのパルススパッタリングを用い
    る、請求項１３に記載の方法。
  23. 【請求項２３】 前記第１のターゲットおよび前記第２
    のターゲットのスパッタリングの前記時間は、シャッタ
    ーにより制御される、請求項２２に記載の方法。
  24. 【請求項２４】 スパッタリングが酸化雰囲気で実行さ
    れる、請求項２２に記載の方法。
  25. 【請求項２５】 前記第１の誘電体層を形成する工程
    は、所定の時間、第１のターゲット材料の蒸着を用い、
    前記第２の誘電体層を形成する工程は、所定の時間、第
    ２のターゲット材料の蒸着を用いる、請求項１３に記載
    の方法。
  26. 【請求項２６】 前記第１のターゲットおよび前記第２
    のターゲットの蒸着の時間は、シャッターにより制御さ
    れる、請求項２５に記載の方法。
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