JP2001257735A

JP2001257735A - 受信装置及び通信装置

Info

Publication number: JP2001257735A
Application number: JP2000066165A
Authority: JP
Inventors: Noriaki Tsuchiya; 徳明土屋; Masakazu Kawashita; 昌和川下
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2000-03-10
Filing date: 2000-03-10
Publication date: 2001-09-21
Anticipated expiration: 2020-03-10
Also published as: JP3882452B2

Abstract

(57)【要約】【課題】省電力状態から通常状態へ復帰する際の受信
データの取りこぼしを防ぐことができると共に、速やか
に復帰することができる受信装置及び通信装置を提供す
る【解決手段】印刷装置１０は、ＣＰＵ１２、ＲＡＭ１
６、電源制御部２０、通信Ｉ／Ｆ２４、及びサブメモリ
３５などを備えている。スリープモード時には、ＣＰＵ
１２やＲＡＭ１６などの電源がオフされる。スリープモ
ード時にデータを受信すると、電源制御部２０はＣＰＵ
１２などに通常電源の供給を開始する。これによりＣＰ
Ｕ１２は所定のブート処理を開始する。この間の受信デ
ータはＤＭＡＣ３４によりサブメモリ３５に転送され
る。ＣＰＵ１２によるブート処理が終了すると、ＤＭＡ
Ｃ３４はサブメモリ３５内のデータをＲＡＭ１６へ転送
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、受信装置及び通信
装置に係り、より詳しくは、省電力制御が可能な受信装
置及び通信装置に関する。

【０００２】

【従来の技術】近年、プリンタ等の電子機器における省
電力化の要望がますます高くなっており、例えばデータ
転送が行われない期間はスリープモードへ以降し、デー
タ転送が検知された場合にスリープモードを解除するこ
とにより省電力化を図ることができるプリンタが知られ
ている。

【０００３】例えば、特開平８−３２４０７１号公報に
は、上位装置との通信機能を除く受信装置本体の各部へ
の電源供給を休止するスリープモードへ遷移させた状態
時に上位装置から情報を受信した場合、ＣＰＵやＲＯ
Ｍ、ＲＡＭ等を含んで構成された制御部が、前記受信し
た情報を解析して電源供給を開始すべき情報を受信して
いるかどうかを判別し、該判別結果に応じて電源供給を
再開するか否かを制御する印刷制御装置が提案されてい
る。この印刷制御装置によれば、上位装置からデータを
受信する毎に不必要に電源供給を再開させることがな
く、電力消費を抑えることができる。

【０００４】しかしながら、上記従来技術では、制御部
において電源供給を開始すべき情報を受信しているかど
うかを常に監視しているため、制御部を構成するＣＰＵ
やＲＯＭ，ＲＡＭ等に常に電源を供給する必要があり、
スリープモードでも電力を消費してしまう。近年では、
通信制御に関わるＣＰＵや、ＲＯＭ，ＲＡＭ等のメモリ
の消費電力も無視できない状況となっており、印刷装置
本体だけでなく通信制御に関わるＣＰＵやＲＯＭ，ＲＡ
Ｍ等の消費電力も抑える必要がある。

【０００５】また、省エネモード時にデータ受信制御部
内の通信Ｉ／Ｆにのみ通電させ、データ受信時にＣＰＵ
やメモリに起動をかける技術も提案されているが、ＣＰ
Ｕやメモリに起動をかけるまでの時間内の受信データを
取りこぼしてしまう、という問題があった。

【０００６】また、特開平８−２０２４６９号公報に
は、ＣＰＵ及び非同期送受信回路を備えたマイクロコン
ピュータが記載されている。このマイクロコンピュータ
では、省電力制御状態時には、外部から送信されるシリ
アルデータのスタートビットを検出して非同期送受信回
路を起動させ、非同期送受信回路は、全データを受信し
た後にＣＰＵに割り込みを発生させ、ＣＰＵを起動して
いる。

【０００７】また、従来では、省電力状態から復帰する
場合、非同期送受信回路が復帰情報を受信してＣＰＵへ
通知する。これにより、ＣＰＵはブート処理を実行し、
ブート処理完了後に省電力状態の外部装置へ復帰情報を
送信して復帰させている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来技術では、省電力状態から復帰した後、非同期送受信
回路はＣＰＵのブート処理が終了するまでは動作するこ
とができず、さらに、外部装置はブート処理終了後、復
帰情報を受信するまでは省電力状態から復帰できない、
という問題があった。

【０００９】本発明は、上記問題を解決すべく成された
ものであり、省電力状態から通常状態へ復帰する際の受
信データの取りこぼしを防ぐことができると共に、速や
かに復帰することができる受信装置及び通信装置を提供
することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、データを処理する処理手段
と、前記データを記憶する主記憶手段とを含み、省電力
モード時に前記処理手段及び前記主記憶手段の電源をオ
フ状態にする受信装置において、前記省電力モード時に
データを受信した場合に前記処理手段及び前記主記憶手
段の電源をオン状態にさせる電源制御手段と、受信デー
タを一時記憶するための副記憶手段と、前記処理手段及
び前記主記憶手段の電源をオン状態にさせてから前記主
記憶手段が使用可能になるまで前記副記憶手段に受信デ
ータを転送し、前記主記憶手段が使用可能になった場合
に前記副記憶手段に記憶された受信データを前記主記憶
手段へ転送する転送手段と、を備えたことを特徴として
いる。

【００１１】受信装置は、データを処理する例えばＣＰ
Ｕなどの処理手段と、このデータを処理する例えばＲＡ
Ｍなどの主記憶手段を備えている。また、この受信装置
では、省電力モード時には、例えば処理手段及び主記憶
手段の電源をオフ状態にし、その他の最低限必要な装置
は電源をオン状態にして省電力を図る。これは、各装置
の電源ラインを分けておくことにより実現することがで
きる。

【００１２】なお、データ通信のインターフェースとし
ては、シリアルインターフェースではＵＳＢ（Ｕｎｉｖ
ｅｒｓａｌＳｅｒｉａｌＢｕｓ）が、パラレルイン
ターフェースではＩＥＥＥ（米国電気電子技術者協会）
１２８４等がある。また、ネットワークインターフェー
スにおいては、例えば、ＬＡＮ（ＬｏｃａｌＥｒｅａ
Ｎｅｔｗｏｒｋ）において高速伝送を実現することが
できるイーサネット（Ｅｔｈｅｒｎｅｔ）の規格である
１００ＢＡＳＥ−Ｔ等がある。

【００１３】このような受信装置において、電源制御手
段は、省電力モード時にデータを受信した場合に処理手
段及び主記憶手段の電源をオン状態にさせる。なお、デ
ータの内容に関わらず単にデータを受信した場合に電源
オン状態にさせてもよいし、予め定めたデータ、例えば
電源オン状態にさせることを指示するためのデータを受
信したか否かを判断し、一致した場合にのみ電源オン状
態にさせてもよい。

【００１４】転送手段は、処理手段及び主記憶手段の電
源をオン状態にさせてから主記憶手段が使用可能になる
まで受信データを一時記憶するための副記憶手段（例え
ばＲＡＭ）に受信データを転送する。主記憶手段が使用
可能になるまでとは、例えば処理手段が後述するメモリ
チェックを含む立ち上げ処理を終了するまでをいう。

【００１５】これにより、主記憶手段が使用可能になる
までに受信したデータを取りこぼしてしまうのを防ぐこ
とができる。そして、主記憶手段が使用可能になった場
合に副記憶手段に記憶された受信データを主記憶手段へ
転送する。このため、必要最低限の装置にのみ電源を供
給すればよいため、より省電力化を図ることができる。

【００１６】ところで、電源オン状態時には、主記憶手
段のメモリチェックを行い、使用可能であることを確認
してから使用する場合があり、主記憶手段が受信データ
を記憶するだけでなく、他のデータも記憶する場合に
は、メモリチェックに時間がかかる場合がある。この場
合、受信データを取りこぼさないように副記憶手段の容
量を大きくしなければならない。

【００１７】そこで、請求項２記載の発明は、前記処理
手段は、電源オン状態時に前記主記憶手段のメモリチェ
ックを含む立ち上げ処理を行い、前記転送手段は、前記
受信データを記憶するために予め設定された前記主記憶
手段の記憶領域のメモリチェックが終了した時点で前記
副記憶手段に記憶された受信データを前記主記憶手段へ
転送することを特徴としている。

【００１８】この発明によれば、受信データを記憶する
ために予め設定された主記憶手段の記憶領域、すなわち
受信データ格納用に予め設定された記憶領域のメモリチ
ェックが終了した時点、すなわち電源オン状態時に最低
限必要なメモリチェックが終了した時点で即座に受信デ
ータの転送を開始するので、速やかに電源オフ状態から
通常状態へ復帰することができる。このため、副記憶手
段の容量を小さくすることができる。

【００１９】請求項３記載の発明は、データを処理する
処理手段と前記データを記憶する主記憶手段とを含む第
１の装置と、前記第１の装置に接続される少なくとも１
つの第２の装置と、を備え、省電力モード時に前記処理
手段及び前記第２の装置の電源をオフ状態にする通信装
置において、前記省電力モード時にデータを受信した場
合に前記処理手段の電源をオン状態にさせる電源制御手
段と、前記処理手段の電源をオン状態にさせたときに、
電源オン状態へ移行させるための起動開始通知を前記第
２の装置へ通知する通知手段と、を備えたことを特徴と
している。

【００２０】通信装置は、データを処理する例えばＣＰ
Ｕなどの処理手段と、このデータを処理する例えばＲＡ
Ｍなどの主記憶手段とを備えた第１の装置と、第１の装
置と接続される第２の装置を備えている。第２の装置
は、例えば通信装置が画像形成装置に用いられる場合に
は画像処理装置や印刷装置などであり、１つでもよい
し、複数あってもよい。この通信装置では、省電力モー
ド時には、処理手段及び外部装置を電源オフ状態にして
省電力を図る。

【００２１】このような通信装置において、電源制御手
段は、省電力モード時にデータを受信した場合に処理手
段の電源をオン状態にさせる。なお、データの内容に関
わらず単にデータを受信した場合に電源オン状態にさせ
てもよいし、予め定めたデータ、例えば電源オン状態に
させることを指示するためのデータを受信したか否かを
判断し、一致した場合にのみ電源をオンさせてもよい。

【００２２】通知手段は、処理手段の電源をオン状態に
させた時に、起動開始通知を第２の装置へ通知する。す
なわち、処理手段の立ち上げ処理が終了するまで待って
から起動開始通知を第２の装置へ通知するのではなく、
処理手段の電源をオン状態にさせた時に即座に起動開始
通知を第２の装置へ通知する。これにより、電源オフ状
態から通常状態へ復帰するまでの時間を短縮することが
できる。

【００２３】ところで、電源オン状態において、処理手
段が主記憶手段のデータを読み出すことが可能になるま
でに時間がかかるような場合には、受信データを取りこ
ぼす恐れがある。

【００２４】そこで、請求項４記載の発明は、受信デー
タを一時記憶する副記憶手段と、前記処理手段の電源を
オン状態にさせてから前記処理手段が前記主記憶手段に
記憶されたデータを読み出し可能になるまで、前記主記
憶手段の残り記憶容量に応じて前記副記憶手段に受信デ
ータを転送する転送手段と、をさらに備えたことを特徴
としている。

【００２５】この発明によれば、処理手段の電源をオン
状態にさせてから処理手段が主記憶手段に記憶されたデ
ータを読み出し可能になるまでの間は、主記憶手段の残
り記憶容量に応じて、例えば主記憶手段の残り記憶容量
がなくなった場合や、所定レベル以下になった場合に副
記憶手段に受信データを転送する。これにより、受信デ
ータの取りこぼしを防ぐことができる。

【００２６】

【発明の実施の形態】［第１実施形態］以下、図面を参
照して本発明の第１実施形態について説明する。図１に
は、本発明を適用した印刷装置１０の概略ブロック図が
示されている。

【００２７】図１に示すように、印刷装置１０は、ＣＰ
Ｕ１２、ブリッジイメージ処理部１４、ＲＡＭ１６、Ｒ
ＯＭ１８、設定手段としての電源制御部２０、印刷手段
としての印字部２２、各種の通信規格に対応した通信イ
ンターフェース（Ｉ／Ｆ）２４、バッファ２６Ａ、物理
層Ｉ／Ｆ２６Ｃを備えている。

【００２８】通信Ｉ／Ｆ２４は、例えば高速なパラレル
転送を実現することができるＩＥＥＥ（米国電気電子技
術者協会）１２８４規格での通信制御を行う１２８４イ
ンターフェース２８、高速なシリアル転送を実現するこ
とができるＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌ
Ｂｕｓ）での通信制御を行うＵＳＢインターフェース
３０、ＬＡＮ（ＬｏｃａｌＥｒｅａＮｅｔｗｏｒ
ｋ）において高速伝送を実現することができるイーサネ
ット（Ｅｔｈｅｒｎｅｔ）の規格である１００ＢＡＳＥ
−Ｔでの通信制御を行う１００ＢＴインターフェース３
２、及びＤＭＡ転送を行うためのＤＭＡＣ（Ｄｉｒｅｃ
ｔＭｅｍｏｒｙＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅ
ｒ）３４を備えている。

【００２９】１２８４インターフェース２８は、バッフ
ァ２６Ａを介してホストコンピュータ群３６に接続され
ており、ＵＳＢインターフェース３０は直接ホストコン
ピュータ群３６に接続されており、１００ＢＴインター
フェース３２は、物理層Ｉ／Ｆ２６Ｃを介してホストコ
ンピュータ群３６に接続されている。各々のインターフ
ェースは、ホストコンピュータ群３６と各々の通信規格
に従った通信制御を行う。なお、ＣＰＵ１２では、例え
ば物理層Ｉ／Ｆ２６Ｃのステータスを１００ＢＴインタ
ーフェース３２、ＤＭＡＣ３４、ブリッジイメージ処理
部１４を介してリードすることにより、イーサネットが
接続されているか否かを知ることができる。

【００３０】また、１２８４インターフェース２８、Ｕ
ＳＢインターフェース３０、及び１００ＢＴインターフ
ェース３２は、ＤＭＡＣ（ＤｉｒｅｃｔＭｅｍｏｒｙ
ＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ）３４と各々接
続されている。ホストコンピュータ群３６から送信され
たデータは、１２８４インターフェース２８、ＵＳＢイ
ンターフェース３０、及び１００ＢＴインターフェース
３２を介してＤＭＡＣ３４へ出力され、該ＤＭＡＣ３４
は、ＤＭＡ転送要求信号３８をブリッジイメージ処理部
１４へ出力すると共に、入力されたデータをバス３９上
に出力する。バス３９上に出力されたデータは、ブリッ
ジイメージ処理部１４を介してメインメモリであるＲＡ
Ｍ１６へＤＭＡ転送される。

【００３１】また、ＤＭＡＣ３４には、サブメモリ３５
が接続されており、入力されたデータをメインメモリで
あるＲＡＭ１６へ転送するかサブメモリ３５へ転送する
かを切り換えることができるようになっている。

【００３２】ＲＡＭ１６へＤＭＡ転送されたデータは、
ＣＰＵ１２によりイメージ処理が施され、ブリッジイメ
ージ処理部１４を介して印字部２２へ出力される。印字
部２２は、入力されたデータを記録媒体へ印字する。な
お、ブリッジイメージ処理部１４に接続されたＲＯＭ１
８には、ＣＰＵ１２で実行されるプログラム等が記憶さ
れる。

【００３３】ところで、印刷装置１０は、ＣＰＵ１２、
ブリッジイメージ処理部１４、ＲＡＭ１６、ＲＯＭ１
８、印字部２２、及び通信Ｉ／Ｆ２４への電源及びクロ
ックの供給を制御する電源制御部２０を備えている。

【００３４】図１に示すように、電源制御部２０には、
図示しない発振器からクロック４０Ａが供給され（ＣＬ
ＫＩＮ）、供給されたクロック４０ＡをＣＰＵ１２及
びブリッジイメージ処理部１４へ供給する（ＣＬＫＯ
ＵＴ）。

【００３５】また、電源制御部２０には、例えばＣＰＵ
１２からはイーサネットが接続されていることを示す接
続信号４２が入力され、ＤＭＡＣ３４からはＤＭＡ転送
要求信号３８が入力され、１２８４インターフェース２
８、ＵＳＢインターフェース３０、１００ＢＴインター
フェース３２からは、ホストコンピュータ群３６からの
データを受信したことを示す受信割り込み信号４４Ａ、
４４Ｂ、４４Ｃが各々入力される。

【００３６】次に、第１実施形態の作用について、図２
に示すフローチャートを参照して説明する。

【００３７】印刷装置１０の通常モードにおいて、ＤＭ
ＡＣ３４はホストコンピュータ群３６からデータを受信
したか否かを判断し（ステップ１００）、データを受信
した場合には、ＤＭＡ転送要求信号３８をブリッジイメ
ージ処理部１４へ出力してメインメモリであるＲＡＭ１
６に対してＤＭＡ転送を行う（ステップ１０２）。

【００３８】一方、電源制御部２０では、ＤＭＡＣ３４
からのＤＭＡ転送要求信号３８を監視し（ステップ１０
４）、ＤＭＡＣ３４からＤＭＡ転送要求信号３８が所定
時間以上出力されていない場合には、ＣＰＵ１２へＤＭ
Ａ転送要求信号３８が所定時間以上出力されていない旨
を通知する。これにより、ＣＰＵ１２は、所定の電源オ
フ処理を行う。その後、ＣＰＵブリッジイメージ処理部
１４、ＲＡＭ１６、ＲＯＭ１８、印字部２２への電源供
給を停止させ、スリープモードへ移行する。なお、通信
Ｉ／Ｆ２４には通常の電源が供給される。また、このと
き、ＤＭＡＣ３４は、データ転送先をＲＡＭ１６からサ
ブメモリ３５へ切り換えておく（ステップ１０６）。

【００３９】そして、スリープモードにおいて、電源制
御部２０は、データを受信したか否かを判断する（ステ
ップ１０８）。この判断は、１２８４インターフェース
２８、ＵＳＢインターフェース３０、及び１００ＢＴイ
ンターフェース３２の何れかから受信割り込み信号が電
源制御部２０に入力されたか否かにより判断する。受信
されたデータは、ＤＭＡＣ３４によりサブメモリ３５に
転送され保持される。

【００４０】電源制御部２０は、受信割り込み信号を受
信すると、ＣＰＵ１２などに通常電源の供給を開始す
る。これにより、ＣＰＵ１２は所定のブート（ＢＯＯ
Ｔ）処理を開始する。

【００４１】この間にデータを受信した場合には、一旦
サブメモリ３５へデータが転送される（ステップ１１
０）。

【００４２】そして、ＣＰＵ１２によるブート処理が終
了すると（ステップ１１２）、ＣＰＵ１２はＤＭＡＣ３
４にデータ転送を指示する。これにより、ＤＭＡＣ３４
はサブメモリ３５内のデータをＲＡＭ１６へ転送する
（ステップ１１４）。

【００４３】この場合、サブメモリ３５からのＲＡＭ１
６へのデータ転送と、１２８４インターフェース２８、
ＵＳＢインターフェース３０、及び１００ＢＴインター
フェース３２からサブメモリ３５へのデータ転送が同時
に行われる。

【００４４】このようにしてサブメモリ３５からＲＡＭ
１６へのデータ転送が終了すると（ステップ１１６）、
ＤＭＡＣ３４は、データ転送先をサブメモリ３５からメ
インメモリであるＲＡＭ１６へ切り換える。これによ
り、受信データは直接ＲＡＭ１６へ転送される。

【００４５】このように、スリープモード時には通信Ｉ
／Ｆ２４にのみ電源を供給し、通常モードへ移行するま
での間に受信したデータはサブメモリ３５へ格納される
ため、省エネを図ることができると共に受信データを取
りこぼすことがない。

【００４６】次に、ＤＭＡ転送要求信号３８の監視をタ
イマで行う場合の形態について図３を参照して説明す
る。なお、図１における印刷装置１０と同一部分には同
一符号を付し、詳細な説明は省略する。なお、図３にお
ける印刷装置１０２では、説明の簡単化のため、印字部
２２、バッファ２６Ａ、物理層Ｉ／Ｆ２６Ｃ、１２８４
インターフェース２８、１００ＢＴインターフェース３
２については図示を省略している。

【００４７】通常モードにおいては、ＣＰＵ１２はＤＭ
ＡＣ３４に起動をかけ、１２８４受信部６８がデータを
受信すると、ＦＩＦＯ制御部５６に受信データが格納さ
れる。

【００４８】ＦＩＦＯ制御部５６では、データが格納さ
れると、データ要求信号５４をＲＥＱ制御部５２へ出力
する。ＲＥＱ制御部５２は、他のモジュールからの転送
要求を調停し、バス要求信号をＣＰＵ１２へ出力してバ
ス３９の獲得を要求する。そして、ＤＭＡＣ３４がバス
３９を獲得すると、ＦＩＦＯ制御部５６へＡＣＫ信号６
０を出力すると共にタイマ４６へＤＭＡ転送要求信号３
８を出力する。これによりカウンタがリセットされる。
ＦＩＦＯ制御部５６では、ＡＣＫ信号６０を受けて格納
したデータ６１をＤＭＡＣ３４へ出力する。これによ
り、ＤＭＡＣ３４−ＲＡＭ１６間でＤＭＡ転送が行われ
る。

【００４９】タイマ４６は、ＤＭＡ転送要求３８のネゲ
ート期間、すなわちＤＭＡ転送要求信号３８が出力され
ていない期間をカウントし、このカウント値が予め定め
た所定値に達したときにＣＰＵ１２へタイムアウト割り
込み信号４８を出力する。

【００５０】ＣＰＵ１２は、タイマ４６からのタイムア
ウト割り込み信号４８を受信すると、電源オフに先立っ
て必要な処理を実行する。まず、ＲＥＱ制御部５２に対
してデータ転送要求信号を受信した場合にバス要求信号
を出力せず、代わりに割り込み要求信号４２Ａを出力す
るように設定する。次に、ＤＭＡＣ３４に対し、データ
転送先をサブメモリ３５に設定する。そして、その他の
電源オフ用の処理を行い、電源スイッチ６２に電源オフ
通知信号６４をブリッジイメージ処理部１４を介して出
力する。

【００５１】電源スイッチ６２では、この電源オフ通知
信号６４を受けて、主電源６６からＣＰＵ１２，ブリッ
ジイメージ処理部１４、ＲＡＭ１６、ＲＯＭ１８などへ
の電源供給を停止させ、図４に示すように電源停止モー
ドへ移行する。この時、通信Ｉ／Ｆ２４には通常通り電
源が供給されている。

【００５２】この電源停止モードの状態で１２８４受信
部６８が外部装置からデータを受信すると、ＦＩＦＯ制
御部５６へデータが書き込まれる。ＦＩＦＯ制御部５６
では、予め定めた所定数のデータが格納されると、デー
タ要求信号５４をＲＥＱ制御部５２へ出力する。

【００５３】ＲＥＱ制御部５２では、データ要求信号５
４を受けて割り込み要求信号４２Ａを電源スイッチ６２
へ出力する。このとき、バス要求信号は出力しない。こ
のとき、ＤＭＡＣ３４はデータ６１をサブメモリ３５へ
転送する。

【００５４】電源スイッチ６２は、ＣＰＵ１２，ブリッ
ジイメージ処理部１４、ＲＡＭ１６、ＲＯＭ１８などへ
の電源供給を再開させる。そして、ＣＰＵ１２では、電
源供給が再開されることによりＢＯＯＴ処理が実行さ
れ、図４に示すように通常動作モードへ戻り、復帰信号
７０をＲＥＱ制御部２０へ出力する。

【００５５】ＲＥＱ制御部５２では、この復帰信号７０
を受けて、データ要求信号５４をＤＭＡＣ３４へ出力す
る。これにより、ＤＭＡＣ３４では、サブメモリ３５か
らＲＡＭ１５へデータ転送させる。そして、サブメモリ
３５からＲＡＭ１５へのデータ転送が終了すると、デー
タ転送先をＲＡＭ１６へ切り換え、通常状態へ戻る。

【００５６】ところで、イーサネットからデータ受信を
行うと、１００ＢａｓｅＴの場合には、最大で１００Ｍ
ｂｐｓの速度でデータ転送される。これに対し、電源を
オンしてから電源が安定的に供給されるようになり、Ｃ
ＰＵのブート処理が終了するまでには、早くて数百ｍｓ
ｅｃ〜数ｓｅｃ程度かかる。このため、ＲＡＭ１６への
ＤＭＡ転送ができるようになるまでに時間がかかるた
め、サブメモリ３５の容量を大きくする必要がある。

【００５７】そこで、サブメモリ容量を削減するため
に、ＣＰＵ１２のブート処理を分割してＲＡＭ１６への
ＤＭＡ転送を速やかに開始させる場合について説明す
る。

【００５８】以下に、ＣＰＵ１２のアドレスマップの一
例を示す。

【００５９】

【表１】

【００６０】各セグメントのキャッシュ可、キャッシュ
不可領域に対し、システムのコンフィグレーションが設
定されている。

【００６１】通常、ブート時においては、これらの領域
のチェック及びメモリテスト（例えば各アドレスごとに
ｂｉｔライト後ｂｉｔリードする）を実施する。

【００６２】このアドレスマップにおいては、ＲＡＭ１
６は、キャッシュ可能領域のセグメントｋｓｅｇ０に割
り当てられており、さらに、ＳＤＲＡＭの実容量である
３２Ｍバイトに合わせ、物理アドレスを０ｘ０００００
０００〜０ｘ０１ＦＦＦＦＦＦに割り振られている。

【００６３】ブート時には、この全アドレスのライト・
リードテストを行うが、本実施形態では、以下に示すよ
うに、ＲＡＭ１６の領域を受信データ格納領域と他の処
理に使用するワーク領域とに仮想的に分割する。

【００６４】

【表２】

【００６５】ブート時においては、この受信データ格納
領域のテストが完了した時点でＤＭＡＣ３４へデータ転
送要求を出力する。

【００６６】ブート時の処理について図５に示すフロー
チャートを参照して説明する。

【００６７】図５に示すように、電源がオンし、電源が
安定的に供給されると、ＣＰＵ１２は、受信データ格納
領域、すなわちアドレス０ｘ００００００００〜０ｘ０
０３ＦＦＦＦＦまでの領域のメモリチェックを行う（ス
テップ２００）。

【００６８】そして、メモリチェックが終了すると（ス
テップ２０２）、ＤＭＡＣ３４へデータ転送要求の指示
を行う（ステップ２０４）。これにより、ＤＭＡＣ３４
はサブメモリ３５からＲＡＭ１６の受信データ格納領域
にＤＭＡ転送する（ステップ２０６）。また、これと同
時にＣＰＵ１２は、その他の領域のメモリチェック、そ
の他のブート処理を行う（ステップ２０８）。

【００６９】これにより、省エネモードから通常状態の
ＤＭＡ転送開始までの時間を短縮することができ、サブ
メモリ容量を削減することができる。

【００７０】なお、通信Ｉ／Ｆ２４内にデータ圧縮部を
設け、受信データを圧縮してサブメモリ３５へ格納する
ようにしてもよい。

【００７１】また、サブメモリ３５は、省エネモード時
の受信データ格納用に用いるだけでなく、通常モード時
にはワークエリアとして使用してもよく、印字部２２へ
の速度調整用バッファとして使用するようにしてもよ
い。

【００７２】また、上記では、電源供給を通信Ｉ／Ｆ２
４、及びサブメモリ３５と、ＣＰＵ１２、ＲＡＭ１６、
ＲＯＭ１８、及び印字部２２で分けた場合について説明
したが、ＤＭＡＣ３４，１００ＢＴインターフェース３
２、及びサブメモリ３５のみ通電し、１２８４インター
フェース２８などの他のインターフェースの電源をオフ
するようにしてもよい。

【００７３】また、通信インターフェースとしては、１
００ＢＡＳＥ−Ｔ等のイーサネット、ＩＥＥＥ１２８
４、ＵＳＢ等を例に説明したが、これに限らず、ＩＥＥ
Ｅ１３９４等の他の通信インターフェースを採用した場
合においても本発明を適用可能である。

【００７４】［第２実施形態］次に、本発明の第２実施
形態について説明する。

【００７５】図６には、本実施形態に係る受信装置８０
が示されている。受信装置８０は、ＣＰＵ８１，ＵＡＲ
Ｔ（ＵｎｉｖｅｒｓａｌＡｓｙｎｃｈｒｏｎｏｕｓ
ＲｅｃｅｉｖｅｒＴｒａｎｓｍｉｔｔｅｒ：非同期送
受信回路）８２Ａ、ＵＡＲＴ８２Ｂを備えている。

【００７６】ＵＡＲＴ８２Ａは、コマンド制御部８３
Ａ、データ制御部８４Ａ，制御部８５Ａ，及びバッファ
８６Ａで構成されている。データ制御部８４Ａは、ＵＩ
８７とシリアルバス８８Ａで接続されると共に、コマン
ド制御部８３Ａ，バッファ８６Ａと接続されている。バ
ッファ８６Ａは、データ制御部８４Ａ、制御部８５Ａ、
及びパラレルバス８９Ａと接続されている。制御部８５
ＡはＣＰＵ８１と接続されている。

【００７７】ＵＡＲＴ８２Ｂは、コマンド制御部８３
Ｂ、データ制御部８４Ｂ，制御部８５Ｂ，及びバッファ
８６Ｂで構成されている。データ制御部８４Ｂは、例え
ばＩＰＳ（画像処理システム）やＩＯＴ（印刷部）など
の外部装置９０とシリアルバス８８Ｂで接続されると共
に、コマンド制御部８３Ｂ，バッファ８６Ｂと接続され
ている。バッファ８６Ｂは、データ制御部８４Ｂ、制御
部８５Ｂ、パラレルバス８９Ａ及びデータ制御部８４Ａ
と接続されている。制御部８５ＢはＣＰＵ８１と接続さ
れている。また、データ制御部８４Ａとバッファ８６Ｂ
とは、パラレルバス８９Ｂにより接続されている。

【００７８】次に、第２実施形態の作用について、図
７、８に示すフローチャートを参照して説明する。

【００７９】図７は、ＵＡＲＴ８２Ａにおいて実行され
る制御ルーチンのフローチャートが、図８には、ＵＡＲ
Ｔ８２Ｂにおいて実行される制御ルーチンのフローチャ
ートがそれぞれ示されている。

【００８０】スリープモード時には、ＵＩ８７，ＵＡＲ
Ｔ８２Ａ，８２Ｂにのみ電源が供給され、ＣＰＵ８１，
外部装置９０には電源が供給されない。

【００８１】この状態において、ＵＩ８７から電源オフ
状態から通常状態へ復帰させるためのコマンド（以下、
パワーオンコマンドという）がＵＡＲＴ８２Ａに送信さ
れると、ＵＡＲＴ８２Ａでは、データ制御部８４Ａにお
いてＵＩ８７から送信されたパワーオンコマンドを受信
する（ステップ３００）。

【００８２】このとき、ＵＩ８７，ＵＡＲＴ８２Ａ，８
２Ｂ以外は電源オフの状態のため、パワーオンコマンド
はコマンド制御部８３Ａへ転送されるように予め設定さ
れている。

【００８３】このため、コマンド制御部８３Ａにおい
て、受信したパワーオンコマンドと予め設定されたパワ
ーオンコマンドとを比較し（ステップ３０２）、一致し
た場合には、ＣＰＵ８１を起動させるための割り込み信
号９１を制御部８５Ａに送信させる（ステップ３０
４）。

【００８４】また、これと同時に、外部装置９０とシリ
アルバス８８Ｂにより接続されたＵＡＲＴ８２Ｂに対し
て、パワーオンコマンドを受信したことを示すパワーオ
ンコマンド受信信号９２を送信する（ステップ３０
６）。

【００８５】また、ＵＡＲＴ８２Ａが電源オフ状態から
通常状態へ復帰し、今後受信するデータを格納すること
ができるように、データ制御部８４Ａは、バッファ８６
Ａへデータが格納されるように設定を切り換える。

【００８６】一方、ＵＡＲＴ８２Ｂは、ＵＡＲＴ８２Ａ
から割り込みがあった場合、すなわちＵＡＲＴ８２Ａか
らパワーオンコマンド受信信号９２を受信した場合には
（図８のステップ４００）、シリアルバス８８Ｂにより
接続された外部装置９０の電源をオンするために、予め
コマンド制御部８３Ｂ内に格納されているパワーオンコ
マンドをデータ制御部８４Ｂから外部装置９０へ送信す
る（ステップ４０２）。これにより、外部装置９０は電
源オンし、通常動作状態へ戻るための復帰処理を開始す
る。

【００８７】そして、外部装置９０は、復帰処理を終了
するとパワーオンコマンドに対する返信コマンドである
ＡＣＫ信号をＵＡＲＴ８２Ｂへ送信する。ＵＡＲＴ８２
Ｂは、ＡＣＫ信号を受信することにより外部装置９０が
正常に通常状態へ復帰したことを知ることができ、この
後、シリアルバス８８Ｂを介してデータの送受信を行う
ことが可能となる。

【００８８】ＣＰＵ８１は、割り込み信号９１を受信す
ると、ブート処理を実行し、ブート処理が完了すると
（ステップ３１２、ステップ４１０）、通常動作に復帰
する。そして、ＣＰＵ８１は、ＵＡＲＴ制御信号９３
Ａ，９３ＢをＵＡＲＴ８２Ａ，８２Ｂに送信し、通常状
態における送受信の設定を行う（ステップ３１４、ステ
ップ４１２）。これにより、ＵＡＲＴ８２ＡはＵＩ８７
と、ＵＡＲＴ８２Ｂは外部装置９０とデータの送受信が
可能となり、その後はそれぞれにおいてデータ通信を行
うこととなる（ステップ３１６、４１４）。

【００８９】所定時間通信が実行されない場合には、電
源オフモード、すなわちスリープモードへ移行する（ス
テップ３１８、ステップ４１６）。通常、ＣＰＵ８１
は、電源オフ状態から復帰した後のＵＡＲＴ８２Ａ，８
２Ｂの動作条件に対応する設定を行った後、電源オフ状
態へ移行する。このとき、ＵＡＲＴ８２Ａによる受信に
対して優先権が与えられている場合には、ＣＰＵ８１
は、ＵＡＲＴ８２Ａのバッファ８６Ａにデータを全て格
納しきれなくなった場合に、ＵＡＲＴ８２Ｂのバッファ
８６Ｂへデータを格納することができるように所定の設
定を行う（ステップ３２２、４２０）。

【００９０】また、この時、外部装置９０から送信され
るパワーオンコマンドに対するＡＣＫ信号を受信した場
合にコマンドの正誤を判定することができるように、Ｕ
ＡＲＴ８２Ｂが受信するデータが、ＵＡＲＴ８２Ｂのデ
ータ制御部８４Ｂからコマンド制御部８３Ｂへ転送され
るように設定する。

【００９１】次に、ＵＡＲＴ８２Ａの受信を優先した場
合の電源オフ状態からの復帰後の動作について説明す
る。

【００９２】ＵＩ８７からの受信データは、ＵＡＲＴ８
２Ａのデータ制御部８４Ａからバッファ８６Ａへ格納さ
れる。受信データ量は、ＵＡＲＴ８２Ａの制御部８５Ａ
でカウントしており、バッファ８６Ａの容量が満たされ
た場合、ＵＡＲＴ８２Ｂのバッファ８６Ｂへ格納するこ
ととなる。このときは、データ制御部８４Ａからパラレ
ルバス８９Ｂを介してバッファ８６Ｂへ格納される（ス
テップ３１０、ステップ４０６）。

【００９３】ＵＡＲＴ８２Ｂは、外部装置９０から送信
されるパワーオンコマンドに対するＡＣＫ信号を受信で
きる設定に変更されているため、コマンド制御部８４Ｂ
においてＡＣＫ信号のコマンドに正誤を判定し、一致し
た場合には、制御部８５Ｂに対して外部装置９０が電源
オフ状態から復帰した旨を通知しておく（ステップ４０
８）。その後、外部装置９０からのデータは無視する。

【００９４】そして、ＣＰＵ８１のブート処理終了後
（ステップ３１２、４１０）、ＵＡＲＴ８２Ａのステー
タスを読み出すことにより受信データ量を把握すること
ができ、ＣＰＵ８１は、バッファ８６Ａからデータを読
み込み、次にバッファ８６Ｂからデータを読み出す。そ
の後、ＵＡＲＴ８２Ａ、８２Ｂのステータスをそれぞれ
読み出し、ＵＡＲＴ８２Ａ，８２Ｂがデータの送受信を
行うことができるように通常状態の所定の設定を行う
（ステップ３２２、４２０）。

【００９５】このように、ＵＩ８７からパワーオンコマ
ンドを受信した場合には、即座にＣＰＵを起動させると
共に外部装置９０を起動させるため、電源オフ状態から
速やかに通常状態へ復帰させることができる。また、Ｃ
ＰＵがブート終了するまでにバッファ８６Ａが一杯にな
った場合には、受信データはバッファ８６Ｂへ転送され
るため、ＣＰＵがブート終了するまでに受信したデータ
を取りこぼすのを防ぐことができる。

【００９６】

【発明の効果】以上説明したように、本発明によれば、
省電力状態から通常状態へ復帰する際の受信データの取
りこぼしを防ぐことができると共に、速やかに復帰する
ことができる、という効果を有する。

【図面の簡単な説明】

【図１】第１実施形態に係る印刷装置の概略構成図で
ある。

【図２】第１実施形態に係る印刷装置において実行さ
れる制御ルーチンのフローチャートである。

【図３】印刷装置の他の例を示す概略構成図である。

【図４】電源停止モード及び通常動作モードの状態遷
移図である。

【図５】ＣＰＵにおいて実行される制御ルーチンのフ
ローチャートである。

【図６】第２実施形態に係る受信装置の概略構成図で
ある。

【図７】ＵＡＲＴ８２Ａで実行される制御ルーチンの
フローチャートである。

【図８】ＵＡＲＴ８２Ａで実行される制御ルーチンの
フローチャートである。

【符号の説明】

１０印刷装置１２ＣＰＵ１４ブリッジイメージ処理部１６ＲＡＭ１８ＲＯＭ２０電源制御部２２印字部２４通信Ｉ／Ｆ２６Ａバッファ２６Ｃ物理層Ｉ／Ｆ２８１２８４インターフェース３０ＵＳＢインターフェース３２１００ＢＴインターフェース３４ＤＭＡＣ３６ホストコンピュータ群３９バス８１ＣＰＵ８２Ａ，８２ＢＵＡＲＴ８７ＵＩ９０外部装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｌ 12/28 Ｈ０４Ｌ 11/00 ３１０Ｄ５Ｋ０３４９Ａ００１Ｆターム(参考） 2C061 HH11 HJ06 HQ20 HQ21 2C087 AB05 BA14 BC01 BC02 BD41 DA01 DA06 5B011 EB08 KK03 MA05 5B021 AA01 BB00 DD00 MM02 5K033 AA04 AA05 BA13 DA11 DB12 DB25 5K034 AA02 AA06 DD01 FF19 HH02 HH42 TT07 9A001 BB01 BB03 BB04 JJ35 KK42

Claims

【特許請求の範囲】

【請求項１】データを処理する処理手段と、前記デー
タを記憶する主記憶手段とを含み、省電力モード時に前
記処理手段及び前記主記憶手段の電源をオフ状態にする
受信装置において、前記省電力モード時にデータを受信した場合に前記処理
手段及び前記主記憶手段の電源をオン状態にさせる電源
制御手段と、受信データを一時記憶するための副記憶手段と、前記処理手段及び前記主記憶手段の電源をオン状態にさ
せてから前記主記憶手段が使用可能になるまで前記副記
憶手段に受信データを転送し、前記主記憶手段が使用可
能になった場合に前記副記憶手段に記憶された受信デー
タを前記主記憶手段へ転送する転送手段と、を備えた受信装置。
【請求項２】前記処理手段は、電源オン状態時に前記
主記憶手段のメモリチェックを含む立ち上げ処理を行
い、前記転送手段は、前記受信データを記憶するために
予め設定された前記主記憶手段の記憶領域のメモリチェ
ックが終了した時点で前記副記憶手段に記憶された受信
データを前記主記憶手段へ転送することを特徴とする請
求項１記載の受信装置。
【請求項３】データを処理する処理手段と前記データ
を記憶する主記憶手段とを含む第１の装置と、前記第１
の装置に接続される少なくとも１つの第２の装置と、を
備え、省電力モード時に前記処理手段及び前記第２の装
置の電源をオフ状態にする通信装置において、前記省電力モード時にデータを受信した場合に前記処理
手段の電源をオン状態にさせる電源制御手段と、前記処理手段の電源をオン状態にさせたときに、電源オ
ン状態へ移行させるための起動開始通知を前記第２の装
置へ通知する通知手段と、を備えた通信装置。
【請求項４】受信データを一時記憶する副記憶手段
と、前記処理手段の電源をオン状態にさせてから前記処理手
段が前記主記憶手段に記憶されたデータを読み出し可能
になるまで、前記主記憶手段の残り記憶容量に応じて前
記副記憶手段に受信データを転送する転送手段と、をさらに備えたことを特徴とする請求項３記載の通信装
置。