JP2001257735A - 受信装置及び通信装置 - Google Patents
受信装置及び通信装置Info
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Abstract
データの取りこぼしを防ぐことができると共に、速やか
に復帰することができる受信装置及び通信装置を提供す
る 【解決手段】 印刷装置10は、CPU12、RAM1
6、電源制御部20、通信I/F24、及びサブメモリ
35などを備えている。スリープモード時には、CPU
12やRAM16などの電源がオフされる。スリープモ
ード時にデータを受信すると、電源制御部20はCPU
12などに通常電源の供給を開始する。これによりCP
U12は所定のブート処理を開始する。この間の受信デ
ータはDMAC34によりサブメモリ35に転送され
る。CPU12によるブート処理が終了すると、DMA
C34はサブメモリ35内のデータをRAM16へ転送
する。
Description
装置に係り、より詳しくは、省電力制御が可能な受信装
置及び通信装置に関する。
電力化の要望がますます高くなっており、例えばデータ
転送が行われない期間はスリープモードへ以降し、デー
タ転送が検知された場合にスリープモードを解除するこ
とにより省電力化を図ることができるプリンタが知られ
ている。
は、上位装置との通信機能を除く受信装置本体の各部へ
の電源供給を休止するスリープモードへ遷移させた状態
時に上位装置から情報を受信した場合、CPUやRO
M、RAM等を含んで構成された制御部が、前記受信し
た情報を解析して電源供給を開始すべき情報を受信して
いるかどうかを判別し、該判別結果に応じて電源供給を
再開するか否かを制御する印刷制御装置が提案されてい
る。この印刷制御装置によれば、上位装置からデータを
受信する毎に不必要に電源供給を再開させることがな
く、電力消費を抑えることができる。
において電源供給を開始すべき情報を受信しているかど
うかを常に監視しているため、制御部を構成するCPU
やROM,RAM等に常に電源を供給する必要があり、
スリープモードでも電力を消費してしまう。近年では、
通信制御に関わるCPUや、ROM,RAM等のメモリ
の消費電力も無視できない状況となっており、印刷装置
本体だけでなく通信制御に関わるCPUやROM,RA
M等の消費電力も抑える必要がある。
内の通信I/Fにのみ通電させ、データ受信時にCPU
やメモリに起動をかける技術も提案されているが、CP
Uやメモリに起動をかけるまでの時間内の受信データを
取りこぼしてしまう、という問題があった。
は、CPU及び非同期送受信回路を備えたマイクロコン
ピュータが記載されている。このマイクロコンピュータ
では、省電力制御状態時には、外部から送信されるシリ
アルデータのスタートビットを検出して非同期送受信回
路を起動させ、非同期送受信回路は、全データを受信し
た後にCPUに割り込みを発生させ、CPUを起動して
いる。
場合、非同期送受信回路が復帰情報を受信してCPUへ
通知する。これにより、CPUはブート処理を実行し、
ブート処理完了後に省電力状態の外部装置へ復帰情報を
送信して復帰させている。
来技術では、省電力状態から復帰した後、非同期送受信
回路はCPUのブート処理が終了するまでは動作するこ
とができず、さらに、外部装置はブート処理終了後、復
帰情報を受信するまでは省電力状態から復帰できない、
という問題があった。
ものであり、省電力状態から通常状態へ復帰する際の受
信データの取りこぼしを防ぐことができると共に、速や
かに復帰することができる受信装置及び通信装置を提供
することを目的とする。
に、請求項1記載の発明は、データを処理する処理手段
と、前記データを記憶する主記憶手段とを含み、省電力
モード時に前記処理手段及び前記主記憶手段の電源をオ
フ状態にする受信装置において、前記省電力モード時に
データを受信した場合に前記処理手段及び前記主記憶手
段の電源をオン状態にさせる電源制御手段と、受信デー
タを一時記憶するための副記憶手段と、前記処理手段及
び前記主記憶手段の電源をオン状態にさせてから前記主
記憶手段が使用可能になるまで前記副記憶手段に受信デ
ータを転送し、前記主記憶手段が使用可能になった場合
に前記副記憶手段に記憶された受信データを前記主記憶
手段へ転送する転送手段と、を備えたことを特徴として
いる。
Uなどの処理手段と、このデータを処理する例えばRA
Mなどの主記憶手段を備えている。また、この受信装置
では、省電力モード時には、例えば処理手段及び主記憶
手段の電源をオフ状態にし、その他の最低限必要な装置
は電源をオン状態にして省電力を図る。これは、各装置
の電源ラインを分けておくことにより実現することがで
きる。
ては、シリアルインターフェースではUSB(Univ
ersal Serial Bus)が、パラレルイン
ターフェースではIEEE(米国電気電子技術者協会)
1284等がある。また、ネットワークインターフェー
スにおいては、例えば、LAN(Local Erea
Network)において高速伝送を実現することが
できるイーサネット(Ethernet)の規格である
100BASE−T等がある。
段は、省電力モード時にデータを受信した場合に処理手
段及び主記憶手段の電源をオン状態にさせる。なお、デ
ータの内容に関わらず単にデータを受信した場合に電源
オン状態にさせてもよいし、予め定めたデータ、例えば
電源オン状態にさせることを指示するためのデータを受
信したか否かを判断し、一致した場合にのみ電源オン状
態にさせてもよい。
源をオン状態にさせてから主記憶手段が使用可能になる
まで受信データを一時記憶するための副記憶手段(例え
ばRAM)に受信データを転送する。主記憶手段が使用
可能になるまでとは、例えば処理手段が後述するメモリ
チェックを含む立ち上げ処理を終了するまでをいう。
までに受信したデータを取りこぼしてしまうのを防ぐこ
とができる。そして、主記憶手段が使用可能になった場
合に副記憶手段に記憶された受信データを主記憶手段へ
転送する。このため、必要最低限の装置にのみ電源を供
給すればよいため、より省電力化を図ることができる。
段のメモリチェックを行い、使用可能であることを確認
してから使用する場合があり、主記憶手段が受信データ
を記憶するだけでなく、他のデータも記憶する場合に
は、メモリチェックに時間がかかる場合がある。この場
合、受信データを取りこぼさないように副記憶手段の容
量を大きくしなければならない。
手段は、電源オン状態時に前記主記憶手段のメモリチェ
ックを含む立ち上げ処理を行い、前記転送手段は、前記
受信データを記憶するために予め設定された前記主記憶
手段の記憶領域のメモリチェックが終了した時点で前記
副記憶手段に記憶された受信データを前記主記憶手段へ
転送することを特徴としている。
ために予め設定された主記憶手段の記憶領域、すなわち
受信データ格納用に予め設定された記憶領域のメモリチ
ェックが終了した時点、すなわち電源オン状態時に最低
限必要なメモリチェックが終了した時点で即座に受信デ
ータの転送を開始するので、速やかに電源オフ状態から
通常状態へ復帰することができる。このため、副記憶手
段の容量を小さくすることができる。
処理手段と前記データを記憶する主記憶手段とを含む第
1の装置と、前記第1の装置に接続される少なくとも1
つの第2の装置と、を備え、省電力モード時に前記処理
手段及び前記第2の装置の電源をオフ状態にする通信装
置において、前記省電力モード時にデータを受信した場
合に前記処理手段の電源をオン状態にさせる電源制御手
段と、前記処理手段の電源をオン状態にさせたときに、
電源オン状態へ移行させるための起動開始通知を前記第
2の装置へ通知する通知手段と、を備えたことを特徴と
している。
Uなどの処理手段と、このデータを処理する例えばRA
Mなどの主記憶手段とを備えた第1の装置と、第1の装
置と接続される第2の装置を備えている。第2の装置
は、例えば通信装置が画像形成装置に用いられる場合に
は画像処理装置や印刷装置などであり、1つでもよい
し、複数あってもよい。この通信装置では、省電力モー
ド時には、処理手段及び外部装置を電源オフ状態にして
省電力を図る。
段は、省電力モード時にデータを受信した場合に処理手
段の電源をオン状態にさせる。なお、データの内容に関
わらず単にデータを受信した場合に電源オン状態にさせ
てもよいし、予め定めたデータ、例えば電源オン状態に
させることを指示するためのデータを受信したか否かを
判断し、一致した場合にのみ電源をオンさせてもよい。
させた時に、起動開始通知を第2の装置へ通知する。す
なわち、処理手段の立ち上げ処理が終了するまで待って
から起動開始通知を第2の装置へ通知するのではなく、
処理手段の電源をオン状態にさせた時に即座に起動開始
通知を第2の装置へ通知する。これにより、電源オフ状
態から通常状態へ復帰するまでの時間を短縮することが
できる。
段が主記憶手段のデータを読み出すことが可能になるま
でに時間がかかるような場合には、受信データを取りこ
ぼす恐れがある。
タを一時記憶する副記憶手段と、前記処理手段の電源を
オン状態にさせてから前記処理手段が前記主記憶手段に
記憶されたデータを読み出し可能になるまで、前記主記
憶手段の残り記憶容量に応じて前記副記憶手段に受信デ
ータを転送する転送手段と、をさらに備えたことを特徴
としている。
状態にさせてから処理手段が主記憶手段に記憶されたデ
ータを読み出し可能になるまでの間は、主記憶手段の残
り記憶容量に応じて、例えば主記憶手段の残り記憶容量
がなくなった場合や、所定レベル以下になった場合に副
記憶手段に受信データを転送する。これにより、受信デ
ータの取りこぼしを防ぐことができる。
照して本発明の第1実施形態について説明する。図1に
は、本発明を適用した印刷装置10の概略ブロック図が
示されている。
U12、ブリッジイメージ処理部14、RAM16、R
OM18、設定手段としての電源制御部20、印刷手段
としての印字部22、各種の通信規格に対応した通信イ
ンターフェース(I/F)24、バッファ26A、物理
層I/F26Cを備えている。
転送を実現することができるIEEE(米国電気電子技
術者協会)1284規格での通信制御を行う1284イ
ンターフェース28、高速なシリアル転送を実現するこ
とができるUSB(Universal Serial
Bus)での通信制御を行うUSBインターフェース
30、LAN(Local Erea Networ
k)において高速伝送を実現することができるイーサネ
ット(Ethernet)の規格である100BASE
−Tでの通信制御を行う100BTインターフェース3
2、及びDMA転送を行うためのDMAC(Direc
t Memory Access Controlle
r)34を備えている。
ァ26Aを介してホストコンピュータ群36に接続され
ており、USBインターフェース30は直接ホストコン
ピュータ群36に接続されており、100BTインター
フェース32は、物理層I/F26Cを介してホストコ
ンピュータ群36に接続されている。各々のインターフ
ェースは、ホストコンピュータ群36と各々の通信規格
に従った通信制御を行う。なお、CPU12では、例え
ば物理層I/F26Cのステータスを100BTインタ
ーフェース32、DMAC34、ブリッジイメージ処理
部14を介してリードすることにより、イーサネットが
接続されているか否かを知ることができる。
SBインターフェース30、及び100BTインターフ
ェース32は、DMAC(Direct Memory
Access Controller)34と各々接
続されている。ホストコンピュータ群36から送信され
たデータは、1284インターフェース28、USBイ
ンターフェース30、及び100BTインターフェース
32を介してDMAC34へ出力され、該DMAC34
は、DMA転送要求信号38をブリッジイメージ処理部
14へ出力すると共に、入力されたデータをバス39上
に出力する。バス39上に出力されたデータは、ブリッ
ジイメージ処理部14を介してメインメモリであるRA
M16へDMA転送される。
が接続されており、入力されたデータをメインメモリで
あるRAM16へ転送するかサブメモリ35へ転送する
かを切り換えることができるようになっている。
CPU12によりイメージ処理が施され、ブリッジイメ
ージ処理部14を介して印字部22へ出力される。印字
部22は、入力されたデータを記録媒体へ印字する。な
お、ブリッジイメージ処理部14に接続されたROM1
8には、CPU12で実行されるプログラム等が記憶さ
れる。
ブリッジイメージ処理部14、RAM16、ROM1
8、印字部22、及び通信I/F24への電源及びクロ
ックの供給を制御する電源制御部20を備えている。
図示しない発振器からクロック40Aが供給され(CL
K IN)、供給されたクロック40AをCPU12及
びブリッジイメージ処理部14へ供給する(CLK O
UT)。
12からはイーサネットが接続されていることを示す接
続信号42が入力され、DMAC34からはDMA転送
要求信号38が入力され、1284インターフェース2
8、USBインターフェース30、100BTインター
フェース32からは、ホストコンピュータ群36からの
データを受信したことを示す受信割り込み信号44A、
44B、44Cが各々入力される。
に示すフローチャートを参照して説明する。
AC34はホストコンピュータ群36からデータを受信
したか否かを判断し(ステップ100)、データを受信
した場合には、DMA転送要求信号38をブリッジイメ
ージ処理部14へ出力してメインメモリであるRAM1
6に対してDMA転送を行う(ステップ102)。
からのDMA転送要求信号38を監視し(ステップ10
4)、DMAC34からDMA転送要求信号38が所定
時間以上出力されていない場合には、CPU12へDM
A転送要求信号38が所定時間以上出力されていない旨
を通知する。これにより、CPU12は、所定の電源オ
フ処理を行う。その後、CPUブリッジイメージ処理部
14、RAM16、ROM18、印字部22への電源供
給を停止させ、スリープモードへ移行する。なお、通信
I/F24には通常の電源が供給される。また、このと
き、DMAC34は、データ転送先をRAM16からサ
ブメモリ35へ切り換えておく(ステップ106)。
御部20は、データを受信したか否かを判断する(ステ
ップ108)。この判断は、1284インターフェース
28、USBインターフェース30、及び100BTイ
ンターフェース32の何れかから受信割り込み信号が電
源制御部20に入力されたか否かにより判断する。受信
されたデータは、DMAC34によりサブメモリ35に
転送され保持される。
信すると、CPU12などに通常電源の供給を開始す
る。これにより、CPU12は所定のブート(BOO
T)処理を開始する。
サブメモリ35へデータが転送される(ステップ11
0)。
了すると(ステップ112)、CPU12はDMAC3
4にデータ転送を指示する。これにより、DMAC34
はサブメモリ35内のデータをRAM16へ転送する
(ステップ114)。
6へのデータ転送と、1284インターフェース28、
USBインターフェース30、及び100BTインター
フェース32からサブメモリ35へのデータ転送が同時
に行われる。
16へのデータ転送が終了すると(ステップ116)、
DMAC34は、データ転送先をサブメモリ35からメ
インメモリであるRAM16へ切り換える。これによ
り、受信データは直接RAM16へ転送される。
/F24にのみ電源を供給し、通常モードへ移行するま
での間に受信したデータはサブメモリ35へ格納される
ため、省エネを図ることができると共に受信データを取
りこぼすことがない。
イマで行う場合の形態について図3を参照して説明す
る。なお、図1における印刷装置10と同一部分には同
一符号を付し、詳細な説明は省略する。なお、図3にお
ける印刷装置102では、説明の簡単化のため、印字部
22、バッファ26A、物理層I/F26C、1284
インターフェース28、100BTインターフェース3
2については図示を省略している。
AC34に起動をかけ、1284受信部68がデータを
受信すると、FIFO制御部56に受信データが格納さ
れる。
れると、データ要求信号54をREQ制御部52へ出力
する。REQ制御部52は、他のモジュールからの転送
要求を調停し、バス要求信号をCPU12へ出力してバ
ス39の獲得を要求する。そして、DMAC34がバス
39を獲得すると、FIFO制御部56へACK信号6
0を出力すると共にタイマ46へDMA転送要求信号3
8を出力する。これによりカウンタがリセットされる。
FIFO制御部56では、ACK信号60を受けて格納
したデータ61をDMAC34へ出力する。これによ
り、DMAC34−RAM16間でDMA転送が行われ
る。
ート期間、すなわちDMA転送要求信号38が出力され
ていない期間をカウントし、このカウント値が予め定め
た所定値に達したときにCPU12へタイムアウト割り
込み信号48を出力する。
ウト割り込み信号48を受信すると、電源オフに先立っ
て必要な処理を実行する。まず、REQ制御部52に対
してデータ転送要求信号を受信した場合にバス要求信号
を出力せず、代わりに割り込み要求信号42Aを出力す
るように設定する。次に、DMAC34に対し、データ
転送先をサブメモリ35に設定する。そして、その他の
電源オフ用の処理を行い、電源スイッチ62に電源オフ
通知信号64をブリッジイメージ処理部14を介して出
力する。
信号64を受けて、主電源66からCPU12,ブリッ
ジイメージ処理部14、RAM16、ROM18などへ
の電源供給を停止させ、図4に示すように電源停止モー
ドへ移行する。この時、通信I/F24には通常通り電
源が供給されている。
部68が外部装置からデータを受信すると、FIFO制
御部56へデータが書き込まれる。FIFO制御部56
では、予め定めた所定数のデータが格納されると、デー
タ要求信号54をREQ制御部52へ出力する。
4を受けて割り込み要求信号42Aを電源スイッチ62
へ出力する。このとき、バス要求信号は出力しない。こ
のとき、DMAC34はデータ61をサブメモリ35へ
転送する。
ジイメージ処理部14、RAM16、ROM18などへ
の電源供給を再開させる。そして、CPU12では、電
源供給が再開されることによりBOOT処理が実行さ
れ、図4に示すように通常動作モードへ戻り、復帰信号
70をREQ制御部20へ出力する。
を受けて、データ要求信号54をDMAC34へ出力す
る。これにより、DMAC34では、サブメモリ35か
らRAM15へデータ転送させる。そして、サブメモリ
35からRAM15へのデータ転送が終了すると、デー
タ転送先をRAM16へ切り換え、通常状態へ戻る。
行うと、100BaseTの場合には、最大で100M
bpsの速度でデータ転送される。これに対し、電源を
オンしてから電源が安定的に供給されるようになり、C
PUのブート処理が終了するまでには、早くて数百ms
ec〜数sec程度かかる。このため、RAM16への
DMA転送ができるようになるまでに時間がかかるた
め、サブメモリ35の容量を大きくする必要がある。
に、CPU12のブート処理を分割してRAM16への
DMA転送を速やかに開始させる場合について説明す
る。
例を示す。
不可領域に対し、システムのコンフィグレーションが設
定されている。
のチェック及びメモリテスト(例えば各アドレスごとに
bitライト後bitリードする)を実施する。
6は、キャッシュ可能領域のセグメントkseg0に割
り当てられており、さらに、SDRAMの実容量である
32Mバイトに合わせ、物理アドレスを0x00000
000〜0x01FFFFFFに割り振られている。
リードテストを行うが、本実施形態では、以下に示すよ
うに、RAM16の領域を受信データ格納領域と他の処
理に使用するワーク領域とに仮想的に分割する。
領域のテストが完了した時点でDMAC34へデータ転
送要求を出力する。
チャートを参照して説明する。
安定的に供給されると、CPU12は、受信データ格納
領域、すなわちアドレス0x00000000〜0x0
03FFFFFまでの領域のメモリチェックを行う(ス
テップ200)。
テップ202)、DMAC34へデータ転送要求の指示
を行う(ステップ204)。これにより、DMAC34
はサブメモリ35からRAM16の受信データ格納領域
にDMA転送する(ステップ206)。また、これと同
時にCPU12は、その他の領域のメモリチェック、そ
の他のブート処理を行う(ステップ208)。
DMA転送開始までの時間を短縮することができ、サブ
メモリ容量を削減することができる。
設け、受信データを圧縮してサブメモリ35へ格納する
ようにしてもよい。
の受信データ格納用に用いるだけでなく、通常モード時
にはワークエリアとして使用してもよく、印字部22へ
の速度調整用バッファとして使用するようにしてもよ
い。
4、及びサブメモリ35と、CPU12、RAM16、
ROM18、及び印字部22で分けた場合について説明
したが、DMAC34,100BTインターフェース3
2、及びサブメモリ35のみ通電し、1284インター
フェース28などの他のインターフェースの電源をオフ
するようにしてもよい。
00BASE−T等のイーサネット、IEEE128
4、USB等を例に説明したが、これに限らず、IEE
E1394等の他の通信インターフェースを採用した場
合においても本発明を適用可能である。
形態について説明する。
が示されている。受信装置80は、CPU81,UAR
T(Universal Asynchronous
Receiver Transmitter:非同期送
受信回路)82A、UART82Bを備えている。
A、データ制御部84A,制御部85A,及びバッファ
86Aで構成されている。データ制御部84Aは、UI
87とシリアルバス88Aで接続されると共に、コマン
ド制御部83A,バッファ86Aと接続されている。バ
ッファ86Aは、データ制御部84A、制御部85A、
及びパラレルバス89Aと接続されている。制御部85
AはCPU81と接続されている。
B、データ制御部84B,制御部85B,及びバッファ
86Bで構成されている。データ制御部84Bは、例え
ばIPS(画像処理システム)やIOT(印刷部)など
の外部装置90とシリアルバス88Bで接続されると共
に、コマンド制御部83B,バッファ86Bと接続され
ている。バッファ86Bは、データ制御部84B、制御
部85B、パラレルバス89A及びデータ制御部84A
と接続されている。制御部85BはCPU81と接続さ
れている。また、データ制御部84Aとバッファ86B
とは、パラレルバス89Bにより接続されている。
7、8に示すフローチャートを参照して説明する。
る制御ルーチンのフローチャートが、図8には、UAR
T82Bにおいて実行される制御ルーチンのフローチャ
ートがそれぞれ示されている。
T82A,82Bにのみ電源が供給され、CPU81,
外部装置90には電源が供給されない。
状態から通常状態へ復帰させるためのコマンド(以下、
パワーオンコマンドという)がUART82Aに送信さ
れると、UART82Aでは、データ制御部84Aにお
いてUI87から送信されたパワーオンコマンドを受信
する(ステップ300)。
2B以外は電源オフの状態のため、パワーオンコマンド
はコマンド制御部83Aへ転送されるように予め設定さ
れている。
て、受信したパワーオンコマンドと予め設定されたパワ
ーオンコマンドとを比較し(ステップ302)、一致し
た場合には、CPU81を起動させるための割り込み信
号91を制御部85Aに送信させる(ステップ30
4)。
アルバス88Bにより接続されたUART82Bに対し
て、パワーオンコマンドを受信したことを示すパワーオ
ンコマンド受信信号92を送信する(ステップ30
6)。
通常状態へ復帰し、今後受信するデータを格納すること
ができるように、データ制御部84Aは、バッファ86
Aへデータが格納されるように設定を切り換える。
から割り込みがあった場合、すなわちUART82Aか
らパワーオンコマンド受信信号92を受信した場合には
(図8のステップ400)、シリアルバス88Bにより
接続された外部装置90の電源をオンするために、予め
コマンド制御部83B内に格納されているパワーオンコ
マンドをデータ制御部84Bから外部装置90へ送信す
る(ステップ402)。これにより、外部装置90は電
源オンし、通常動作状態へ戻るための復帰処理を開始す
る。
するとパワーオンコマンドに対する返信コマンドである
ACK信号をUART82Bへ送信する。UART82
Bは、ACK信号を受信することにより外部装置90が
正常に通常状態へ復帰したことを知ることができ、この
後、シリアルバス88Bを介してデータの送受信を行う
ことが可能となる。
ると、ブート処理を実行し、ブート処理が完了すると
(ステップ312、ステップ410)、通常動作に復帰
する。そして、CPU81は、UART制御信号93
A,93BをUART82A,82Bに送信し、通常状
態における送受信の設定を行う(ステップ314、ステ
ップ412)。これにより、UART82AはUI87
と、UART82Bは外部装置90とデータの送受信が
可能となり、その後はそれぞれにおいてデータ通信を行
うこととなる(ステップ316、414)。
源オフモード、すなわちスリープモードへ移行する(ス
テップ318、ステップ416)。通常、CPU81
は、電源オフ状態から復帰した後のUART82A,8
2Bの動作条件に対応する設定を行った後、電源オフ状
態へ移行する。このとき、UART82Aによる受信に
対して優先権が与えられている場合には、CPU81
は、UART82Aのバッファ86Aにデータを全て格
納しきれなくなった場合に、UART82Bのバッファ
86Bへデータを格納することができるように所定の設
定を行う(ステップ322、420)。
るパワーオンコマンドに対するACK信号を受信した場
合にコマンドの正誤を判定することができるように、U
ART82Bが受信するデータが、UART82Bのデ
ータ制御部84Bからコマンド制御部83Bへ転送され
るように設定する。
合の電源オフ状態からの復帰後の動作について説明す
る。
2Aのデータ制御部84Aからバッファ86Aへ格納さ
れる。受信データ量は、UART82Aの制御部85A
でカウントしており、バッファ86Aの容量が満たされ
た場合、UART82Bのバッファ86Bへ格納するこ
ととなる。このときは、データ制御部84Aからパラレ
ルバス89Bを介してバッファ86Bへ格納される(ス
テップ310、ステップ406)。
されるパワーオンコマンドに対するACK信号を受信で
きる設定に変更されているため、コマンド制御部84B
においてACK信号のコマンドに正誤を判定し、一致し
た場合には、制御部85Bに対して外部装置90が電源
オフ状態から復帰した旨を通知しておく(ステップ40
8)。その後、外部装置90からのデータは無視する。
(ステップ312、410)、UART82Aのステー
タスを読み出すことにより受信データ量を把握すること
ができ、CPU81は、バッファ86Aからデータを読
み込み、次にバッファ86Bからデータを読み出す。そ
の後、UART82A、82Bのステータスをそれぞれ
読み出し、UART82A,82Bがデータの送受信を
行うことができるように通常状態の所定の設定を行う
(ステップ322、420)。
ンドを受信した場合には、即座にCPUを起動させると
共に外部装置90を起動させるため、電源オフ状態から
速やかに通常状態へ復帰させることができる。また、C
PUがブート終了するまでにバッファ86Aが一杯にな
った場合には、受信データはバッファ86Bへ転送され
るため、CPUがブート終了するまでに受信したデータ
を取りこぼすのを防ぐことができる。
省電力状態から通常状態へ復帰する際の受信データの取
りこぼしを防ぐことができると共に、速やかに復帰する
ことができる、という効果を有する。
ある。
れる制御ルーチンのフローチャートである。
移図である。
ローチャートである。
ある。
フローチャートである。
フローチャートである。
Claims (4)
- 【請求項1】 データを処理する処理手段と、前記デー
タを記憶する主記憶手段とを含み、省電力モード時に前
記処理手段及び前記主記憶手段の電源をオフ状態にする
受信装置において、 前記省電力モード時にデータを受信した場合に前記処理
手段及び前記主記憶手段の電源をオン状態にさせる電源
制御手段と、 受信データを一時記憶するための副記憶手段と、 前記処理手段及び前記主記憶手段の電源をオン状態にさ
せてから前記主記憶手段が使用可能になるまで前記副記
憶手段に受信データを転送し、前記主記憶手段が使用可
能になった場合に前記副記憶手段に記憶された受信デー
タを前記主記憶手段へ転送する転送手段と、 を備えた受信装置。 - 【請求項2】 前記処理手段は、電源オン状態時に前記
主記憶手段のメモリチェックを含む立ち上げ処理を行
い、前記転送手段は、前記受信データを記憶するために
予め設定された前記主記憶手段の記憶領域のメモリチェ
ックが終了した時点で前記副記憶手段に記憶された受信
データを前記主記憶手段へ転送することを特徴とする請
求項1記載の受信装置。 - 【請求項3】 データを処理する処理手段と前記データ
を記憶する主記憶手段とを含む第1の装置と、前記第1
の装置に接続される少なくとも1つの第2の装置と、を
備え、省電力モード時に前記処理手段及び前記第2の装
置の電源をオフ状態にする通信装置において、 前記省電力モード時にデータを受信した場合に前記処理
手段の電源をオン状態にさせる電源制御手段と、 前記処理手段の電源をオン状態にさせたときに、電源オ
ン状態へ移行させるための起動開始通知を前記第2の装
置へ通知する通知手段と、 を備えた通信装置。 - 【請求項4】 受信データを一時記憶する副記憶手段
と、 前記処理手段の電源をオン状態にさせてから前記処理手
段が前記主記憶手段に記憶されたデータを読み出し可能
になるまで、前記主記憶手段の残り記憶容量に応じて前
記副記憶手段に受信データを転送する転送手段と、 をさらに備えたことを特徴とする請求項3記載の通信装
置。
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