JP2001257578A - ドライバ回路 - Google Patents
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- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
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- H03K19/01812—Interface arrangements with at least one differential stage
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
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Abstract
(57)【要約】
【課題】 回路の消費電力を抑制することができるとと
もに、部品コストを低減でき、高密度実装を可能とした
ドライバ回路を提供する。 【解決手段】 第１のトランジスタＱ３と、第２のトラ
ンジスタＱ４と、第３のトランジスタＱ１と、第４のト
ランジスタＱ２と、第１の抵抗ＲＯ２と、第２の抵抗Ｒ
Ｏ１と、第３の抵抗ＲＣとを具備し、第１ないし第４の
トランジスタのベ−ス部には、それぞれ第１ないし第４
の入力信号が入力され、第１および第２の入力信号はＤ
Ｃレベル、ＡＣレベルが同じで位相が逆、第３および第
４の入力信号はＤＣレベル、ＡＣレベルが同じで位相が
逆、かつ第１の入力信号と第４の入力信号の位相が同
じ、第２の入力信号と第３の入力信号の位相が同じとし
た。
もに、部品コストを低減でき、高密度実装を可能とした
ドライバ回路を提供する。 【解決手段】 第１のトランジスタＱ３と、第２のトラ
ンジスタＱ４と、第３のトランジスタＱ１と、第４のト
ランジスタＱ２と、第１の抵抗ＲＯ２と、第２の抵抗Ｒ
Ｏ１と、第３の抵抗ＲＣとを具備し、第１ないし第４の
トランジスタのベ−ス部には、それぞれ第１ないし第４
の入力信号が入力され、第１および第２の入力信号はＤ
Ｃレベル、ＡＣレベルが同じで位相が逆、第３および第
４の入力信号はＤＣレベル、ＡＣレベルが同じで位相が
逆、かつ第１の入力信号と第４の入力信号の位相が同
じ、第２の入力信号と第３の入力信号の位相が同じとし
た。
Description
【０００１】
【発明の属する技術分野】本発明は、正逆相の差動信号
を一対の伝送線路を介して差動伝送させるドライバ回路
に関するものである。
を一対の伝送線路を介して差動伝送させるドライバ回路
に関するものである。
【０００２】
【従来の技術】ＬＶＤＳ（Low Voltage Differential S
ignals）は、ＩＥＥＥで標準化が進められている小振幅
信号の高速伝送用インタ−フェ−スの規格である。この
規格は、ＣＭＯＳ（Complementaly Metal−Oxide Semic
onductor ）デバイスでの実現を前提に、同相ＤＣ電位
レベルやＡＣ振幅レベルが設定されている。
ignals）は、ＩＥＥＥで標準化が進められている小振幅
信号の高速伝送用インタ−フェ−スの規格である。この
規格は、ＣＭＯＳ（Complementaly Metal−Oxide Semic
onductor ）デバイスでの実現を前提に、同相ＤＣ電位
レベルやＡＣ振幅レベルが設定されている。
【０００３】ところで、光通信などの超高速デ−タ伝送
を行うＬＳＩ（Large Scale Ｉntegration ；大規模集
積回路）では、プロセスコスト削減のため移動度の低い
ホ−ルを（多数）キャリアとするトランジスタを形成す
るＢｉｐ型のＰＮＰＳＩプロセス、ＦＥＴ型のＰＭＯＳ
プロセス工程を用いずに、移動度の高い電子を（多数）
キャリアとするトランジスタだけを形成するＢｉｐ型の
ＮＰＮＳＩプロセス、ＨＴＢプロセス、ＦＥＴ型のＮＭ
ＯＳプロセス、ＭＥＳＦＥＴプロセス等を用いる。
を行うＬＳＩ（Large Scale Ｉntegration ；大規模集
積回路）では、プロセスコスト削減のため移動度の低い
ホ−ルを（多数）キャリアとするトランジスタを形成す
るＢｉｐ型のＰＮＰＳＩプロセス、ＦＥＴ型のＰＭＯＳ
プロセス工程を用いずに、移動度の高い電子を（多数）
キャリアとするトランジスタだけを形成するＢｉｐ型の
ＮＰＮＳＩプロセス、ＨＴＢプロセス、ＦＥＴ型のＮＭ
ＯＳプロセス、ＭＥＳＦＥＴプロセス等を用いる。
【０００４】しかし、従来の上記ＮＰＮＳＩプロセス等
の高速デ−タ伝送用プロセスを用いて実現されているＬ
ＶＤＳインタ−フェ−スでは、消費電流は従来のＰＥＣ
Ｌインタ−フェ−スと同等で、同相ＤＣ電位レベルやＡ
Ｃ振幅レベルのみを合わせた便宜的なＬＶＤＳインタ−
フェ−スであった。
の高速デ−タ伝送用プロセスを用いて実現されているＬ
ＶＤＳインタ−フェ−スでは、消費電流は従来のＰＥＣ
Ｌインタ−フェ−スと同等で、同相ＤＣ電位レベルやＡ
Ｃ振幅レベルのみを合わせた便宜的なＬＶＤＳインタ−
フェ−スであった。
【０００５】図９は、ＬＶＤＳインタ−フェ−スを実現
するＢｉｐ型のＮＰＮＳＩプロセスで構成した、従来の
差動伝送ドライバ回路の構成を示す回路図である。図９
に示すように、差動伝送ドライバ回路は、ドライバ回路
１０、一対の伝送線路１，２およびレシ−バ回路２０か
ら構成されている。ドライバ回路１０を構成するトラン
ジスタＱ１〜Ｑ６は、Ｂｉｐ型のＮＰＮトランジスタで
ある。
するＢｉｐ型のＮＰＮＳＩプロセスで構成した、従来の
差動伝送ドライバ回路の構成を示す回路図である。図９
に示すように、差動伝送ドライバ回路は、ドライバ回路
１０、一対の伝送線路１，２およびレシ−バ回路２０か
ら構成されている。ドライバ回路１０を構成するトラン
ジスタＱ１〜Ｑ６は、Ｂｉｐ型のＮＰＮトランジスタで
ある。
【０００６】ドライバ回路１０は、差動回路１１および
エミッタフォロワ回路１２から構成されている。差動回
路１１は、２つの入力端子から入力される２つの入力信
号ＶＩＮ＋，ＶＩＮ−を反転増幅する回路であり、トラ
ンジスタＱ１〜Ｑ４および抵抗Ｒ１〜Ｒ３から構成され
ている。一対のトランジスタＱ３，Ｑ４は、エミッタが
互いに接続（結合）され、ベ−スがそれぞれ２つの入力
端子と接続され、コレクタがそれぞれ抵抗Ｒ２，Ｒ３を
介して電源電圧ＶＣＣと接続されている。差動回路１１
の２つの出力端子は、それぞれ、一対のトランジスタＱ
３，Ｑ４のコレクタと抵抗Ｒ２，Ｒ３との接続点ａ，ｂ
から引き出されている。
エミッタフォロワ回路１２から構成されている。差動回
路１１は、２つの入力端子から入力される２つの入力信
号ＶＩＮ＋，ＶＩＮ−を反転増幅する回路であり、トラ
ンジスタＱ１〜Ｑ４および抵抗Ｒ１〜Ｒ３から構成され
ている。一対のトランジスタＱ３，Ｑ４は、エミッタが
互いに接続（結合）され、ベ−スがそれぞれ２つの入力
端子と接続され、コレクタがそれぞれ抵抗Ｒ２，Ｒ３を
介して電源電圧ＶＣＣと接続されている。差動回路１１
の２つの出力端子は、それぞれ、一対のトランジスタＱ
３，Ｑ４のコレクタと抵抗Ｒ２，Ｒ３との接続点ａ，ｂ
から引き出されている。
【０００７】トランジスタＱ１，Ｑ２および抵抗Ｒ１
は、定電流源回路として動作するものであり、トランジ
スタＱ１は、コレクタが抵抗Ｒ１を介して電源電圧ＶＣ
Ｃと接続され、エミッタが接地され、ベ−スがトランジ
スタＱ２のベ−スと接続されている。また、トランジス
タＱ１は、ベ−スとコレクタが接続（短絡）されてい
る。トランジスタＱ２は、コレクタが一対のトランジス
タＱ３，Ｑ４のエミッタ接続点と接続され、エミッタが
接地されている。
は、定電流源回路として動作するものであり、トランジ
スタＱ１は、コレクタが抵抗Ｒ１を介して電源電圧ＶＣ
Ｃと接続され、エミッタが接地され、ベ−スがトランジ
スタＱ２のベ−スと接続されている。また、トランジス
タＱ１は、ベ−スとコレクタが接続（短絡）されてい
る。トランジスタＱ２は、コレクタが一対のトランジス
タＱ３，Ｑ４のエミッタ接続点と接続され、エミッタが
接地されている。
【０００８】エミッタフォロワ回路１２は、負荷を駆動
するバッファとして動作するものであって、差動回路１
１から出力された２つの差動信号を一対の伝送線路１，
２に出力する。
するバッファとして動作するものであって、差動回路１
１から出力された２つの差動信号を一対の伝送線路１，
２に出力する。
【０００９】このエミッタフォロワ回路１２は、トラン
ジスタＱ５，Ｑ６から構成されている。トランジスタＱ
５，Ｑ６は、それぞれ、ベ−スが差動回路１１の出力端
子（一対のトランジスタＱ３，Ｑ４と抵抗Ｒ２，Ｒ３の
接続点ａ，ｂ）と接続され、コレクタが電源電圧ＶＣＣ
と接続され、エミッタが一対の伝送線路１，２と接続さ
れている。
ジスタＱ５，Ｑ６から構成されている。トランジスタＱ
５，Ｑ６は、それぞれ、ベ−スが差動回路１１の出力端
子（一対のトランジスタＱ３，Ｑ４と抵抗Ｒ２，Ｒ３の
接続点ａ，ｂ）と接続され、コレクタが電源電圧ＶＣＣ
と接続され、エミッタが一対の伝送線路１，２と接続さ
れている。
【００１０】レシ−バ回路２０は、テブナン終端回路２
１および終端抵抗ＲＯから構成されている。テブナン終
端回路２１は、一対の伝送線路１，２を介して伝送され
た差動信号をテブナン終端するとともに、伝送線路１，
２の直流（ＤＣ）レベルをレベルシフトさせる回路であ
る。テブナン終端回路２１は、直列接続された抵抗ＲＴ
１，ＲＴ３，ＲＴ５および直列接続された抵抗ＲＴ２，
ＲＴ４，ＲＴ６を、電源電圧ＶＣＣと接地電位との間に
並列に接続して構成している。伝送線路１は、抵抗ＲＴ
１，ＲＴ３の接続点に接続され、伝送線路２は、抵抗Ｒ
Ｔ２，ＲＴ４の接続点に接続されている。終端抵抗ＲＯ
は、１００Ωの抵抗であり、抵抗ＲＴ３，ＲＴ５の接続
点ｃと抵抗ＲＴ４，ＲＴ６の接続点ｄとの間に接続され
る。
１および終端抵抗ＲＯから構成されている。テブナン終
端回路２１は、一対の伝送線路１，２を介して伝送され
た差動信号をテブナン終端するとともに、伝送線路１，
２の直流（ＤＣ）レベルをレベルシフトさせる回路であ
る。テブナン終端回路２１は、直列接続された抵抗ＲＴ
１，ＲＴ３，ＲＴ５および直列接続された抵抗ＲＴ２，
ＲＴ４，ＲＴ６を、電源電圧ＶＣＣと接地電位との間に
並列に接続して構成している。伝送線路１は、抵抗ＲＴ
１，ＲＴ３の接続点に接続され、伝送線路２は、抵抗Ｒ
Ｔ２，ＲＴ４の接続点に接続されている。終端抵抗ＲＯ
は、１００Ωの抵抗であり、抵抗ＲＴ３，ＲＴ５の接続
点ｃと抵抗ＲＴ４，ＲＴ６の接続点ｄとの間に接続され
る。
【００１１】次に、動作について説明する。入力信号Ｖ
ＩＮ＋，ＶＩＮ−は、２つの入力端子から入力されると
差動回路１１のトランジスタＱ３，Ｑ４に出力される。
差動回路１１では、入力信号ＶＩＮ＋，ＶＩＮ−の信号
レベルに応じてトランジスタＱ３，Ｑ４が互いに逆動作
でオン・オフすることによって、定電流源回路から供給
される定電流（トランジスタＱ２に流れている電流）が
抵抗Ｒ２または抵抗Ｒ３に流れて、抵抗Ｒ２または抵抗
Ｒ３に電圧降下が発生する。差動回路１１は、抵抗Ｒ２
または抵抗Ｒ３の電圧降下を正逆相の差動信号として出
力端子からエミッタフォロワ回路１２に出力する。
ＩＮ＋，ＶＩＮ−は、２つの入力端子から入力されると
差動回路１１のトランジスタＱ３，Ｑ４に出力される。
差動回路１１では、入力信号ＶＩＮ＋，ＶＩＮ−の信号
レベルに応じてトランジスタＱ３，Ｑ４が互いに逆動作
でオン・オフすることによって、定電流源回路から供給
される定電流（トランジスタＱ２に流れている電流）が
抵抗Ｒ２または抵抗Ｒ３に流れて、抵抗Ｒ２または抵抗
Ｒ３に電圧降下が発生する。差動回路１１は、抵抗Ｒ２
または抵抗Ｒ３の電圧降下を正逆相の差動信号として出
力端子からエミッタフォロワ回路１２に出力する。
【００１２】エミッタフォロワ回路１２は、差動回路１
１から出力された正逆相の差動信号を一対の伝送線路
１，２を介してレシ−バ回路２０に伝送する。エミッタ
フォロワ回路１２は、バッファとして動作するものであ
る。
１から出力された正逆相の差動信号を一対の伝送線路
１，２を介してレシ−バ回路２０に伝送する。エミッタ
フォロワ回路１２は、バッファとして動作するものであ
る。
【００１３】ここで、ＬＶＤＳインタ−フェ−スの規格
では、ドライバ側の差動出力の信号レベルは、ドライバ
回路１０の接地電位（ＤＣレベル）１．２Ｖを基準にし
て１．０〜１．４Ｖと定められている。即ち、ＬＶＤＳ
インタ−フェ−スの規格では、差動信号の直流レベル
（ＤＣレベル）を１．２Ｖと、また差動信号の交流振幅
レベル（ＡＣ振幅レベル）をＭＡＸ０．４Ｖと規定して
いる。
では、ドライバ側の差動出力の信号レベルは、ドライバ
回路１０の接地電位（ＤＣレベル）１．２Ｖを基準にし
て１．０〜１．４Ｖと定められている。即ち、ＬＶＤＳ
インタ−フェ−スの規格では、差動信号の直流レベル
（ＤＣレベル）を１．２Ｖと、また差動信号の交流振幅
レベル（ＡＣ振幅レベル）をＭＡＸ０．４Ｖと規定して
いる。
【００１４】従って、ドライバ回路１０は、ＬＶＤＳイ
ンタ−フェ−スの規格のＡＣ振幅レベルがＭＡＸ０．４
Ｖとなるように、差動回路１１の抵抗Ｒ２，Ｒ３および
トランジスタＱ２が所定値に設定される（ここで、ＡＣ
振幅レベルは、定電流源回路から供給される定電流が抵
抗Ｒ２，Ｒ３に流れることによって発生した電圧降下値
で決定されるので、抵抗Ｒ２，Ｒ３の抵抗値および定電
流源回路が供給する定電流の電流値を変えることによ
り、ＡＣ振幅レベルを設定できる）。
ンタ−フェ−スの規格のＡＣ振幅レベルがＭＡＸ０．４
Ｖとなるように、差動回路１１の抵抗Ｒ２，Ｒ３および
トランジスタＱ２が所定値に設定される（ここで、ＡＣ
振幅レベルは、定電流源回路から供給される定電流が抵
抗Ｒ２，Ｒ３に流れることによって発生した電圧降下値
で決定されるので、抵抗Ｒ２，Ｒ３の抵抗値および定電
流源回路が供給する定電流の電流値を変えることによ
り、ＡＣ振幅レベルを設定できる）。
【００１５】また、ＬＶＤＳインタ−フェ−スの規格の
ＤＣレベルが１．２Ｖになるように、テブナン終端回路
２１の抵抗ＲＴ３，ＲＴ４が所定値に設定されている。
即ち、ドライバ側の差動出力の信号レベルは、レシ−バ
回路２０のテブナン終端回路２１の接続点ｃ，ｄの電位
（即ち、電源電圧ＶＣＣが抵抗Ｒ２，Ｒ３で電圧降下さ
れ、エミッタフォロワ回路１２のトランジスタＱ５，Ｑ
６でＶｂｅ（約０．８Ｖ）電圧降下され、伝送線路１，
２で電圧降下され、さらにテブナン終端回路２１の抵抗
ＲＴ３，ＲＴ４で電圧降下された電位）である。従っ
て、抵抗ＲＴ３，ＲＴ４を所定値に設定して、抵抗ＲＴ
３，ＲＴ４の電圧降下値を変えることにより、テブナン
終端回路２１の接続点ｃ，ｄの電位が１．２Ｖとなるよ
うにレベルシフトすることができる。
ＤＣレベルが１．２Ｖになるように、テブナン終端回路
２１の抵抗ＲＴ３，ＲＴ４が所定値に設定されている。
即ち、ドライバ側の差動出力の信号レベルは、レシ−バ
回路２０のテブナン終端回路２１の接続点ｃ，ｄの電位
（即ち、電源電圧ＶＣＣが抵抗Ｒ２，Ｒ３で電圧降下さ
れ、エミッタフォロワ回路１２のトランジスタＱ５，Ｑ
６でＶｂｅ（約０．８Ｖ）電圧降下され、伝送線路１，
２で電圧降下され、さらにテブナン終端回路２１の抵抗
ＲＴ３，ＲＴ４で電圧降下された電位）である。従っ
て、抵抗ＲＴ３，ＲＴ４を所定値に設定して、抵抗ＲＴ
３，ＲＴ４の電圧降下値を変えることにより、テブナン
終端回路２１の接続点ｃ，ｄの電位が１．２Ｖとなるよ
うにレベルシフトすることができる。
【００１６】このように、ドライバ回路１０の差動回路
１１およびエミッタフォロワ回路１２は、電源電圧ＶＣ
Ｃとして正電位を与えることにより、ＤＣレベルをレベ
ルシフトさせたＰＥＣＬ（Pseudo Emitter Coupled Log
ic）回路を構成している。ＰＥＣＬ回路は、ＥＣＬ（Em
itter Coupled Logic ）回路のＤＣレベルが負電位側に
あるが、このＥＣＬ回路のＤＣレベルを正電位側にレベ
ルシフトした回路である。
１１およびエミッタフォロワ回路１２は、電源電圧ＶＣ
Ｃとして正電位を与えることにより、ＤＣレベルをレベ
ルシフトさせたＰＥＣＬ（Pseudo Emitter Coupled Log
ic）回路を構成している。ＰＥＣＬ回路は、ＥＣＬ（Em
itter Coupled Logic ）回路のＤＣレベルが負電位側に
あるが、このＥＣＬ回路のＤＣレベルを正電位側にレベ
ルシフトした回路である。
【００１７】伝送線路１，２には、テブナン終端回路に
ドライバ回路１０からシンク電流（駆動電流）が流され
ている。このシンク電流は、３５ｍＡ〜４０ｍＡ程度あ
る。
ドライバ回路１０からシンク電流（駆動電流）が流され
ている。このシンク電流は、３５ｍＡ〜４０ｍＡ程度あ
る。
【００１８】レシ−バ回路２０のテブナン終端回路２１
は、伝送線路１，２を介して伝送された差動信号がレシ
−バ回路２０で反射しないように、インピ−ダンスの整
合を行う。例えば、伝送線路１，２の特性インピ−ダン
スが５０Ωの場合、テブナン終端回路２１の抵抗ＲＴ
１，ＲＴ３，ＲＴ５は、５０Ω（抵抗ＲＴ１と抵抗ＲＴ
３，ＲＴ５との並列接続の合成抵抗が５０Ω）となるよ
うに、また、抵抗ＲＴ２，ＲＴ４，ＲＴ６も５０Ω（抵
抗ＲＴ２と抵抗ＲＴ４，ＲＴ６との並列接続の合成抵抗
が５０Ω）となるように、抵抗値が設定される。出力信
号は、テブナン終端回路２１でレベルシフトされた後、
終端抵抗に所望の信号電圧を発生する。
は、伝送線路１，２を介して伝送された差動信号がレシ
−バ回路２０で反射しないように、インピ−ダンスの整
合を行う。例えば、伝送線路１，２の特性インピ−ダン
スが５０Ωの場合、テブナン終端回路２１の抵抗ＲＴ
１，ＲＴ３，ＲＴ５は、５０Ω（抵抗ＲＴ１と抵抗ＲＴ
３，ＲＴ５との並列接続の合成抵抗が５０Ω）となるよ
うに、また、抵抗ＲＴ２，ＲＴ４，ＲＴ６も５０Ω（抵
抗ＲＴ２と抵抗ＲＴ４，ＲＴ６との並列接続の合成抵抗
が５０Ω）となるように、抵抗値が設定される。出力信
号は、テブナン終端回路２１でレベルシフトされた後、
終端抵抗に所望の信号電圧を発生する。
【００１９】
【発明が解決しようとする課題】しかし、上記のような
従来のドライバ回路１０では、３５ｍＡ〜４０ｍＡ程度
のシンク電流（駆動電流）を伝送線路１，２に流してお
く必要があり、またドライバ回路１０停止時でも常にシ
ンク電流が流しておく必要があり消費電力が増大してし
まうという課題があった。
従来のドライバ回路１０では、３５ｍＡ〜４０ｍＡ程度
のシンク電流（駆動電流）を伝送線路１，２に流してお
く必要があり、またドライバ回路１０停止時でも常にシ
ンク電流が流しておく必要があり消費電力が増大してし
まうという課題があった。
【００２０】また、従来のドライバ回路１０では、イン
ピ−ダンス整合を行うとともに、ＤＣレベルのレベルシ
フトを行うために、ドライバ回路１０の外部にテブナン
終端回路２１の抵抗ＲＴ１〜ＲＴ６を設ける必要があ
り、部品コストが嵩み、高密度実装に不向きであるとい
う課題があった。
ピ−ダンス整合を行うとともに、ＤＣレベルのレベルシ
フトを行うために、ドライバ回路１０の外部にテブナン
終端回路２１の抵抗ＲＴ１〜ＲＴ６を設ける必要があ
り、部品コストが嵩み、高密度実装に不向きであるとい
う課題があった。
【００２１】本発明は、上記課題を解決するためになさ
れたものであり、回路の消費電力を抑制することができ
るとともに、部品コストを低減でき、高密度実装を可能
としたドライバ回路を提供することを目的とする。
れたものであり、回路の消費電力を抑制することができ
るとともに、部品コストを低減でき、高密度実装を可能
としたドライバ回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】請求項１記載の発明に係
るドライバ回路は、本発明は、コレクタ部が正電源に接
続された第１のＮＰＮバイポ−ラ型トランジスタと、コ
レクタ部が正電源に接続された第２のＮＰＮバイポ−ラ
型トランジスタと、コレクタ部が第１の信号出力端子に
接続された第３のＮＰＮバイポ−ラ型トランジスタと、
コレクタ部が第２の信号出力端子に接続された第４のＮ
ＰＮバイポ−ラ型トランジスタと、一端が第１のＮＰＮ
バイポ−ラ型トランジスタのエミッタ部に接続され、他
端が第３のＮＰＮバイポ−ラ型トランジスタのコレクタ
部に接続される第１の抵抗と、一端が第２のＮＰＮバイ
ポ−ラ型トランジスタのエミッタ部に接続され、他端が
第４のＮＰＮバイポ−ラ型トランジスタのコレクタ部に
接続される第２の抵抗と、一端が第３のＮＰＮバイポ−
ラ型トランジスタと第４のＮＰＮバイポ−ラ型トランジ
スタそれぞれのエミッタ部に、他端がグランド電位に接
続される第３の抵抗とを具備し、第１のＮＰＮバイポ−
ラ型トランジスタのベ−ス部には第１の入力信号が、第
２のＮＰＮバイポ−ラ型トランジスタのベ−ス部には第
２の入力信号が、第３のＮＰＮバイポ−ラ型トランジス
タのベ−ス部には第３の入力信号が、第４のＮＰＮバイ
ポ−ラ型トランジスタのベ−ス部には第４の入力信号が
それぞれ入力され、第１の入力信号と第２の入力信号は
ＤＣレベル、ＡＣレベルが同じで位相が逆、第３の入力
信号と第４の入力信号はＤＣレベル、ＡＣレベルが同じ
で位相が逆、かつ第１の入力信号と第４の入力信号の位
相が同じ、第２の入力信号と第３の入力信号の位相が同
じであるとしたものである。
るドライバ回路は、本発明は、コレクタ部が正電源に接
続された第１のＮＰＮバイポ−ラ型トランジスタと、コ
レクタ部が正電源に接続された第２のＮＰＮバイポ−ラ
型トランジスタと、コレクタ部が第１の信号出力端子に
接続された第３のＮＰＮバイポ−ラ型トランジスタと、
コレクタ部が第２の信号出力端子に接続された第４のＮ
ＰＮバイポ−ラ型トランジスタと、一端が第１のＮＰＮ
バイポ−ラ型トランジスタのエミッタ部に接続され、他
端が第３のＮＰＮバイポ−ラ型トランジスタのコレクタ
部に接続される第１の抵抗と、一端が第２のＮＰＮバイ
ポ−ラ型トランジスタのエミッタ部に接続され、他端が
第４のＮＰＮバイポ−ラ型トランジスタのコレクタ部に
接続される第２の抵抗と、一端が第３のＮＰＮバイポ−
ラ型トランジスタと第４のＮＰＮバイポ−ラ型トランジ
スタそれぞれのエミッタ部に、他端がグランド電位に接
続される第３の抵抗とを具備し、第１のＮＰＮバイポ−
ラ型トランジスタのベ−ス部には第１の入力信号が、第
２のＮＰＮバイポ−ラ型トランジスタのベ−ス部には第
２の入力信号が、第３のＮＰＮバイポ−ラ型トランジス
タのベ−ス部には第３の入力信号が、第４のＮＰＮバイ
ポ−ラ型トランジスタのベ−ス部には第４の入力信号が
それぞれ入力され、第１の入力信号と第２の入力信号は
ＤＣレベル、ＡＣレベルが同じで位相が逆、第３の入力
信号と第４の入力信号はＤＣレベル、ＡＣレベルが同じ
で位相が逆、かつ第１の入力信号と第４の入力信号の位
相が同じ、第２の入力信号と第３の入力信号の位相が同
じであるとしたものである。
【００２３】請求項２記載の発明に係るドライバ回路
は、第１の抵抗と第１のＮＰＮバイポ−ラ型トランジス
タのエミッタ抵抗を合わせて５０Ωに、第２の抵抗と第
２のＮＰＮバイポ−ラ型トランジスタのエミッタ抵抗を
合わせて５０Ωにそれぞれ第１の抵抗値と第２の抵抗値
を設定することを特徴とするものである。
は、第１の抵抗と第１のＮＰＮバイポ−ラ型トランジス
タのエミッタ抵抗を合わせて５０Ωに、第２の抵抗と第
２のＮＰＮバイポ−ラ型トランジスタのエミッタ抵抗を
合わせて５０Ωにそれぞれ第１の抵抗値と第２の抵抗値
を設定することを特徴とするものである。
【００２４】請求項３記載の発明に係るドライバ回路
は、第１の入力信号、第２の入力信号、第３の入力信
号、第４の入力信号がそれぞれ入力され、第１の信号出
力端子と第２の信号出力端子から差動信号が出力される
というＡＣ動作しているとき、第３の入力信号及び第４
の入力信号の電圧と第３の抵抗で決まる第３の抵抗を流
れる第１の電流と、第１の信号出力端子と第２の信号出
力端子間に流れる第２の電流と、第１の抵抗、第２の抵
抗それぞれを流れる第３の電流が同じになるように、第
１の入力信号及び第２の入力信号のＤＣ電圧レベルとＡ
Ｃ電圧レベルが設定されることを特徴とするものであ
る。
は、第１の入力信号、第２の入力信号、第３の入力信
号、第４の入力信号がそれぞれ入力され、第１の信号出
力端子と第２の信号出力端子から差動信号が出力される
というＡＣ動作しているとき、第３の入力信号及び第４
の入力信号の電圧と第３の抵抗で決まる第３の抵抗を流
れる第１の電流と、第１の信号出力端子と第２の信号出
力端子間に流れる第２の電流と、第１の抵抗、第２の抵
抗それぞれを流れる第３の電流が同じになるように、第
１の入力信号及び第２の入力信号のＤＣ電圧レベルとＡ
Ｃ電圧レベルが設定されることを特徴とするものであ
る。
【００２５】請求項４記載の発明に係るドライバ回路
は、コレクタ部が正電源に接続された第５のＮＰＮバイ
ポ−ラ型トランジスタと、コレクタ部が正電源に接続さ
れた第６のＮＰＮバイポ−ラ型トランジスタと、一端が
第５のＮＰＮバイポ−ラ型トランジスタのエミッタ部に
接続された第４の抵抗と、一端が第６のＮＰＮバイポ−
ラ型トランジスタのエミッタ部に接続された第５の抵抗
と、コレクタ部が第４の抵抗の他端及び第３のＮＰＮバ
イポ−ラ型トランジスタのベ−ス部に接続され、エミッ
タ部がグランド電位に接続され、ベ−ス部が第１の基準
電流源に接続された第７のＮＰＮバイポ−ラ型トランジ
スタと、コレクタ部が第５の抵抗の他端及び第４のＮＰ
Ｎバイポ−ラ型トランジスタのベ−ス部に接続され、エ
ミッタ部がグランド電位に接続され、ベ−ス部が第１の
基準電流源に接続された第８のＮＰＮバイポ−ラ型トラ
ンジスタとを具備し、第５のＮＰＮバイポ−ラ型トラン
ジスタのｎベ−ス部には第５の入力信号が、第６のＮＰ
Ｎバイポ−ラ型トランジスタのベ−ス部には第６の入力
信号がそれぞれ入力され、第１の入力信号と該第６の入
力信号が同相、第２の入力信号と第５の入力信号が同相
であることを特徴とするものである。
は、コレクタ部が正電源に接続された第５のＮＰＮバイ
ポ−ラ型トランジスタと、コレクタ部が正電源に接続さ
れた第６のＮＰＮバイポ−ラ型トランジスタと、一端が
第５のＮＰＮバイポ−ラ型トランジスタのエミッタ部に
接続された第４の抵抗と、一端が第６のＮＰＮバイポ−
ラ型トランジスタのエミッタ部に接続された第５の抵抗
と、コレクタ部が第４の抵抗の他端及び第３のＮＰＮバ
イポ−ラ型トランジスタのベ−ス部に接続され、エミッ
タ部がグランド電位に接続され、ベ−ス部が第１の基準
電流源に接続された第７のＮＰＮバイポ−ラ型トランジ
スタと、コレクタ部が第５の抵抗の他端及び第４のＮＰ
Ｎバイポ−ラ型トランジスタのベ−ス部に接続され、エ
ミッタ部がグランド電位に接続され、ベ−ス部が第１の
基準電流源に接続された第８のＮＰＮバイポ−ラ型トラ
ンジスタとを具備し、第５のＮＰＮバイポ−ラ型トラン
ジスタのｎベ−ス部には第５の入力信号が、第６のＮＰ
Ｎバイポ−ラ型トランジスタのベ−ス部には第６の入力
信号がそれぞれ入力され、第１の入力信号と該第６の入
力信号が同相、第２の入力信号と第５の入力信号が同相
であることを特徴とするものである。
【００２６】請求項５の発明に係るドライバ回路は、第
４の抵抗に並設された第１の容量と、第５の抵抗に並設
された第２の容量とを具備することを特徴とするもので
ある。
４の抵抗に並設された第１の容量と、第５の抵抗に並設
された第２の容量とを具備することを特徴とするもので
ある。
【００２７】請求項６の発明に係るドライバ回路は、一
端が正電源に接続された第６の抵抗と、一端が第６の抵
抗の他端に接続され、他端が第５のＮＰＮバイポ−ラ型
トランジスタのベ−ス部に接続される第７の抵抗と、一
端が第６の抵抗の他端に接続され、他端が第６のＮＰＮ
バイポ−ラ型トランジスタのベ−ス部に接続される第８
の抵抗と、一端が第７の抵抗の他端に接続される第９の
抵抗と、一端が第８の抵抗の他端に接続される第１０の
抵抗と、コレクタ部が第９の抵抗の他端に接続され、ベ
−ス部には第６の入力信号が入力される第９のＮＰＮバ
イポ−ラ型トランジスタと、コレクタ部が第１０の抵抗
の他端に接続され、ベ−ス部には第７の入力信号が入力
される第１０のＮＰＮバイポ−ラ型トランジスタと、コ
レクタ部が第９のＮＰＮバイポ−ラ型トランジスタと第
１０のＮＰＮバイポ−ラ型トランジスタそれぞれのエミ
ッタ部に接続され、ベ−ス部には第１の基準電流源が接
続され、エミッタ部がグランド電位に接続される第１１
のＮＰＮバイポ−ラ型トランジスタとを具備するもので
ある。
端が正電源に接続された第６の抵抗と、一端が第６の抵
抗の他端に接続され、他端が第５のＮＰＮバイポ−ラ型
トランジスタのベ−ス部に接続される第７の抵抗と、一
端が第６の抵抗の他端に接続され、他端が第６のＮＰＮ
バイポ−ラ型トランジスタのベ−ス部に接続される第８
の抵抗と、一端が第７の抵抗の他端に接続される第９の
抵抗と、一端が第８の抵抗の他端に接続される第１０の
抵抗と、コレクタ部が第９の抵抗の他端に接続され、ベ
−ス部には第６の入力信号が入力される第９のＮＰＮバ
イポ−ラ型トランジスタと、コレクタ部が第１０の抵抗
の他端に接続され、ベ−ス部には第７の入力信号が入力
される第１０のＮＰＮバイポ−ラ型トランジスタと、コ
レクタ部が第９のＮＰＮバイポ−ラ型トランジスタと第
１０のＮＰＮバイポ−ラ型トランジスタそれぞれのエミ
ッタ部に接続され、ベ−ス部には第１の基準電流源が接
続され、エミッタ部がグランド電位に接続される第１１
のＮＰＮバイポ−ラ型トランジスタとを具備するもので
ある。
【００２８】請求項７の発明に係るドライバ回路は、コ
レクタ部が第６の抵抗の他端に接続され、ベ−ス部には
第１の基準電流源が接続され、エミッタ部がグランド電
位に接続される第１２のＮＰＮバイポ−ラ型トランジス
タとを具備するものである。
レクタ部が第６の抵抗の他端に接続され、ベ−ス部には
第１の基準電流源が接続され、エミッタ部がグランド電
位に接続される第１２のＮＰＮバイポ−ラ型トランジス
タとを具備するものである。
【００２９】請求項８の発明に係るドライバ回路は、一
端が正電源に接続された第１１の抵抗と、第１１の抵抗
の他端にコレクタ部とベ−ス部をそれぞれ接続した第１
３のＮＰＮバイポ−ラ型トランジスタと、コレクタ部を
第１３のＮＰＮバイポ−ラ型トランジスタのコレクタ
部、ベ−ス部それぞれに接続し、ベ−ス部を第１３のＮ
ＰＮバイポ−ラ型トランジスタのエミッタ部に接続し、
エミッタ部がグランド電位に接続された第１４のＮＰＮ
バイポ−ラ型トランジスタから構成され、出力部が第１
４のＮＰＮバイポ−ラ型トランジスタのベ−ス部となる
第１の基準電流源を具備するものである。
端が正電源に接続された第１１の抵抗と、第１１の抵抗
の他端にコレクタ部とベ−ス部をそれぞれ接続した第１
３のＮＰＮバイポ−ラ型トランジスタと、コレクタ部を
第１３のＮＰＮバイポ−ラ型トランジスタのコレクタ
部、ベ−ス部それぞれに接続し、ベ−ス部を第１３のＮ
ＰＮバイポ−ラ型トランジスタのエミッタ部に接続し、
エミッタ部がグランド電位に接続された第１４のＮＰＮ
バイポ−ラ型トランジスタから構成され、出力部が第１
４のＮＰＮバイポ−ラ型トランジスタのベ−ス部となる
第１の基準電流源を具備するものである。
【００３０】請求項９の発明に係るドライバ回路は、例
えば図８に示すような、第１のＮＰＮバイポ−ラ型トラ
ンジスタのベ−ス部には第１の信号に変えて第５の入力
信号が入力され、第２のＮＰＮバイポ−ラ型トランジス
タのベ−ス部には第２の信号に変えて第６の入力信号が
入力されるものである。
えば図８に示すような、第１のＮＰＮバイポ−ラ型トラ
ンジスタのベ−ス部には第１の信号に変えて第５の入力
信号が入力され、第２のＮＰＮバイポ−ラ型トランジス
タのベ−ス部には第２の信号に変えて第６の入力信号が
入力されるものである。
【００３１】請求項１０の発明に係るドライバ回路は、
例えば図７に示すような、ＮＰＮバイポ−ラ型トランジ
スタに変えて、ＮＭＯＳトランジスタまたはＮｃｈＦＥ
Ｔ型トランジスタを用いるようにしたものである。
例えば図７に示すような、ＮＰＮバイポ−ラ型トランジ
スタに変えて、ＮＭＯＳトランジスタまたはＮｃｈＦＥ
Ｔ型トランジスタを用いるようにしたものである。
【００３２】
【発明の実施の形態】以下、本発明の実施の一形態を説
明する。 実施の形態１．図１は、本発明の実施の形態１によるド
ライバ回路の構成を示す回路図である。図３は図１の説
明のための回路図である。図３に示すように、本発明の
ドライバ回路はリファレンス電源１００、レベル調整１
０１、差動回路１０２、レベルシフト回路１０３、出力
段１０４から構成され、出力部には伝送線路１０５を介
して終端抵抗１０６で終端される。
明する。 実施の形態１．図１は、本発明の実施の形態１によるド
ライバ回路の構成を示す回路図である。図３は図１の説
明のための回路図である。図３に示すように、本発明の
ドライバ回路はリファレンス電源１００、レベル調整１
０１、差動回路１０２、レベルシフト回路１０３、出力
段１０４から構成され、出力部には伝送線路１０５を介
して終端抵抗１０６で終端される。
【００３３】リファレンス電源１００は差動回路１０
２、レベルシフト回路１０３、レベル調整１０１のリフ
ァレンスとなり、かつレベル調整１０１と合わせて電
源、温度が変動した場合にドライバ回路出力電圧が変動
することを抑圧する。
２、レベルシフト回路１０３、レベル調整１０１のリフ
ァレンスとなり、かつレベル調整１０１と合わせて電
源、温度が変動した場合にドライバ回路出力電圧が変動
することを抑圧する。
【００３４】差動回路１０２、レベルシフト回路１０３
及び出力段１０４は入力信号ＶＩＮ＋、ＶＩＮ−に従っ
てＬＶＤＳレベルの信号を出力する。
及び出力段１０４は入力信号ＶＩＮ＋、ＶＩＮ−に従っ
てＬＶＤＳレベルの信号を出力する。
【００３５】ドライバ回路の出力抵抗は、それぞれ、ト
ランジスタＱ３の出力抵抗＋抵抗ＲＯ１、及びトランジ
スタＱ４の出力抵抗および抵抗ＲＯ２で設定する。
ランジスタＱ３の出力抵抗＋抵抗ＲＯ１、及びトランジ
スタＱ４の出力抵抗および抵抗ＲＯ２で設定する。
【００３６】つまり、ドライバ回路の出力部各々の出力
抵抗値を所定値（５０Ω）に設定することにより、伝送
線路１０５の特性インピ−ダンス及び終端抵抗ＲＴ（１
００Ω）と整合させる。
抵抗値を所定値（５０Ω）に設定することにより、伝送
線路１０５の特性インピ−ダンス及び終端抵抗ＲＴ（１
００Ω）と整合させる。
【００３７】次に、動作について説明する。以下、具体
的にＤＣ特性およびＡＣ特性に分けて説明する。 （１）ＤＣ特性 簡単のため全トランジスタのベ−ス・エミッタ間電圧を
Ｖｂｅとし、入力信号ＶＩＮ＋、ＶＩＮ−はバランスさ
れているとする。
的にＤＣ特性およびＡＣ特性に分けて説明する。 （１）ＤＣ特性 簡単のため全トランジスタのベ−ス・エミッタ間電圧を
Ｖｂｅとし、入力信号ＶＩＮ＋、ＶＩＮ−はバランスさ
れているとする。
【００３８】図３に示すように、ノ−ドＮ７の電位は、
電源電圧の変動に応じてＩ３、Ｉ４も変動することによ
り一定に保たれる。なお、図３において、Ｖ（＋）はＶ
ＣＣ＋変動、Ｖ（Ｔ）はＶＣＣ変動無し、Ｖ（−）はＶ
ＣＣ−変動、Ｉ３（＋）、Ｉ４（＋）はＶＣＣ＋変動時
にＱ１１、Ｑ１３それぞれを流れる電流、Ｉ３（Ｔ）、
Ｉ４（Ｔ）はＶＣＣ変動無し時にＱ１１、Ｑ１３それぞ
れを流れる電流、Ｉ３（−）、Ｉ４（−）はＶＣＣ−変
動時にＱ１１、Ｑ１３それぞれを流れる電流である。
電源電圧の変動に応じてＩ３、Ｉ４も変動することによ
り一定に保たれる。なお、図３において、Ｖ（＋）はＶ
ＣＣ＋変動、Ｖ（Ｔ）はＶＣＣ変動無し、Ｖ（−）はＶ
ＣＣ−変動、Ｉ３（＋）、Ｉ４（＋）はＶＣＣ＋変動時
にＱ１１、Ｑ１３それぞれを流れる電流、Ｉ３（Ｔ）、
Ｉ４（Ｔ）はＶＣＣ変動無し時にＱ１１、Ｑ１３それぞ
れを流れる電流、Ｉ３（−）、Ｉ４（−）はＶＣＣ−変
動時にＱ１１、Ｑ１３それぞれを流れる電流である。
【００３９】各々のノ−ド電圧をＶ（ノ−ド）とする
と、 Ｖ（Ｎ７）＝ＶＣＣ−Ｒ３×（Ｉ３＋Ｉ４）・・・・（１） Ｖ（Ｎ５）＝Ｖ(Ｎ７)−Ｒ５×Ｉ３・・・・・・・・（２） Ｖ（Ｎ３）＝Ｖ(Ｎ７)−（Ｒ５＋Ｒ７）×Ｉ３・・・（３） Ｖ（Ｎ１）＝Ｖ(Ｎ５)−Ｖｂｅ−Ｒ１×Ｉ１・・・・（４） となる。
と、 Ｖ（Ｎ７）＝ＶＣＣ−Ｒ３×（Ｉ３＋Ｉ４）・・・・（１） Ｖ（Ｎ５）＝Ｖ(Ｎ７)−Ｒ５×Ｉ３・・・・・・・・（２） Ｖ（Ｎ３）＝Ｖ(Ｎ７)−（Ｒ５＋Ｒ７）×Ｉ３・・・（３） Ｖ（Ｎ１）＝Ｖ(Ｎ５)−Ｖｂｅ−Ｒ１×Ｉ１・・・・（４） となる。
【００４０】 ここで、ＩＣ＝｛Ｖ（Ｎ１）−Ｖｂｅ−０（ＧＮＤ）｝／ＲＣ・・・・（５） となる。よって、 Ｖ（ＯＭ）＝Ｖ（Ｎ３）−Ｖｂｅ−ＲＯ１×ＩＣ／２・・・・・（６） である。
【００４１】これから、ＬＶＤＳのＤＣレベルの規格に
合うように各部定数を調整してＶ（ＯＭ）＝１．２Ｖと
設定する。
合うように各部定数を調整してＶ（ＯＭ）＝１．２Ｖと
設定する。
【００４２】また、（３）、（５）式よりＩCは２×Ｖ
ｂｅの温度特性を持つが、リファレンス電源１００を用
いることにより２×Ｖｂｅの温度特性を抑圧することが
でき、すなわち出力ＤＣ、ＡＣレベルの温度変動を抑圧
できる。
ｂｅの温度特性を持つが、リファレンス電源１００を用
いることにより２×Ｖｂｅの温度特性を抑圧することが
でき、すなわち出力ＤＣ、ＡＣレベルの温度変動を抑圧
できる。
【００４３】（２）ＡＣ特性差動回路１０２の入力部に
図４に示す電圧信号が入力されると、Ｎ１〜Ｎ６の各ノ
−ド電圧は図５に示すように変化して、図６のように出
力される。つまり、時間ｔにＶＩＮ＋にＨ、ＶＩＮ−に
Ｌが入力された場合、出力段１０４のＱ２、Ｑ４には
Ｈ、Ｑ１、Ｑ３それぞれのベ−スにはＬが入力され、 Ｖ(ＯＰ、ｔ)＝Ｖ（Ｎ４、ｔ）−Ｖｂｅ−ＲＯ２×ＩＣ‘・・・（７） Ｖ(ＯＭ、ｔ)＝Ｖ（Ｎ３、ｔ）−Ｖｂｅ−ＲＯ１×ＩＣ“・・・（８） となる。但し、ＩＣ‘＋ＩＣ“＝ＩＣである。
図４に示す電圧信号が入力されると、Ｎ１〜Ｎ６の各ノ
−ド電圧は図５に示すように変化して、図６のように出
力される。つまり、時間ｔにＶＩＮ＋にＨ、ＶＩＮ−に
Ｌが入力された場合、出力段１０４のＱ２、Ｑ４には
Ｈ、Ｑ１、Ｑ３それぞれのベ−スにはＬが入力され、 Ｖ(ＯＰ、ｔ)＝Ｖ（Ｎ４、ｔ）−Ｖｂｅ−ＲＯ２×ＩＣ‘・・・（７） Ｖ(ＯＭ、ｔ)＝Ｖ（Ｎ３、ｔ）−Ｖｂｅ−ＲＯ１×ＩＣ“・・・（８） となる。但し、ＩＣ‘＋ＩＣ“＝ＩＣである。
【００４４】ここで、ＬＶＤＳのＡＣレベルの規格に合
うように各部定数を調整してＶ(ＯＰ、ｔ)−Ｖ(ＯＭ、
ｔ)≦０．４Ｖとする。
うように各部定数を調整してＶ(ＯＰ、ｔ)−Ｖ(ＯＭ、
ｔ)≦０．４Ｖとする。
【００４５】さらに、Ｖ(ＯＭ、ｔ)≒Ｖ（Ｎ３、ｔ）と
なるようにレベルを調整するとＩＣ“≒０となるから、
キルヒホッフの電流則から ＩＣ‘＝ＩＣ＝ＩＯ・・・・・・・・（９） となり出力段を流れる電流と終端抵抗を流れる電流は同
じになり、低消費電流化が実現できる。また、容量Ｃ
１、Ｃ２はスピ−ドアップコンデンサとして作用する。
なるようにレベルを調整するとＩＣ“≒０となるから、
キルヒホッフの電流則から ＩＣ‘＝ＩＣ＝ＩＯ・・・・・・・・（９） となり出力段を流れる電流と終端抵抗を流れる電流は同
じになり、低消費電流化が実現できる。また、容量Ｃ
１、Ｃ２はスピ−ドアップコンデンサとして作用する。
【００４６】なお、後述する図８に示したドライバ回路
は、ＡＣ、ＤＣレベルの変換法を抵抗の接続法によって
変えたものであり動作は同じである。
は、ＡＣ、ＤＣレベルの変換法を抵抗の接続法によって
変えたものであり動作は同じである。
【００４７】以上のように、この実施の形態１によれ
ば、終端抵抗ＲＴを流れる電流と出力段１０５を流れる
電流が同じとなり、シンク電流を必要とせず従来のシン
ク電流３５ｍＡ〜４０ｍＡを必要とするドライバ回路１
０に対して消費電流を１／１０程度にすることができ
る。
ば、終端抵抗ＲＴを流れる電流と出力段１０５を流れる
電流が同じとなり、シンク電流を必要とせず従来のシン
ク電流３５ｍＡ〜４０ｍＡを必要とするドライバ回路１
０に対して消費電流を１／１０程度にすることができ
る。
【００４８】また、ドライバ回路内部でインピ−ダンス
整合とＬＶＤＳインタ−フェ−ス規格の接地電位（ＤＣ
レベル）を設定可能にしたので、従来のドライバ回路１
０で必要であったテブナン終端回路２１等の外付け抵抗
ＲＴ１〜ＲＴ６が不要となり、部品コストを低減するこ
とができるとともに、高密度実装を実現することができ
る。
整合とＬＶＤＳインタ−フェ−ス規格の接地電位（ＤＣ
レベル）を設定可能にしたので、従来のドライバ回路１
０で必要であったテブナン終端回路２１等の外付け抵抗
ＲＴ１〜ＲＴ６が不要となり、部品コストを低減するこ
とができるとともに、高密度実装を実現することができ
る。
【００４９】実施の形態２．図７は、この発明の実施の
形態２による差動伝送回路の構成を示す回路図である。
図１のＢｉｐ型のＮＰＮトランジスタをＮＭＯＳトラン
ジスタＮ１〜Ｎ１４で置き換えたものであり、Ｖｂｅに
対応するものとしては閾値電圧Ｖｔとなる。なお、化合
物のＮＰＮバイポーラ型トランジスタをＮｃｈＦＥＴ型
トランジスタに置き換える構成としてもよい。
形態２による差動伝送回路の構成を示す回路図である。
図１のＢｉｐ型のＮＰＮトランジスタをＮＭＯＳトラン
ジスタＮ１〜Ｎ１４で置き換えたものであり、Ｖｂｅに
対応するものとしては閾値電圧Ｖｔとなる。なお、化合
物のＮＰＮバイポーラ型トランジスタをＮｃｈＦＥＴ型
トランジスタに置き換える構成としてもよい。
【００５０】実施の形態３．図８は、この発明の実施の
形態３による差動伝送回路の構成を示す回路図である。
図１に対して抵抗によるレベルシフトの方法を変えたも
のである。
形態３による差動伝送回路の構成を示す回路図である。
図１に対して抵抗によるレベルシフトの方法を変えたも
のである。
【００５１】
【発明の効果】以上のように、本発明のドライバ回路は
ＣＭＯＳ以外のデバイスでも電源、温度変動があっても
安定にＬＶＤＳのＤＣ、ＡＣ規格を満足できかつ低消費
電流のＬＶＤＳ出力特性を有するとともに、外付け部品
も削減でき高密度実装も可能にしたという効果がある。
ＣＭＯＳ以外のデバイスでも電源、温度変動があっても
安定にＬＶＤＳのＤＣ、ＡＣ規格を満足できかつ低消費
電流のＬＶＤＳ出力特性を有するとともに、外付け部品
も削減でき高密度実装も可能にしたという効果がある。
【図１】 この発明の実施の形態１による差動伝送回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】 図１の説明のための回路図である。
【図３】 ノ−ドＮ７の電位の様子を示す説明図であ
る。
る。
【図４】 差動回路の入力部に入力される交流電圧信号
の例を示すタイミング図である。
の例を示すタイミング図である。
【図５】 図４の信号入力があったときのＮ１〜Ｎ６の
各ノ−ド電圧の変化状態を示す説明図である。
各ノ−ド電圧の変化状態を示す説明図である。
【図６】 図４の信号入力があったときにＯＰおよびＯ
Ｍから出力される信号の状態を示す説明図である。
Ｍから出力される信号の状態を示す説明図である。
【図７】 この発明の実施の形態２による差動伝送回路
の構成を示す回路図である。
の構成を示す回路図である。
【図８】 この発明の実施の形態３による差動伝送回路
の構成を示す回路図である。
の構成を示す回路図である。
【図９】 従来の差動伝送回路の構成を示す回路図であ
る。
る。
１，２，１０５ 伝送線路 １００ リファレンス回路 １０１ レベル調整 １０２ 差動回路 １０３ レベルシフト回路 １０４ 出力段 Ｑ１〜Ｑ１４ バイポ−ラ型ＮＰＮトランジスタ Ｎ１〜Ｎ１４ ｎＭＯＳＦＥＴ Ｒ１〜Ｒ９，ＲＯ１，ＲＯ２，ＲＢ，ＲＣ 抵抗 ＲＯ，ＲＴ，１０６ 終端抵抗 Ｖｃｃ 電源電圧
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX12 AX39 AX44 BX44 CX25 DX04 DX13 DX60 EX06 EX07 EY01 EY10 EY17 EY21 EZ08 EZ20 EZ51 FX12 FX37 GX01 GX04 5J056 AA05 AA40 BB17 BB28 BB40 BB59 CC04 CC21 DD23 DD27 DD51 EE15 FF08 GG04 KK01 5J066 AA01 AA12 AA22 AA42 AA59 CA36 CA92 FA09 FA10 FA19 HA02 HA09 HA25 HA29 KA02 KA06 KA12 KA47 MA01 MA21 ND05 ND16 ND22 PD02 TA01 TA06
Claims (10)
- 【請求項１】 コレクタ部が正電源に接続された第１の
ＮＰＮバイポ−ラ型トランジスタと、 コレクタ部が正電源に接続された第２のＮＰＮバイポ−
ラ型トランジスタと、コレクタ部が第１の信号出力端子
に接続された第３のＮＰＮバイポ−ラ型トランジスタ
と、 コレクタ部が第２の信号出力端子に接続された第４のＮ
ＰＮバイポ−ラ型トランジスタと、 一端が該第１のＮＰＮバイポ−ラ型トランジスタのエミ
ッタ部に接続され、他端が該第３のＮＰＮバイポ−ラ型
トランジスタのコレクタ部に接続される第１の抵抗と、 一端が前記第２のＮＰＮバイポ−ラ型トランジスタのエ
ミッタ部に接続され、他端が該第４のＮＰＮバイポ−ラ
型トランジスタのコレクタ部に接続される第２の抵抗
と、 一端が該第３のＮＰＮバイポ−ラ型トランジスタと該第
４のＮＰＮバイポ−ラ型トランジスタそれぞれのエミッ
タ部に、他端がグランド電位に接続される第３の抵抗と
を具備し、 前記第１のＮＰＮバイポ−ラ型トランジスタのベ−ス部
には第１の入力信号が、前記第２のＮＰＮバイポ−ラ型
トランジスタのベ−ス部には第２の入力信号が、前記第
３のＮＰＮバイポ−ラ型トランジスタのベ−ス部には第
３の入力信号が、前記第４のＮＰＮバイポ−ラ型トラン
ジスタのベ−ス部には第４の入力信号がそれぞれ入力さ
れ、 第１の入力信号と第２の入力信号はＤＣレベル、ＡＣレ
ベルが同じで位相が逆、第３の入力信号と第４の入力信
号はＤＣレベル、ＡＣレベルが同じで位相が逆、かつ第
１の入力信号と第４の入力信号の位相が同じ、第２の入
力信号と第３の入力信号の位相が同じであるドライバ回
路。 - 【請求項２】 第１の抵抗と第１のＮＰＮバイポ−ラ型
トランジスタのエミッタ抵抗を合わせて５０Ωに、第２
の抵抗と第２のＮＰＮバイポ−ラ型トランジスタのエミ
ッタ抵抗を合わせて５０Ωにそれぞれ第１の抵抗値と第
２の抵抗値を設定することを特徴とする請求項１記載の
ドライバ回路。 - 【請求項３】 第１の入力信号、第２の入力信号、第３
の入力信号、第４の入力信号がそれぞれ入力され、 第１の信号出力端子と第２の信号出力端子から差動信号
が出力されるというＡＣ動作しているとき、前記第３の
入力信号及び前記第４の入力信号の電圧と第３の抵抗で
決まる前記第３の抵抗を流れる第１の電流と、前記第１
の信号出力端子と前記第２の信号出力端子間に流れる第
２の電流と、第１の抵抗、第２の抵抗それぞれを流れる
第３の電流が同じになるように、前記第１の入力信号及
び前記第２の入力信号のＤＣ電圧レベルとＡＣ電圧レベ
ルが設定されることを特徴とする請求項１または請求項
２記載のドライバ回路。 - 【請求項４】 コレクタ部が正電源に接続された第５の
ＮＰＮバイポ−ラ型トランジスタと、 コレクタ部が正電源に接続された第６のＮＰＮバイポ−
ラ型トランジスタと、 一端が前記第５のＮＰＮバイポ−ラ型トランジスタのエ
ミッタ部に接続された第４の抵抗と、 一端が前記第６のＮＰＮバイポ−ラ型トランジスタのエ
ミッタ部に接続された第５の抵抗と、 コレクタ部が第４の抵抗の他端及び第３のＮＰＮバイポ
−ラ型トランジスタのベ−ス部に接続され、エミッタ部
がグランド電位に接続され、ベ−ス部が第１の基準電流
源に接続された第７のＮＰＮバイポ−ラ型トランジスタ
と、 コレクタ部が第５の抵抗の他端及び第４のＮＰＮバイポ
−ラ型トランジスタのベ−ス部に接続され、エミッタ部
がグランド電位に接続され、ベ−ス部が前記第１の基準
電流源に接続された第８のＮＰＮバイポ−ラ型トランジ
スタとを具備し、 前記第５のＮＰＮバイポ−ラ型トランジスタのベ−ス部
には第５の入力信号が、 前記第６のＮＰＮバイポ−ラ型トランジスタのベ−ス部
には第６の入力信号がそれぞれ入力され、第１の入力信
号と前記第６の入力信号が同相、第２の入力信号と前記
第５の入 力信号が同相であることを特徴とする請求項１ないし請
求項３記載のドライバ回路。 - 【請求項５】 第４の抵抗に並設された第１の容量と、
第５の抵抗に並設された第２の容量とを具備することを
特徴とする請求項１ないし請求項４記載のドライバ回
路。 - 【請求項６】 一端が正電源に接続された第６の抵抗
と、 一端が前記第６の抵抗の他端に接続され、他端が第５の
ＮＰＮバイポ−ラ型トランジスタのベ−ス部に接続され
る第７の抵抗と、 一端が前記第６の抵抗の他端に接続され、他端が第６の
ＮＰＮバイポ−ラ型トランジスタのベ−ス部に接続され
る第８の抵抗と、 一端が前記第７の抵抗の他端に接続される第９の抵抗
と、 一端が前記第８の抵抗の他端に接続される第１０の抵抗
と、 コレクタ部が前記第９の抵抗の他端に接続され、ベ−ス
部には第６の入力信号が入力される第９のＮＰＮバイポ
−ラ型トランジスタと、 コレクタ部が前記第１０の抵抗の他端に接続され、ベ−
ス部には第７の入力信号が入力される第１０のＮＰＮバ
イポ−ラ型トランジスタと、 コレクタ部が前記第９のＮＰＮバイポ−ラ型トランジス
タと前記第１０のＮＰＮバイポ−ラ型トランジスタそれ
ぞれのエミッタ部に接続され、ベ−ス部には第１の基準
電流源が接続され、エミッタ部がグランド電位に接続さ
れる第１１のＮＰＮバイポ−ラ型トランジスタとを具備
することを特徴とする請求項１ないし請求項５記載のド
ライバ回路。 - 【請求項７】 コレクタ部が第６の抵抗の他端に接続さ
れ、ベ−ス部には第１の基準電流源が接続され、エミッ
タ部がグランド電位に接続される第１２のＮＰＮバイポ
−ラ型トランジスタとを具備することを特徴とする請求
項１ないし請求項６記載のドライバ回路。 - 【請求項８】 一端が正電源に接続された第１１の抵抗
と、 前記第１１の抵抗の他端にコレクタ部とベ−ス部をそれ
ぞれ接続した第１３のＮＰＮバイポ−ラ型トランジスタ
と、 コレクタ部を前記第１３のＮＰＮバイポ−ラ型トランジ
スタのコレクタ部、ベ−ス部それぞれに接続し、ベ−ス
部を前記第１３のＮＰＮバイポ−ラ型トランジスタのエ
ミッタ部に接続し、エミッタ部がグランド電位に接続さ
れた第１４のＮＰＮバイポ−ラ型トランジスタから構成
され、 出力部が前記第１４のＮＰＮバイポ−ラ型トランジスタ
のベ−ス部となる第１の基準電流源を具備することを特
徴とする請求項１ないし請求項７記載のドライバ回路。 - 【請求項９】 第１のＮＰＮバイポ−ラ型トランジスタ
のベ−ス部には第１の信号に変えて第５の入力信号が入
力され、第２のＮＰＮバイポ−ラ型トランジスタのベ−
ス部には第２の信号に変えて第６の入力信号が入力され
る請求項１ないし請求項８記載のドライバ回路。 - 【請求項１０】 ＮＰＮバイポ−ラ型トランジスタに変
えて、ＮＭＯＳトランジスタまたはＮｃｈＦＥＴ型トラ
ンジスタを用いた請求項１ないし請求項９記載のドライ
バ回路。
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