JP2001257544A - Mos-fet amplifier circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、ＭＯＳ−ＦＥＴ
増幅回路に関し、特に、無入力時にソース−ドレイン間
に流れるドレイン電流によって動作点が設定される増幅
用ＭＯＳ−ＦＥＴにより、入力信号を増幅するＭＯＳ−
ＦＥＴ増幅回路に関する。The present invention relates to a MOS-FET
With respect to an amplifier circuit, in particular, a MOS-FET for amplifying an input signal by an amplifying MOS-FET whose operating point is set by a drain current flowing between a source and a drain when there is no input
The present invention relates to an FET amplifier circuit.
【０００２】[0002]
【従来の技術】ＭＯＳ−ＦＥＴに信号（例えば、高周波
信号）が入力されないときのドレイン電流ＩＤＱは、ゲ
ート・ソース間電圧ＶＧＳの大きさによって決定され
る。ＭＯＳ−ＦＥＴのゲート・ソース間電圧ＶＧＳとド
レイン電流ＩＤＱとの間の特性、すなわち、ＶＧＳ−Ｉ
ＤＱ特性を示しているのが図４である。この場合、ＭＯ
Ｓ−ＦＥＴの電気的特性は、ドレイン電流ＩＤＱの大き
さ（動作点）によって異なる。そこで、ＭＯＳ−ＦＥＴ
を使用する増幅器においては、最適なＭＯＳ−ＦＥＴの
電気的特性を得るために、ＭＯＳ−ＦＥＴのドレイン電
流ＩＤＱを最適な値（すなわち、図４に従ってゲート・
ソース間電圧ＶＧＳを最適な値）に設定する。2. Description of the Related Art A drain current IDQ when a signal (for example, a high-frequency signal) is not input to a MOS-FET is determined by the magnitude of a gate-source voltage V GS . The characteristics between the gate-source voltage V GS and the drain current IDQ of the MOS-FET, that is, V GS −I
FIG. 4 shows the DQ characteristics. In this case, MO
The electrical characteristics of the S-FET differ depending on the magnitude (operating point) of the drain current IDQ . Therefore, MOS-FET
In the amplifier which use, in order to obtain the electrical properties of the optimal MOS-FET, the optimum value and the drain current I DQ of MOS-FET (i.e., gate to FIG 4
The source-to-source voltage V GS is set to an optimal value).
【０００３】[0003]
【発明が解決しようとする課題】しかし、このようにド
レイン電流ＩＤＱを最適な値に設定すべく、ゲート・ソ
ース間電圧ＶＧＳを最適な値に固定したとしても、ＭＯ
Ｓ−ＦＥＴには、ホットキャリア現象が発生するので、
時間が経過するのに伴ってドレイン電流ＩＤＱは最適な
値から次第に外れてしまう。この現象を示しているのが
図５であり、この場合、ゲート・ソース間電圧ＶＧＳを
一旦最適に設定しても時間ｈの経過とともにドレイン電
流ＩＤＱの大きさは、低下していく。However, even if the gate-source voltage V GS is fixed at the optimum value in order to set the drain current IDQ at the optimum value, the MO
Since a hot carrier phenomenon occurs in the S-FET,
As time elapses, the drain current IDQ gradually deviates from the optimum value. FIG. 5 shows this phenomenon. In this case, even if the gate-source voltage V GS is once optimally set, the magnitude of the drain current IDQ decreases as time h elapses.
【０００４】このように、ドレイン電流ＩＤＱを一旦最
適な値に設定しても、時間の経過とともにドレイン電流
ＩＤＱの大きさが変化し、最適なＭＯＳ−ＦＥＴの電気
的特性が得られなくなる。したがって、無信号入力時の
ドレイン電流ＩＤＱを時間の経過に関係なく最適な値に
設定し続けようとする場合には、ＭＯＳ−ＦＥＴのゲー
ト・ソース間電圧ＶＧＳを時間の経過とともに変化させ
る必要がある。また、上述のＭＯＳ−ＦＥＴの電気的特
性の経時変化は、ＭＯＳ−ＦＥＴに信号入力がある場合
と無い場合とでは異なるので、このことを考慮して対応
しなければならない。As described above, even if the drain current IDQ is once set to the optimum value, the magnitude of the drain current IDQ changes with the passage of time, and the optimum electrical characteristics of the MOS-FET cannot be obtained. . Therefore, when trying to keep setting the drain current IDQ at the time of no signal input to an optimum value irrespective of the lapse of time, the gate-source voltage V GS of the MOS-FET is changed with the lapse of time. There is a need. Further, the above-mentioned change over time in the electrical characteristics of the MOS-FET differs depending on whether or not there is a signal input to the MOS-FET.
【０００５】この発明は上記問題を解決すべくなされた
ものであって、簡単な回路により、入力信号を増幅する
増幅用ＭＯＳ−ＦＥＴのドレイン電流を時間の経過に影
響されないように最適に保つことにより、増幅機能を最
適に保つことができるＭＯＳ−ＦＥＴ増幅回路を提供す
ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and it is an object of the present invention to keep the drain current of an amplifying MOS-FET for amplifying an input signal by a simple circuit so as not to be affected by the passage of time. Accordingly, it is an object of the present invention to provide a MOS-FET amplifier circuit capable of maintaining an optimum amplification function.
【０００６】[0006]
【課題を解決するための手段】前述した課題を解決する
ために、この発明は、無入力時にソース−ドレイン間に
流れるドレイン電流によって動作点が設定される増幅用
ＭＯＳ−ＦＥＴにより、入力信号を増幅するＭＯＳ−Ｆ
ＥＴ増幅回路において、前記増幅用ＭＯＳ−ＦＥＴの動
作をシミュレートするシミュレート用ＭＯＳ−ＦＥＴ
と、シミュレート用ＭＯＳ−ＦＥＴに一定のドレイン電
流を流し、シミュレート用ＭＯＳ−ＦＥＴのゲート・ソ
ース間電圧を検出し、検出したゲート・ソース間電圧に
対応する増幅用ＭＯＳ−ＦＥＴのゲート・ソース間電圧
を前記増幅用ＭＯＳ−ＦＥＴのゲートに与える監視制御
回路とを有する。In order to solve the above-mentioned problems, the present invention provides an amplifying MOS-FET whose operating point is set by a drain current flowing between a source and a drain when there is no input, to input an input signal. MOS-F to amplify
In an ET amplifier circuit, a simulation MOS-FET for simulating the operation of the amplification MOS-FET
Flowing a constant drain current through the simulation MOS-FET, detecting the gate-source voltage of the simulation MOS-FET, and detecting the gate-source voltage of the amplification MOS-FET corresponding to the detected gate-source voltage. A monitoring control circuit for applying a source-to-source voltage to the gate of the amplification MOS-FET.
【０００７】このような構成によれば、ＭＯＳ−ＦＥＴ
増幅回路の監視制御回路は、最適なドレイン電流を流し
続けるシミュレート用ＭＯＳ−ＦＥＴのゲート・ソース
間電圧を検出し、それに基づいて増幅用ＭＯＳ−ＦＥＴ
のゲート・ソース間電圧を決定して増幅用ＭＯＳ−ＦＥ
Ｔのゲートゲートに与えることができ、増幅用ＭＯＳ−
ＦＥＴは、最適なドレイン電流において動作することと
なる。According to such a configuration, the MOS-FET
The monitoring control circuit of the amplifier circuit detects the gate-source voltage of the simulating MOS-FET that keeps flowing the optimum drain current, and based on the detected voltage,
MOS-FE for amplification by determining the gate-source voltage of
The gate of T can be given to the gate, and the amplifying MOS-
The FET will operate at the optimal drain current.
【０００８】そして、この発明の実施の形態では、無入
力時にソース−ドレイン間に流れるドレイン電流によっ
て動作点が設定される増幅用ＭＯＳ−ＦＥＴ１により、
入力信号を増幅するＭＯＳ−ＦＥＴ増幅回路１００にお
いて、増幅用ＭＯＳ−ＦＥＴ１の動作をシミュレートす
るシミュレート用ＭＯＳ−ＦＥＴ２と、シミュレート用
ＭＯＳ−ＦＥＴ２に時間の経過に無関係に一定のドレイ
ン電流ＩＤＱ２を流し、時間の経過とともに変化するシ
ミュレート用ＭＯＳ−ＦＥＴ２のゲート・ソース間電圧
ＶＧＳ２を検出し、検出したゲート・ソース間電圧Ｖ
ＧＳ２に対応する増幅用ＭＯＳ−ＦＥＴ１のためのゲー
ト・ソース間電圧ＶＧＳ１を増幅用ＭＯＳ−ＦＥＴ１の
ゲートに与える監視制御回路３とを有する。In the embodiment of the present invention, the amplifying MOS-FET 1 whose operating point is set by the drain current flowing between the source and the drain when there is no input is provided.
In the MOS-FET amplifying circuit 100 for amplifying an input signal, a simulating MOS-FET 2 for simulating the operation of the amplifying MOS-FET 1 and a constant drain current I DQ2 is flown to detect the gate-source voltage V GS2 of the simulating MOS-FET 2 that changes with time, and the detected gate-source voltage V GS2
A monitoring control circuit 3 for applying a gate-source voltage V GS1 for the amplification MOS-FET1 corresponding to GS2 to the gate of the amplification MOS-FET1.
【０００９】また、この発明において、前記監視制御回
路は、前記シミュレート用ＭＯＳ−ＦＥＴのゲートに入
力信号を与える入力信号供給回路と、前記増幅用ＭＯＳ
−ＦＥＴに与えるゲート・ソース間電圧を保持するアナ
ログホールド回路と、アナログホールド回路と前記シミ
ュレート用ＭＯＳ−ＦＥＴのゲートと間に配置したスイ
ッチとを有し、通常時においては、スイッチをオフ状態
にし、入力信号供給回路から前記シミュレート用ＭＯＳ
−ＦＥＴのゲートに入力信号を与え、ドレイン電流設定
時には、入力信号供給回路から前記シミュレート用ＭＯ
Ｓ−ＦＥＴへの入力信号を停止し、スイッチをオン状態
にして前記シミュレート用ＭＯＳ−ＦＥＴのゲート・ソ
ース間電圧をアナログホールド回路に保持させる。In the present invention, the monitoring control circuit may include an input signal supply circuit for providing an input signal to a gate of the simulating MOS-FET, and the amplifying MOS-FET.
An analog hold circuit for holding a gate-source voltage applied to the FET, and a switch arranged between the analog hold circuit and the gate of the simulating MOS-FET; And the simulation MOS from the input signal supply circuit.
An input signal is applied to the gate of the FET, and when the drain current is set, the simulation signal is supplied from the input signal supply circuit.
The input signal to the S-FET is stopped, and the switch is turned on to hold the gate-source voltage of the simulation MOS-FET in the analog hold circuit.
【００１０】このような構成によれば、監視制御回路
は、通常時においては、スイッチをオフ状態にし、入力
信号供給回路から前記シミュレート用ＭＯＳ−ＦＥＴの
ゲートに入力信号を与え、シミュレート用ＭＯＳ−ＦＥ
Ｔが増幅用ＭＯＳ−ＦＥＴと同じ動作をするように設定
させることでき、したがって、ドレイン電流設定時に、
入力信号供給回路から前記シミュレート用ＭＯＳ−ＦＥ
Ｔへの入力信号を停止し、スイッチをオン状態にして前
記シミュレート用ＭＯＳ−ＦＥＴのゲート・ソース間電
圧をアナログホールド回路に保持させると、増幅用ＭＯ
Ｓ−ＦＥＴには最適なドレイン電流が流れることとな
る。According to such a configuration, the monitoring control circuit normally turns off the switch, applies an input signal from the input signal supply circuit to the gate of the simulation MOS-FET, MOS-FE
T can be set to perform the same operation as the amplifying MOS-FET. Therefore, when the drain current is set,
From the input signal supply circuit, the simulation MOS-FE
When the input signal to T is stopped and the switch is turned on to hold the voltage between the gate and source of the simulation MOS-FET in the analog hold circuit, the amplification MO
An optimum drain current flows through the S-FET.
【００１１】そして、この発明の実施の形態では、前記
監視制御回路は、シミュレート用ＭＯＳ−ＦＥＴ２のゲ
ートに入力信号を与える入力信号供給回路２０と、増幅
用ＭＯＳ−ＦＥＴ１に与えるゲート・ソース間電圧を保
持するアナログホールド回路１９と、アナログホールド
回路１９とシミュレート用ＭＯＳ−ＦＥＴ２のゲートと
の間に配置したスイッチ１８とを有し、通常時において
は、スイッチ１８をオフ状態にし、入力信号供給回路２
０からシミュレート用ＭＯＳ−ＦＥＴ２のゲートに入力
信号ＳＢを与え、ドレイン電流設定時には、入力信号供
給回路２０からシミュレート用ＭＯＳ−ＦＥＴ２への入
力信号ＳＢを停止し、スイッチ１８をオン状態にしてシ
ミュレート用ＭＯＳ−ＦＥＴ２のゲート・ソース間電圧
をアナログホールド回路１９に保持させる。In the embodiment of the present invention, the monitoring control circuit includes an input signal supply circuit 20 for supplying an input signal to the gate of the simulating MOS-FET 2 and a gate-source connection for supplying the amplification MOS-FET 1. An analog hold circuit for holding a voltage; and a switch disposed between the analog hold circuit and the gate of the simulation MOS-FET. Supply circuit 2
From 0, the input signal SB is given to the gate of the simulating MOS-FET2, and when the drain current is set, the input signal SB from the input signal supply circuit 20 to the simulating MOS-FET2 is stopped, and the switch 18 is turned on. The analog hold circuit 19 holds the gate-source voltage of the simulation MOS-FET 2.
【００１２】また、この発明において、前記増幅用ＭＯ
Ｓ−ＦＥＴとシミュレート用ＭＯＳ−ＦＥＴとを同一の
経時変化をするように環境設定し、前記監視制御回路
は、時間の経過とともに変化するシミュレート用ＭＯＳ
−ＦＥＴのゲート・ソース間電圧と同じゲート・ソース
間電圧を増幅用ＭＯＳ−ＦＥＴのゲートに与える。In the present invention, the amplification MO
The environment is set so that the S-FET and the simulation MOS-FET change over time by the same amount, and the monitoring control circuit changes the simulation MOS change over time.
-Apply the same gate-source voltage to the gate of the amplifying MOS-FET as the gate-source voltage of the FET.
【００１３】このような構成によれば、ＭＯＳ−ＦＥＴ
増幅回路の監視制御回路は、簡略に構成することができ
る。According to such a configuration, the MOS-FET
The monitoring control circuit of the amplifier circuit can be simply configured.
【００１４】また、この発明において、前記シミュレー
ト用ＭＯＳ−ＦＥＴを前記増幅用ＭＯＳ−ＦＥＴが形成
される半導体チップの中に一緒に形成する。In the present invention, the simulation MOS-FET is formed together with a semiconductor chip on which the amplification MOS-FET is formed.
【００１５】このような構成によれば、前記増幅用ＭＯ
Ｓ−ＦＥＴとシミュレート用ＭＯＳ−ＦＥＴとを同一の
経時変化をするように環境設定することが容易に実現で
きる。According to such a configuration, the amplification MO
An environment can be easily set so that the S-FET and the simulation MOS-FET change in the same time-dependent manner.
【００１６】[0016]
【発明の実施の形態】以下、この発明の実施の形態につ
いて添付図面に基づいて説明する。図１は、この発明に
係るＭＯＳ−ＦＥＴ増幅回路の実施の形態１を示すブロ
ック図、図２は、図１のＭＯＳ−ＦＥＴ増幅回路の監視
制御回路の動作を示すグラフ、図３は、図１のＭＯＳ−
ＦＥＴ増幅回路をより具体化したこの発明の実施の形態
２を示す回路図である。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a block diagram showing a first embodiment of a MOS-FET amplifier circuit according to the present invention, FIG. 2 is a graph showing an operation of a monitoring control circuit of the MOS-FET amplifier circuit in FIG. 1, and FIG. 1 MOS-
FIG. 9 is a circuit diagram showing a second embodiment of the present invention in which the FET amplifier circuit is more concretely illustrated.
【００１７】実施の形態１．図１のＭＯＳ−ＦＥＴ増幅
回路１００は、入力信号ＳＡ（例えば、高周波入力信
号）の増幅用のＭＯＳ−ＦＥＴ１と、ＭＯＳ−ＦＥＴ１
の動作変化をシミュレートするためのＭＯＳ−ＦＥＴ２
と、ＭＯＳ−ＦＥＴ２の経時変化を監視し、その変化に
従って、ＭＯＳ−ＦＥＴ１も同様に経時変化しているも
のと看做してＭＯＳ−ＦＥＴ１の設定を最適になるよう
に制御する監視制御回路３とから構成されている。Embodiment 1 1 includes a MOS-FET 1 for amplifying an input signal SA (for example, a high-frequency input signal) and a MOS-FET 1
MOS-FET2 for simulating the operation change of
And a monitoring control circuit 3 for monitoring the time-dependent change of the MOS-FET 2 and considering that the MOS-FET 1 has also changed with time in accordance with the change, and controlling the setting of the MOS-FET 1 to be optimal. It is composed of
【００１８】図１のＭＯＳ−ＦＥＴ増幅回路１００にお
いて、増幅用のＭＯＳ−ＦＥＴ１とシミュレート用のＭ
ＯＳ−ＦＥＴ２とは、同様な条件であれば、同様な経時
変化をするものが選択されているものとする。このよう
な選択は、構造的には例えば、両者の電流容量は異なっ
ても同じ半導体チップ上に形成することによって実現で
きる。しかし、実際の使用の場合には、ＭＯＳ−ＦＥＴ
１には入力信号ＳＡが加えられるので、ＭＯＳ−ＦＥＴ
２にも同様な入力信号を加える必要がある。In the MOS-FET amplifying circuit 100 shown in FIG. 1, a MOS-FET 1 for amplification and an M-
Under the same conditions, it is assumed that the OS-FET 2 that has a similar change over time is selected. Such a selection can be realized structurally, for example, by forming them on the same semiconductor chip even if their current capacities are different. However, in actual use, MOS-FET
1 is supplied with the input signal SA, so that the MOS-FET
It is necessary to add a similar input signal to 2.
【００１９】その理由は、図２に示すように、時間の経
過とともに、入力信号が加えられるＭＯＳ−ＦＥＴ１と
ＭＯＳ−ＦＥＴ２とに印加すべきゲート・ソース間電圧
ＶＧ Ｓ１，ＶＧＳ２は、互いに平行なラインＬ１とライ
ンＬ２に沿って変化させればよいが、入力信号が加えら
れないＭＯＳ−ＦＥＴ２に印加すべきゲート・ソース間
電圧ＶＧＳ２は、ＭＯＳ−ＦＥＴ１のゲート・ソース間
電圧ＶＧＳ１とは平行でなく、例えば、ラインＬ３に沿
って変化させなければならず、このような場合、回路構
成が複雑となる（図３の実施の形態の説明を参照すれば
そのことは容易に理解できる）。[0019] This is because, as shown in FIG. 2, with the lapse of time, MOS-FET1 and MOS-FET2 and the gate-source voltage V G S1, V GS2 to be applied to the input signal is applied, each other The gate-source voltage V GS2 to be applied to the MOS-FET 2 to which no input signal is applied may be changed along the parallel lines L 1 and L 2, but the gate-source voltage V GS1 of the MOS-FET 1 However, the circuit configuration is not parallel, and must be changed, for example, along the line L3. In such a case, the circuit configuration becomes complicated (this can be easily understood by referring to the description of the embodiment in FIG. 3). it can).
【００２０】このような理由から、図１のＭＯＳ−ＦＥ
Ｔ増幅回路１００において、監視制御回路３は、ＭＯＳ
−ＦＥＴ１とＭＯＳ−ＦＥＴ２とにそれぞれ最適なドレ
イン電流ＩＤＱ１とＩＤＱ２とが流れるように、ＭＯＳ
−ＦＥＴ１とＭＯＳ−ＦＥＴ２にそれぞれゲート・ソー
ス間電圧ＶＧＳ１，ＶＧＳ２の初期値を設定し、以後は
時間の経過とともに、図２に示されるラインＬ１および
ラインＬ２に沿ってゲート・ソース間電圧ＶＧＳ１，Ｖ
ＧＳ２を変化させるように制御するのが好ましい。For these reasons, the MOS-FE of FIG.
In the T amplifier circuit 100, the monitoring control circuit 3 includes a MOS
In the -FET1 and MOS-FET2 such that each flow and optimum drain current I DQ1 and I DQ2, MOS
-Initial values of the gate-source voltages V GS1 and V GS2 are set to the FET1 and the MOS-FET2, respectively, and thereafter, the gate-source voltages along the lines L1 and L2 shown in FIG. V GS1 , V
It is preferable to control so as to change GS2 .
【００２１】この場合、ゲート・ソース間電圧
ＶＧＳ１，ＶＧＳ２の制御は適宜な間隔で間欠的（例え
ば、１時間毎、あるいは、１日単位で定期的）に行う。
すなわち、ゲート・ソース間電圧ＶＧＳ１，ＶＧＳ２の
制御時以外の時には、ＭＯＳ−ＦＥＴ２の動作をＭＯＳ
−ＦＥＴ１の動作から切り離し、ＭＯＳ−ＦＥＴ２のゲ
ートには、ＭＯＳ−ＦＥＴ１のゲートに対すると同様な
高周波信号を入力する。ＭＯＳ−ＦＥＴ２のゲート・ソ
ース間電圧ＶＧＳ２のチェック時には高周波信号の入力
を停止し、ＭＯＳ−ＦＥＴ２のゲート・ソース間電圧Ｖ
ＧＳ２を検出し、検出したゲート・ソース間電圧Ｖ
ＧＳ２に対応するゲート・ソース間電圧ＶＧＳ１（図２
参照）をＭＯＳ−ＦＥＴ１のゲートに与える。したがっ
て、ＭＯＳ−ＦＥＴ１には最適なドレイン電流ＩＤＱ１
が流れることになる。In this case, the control of the gate-source voltages V GS1 and V GS2 is performed intermittently at appropriate intervals (for example, every hour or periodically every day).
That is, when the gate-source voltages V GS1 and V GS2 are not controlled, the operation of the MOS-FET 2 is controlled by the MOS-FET.
-Separate from the operation of FET1, and input the same high-frequency signal to the gate of MOS-FET2 as to the gate of MOS-FET1. When the gate-source voltage V GS2 of the MOS-FET 2 is checked, the input of the high-frequency signal is stopped, and the gate-source voltage V
GS2 is detected, and the detected gate-source voltage V
The gate-source voltage V GS1 corresponding to GS2 (FIG. 2
To the gate of the MOS-FET 1). Therefore, the optimal drain in the MOS-FET1 current I DQ1
Will flow.
【００２２】実施の形態２．次に、図３を参照して、よ
り具体化した実施の形態２のＭＯＳ−ＦＥＴ増幅回路２
００について説明する。図３において、ＭＯＳ−ＦＥＴ
１，２以外の部分が図１における監視制御回路３に対応
する。したがって、図３における監視制御回路は、オペ
アンプ４，５，６と、半固定抵抗７と、ドレイン電流設
定用固定抵抗８（抵抗値Ｒs）と、固定抵抗（以降、Ｒ
と記す）９，１０，１１，１２，１３，１４，１５，１
６，１７と、スイッチ１８と、アナログホールド回路１
９と、入力信号供給回路２０とから構成されている。Embodiment 2 FIG. Next, referring to FIG. 3, a more specific MOS-FET amplifier circuit 2 of the second embodiment will be described.
00 will be described. In FIG. 3, a MOS-FET
Portions other than 1 and 2 correspond to the monitoring control circuit 3 in FIG. Therefore, the monitoring and control circuit in FIG. 3 includes operational amplifiers 4, 5, 6, a semi-fixed resistor 7, a drain current setting fixed resistor 8 (resistance value Rs), and a fixed resistor (hereinafter R
9, 10, 11, 12, 13, 14, 15, 1
6, 17, the switch 18, and the analog hold circuit 1
9 and an input signal supply circuit 20.
【００２３】ゲート・ソース間電圧ＶＧＳ１の設定を行
わない通常時には、スイッチ１８はオフ状態にされ、入
力信号供給回路２０からは高周波入力信号ＳＢがＭＯＳ
−ＦＥＴ２のゲートに供給される。したがって、ＭＯＳ
−ＦＥＴ２は、ＭＯＳ−ＦＥＴ１と同様な動作を行う。
ＭＯＳ−ＦＥＴ２のゲート・ソース間電圧ＶＧＳ１の設
定時には、入力信号供給回路２０からＭＯＳ−ＦＥＴ２
のゲートへの高周波入力信号ＳＢは停止され、スイッチ
１８がオン状態にされ、図２のラインＬ２上のゲート・
ソース間電圧ＶＧＳ２がアナログホールド回路１９に保
持される。アナログホールド回路１９に保持された電圧
は、オペアンプ５，６および各抵抗を介して、ゲート・
ソース間電圧ＶＧＳ２に対応する図２のラインＬ１上の
ゲート・ソース間電圧ＶＧＳ１が生成され、ＭＯＳ−Ｆ
ＥＴ１のゲートに与えられる。Normally, when the gate-source voltage V GS1 is not set, the switch 18 is turned off, and the input signal supply circuit 20 outputs the high-frequency input signal SB from the MOS transistor.
Supplied to the gate of FET2. Therefore, MOS
-FET2 performs the same operation as MOS-FET1.
When the gate-source voltage V GS1 of the MOS-FET 2 is set, the input signal supply circuit 20 supplies the MOS-FET 2
The high-frequency input signal SB to the gate of FIG. 2 is stopped, the switch 18 is turned on, and the gate on line L2 in FIG.
The source-to-source voltage V GS2 is held in the analog hold circuit 19. The voltage held in the analog hold circuit 19 is applied to the gates via the operational amplifiers 5 and 6 and the respective resistors.
A gate-source voltage V GS1 on line L1 in FIG. 2 corresponding to the source-to-source voltage V GS2 is generated, and MOS-F
It is given to the gate of ET1.
【００２４】上述の図３のＭＯＳ−ＦＥＴ増幅回路２０
０の動作についてさらに説明する。イニシャル時におい
て、スイッチ１８および高周波入力信号ＳＢをオフ状態
にして、基準電圧 Vref を所望の値に設定する。すなわ
ち、ＭＯＳ−ＦＥＴ２に最適なドレイン電流ＩＤＱ２を
流すように基準電圧 Vref を設定する。この場合、ドレ
イン電流ＩＤＱ２は、下記の式（１） ＩＤＱ２＝（Vcc−Vref）／Rs ・・・ （１） に従って決定される。The MOS-FET amplifier circuit 20 shown in FIG.
The operation of 0 will be further described. At the initial time, the switch 18 and the high frequency input signal SB are turned off, and the reference voltage Vref is set to a desired value. That is, the reference voltage Vref is set so that the optimum drain current IDQ2 flows through the MOS-FET2. In this case, the drain current IDQ2 is determined according to the following equation (1) IDQ2 = (Vcc-Vref) / Rs (1)
【００２５】式（１）の右辺を参照すれば明らかなよう
に、Vref が一旦固定されてしまえば、その他の Vcc，R
s （バイアス電流設定用固定抵抗の抵抗値）も固定なの
でＭＯＳ−ＦＥＴ２に経時変化が起きても、ドレイン電
流ＩＤＱ２は、最適な値のままでいることとなる。ま
た、ＭＯＳ−ＦＥＴ２のドレイン−ソース間電圧をＶ
Ｄ２とすれば、下記の式（２） Vcc ＝ VＤ２＋ＩＤＱ２・Rs ・・・ （２） が成り立つ。Referring to the right side of equation (1),
Once Vref is fixed, the other Vcc, R
s (resistance value of fixed resistor for bias current setting) is also fixed
Even if the MOS-FET 2 changes with time due to the
Style IDQ2Will remain at the optimal value. Ma
The voltage between the drain and source of the MOS-FET 2 is V
D2Then, the following equation (2) Vcc = VD2+ IDQ2Rs (2) holds.
【００２６】上述の式（１），（２）から分かるよう
に、時間の経過と無関係にドレイン電流ＩＤＱ２は一定
に保たれ、ドレイン−ソース間電圧 VＤ２も一定に保た
れることから、ＭＯＳ−ＦＥＴ２のゲート・ソース間電
圧ＶＧＳ２は自動的に変化させられていることが分か
る。したがって、ゲート・ソース間電圧ＶＧＳ２に比例
して、ゲート・ソース間電圧ＶＧＳ１を生成して、ＭＯ
Ｓ−ＦＥＴ１のゲートに与えればよいことが分かる。[0026] the above equation (1), as can be seen from (2), is independent of the drain current I DQ2 and elapsed time is kept constant, the drain - since the source voltage V D2 is also kept constant, It can be seen that the gate-source voltage V GS2 of the MOS-FET 2 is automatically changed. Therefore, the gate-source voltage V GS1 is generated in proportion to the gate-source voltage V GS2 , and MO
It can be seen that it suffices to apply the voltage to the gate of S-FET1.
【００２７】高周波入力信号ＳＢを停止し（ＭＯＳ−Ｆ
ＥＴ２に高周波入力信号ＳＢを入力したまであると、ド
レイン電流ＩＤＱ２が変動し、ゲート・ソース間電圧Ｖ
ＧＳ ２も変動してしまうからである）、スイッチ１８を
オン状態にしてゲート・ソース間電圧ＶＧＳ２をアナロ
グホールド回路１９に保持させると、オペアンプ５の出
力電圧は、下記の式（３） Ｖｏｕｔ１ ＝ −（Ｒ12／Ｒ11）・ＶＧＳ２ ・・・ （３） で表される。The high-frequency input signal SB is stopped (MOS-F
If the high-frequency input signal SB is input to ET2 , the drain current IDQ2 fluctuates, and the gate-source voltage V
GS 2 also because fluctuates), when holding the gate-source voltage V GS2 to the switch 18 to the ON state to the analog-hold circuit 19, the output voltage of the operational amplifier 5, the following equation (3) V out1 = − (R12 / R11) · VGS2 (3)
【００２８】したがって、オペアンプ６の出力は、下記
の式（４） Ｖｏｕｔ２ ＝ −（Ｒ16／Ｒ15）・Ｖｏｕｔ１ ＋｛Ｒ13（Ｒ15＋Ｒ16）／Ｒ15（Ｒ14＋Ｒ13）｝・Ｖ1 ・・（４） で表される。そこで、Ｒ15＝Ｒ16に設定すると、式
（４）は、下記の式（５） Ｖｏｕｔ２ ＝ −Ｖｏｕｔ１ ＋｛２Ｒ13／（Ｒ14＋Ｒ13）｝・Ｖ1 ・・（５） で表される。Therefore, the output of the operational amplifier 6 is represented by the following equation (4): V out2 = − (R16 / R15) · V out1 + {R13 (R15 + R16) / R15 (R14 + R13)} · V1 (4) Is done. Therefore, setting R15 = R16, the formula (4) is expressed by the following equation (5) V out2 = -V out1 + {2R13 / (R14 + R13)} · V1 ·· (5).
【００２９】上式（５）において、ＭＯＳ−ＦＥＴのゲ
ートには、ほとんど電流は流れないので、 Ｖｏｕｔ２ ＝ ＶＧＳ１ ・・・（６） と考えられる。そこで、式（５）に式（３）および式
（６）を代入すると、 ＶＧＳ１ ＝ （Ｒ12／Ｒ11）・ＶＧＳ２ ＋｛２Ｒ13／（Ｒ14＋Ｒ13）｝・Ｖ1 ・・（７） で表される。In the above equation (5), since almost no current flows through the gate of the MOS-FET, it can be considered that V out2 = V GS1 (6). Therefore, when Equations (3) and (6) are substituted into Equation (5), V GS1 = (R 12 / R 11) · V GS2 + {2R 13 / (R 14 + R 13)} · V 1 ··· (7) .
【００３０】図２のラインＬ１，Ｌ２に示されるよう
に、ＶＧＳ１ ， ＶＧＳ２ が平行している場合は、Ｒ1
1とＲ12とを等しくすればよく、｛２Ｒ13／（Ｒ14＋Ｒ1
3）｝・Ｖ1の調節によりＶＧＳ１ の初期値の設定を行
えばよい。 また、ＭＯＳ−ＦＥＴ２（監視回路を含め
ても良い）がＭＯＳ−ＦＥＴ１と同じ半導体チップ内に
形成されるならば、経時変化も同一なので、Ｒ11＝Ｒ12
およびＶ１＝０（グランド電位）にすることにより、下
記の式（８）のように設定することもできる。 ＶＧＳ１ ＝ ＶＧＳ２ ・・・（８）As shown by lines L1 and L2 in FIG. 2, when V GS1 and V GS2 are parallel, R 1
It suffices that 1 and R12 be equal, and ｛2R13 / (R14 + R1
3) The initial value of VGS1 may be set by adjusting｝ · V1. If the MOS-FET 2 (which may include a monitoring circuit) is formed in the same semiconductor chip as the MOS-FET 1, the change over time is the same, so that R11 = R12
By setting V1 and V1 = 0 (ground potential), it is also possible to set as in the following equation (8). V GS1 = V GS2 (8)
【００３１】したがって、本発明を適用した典型的な例
としては、ＭＯＳ−ＦＥＴ１を形成する半導体チップの
中にＭＯＳ−ＦＥＴ２を形成し（小型化され、温度等の
環境も両者に対して同じになる）、監視制御回路を図３
に示されるように構成する。監視制御回路でＲ15＝Ｒ16
とし、Ｒ14の一端を電圧Ｖ１をグランド電位とし、半固
定抵抗７の調節によってＭＯＳ−ＦＥＴ２のドレイン電
流ＩＤＱ２を最適値に設定すれば、ＭＯＳ−ＦＥＴ１の
ゲートには、式（８）に従って、最適なゲート・ソース
間電圧ＶＧＳ１が与えられる。この場合、時間の経過が
あっても、ＭＯＳ−ＦＥＴ２には、最適なドレイン電流
ＩＤＱ２が流れるように最適なゲート・ソース間電圧Ｖ
ＧＳ２が自動的に与えられるので、ＭＯＳ−ＦＥＴ１に
も、監視制御回路を介して最適なゲート・ソース間電圧
ＶＧＳ１が与えられ、時間の経過があっても、ＭＯＳ−
ＦＥＴ１に最適なドレイン電流ＩＤＱ１が流されること
となり、ＭＯＳ−ＦＥＴ増幅回路は最適な機能を発揮し
続けることとなる。Therefore, as a typical example to which the present invention is applied, a MOS-FET 2 is formed in a semiconductor chip on which the MOS-FET 1 is formed (the size is reduced, and the environment such as temperature is the same for both). ), The monitoring control circuit is shown in FIG.
It is configured as shown in FIG. R15 = R16 in the supervisory control circuit
And then, to the ground potential at one end of the voltage V1 of R14, is set to the optimum value of the drain current I DQ2 of MOS-FET2 by adjusting the semi-fixed resistor 7, to the gate of the MOS-FET1 is according to equation (8), An optimum gate-source voltage V GS1 is provided. In this case, even if time elapses, the optimum gate-source voltage V is applied to the MOS-FET 2 so that the optimum drain current IDQ2 flows.
Since GS2 is automatically supplied , the MOS-FET 1 is also supplied with the optimum gate-source voltage V GS1 via the monitoring and control circuit, and even if the time elapses, the MOS-FET 1 is not supplied.
The optimal drain current IDQ1 flows through the FET1, and the MOS-FET amplifier circuit continues to exhibit the optimal function.
【００３２】[0032]
【発明の効果】以上に詳述したように、この発明のＭＯ
Ｓ−ＦＥＴ増幅回路は、監視制御回路を用いて、最適な
ドレイン電流を流し続けるシミュレート用ＭＯＳ−ＦＥ
Ｔのゲート・ソース間電圧を検出し、それに基づいて増
幅用ＭＯＳ−ＦＥＴのゲート・ソース間電圧を決定して
増幅用ＭＯＳ−ＦＥＴのゲートゲートに与えることがで
き、増幅用ＭＯＳ−ＦＥＴに関して、経時変化を補償し
た最適なドレイン電流において動作させることができ
る。As described in detail above, the MO of the present invention
The S-FET amplifying circuit uses a monitoring control circuit to simulate the MOS-FE for continually flowing an optimum drain current.
The gate-source voltage of T can be detected, and the gate-source voltage of the amplifying MOS-FET can be determined based on the detected voltage and given to the gate-gate of the amplifying MOS-FET. The operation can be performed with an optimum drain current that compensates for a change over time.
【図１】この発明に係るＭＯＳ−ＦＥＴ増幅回路の実施
の形態１を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of a MOS-FET amplifier circuit according to the present invention.
【図２】図１のＭＯＳ−ＦＥＴ増幅回路の監視制御回路
の動作を説明するためのグラフである。FIG. 2 is a graph for explaining an operation of the monitoring control circuit of the MOS-FET amplifier circuit of FIG. 1;
【図３】図１のＭＯＳ−ＦＥＴ増幅回路をより具体化し
たこの発明の実施の形態２を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention in which the MOS-FET amplifier circuit of FIG. 1 is further embodied.
【図４】ＭＯＳ−ＦＥＴにおいてゲート・ソース間電圧
ＶＧＳを変化させたときドレイン電流ＩＤＱは、どのよ
うに変化するかを示すグラフである。FIG. 4 is a graph showing how a drain current IDQ changes when a gate-source voltage V GS is changed in a MOS-FET.
【図５】ＭＯＳ−ＦＥＴにおいてゲート・ソース間電圧
ＶＧＳを一定に保持した場合に、時間の経過に従って、
ドレイン電流ＩＤＱがどのように変化するかを示すグラ
フである。FIG. 5 shows a case where a gate-source voltage V GS is kept constant in a MOS-FET and the time elapses.
6 is a graph showing how the drain current IDQ changes.
１，２ ＭＯＳ−ＦＥＴ ３ 監視制御回路 ４，５，６ オペアンプ ７ 半固定抵抗 ８ ドレイン電流設定用固定抵抗 ９，１０，１１，１２，１３，１４，１５，１６，１７
固定抵抗 １８ スイッチ １９ アナログホールド回路 ２０ 入力信号供給回路 １００，２００ ＭＯＳ−ＦＥＴ増幅回路1, 2 MOS-FET 3 monitoring control circuit 4, 5, 6 operational amplifier 7 semi-fixed resistor 8 fixed resistor for drain current setting 9, 10, 11, 12, 13, 14, 15, 16, 17
Fixed resistor 18 Switch 19 Analog hold circuit 20 Input signal supply circuit 100, 200 MOS-FET amplifier circuit
フロントページの続き (72)発明者 竹永 浩太郎 東京都中野区東中野三丁目14番20号 国際 電気株式会社内 Ｆターム(参考） 5J092 AA01 CA03 FA10 FA20 HA10 HA25 HA26 HA38 KA01 KA19 MA21 TA02 TA06 VL03 Continued on the front page (72) Inventor Kotaro Takenaga 3-14-20 Higashinakano, Nakano-ku, Tokyo International Electric Company F-term (reference) 5J092 AA01 CA03 FA10 FA20 HA10 HA25 HA26 HA38 KA01 KA19 MA21 TA02 TA06 VL03
Claims (4)
ドレイン電流によって動作点が設定される増幅用ＭＯＳ
−ＦＥＴにより、入力信号を増幅するＭＯＳ−ＦＥＴ増
幅回路において、 前記増幅用ＭＯＳ−ＦＥＴの動作をシミュレートするシ
ミュレート用ＭＯＳ−ＦＥＴと、 シミュレート用ＭＯＳ−ＦＥＴに一定のドレイン電流を
流すシミュレート用バイアス回路を含むとともに、シミ
ュレート用ＭＯＳ−ＦＥＴのゲート・ソース間電圧を検
出し、検出したゲート・ソース間電圧に対応する前記増
幅用ＭＯＳ−ＦＥＴのゲート・ソース間電圧を前記増幅
用ＭＯＳ−ＦＥＴのゲートに与える監視制御回路とを有
することを特徴とするＭＯＳ−ＦＥＴ増幅回路。An amplifying MOS whose operating point is set by a drain current flowing between a source and a drain when there is no input.
A MOS-FET amplifying circuit for amplifying an input signal by a FET, comprising: a simulating MOS-FET for simulating the operation of the amplifying MOS-FET; and a simulation for supplying a constant drain current to the simulating MOS-FET. And a gate-source voltage of the simulation MOS-FET is detected, and a gate-source voltage of the amplification MOS-FET corresponding to the detected gate-source voltage is used for the amplification. A MOS-FET amplifier circuit, comprising: a monitoring control circuit that supplies the gate of the MOS-FET.
用ＭＯＳ−ＦＥＴのゲートに入力信号を与える入力信号
供給回路と、前記増幅用ＭＯＳ−ＦＥＴに与えるゲート
・ソース間電圧を保持するアナログホールド回路と、ア
ナログホールド回路と前記シミュレート用ＭＯＳ−ＦＥ
Ｔのゲートと間に配置したスイッチとを有し、通常時に
おいては、スイッチをオフ状態にし、入力信号供給回路
から前記シミュレート用ＭＯＳ−ＦＥＴのゲートに入力
信号を与え、ドレイン電流設定時には、入力信号供給回
路から前記シミュレート用ＭＯＳ−ＦＥＴへの入力信号
を停止し、スイッチをオン状態にして前記シミュレート
用ＭＯＳ−ＦＥＴのゲート・ソース間電圧をアナログホ
ールド回路に保持させる請求項１記載のＭＯＳ−ＦＥＴ
増幅回路。2. The monitoring control circuit according to claim 1, wherein the monitor control circuit includes an input signal supply circuit that supplies an input signal to a gate of the simulation MOS-FET, and an analog hold circuit that holds a gate-source voltage supplied to the amplification MOS-FET. , An analog hold circuit, and the simulation MOS-FE
And a switch disposed between the gate of T. In a normal state, the switch is turned off, an input signal is supplied from an input signal supply circuit to the gate of the simulating MOS-FET, and a drain current is set. 2. The analog hold circuit stops an input signal from the input signal supply circuit to the simulation MOS-FET and turns on a switch to hold the gate-source voltage of the simulation MOS-FET in an analog hold circuit. MOS-FET
Amplifier circuit.
ト用ＭＯＳ−ＦＥＴとを同一の経時変化をするように環
境設定し、前記監視制御回路は、時間の経過とともに変
化するシミュレート用ＭＯＳ−ＦＥＴのゲート・ソース
間電圧と同じゲート・ソース間電圧を増幅用ＭＯＳ−Ｆ
ＥＴのゲートに与える請求項１または２記載のＭＯＳ−
ＦＥＴ増幅回路。3. An environment is set for the amplification MOS-FET and the simulation MOS-FET so as to change by the same time, and the monitoring control circuit changes the simulation MOS-FET changing with time. MOS-F for amplifying the same gate-source voltage as the gate-source voltage of
3. The MOS-gate according to claim 1, which is applied to a gate of the ET.
FET amplification circuit.
記増幅用ＭＯＳ−ＦＥＴが形成される半導体チップの中
に一緒に形成する請求項１ないし３の何れかに記載のＭ
ＯＳ−ＦＥＴ増幅回路。4. The M according to claim 1, wherein the simulating MOS-FET is formed together with a semiconductor chip on which the amplifying MOS-FET is formed.
OS-FET amplifier circuit.
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| Application Number | Priority Date | Filing Date | Title |
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